arch/x86/kernel/cpu/mcheck/mce_intel.c

   1 /*
   2  * Intel specific MCE features.
   3  * Copyright 2004 Zwane Mwaikambo <zwane@linuxpower.ca>
   4  * Copyright (C) 2008, 2009 Intel Corporation
   5  * Author: Andi Kleen
   6  */
   7
   8 #include <linux/gfp.h>
   9 #include <linux/interrupt.h>
  10 #include <linux/percpu.h>
  11 #include <linux/sched.h>
  12 #include <linux/cpumask.h>
  13 #include <asm/apic.h>
  14 #include <asm/processor.h>
  15 #include <asm/msr.h>
  16 #include <asm/mce.h>
  17
  18 #include "mce-internal.h"
  19
  20 /*
  21  * Support for Intel Correct Machine Check Interrupts. This allows
  22  * the CPU to raise an interrupt when a corrected machine check happened.
  23  * Normally we pick those up using a regular polling timer.
  24  * Also supports reliable discovery of shared banks.
  25  */
  26
  27 /*
  28  * CMCI can be delivered to multiple cpus that share a machine check bank
  29  * so we need to designate a single cpu to process errors logged in each bank
  30  * in the interrupt handler (otherwise we would have many races and potential
  31  * double reporting of the same error).
  32  * Note that this can change when a cpu is offlined or brought online since
  33  * some MCA banks are shared across cpus. When a cpu is offlined, cmci_clear()
  34  * disables CMCI on all banks owned by the cpu and clears this bitfield. At
  35  * this point, cmci_rediscover() kicks in and a different cpu may end up
  36  * taking ownership of some of the shared MCA banks that were previously
  37  * owned by the offlined cpu.
  38  */
  39 static DEFINE_PER_CPU(mce_banks_t, mce_banks_owned);
  40
  41 /*
  42  * CMCI storm detection backoff counter
  43  *
  44  * During storm, we reset this counter to INITIAL_CHECK_INTERVAL in case we've
  45  * encountered an error. If not, we decrement it by one. We signal the end of
  46  * the CMCI storm when it reaches 0.
  47  */
  48 static DEFINE_PER_CPU(int, cmci_backoff_cnt);
  49
  50 /*
  51  * cmci_discover_lock protects against parallel discovery attempts
  52  * which could race against each other.
  53  */
  54 static DEFINE_RAW_SPINLOCK(cmci_discover_lock);
  55
  56 #define CMCI_THRESHOLD          1
  57 #define CMCI_POLL_INTERVAL      (30 * HZ)
  58 #define CMCI_STORM_INTERVAL     (HZ)
  59 #define CMCI_STORM_THRESHOLD    15
  60
  61 static DEFINE_PER_CPU(unsigned long, cmci_time_stamp);
  62 static DEFINE_PER_CPU(unsigned int, cmci_storm_cnt);
  63 static DEFINE_PER_CPU(unsigned int, cmci_storm_state);
  64
  65 enum {
  66         CMCI_STORM_NONE,
  67         CMCI_STORM_ACTIVE,
  68         CMCI_STORM_SUBSIDED,
  69 };
  70
  71 static atomic_t cmci_storm_on_cpus;
  72
  73 static int cmci_supported(int *banks)
  74 {
  75         u64 cap;
  76
  77         if (mca_cfg.cmci_disabled || mca_cfg.ignore_ce)
  78                 return 0;
  79
  80         /*
  81          * Vendor check is not strictly needed, but the initial
  82          * initialization is vendor keyed and this
  83          * makes sure none of the backdoors are entered otherwise.
  84          */
  85         if (boot_cpu_data.x86_vendor != X86_VENDOR_INTEL)
  86                 return 0;
  87         if (!cpu_has_apic || lapic_get_maxlvt() < 6)
  88                 return 0;
  89         rdmsrl(MSR_IA32_MCG_CAP, cap);
  90         *banks = min_t(unsigned, MAX_NR_BANKS, cap & 0xff);
  91         return !!(cap & MCG_CMCI_P);
  92 }
  93
  94 static bool lmce_supported(void)
  95 {
  96         u64 tmp;
  97
  98         if (mca_cfg.lmce_disabled)
  99                 return false;
 100
 101         rdmsrl(MSR_IA32_MCG_CAP, tmp);
 102
 103         /*
 104          * LMCE depends on recovery support in the processor. Hence both
 105          * MCG_SER_P and MCG_LMCE_P should be present in MCG_CAP.
 106          */
 107         if ((tmp & (MCG_SER_P | MCG_LMCE_P)) !=
 108                    (MCG_SER_P | MCG_LMCE_P))
 109                 return false;
 110
 111         /*
 112          * BIOS should indicate support for LMCE by setting bit 20 in
 113          * IA32_FEATURE_CONTROL without which touching MCG_EXT_CTL will
 114          * generate a #GP fault.
 115          */
 116         rdmsrl(MSR_IA32_FEATURE_CONTROL, tmp);
 117         if ((tmp & (FEATURE_CONTROL_LOCKED | FEATURE_CONTROL_LMCE)) ==
 118                    (FEATURE_CONTROL_LOCKED | FEATURE_CONTROL_LMCE))
 119                 return true;
 120
 121         return false;
 122 }
 123
 124 bool mce_intel_cmci_poll(void)
 125 {
 126         if (__this_cpu_read(cmci_storm_state) == CMCI_STORM_NONE)
 127                 return false;
 128
 129         /*
 130          * Reset the counter if we've logged an error in the last poll
 131          * during the storm.
 132          */
 133         if (machine_check_poll(MCP_TIMESTAMP, this_cpu_ptr(&mce_banks_owned)))
 134                 this_cpu_write(cmci_backoff_cnt, INITIAL_CHECK_INTERVAL);
 135         else
 136                 this_cpu_dec(cmci_backoff_cnt);
 137
 138         return true;
 139 }
 140
 141 void mce_intel_hcpu_update(unsigned long cpu)
 142 {
 143         if (per_cpu(cmci_storm_state, cpu) == CMCI_STORM_ACTIVE)
 144                 atomic_dec(&cmci_storm_on_cpus);
 145
 146         per_cpu(cmci_storm_state, cpu) = CMCI_STORM_NONE;
 147 }
 148
 149 unsigned long cmci_intel_adjust_timer(unsigned long interval)
 150 {
 151         if ((this_cpu_read(cmci_backoff_cnt) > 0) &&
 152             (__this_cpu_read(cmci_storm_state) == CMCI_STORM_ACTIVE)) {
 153                 mce_notify_irq();
 154                 return CMCI_STORM_INTERVAL;
 155         }
 156
 157         switch (__this_cpu_read(cmci_storm_state)) {
 158         case CMCI_STORM_ACTIVE:
 159
 160                 /*
 161                  * We switch back to interrupt mode once the poll timer has
 162                  * silenced itself. That means no events recorded and the timer
 163                  * interval is back to our poll interval.
 164                  */
 165                 __this_cpu_write(cmci_storm_state, CMCI_STORM_SUBSIDED);
 166                 if (!atomic_sub_return(1, &cmci_storm_on_cpus))
 167                         pr_notice("CMCI storm subsided: switching to interrupt mode\n");
 168
 169                 /* FALLTHROUGH */
 170
 171         case CMCI_STORM_SUBSIDED:
 172                 /*
 173                  * We wait for all CPUs to go back to SUBSIDED state. When that
 174                  * happens we switch back to interrupt mode.
 175                  */
 176                 if (!atomic_read(&cmci_storm_on_cpus)) {
 177                         __this_cpu_write(cmci_storm_state, CMCI_STORM_NONE);
 178                         cmci_reenable();
 179                         cmci_recheck();
 180                 }
 181                 return CMCI_POLL_INTERVAL;
 182         default:
 183
 184                 /* We have shiny weather. Let the poll do whatever it thinks. */
 185                 return interval;
 186         }
 187 }
 188
 189 static void cmci_storm_disable_banks(void)
 190 {
 191         unsigned long flags, *owned;
 192         int bank;
 193         u64 val;
 194
 195         raw_spin_lock_irqsave(&cmci_discover_lock, flags);
 196         owned = this_cpu_ptr(mce_banks_owned);
 197         for_each_set_bit(bank, owned, MAX_NR_BANKS) {
 198                 rdmsrl(MSR_IA32_MCx_CTL2(bank), val);
 199                 val &= ~MCI_CTL2_CMCI_EN;
 200                 wrmsrl(MSR_IA32_MCx_CTL2(bank), val);
 201         }
 202         raw_spin_unlock_irqrestore(&cmci_discover_lock, flags);
 203 }
 204
 205 static bool cmci_storm_detect(void)
 206 {
 207         unsigned int cnt = __this_cpu_read(cmci_storm_cnt);
 208         unsigned long ts = __this_cpu_read(cmci_time_stamp);
 209         unsigned long now = jiffies;
 210         int r;
 211
 212         if (__this_cpu_read(cmci_storm_state) != CMCI_STORM_NONE)
 213                 return true;
 214
 215         if (time_before_eq(now, ts + CMCI_STORM_INTERVAL)) {
 216                 cnt++;
 217         } else {
 218                 cnt = 1;
 219                 __this_cpu_write(cmci_time_stamp, now);
 220         }
 221         __this_cpu_write(cmci_storm_cnt, cnt);
 222
 223         if (cnt <= CMCI_STORM_THRESHOLD)
 224                 return false;
 225
 226         cmci_storm_disable_banks();
 227         __this_cpu_write(cmci_storm_state, CMCI_STORM_ACTIVE);
 228         r = atomic_add_return(1, &cmci_storm_on_cpus);
 229         mce_timer_kick(CMCI_STORM_INTERVAL);
 230         this_cpu_write(cmci_backoff_cnt, INITIAL_CHECK_INTERVAL);
 231
 232         if (r == 1)
 233                 pr_notice("CMCI storm detected: switching to poll mode\n");
 234         return true;
 235 }
 236
 237 /*
 238  * The interrupt handler. This is called on every event.
 239  * Just call the poller directly to log any events.
 240  * This could in theory increase the threshold under high load,
 241  * but doesn't for now.
 242  */
 243 static void intel_threshold_interrupt(void)
 244 {
 245         if (cmci_storm_detect())
 246                 return;
 247
 248         machine_check_poll(MCP_TIMESTAMP, this_cpu_ptr(&mce_banks_owned));
 249 }
 250
 251 /*
 252  * Enable CMCI (Corrected Machine Check Interrupt) for available MCE banks
 253  * on this CPU. Use the algorithm recommended in the SDM to discover shared
 254  * banks.
 255  */
 256 static void cmci_discover(int banks)
 257 {
 258         unsigned long *owned = (void *)this_cpu_ptr(&mce_banks_owned);
 259         unsigned long flags;
 260         int i;
 261         int bios_wrong_thresh = 0;
 262
 263         raw_spin_lock_irqsave(&cmci_discover_lock, flags);
 264         for (i = 0; i < banks; i++) {
 265                 u64 val;
 266                 int bios_zero_thresh = 0;
 267
 268                 if (test_bit(i, owned))
 269                         continue;
 270
 271                 /* Skip banks in firmware first mode */
 272                 if (test_bit(i, mce_banks_ce_disabled))
 273                         continue;
 274
 275                 rdmsrl(MSR_IA32_MCx_CTL2(i), val);
 276
 277                 /* Already owned by someone else? */
 278                 if (val & MCI_CTL2_CMCI_EN) {
 279                         clear_bit(i, owned);
 280                         __clear_bit(i, this_cpu_ptr(mce_poll_banks));
 281                         continue;
 282                 }
 283
 284                 if (!mca_cfg.bios_cmci_threshold) {
 285                         val &= ~MCI_CTL2_CMCI_THRESHOLD_MASK;
 286                         val |= CMCI_THRESHOLD;
 287                 } else if (!(val & MCI_CTL2_CMCI_THRESHOLD_MASK)) {
 288                         /*
 289                          * If bios_cmci_threshold boot option was specified
 290                          * but the threshold is zero, we'll try to initialize
 291                          * it to 1.
 292                          */
 293                         bios_zero_thresh = 1;
 294                         val |= CMCI_THRESHOLD;
 295                 }
 296
 297                 val |= MCI_CTL2_CMCI_EN;
 298                 wrmsrl(MSR_IA32_MCx_CTL2(i), val);
 299                 rdmsrl(MSR_IA32_MCx_CTL2(i), val);
 300
 301                 /* Did the enable bit stick? -- the bank supports CMCI */
 302                 if (val & MCI_CTL2_CMCI_EN) {
 303                         set_bit(i, owned);
 304                         __clear_bit(i, this_cpu_ptr(mce_poll_banks));
 305                         /*
 306                          * We are able to set thresholds for some banks that
 307                          * had a threshold of 0. This means the BIOS has not
 308                          * set the thresholds properly or does not work with
 309                          * this boot option. Note down now and report later.
 310                          */
 311                         if (mca_cfg.bios_cmci_threshold && bios_zero_thresh &&
 312                                         (val & MCI_CTL2_CMCI_THRESHOLD_MASK))
 313                                 bios_wrong_thresh = 1;
 314                 } else {
 315                         WARN_ON(!test_bit(i, this_cpu_ptr(mce_poll_banks)));
 316                 }
 317         }
 318         raw_spin_unlock_irqrestore(&cmci_discover_lock, flags);
 319         if (mca_cfg.bios_cmci_threshold && bios_wrong_thresh) {
 320                 pr_info_once(
 321                         "bios_cmci_threshold: Some banks do not have valid thresholds set\n");
 322                 pr_info_once(
 323                         "bios_cmci_threshold: Make sure your BIOS supports this boot option\n");
 324         }
 325 }
 326
 327 /*
 328  * Just in case we missed an event during initialization check
 329  * all the CMCI owned banks.
 330  */
 331 void cmci_recheck(void)
 332 {
 333         unsigned long flags;
 334         int banks;
 335
 336         if (!mce_available(raw_cpu_ptr(&cpu_info)) || !cmci_supported(&banks))
 337                 return;
 338
 339         local_irq_save(flags);
 340         machine_check_poll(MCP_TIMESTAMP, this_cpu_ptr(&mce_banks_owned));
 341         local_irq_restore(flags);
 342 }
 343
 344 /* Caller must hold the lock on cmci_discover_lock */
 345 static void __cmci_disable_bank(int bank)
 346 {
 347         u64 val;
 348
 349         if (!test_bit(bank, this_cpu_ptr(mce_banks_owned)))
 350                 return;
 351         rdmsrl(MSR_IA32_MCx_CTL2(bank), val);
 352         val &= ~MCI_CTL2_CMCI_EN;
 353         wrmsrl(MSR_IA32_MCx_CTL2(bank), val);
 354         __clear_bit(bank, this_cpu_ptr(mce_banks_owned));
 355 }
 356
 357 /*
 358  * Disable CMCI on this CPU for all banks it owns when it goes down.
 359  * This allows other CPUs to claim the banks on rediscovery.
 360  */
 361 void cmci_clear(void)
 362 {
 363         unsigned long flags;
 364         int i;
 365         int banks;
 366
 367         if (!cmci_supported(&banks))
 368                 return;
 369         raw_spin_lock_irqsave(&cmci_discover_lock, flags);
 370         for (i = 0; i < banks; i++)
 371                 __cmci_disable_bank(i);
 372         raw_spin_unlock_irqrestore(&cmci_discover_lock, flags);
 373 }
 374
 375 static void cmci_rediscover_work_func(void *arg)
 376 {
 377         int banks;
 378
 379         /* Recheck banks in case CPUs don't all have the same */
 380         if (cmci_supported(&banks))
 381                 cmci_discover(banks);
 382 }
 383
 384 /* After a CPU went down cycle through all the others and rediscover */
 385 void cmci_rediscover(void)
 386 {
 387         int banks;
 388
 389         if (!cmci_supported(&banks))
 390                 return;
 391
 392         on_each_cpu(cmci_rediscover_work_func, NULL, 1);
 393 }
 394
 395 /*
 396  * Reenable CMCI on this CPU in case a CPU down failed.
 397  */
 398 void cmci_reenable(void)
 399 {
 400         int banks;
 401         if (cmci_supported(&banks))
 402                 cmci_discover(banks);
 403 }
 404
 405 void cmci_disable_bank(int bank)
 406 {
 407         int banks;
 408         unsigned long flags;
 409
 410         if (!cmci_supported(&banks))
 411                 return;
 412
 413         raw_spin_lock_irqsave(&cmci_discover_lock, flags);
 414         __cmci_disable_bank(bank);
 415         raw_spin_unlock_irqrestore(&cmci_discover_lock, flags);
 416 }
 417
 418 static void intel_init_cmci(void)
 419 {
 420         int banks;
 421
 422         if (!cmci_supported(&banks))
 423                 return;
 424
 425         mce_threshold_vector = intel_threshold_interrupt;
 426         cmci_discover(banks);
 427         /*
 428          * For CPU #0 this runs with still disabled APIC, but that's
 429          * ok because only the vector is set up. We still do another
 430          * check for the banks later for CPU #0 just to make sure
 431          * to not miss any events.
 432          */
 433         apic_write(APIC_LVTCMCI, THRESHOLD_APIC_VECTOR|APIC_DM_FIXED);
 434         cmci_recheck();
 435 }
 436
 437 static void intel_init_lmce(void)
 438 {
 439         u64 val;
 440
 441         if (!lmce_supported())
 442                 return;
 443
 444         rdmsrl(MSR_IA32_MCG_EXT_CTL, val);
 445
 446         if (!(val & MCG_EXT_CTL_LMCE_EN))
 447                 wrmsrl(MSR_IA32_MCG_EXT_CTL, val | MCG_EXT_CTL_LMCE_EN);
 448 }
 449
 450 static void intel_clear_lmce(void)
 451 {
 452         u64 val;
 453
 454         if (!lmce_supported())
 455                 return;
 456
 457         rdmsrl(MSR_IA32_MCG_EXT_CTL, val);
 458         val &= ~MCG_EXT_CTL_LMCE_EN;
 459         wrmsrl(MSR_IA32_MCG_EXT_CTL, val);
 460 }
 461
 462 void mce_intel_feature_init(struct cpuinfo_x86 *c)
 463 {
 464         intel_init_thermal(c);
 465         intel_init_cmci();
 466         intel_init_lmce();
 467 }
 468
 469 void mce_intel_feature_clear(struct cpuinfo_x86 *c)
 470 {
 471         intel_clear_lmce();
 472 }