]> git.kernelconcepts.de Git - karo-tx-uboot.git/blob - board/amcc/katmai/katmai.c
Merge commit 'u-boot/master' into for-1.3.1
[karo-tx-uboot.git] / board / amcc / katmai / katmai.c
1 /*
2  * (C) Copyright 2007
3  * Stefan Roese, DENX Software Engineering, sr@denx.de.
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  *
23  */
24
25 #include <common.h>
26 #include <ppc4xx.h>
27 #include <i2c.h>
28 #include <asm/processor.h>
29 #include <asm/io.h>
30 #include <asm/gpio.h>
31 #include <asm/4xx_pcie.h>
32
33 DECLARE_GLOBAL_DATA_PTR;
34
35 int board_early_init_f (void)
36 {
37         unsigned long mfr;
38
39         /*----------------------------------------------------------------------+
40          * Interrupt controller setup for the Katmai 440SPe Evaluation board.
41          *-----------------------------------------------------------------------+
42          *-----------------------------------------------------------------------+
43          * Interrupt | Source                            | Pol.  | Sensi.| Crit. |
44          *-----------+-----------------------------------+-------+-------+-------+
45          * IRQ 00    | UART0                             | High  | Level | Non   |
46          * IRQ 01    | UART1                             | High  | Level | Non   |
47          * IRQ 02    | IIC0                              | High  | Level | Non   |
48          * IRQ 03    | IIC1                              | High  | Level | Non   |
49          * IRQ 04    | PCI0X0 MSG IN                     | High  | Level | Non   |
50          * IRQ 05    | PCI0X0 CMD Write                  | High  | Level | Non   |
51          * IRQ 06    | PCI0X0 Power Mgt                  | High  | Level | Non   |
52          * IRQ 07    | PCI0X0 VPD Access                 | Rising| Edge  | Non   |
53          * IRQ 08    | PCI0X0 MSI level 0                | High  | Lvl/ed| Non   |
54          * IRQ 09    | External IRQ 15 - (PCI-Express)   | pgm H | Pgm   | Non   |
55          * IRQ 10    | UIC2 Non-critical Int.            | NA    | NA    | Non   |
56          * IRQ 11    | UIC2 Critical Interrupt           | NA    | NA    | Crit  |
57          * IRQ 12    | PCI Express MSI Level 0           | Rising| Edge  | Non   |
58          * IRQ 13    | PCI Express MSI Level 1           | Rising| Edge  | Non   |
59          * IRQ 14    | PCI Express MSI Level 2           | Rising| Edge  | Non   |
60          * IRQ 15    | PCI Express MSI Level 3           | Rising| Edge  | Non   |
61          * IRQ 16    | UIC3 Non-critical Int.            | NA    | NA    | Non   |
62          * IRQ 17    | UIC3 Critical Interrupt           | NA    | NA    | Crit  |
63          * IRQ 18    | External IRQ 14 - (PCI-Express)   | Pgm   | Pgm   | Non   |
64          * IRQ 19    | DMA Channel 0 FIFO Full           | High  | Level | Non   |
65          * IRQ 20    | DMA Channel 0 Stat FIFO           | High  | Level | Non   |
66          * IRQ 21    | DMA Channel 1 FIFO Full           | High  | Level | Non   |
67          * IRQ 22    | DMA Channel 1 Stat FIFO           | High  | Level | Non   |
68          * IRQ 23    | I2O Inbound Doorbell              | High  | Level | Non   |
69          * IRQ 24    | Inbound Post List FIFO Not Empt   | High  | Level | Non   |
70          * IRQ 25    | I2O Region 0 LL PLB Write         | High  | Level | Non   |
71          * IRQ 26    | I2O Region 1 LL PLB Write         | High  | Level | Non   |
72          * IRQ 27    | I2O Region 0 HB PLB Write         | High  | Level | Non   |
73          * IRQ 28    | I2O Region 1 HB PLB Write         | High  | Level | Non   |
74          * IRQ 29    | GPT Down Count Timer              | Rising| Edge  | Non   |
75          * IRQ 30    | UIC1 Non-critical Int.            | NA    | NA    | Non   |
76          * IRQ 31    | UIC1 Critical Interrupt           | NA    | NA    | Crit. |
77          *------------------------------------------------------------------------
78          * IRQ 32    | Ext. IRQ 13 - (PCI-Express)       |pgm (H)|pgm/Lvl| Non   |
79          * IRQ 33    | MAL Serr                          | High  | Level | Non   |
80          * IRQ 34    | MAL Txde                          | High  | Level | Non   |
81          * IRQ 35    | MAL Rxde                          | High  | Level | Non   |
82          * IRQ 36    | DMC CE or DMC UE                  | High  | Level | Non   |
83          * IRQ 37    | EBC or UART2                      | High  |Lvl Edg| Non   |
84          * IRQ 38    | MAL TX EOB                        | High  | Level | Non   |
85          * IRQ 39    | MAL RX EOB                        | High  | Level | Non   |
86          * IRQ 40    | PCIX0 MSI Level 1                 | High  |Lvl Edg| Non   |
87          * IRQ 41    | PCIX0 MSI level 2                 | High  |Lvl Edg| Non   |
88          * IRQ 42    | PCIX0 MSI level 3                 | High  |Lvl Edg| Non   |
89          * IRQ 43    | L2 Cache                          | Risin | Edge  | Non   |
90          * IRQ 44    | GPT Compare Timer 0               | Risin | Edge  | Non   |
91          * IRQ 45    | GPT Compare Timer 1               | Risin | Edge  | Non   |
92          * IRQ 46    | GPT Compare Timer 2               | Risin | Edge  | Non   |
93          * IRQ 47    | GPT Compare Timer 3               | Risin | Edge  | Non   |
94          * IRQ 48    | GPT Compare Timer 4               | Risin | Edge  | Non   |
95          * IRQ 49    | Ext. IRQ 12 - PCI-X               |pgm/Fal|pgm/Lvl| Non   |
96          * IRQ 50    | Ext. IRQ 11 -                     |pgm (H)|pgm/Lvl| Non   |
97          * IRQ 51    | Ext. IRQ 10 -                     |pgm (H)|pgm/Lvl| Non   |
98          * IRQ 52    | Ext. IRQ 9                        |pgm (H)|pgm/Lvl| Non   |
99          * IRQ 53    | Ext. IRQ 8                        |pgm (H)|pgm/Lvl| Non   |
100          * IRQ 54    | DMA Error                         | High  | Level | Non   |
101          * IRQ 55    | DMA I2O Error                     | High  | Level | Non   |
102          * IRQ 56    | Serial ROM                        | High  | Level | Non   |
103          * IRQ 57    | PCIX0 Error                       | High  | Edge  | Non   |
104          * IRQ 58    | Ext. IRQ 7-                       |pgm (H)|pgm/Lvl| Non   |
105          * IRQ 59    | Ext. IRQ 6-                       |pgm (H)|pgm/Lvl| Non   |
106          * IRQ 60    | EMAC0 Interrupt                   | High  | Level | Non   |
107          * IRQ 61    | EMAC0 Wake-up                     | High  | Level | Non   |
108          * IRQ 62    | Reserved                          | High  | Level | Non   |
109          * IRQ 63    | XOR                               | High  | Level | Non   |
110          *-----------------------------------------------------------------------
111          * IRQ 64    | PE0 AL                            | High  | Level | Non   |
112          * IRQ 65    | PE0 VPD Access                    | Risin | Edge  | Non   |
113          * IRQ 66    | PE0 Hot Reset Request             | Risin | Edge  | Non   |
114          * IRQ 67    | PE0 Hot Reset Request             | Falli | Edge  | Non   |
115          * IRQ 68    | PE0 TCR                           | High  | Level | Non   |
116          * IRQ 69    | PE0 BusMaster VCO                 | Falli | Edge  | Non   |
117          * IRQ 70    | PE0 DCR Error                     | High  | Level | Non   |
118          * IRQ 71    | Reserved                          | N/A   | N/A   | Non   |
119          * IRQ 72    | PE1 AL                            | High  | Level | Non   |
120          * IRQ 73    | PE1 VPD Access                    | Risin | Edge  | Non   |
121          * IRQ 74    | PE1 Hot Reset Request             | Risin | Edge  | Non   |
122          * IRQ 75    | PE1 Hot Reset Request             | Falli | Edge  | Non   |
123          * IRQ 76    | PE1 TCR                           | High  | Level | Non   |
124          * IRQ 77    | PE1 BusMaster VCO                 | Falli | Edge  | Non   |
125          * IRQ 78    | PE1 DCR Error                     | High  | Level | Non   |
126          * IRQ 79    | Reserved                          | N/A   | N/A   | Non   |
127          * IRQ 80    | PE2 AL                            | High  | Level | Non   |
128          * IRQ 81    | PE2 VPD Access                    | Risin | Edge  | Non   |
129          * IRQ 82    | PE2 Hot Reset Request             | Risin | Edge  | Non   |
130          * IRQ 83    | PE2 Hot Reset Request             | Falli | Edge  | Non   |
131          * IRQ 84    | PE2 TCR                           | High  | Level | Non   |
132          * IRQ 85    | PE2 BusMaster VCO                 | Falli | Edge  | Non   |
133          * IRQ 86    | PE2 DCR Error                     | High  | Level | Non   |
134          * IRQ 87    | Reserved                          | N/A   | N/A   | Non   |
135          * IRQ 88    | External IRQ(5)                   | Progr | Progr | Non   |
136          * IRQ 89    | External IRQ 4 - Ethernet         | Progr | Progr | Non   |
137          * IRQ 90    | External IRQ 3 - PCI-X            | Progr | Progr | Non   |
138          * IRQ 91    | External IRQ 2 - PCI-X            | Progr | Progr | Non   |
139          * IRQ 92    | External IRQ 1 - PCI-X            | Progr | Progr | Non   |
140          * IRQ 93    | External IRQ 0 - PCI-X            | Progr | Progr | Non   |
141          * IRQ 94    | Reserved                          | N/A   | N/A   | Non   |
142          * IRQ 95    | Reserved                          | N/A   | N/A   | Non   |
143          *-----------------------------------------------------------------------
144          * IRQ 96    | PE0 INTA                          | High  | Level | Non   |
145          * IRQ 97    | PE0 INTB                          | High  | Level | Non   |
146          * IRQ 98    | PE0 INTC                          | High  | Level | Non   |
147          * IRQ 99    | PE0 INTD                          | High  | Level | Non   |
148          * IRQ 100   | PE1 INTA                          | High  | Level | Non   |
149          * IRQ 101   | PE1 INTB                          | High  | Level | Non   |
150          * IRQ 102   | PE1 INTC                          | High  | Level | Non   |
151          * IRQ 103   | PE1 INTD                          | High  | Level | Non   |
152          * IRQ 104   | PE2 INTA                          | High  | Level | Non   |
153          * IRQ 105   | PE2 INTB                          | High  | Level | Non   |
154          * IRQ 106   | PE2 INTC                          | High  | Level | Non   |
155          * IRQ 107   | PE2 INTD                          | Risin | Edge  | Non   |
156          * IRQ 108   | PCI Express MSI Level 4           | Risin | Edge  | Non   |
157          * IRQ 109   | PCI Express MSI Level 5           | Risin | Edge  | Non   |
158          * IRQ 110   | PCI Express MSI Level 6           | Risin | Edge  | Non   |
159          * IRQ 111   | PCI Express MSI Level 7           | Risin | Edge  | Non   |
160          * IRQ 116   | PCI Express MSI Level 12          | Risin | Edge  | Non   |
161          * IRQ 112   | PCI Express MSI Level 8           | Risin | Edge  | Non   |
162          * IRQ 113   | PCI Express MSI Level 9           | Risin | Edge  | Non   |
163          * IRQ 114   | PCI Express MSI Level 10          | Risin | Edge  | Non   |
164          * IRQ 115   | PCI Express MSI Level 11          | Risin | Edge  | Non   |
165          * IRQ 117   | PCI Express MSI Level 13          | Risin | Edge  | Non   |
166          * IRQ 118   | PCI Express MSI Level 14          | Risin | Edge  | Non   |
167          * IRQ 119   | PCI Express MSI Level 15          | Risin | Edge  | Non   |
168          * IRQ 120   | PCI Express MSI Level 16          | Risin | Edge  | Non   |
169          * IRQ 121   | PCI Express MSI Level 17          | Risin | Edge  | Non   |
170          * IRQ 122   | PCI Express MSI Level 18          | Risin | Edge  | Non   |
171          * IRQ 123   | PCI Express MSI Level 19          | Risin | Edge  | Non   |
172          * IRQ 124   | PCI Express MSI Level 20          | Risin | Edge  | Non   |
173          * IRQ 125   | PCI Express MSI Level 21          | Risin | Edge  | Non   |
174          * IRQ 126   | PCI Express MSI Level 22          | Risin | Edge  | Non   |
175          * IRQ 127   | PCI Express MSI Level 23          | Risin | Edge  | Non   |
176          *-----------+-----------------------------------+-------+-------+-------+ */
177         /*-------------------------------------------------------------------------+
178          * Put UICs in PowerPC440SPemode.
179          * Initialise UIC registers.  Clear all interrupts.  Disable all interrupts.
180          * Set critical interrupt values.  Set interrupt polarities.  Set interrupt
181          * trigger levels.  Make bit 0 High  priority.  Clear all interrupts again.
182          *------------------------------------------------------------------------*/
183         mtdcr (uic3sr, 0xffffffff);     /* Clear all interrupts */
184         mtdcr (uic3er, 0x00000000);     /* disable all interrupts */
185         mtdcr (uic3cr, 0x00000000);     /* Set Critical / Non Critical interrupts: */
186         mtdcr (uic3pr, 0xffffffff);     /* Set Interrupt Polarities*/
187         mtdcr (uic3tr, 0x001fffff);     /* Set Interrupt Trigger Levels */
188         mtdcr (uic3vr, 0x00000001);     /* Set Vect base=0,INT31 Highest priority */
189         mtdcr (uic3sr, 0x00000000);     /* clear all  interrupts*/
190         mtdcr (uic3sr, 0xffffffff);     /* clear all  interrupts*/
191
192
193         mtdcr (uic2sr, 0xffffffff);     /* Clear all interrupts */
194         mtdcr (uic2er, 0x00000000);     /* disable all interrupts*/
195         mtdcr (uic2cr, 0x00000000);     /* Set Critical / Non Critical interrupts*/
196         mtdcr (uic2pr, 0xebebebff);     /* Set Interrupt Polarities*/
197         mtdcr (uic2tr, 0x74747400);     /* Set Interrupt Trigger Levels */
198         mtdcr (uic2vr, 0x00000001);     /* Set Vect base=0,INT31 Highest priority */
199         mtdcr (uic2sr, 0x00000000);     /* clear all interrupts */
200         mtdcr (uic2sr, 0xffffffff);     /* clear all interrupts */
201
202         mtdcr (uic1sr, 0xffffffff);     /* Clear all interrupts*/
203         mtdcr (uic1er, 0x00000000);     /* disable all interrupts*/
204         mtdcr (uic1cr, 0x00000000);     /* Set Critical / Non Critical interrupts*/
205         mtdcr (uic1pr, 0xffffffff);     /* Set Interrupt Polarities */
206         mtdcr (uic1tr, 0x001f8040);     /* Set Interrupt Trigger Levels*/
207         mtdcr (uic1vr, 0x00000001);     /* Set Vect base=0,INT31 Highest priority */
208         mtdcr (uic1sr, 0x00000000);     /* clear all interrupts*/
209         mtdcr (uic1sr, 0xffffffff);     /* clear all interrupts*/
210
211         mtdcr (uic0sr, 0xffffffff);     /* Clear all interrupts */
212         mtdcr (uic0er, 0x00000000);     /* disable all interrupts excepted cascade    to be checked */
213         mtdcr (uic0cr, 0x00104001);     /* Set Critical / Non Critical interrupts*/
214         mtdcr (uic0pr, 0xffffffff);     /* Set Interrupt Polarities*/
215         mtdcr (uic0tr, 0x010f0004);     /* Set Interrupt Trigger Levels */
216         mtdcr (uic0vr, 0x00000001);     /* Set Vect base=0,INT31 Highest priority */
217         mtdcr (uic0sr, 0x00000000);     /* clear all interrupts*/
218         mtdcr (uic0sr, 0xffffffff);     /* clear all interrupts*/
219
220         mfsdr(sdr_mfr, mfr);
221         mfr |= SDR0_MFR_FIXD;           /* Workaround for PCI/DMA */
222         mtsdr(sdr_mfr, mfr);
223
224         mtsdr(SDR0_PFC0, CFG_PFC0);
225
226         out32(GPIO0_OR, CFG_GPIO_OR);
227         out32(GPIO0_ODR, CFG_GPIO_ODR);
228         out32(GPIO0_TCR, CFG_GPIO_TCR);
229
230         return 0;
231 }
232
233 int checkboard (void)
234 {
235         char *s = getenv("serial#");
236
237         printf("Board: Katmai - AMCC 440SPe Evaluation Board");
238         if (s != NULL) {
239                 puts(", serial# ");
240                 puts(s);
241         }
242         putc('\n');
243
244         return 0;
245 }
246
247 #if defined(CFG_DRAM_TEST)
248 int testdram (void)
249 {
250         uint *pstart = (uint *) 0x00000000;
251         uint *pend = (uint *) 0x08000000;
252         uint *p;
253
254         for (p = pstart; p < pend; p++)
255                 *p = 0xaaaaaaaa;
256
257         for (p = pstart; p < pend; p++) {
258                 if (*p != 0xaaaaaaaa) {
259                         printf ("SDRAM test fails at: %08x\n", (uint) p);
260                         return 1;
261                 }
262         }
263
264         for (p = pstart; p < pend; p++)
265                 *p = 0x55555555;
266
267         for (p = pstart; p < pend; p++) {
268                 if (*p != 0x55555555) {
269                         printf ("SDRAM test fails at: %08x\n", (uint) p);
270                         return 1;
271                 }
272         }
273         return 0;
274 }
275 #endif
276
277 /*************************************************************************
278  *  pci_pre_init
279  *
280  *  This routine is called just prior to registering the hose and gives
281  *  the board the opportunity to check things. Returning a value of zero
282  *  indicates that things are bad & PCI initialization should be aborted.
283  *
284  *      Different boards may wish to customize the pci controller structure
285  *      (add regions, override default access routines, etc) or perform
286  *      certain pre-initialization actions.
287  *
288  ************************************************************************/
289 #if defined(CONFIG_PCI)
290 int pci_pre_init(struct pci_controller * hose )
291 {
292         unsigned long strap;
293
294         /*-------------------------------------------------------------------+
295          *      The katmai board is always configured as the host & requires the
296          *      PCI arbiter to be enabled.
297          *-------------------------------------------------------------------*/
298         mfsdr(sdr_sdstp1, strap);
299         if( (strap & SDR0_SDSTP1_PAE_MASK) == 0 ) {
300                 printf("PCI: SDR0_STRP1[%08lX] - PCI Arbiter disabled.\n",strap);
301                 return 0;
302         }
303
304         return 1;
305 }
306 #endif  /* defined(CONFIG_PCI) */
307
308 /*************************************************************************
309  *  pci_target_init
310  *
311  *      The bootstrap configuration provides default settings for the pci
312  *      inbound map (PIM). But the bootstrap config choices are limited and
313  *      may not be sufficient for a given board.
314  *
315  ************************************************************************/
316 #if defined(CONFIG_PCI) && defined(CFG_PCI_TARGET_INIT)
317 void pci_target_init(struct pci_controller * hose )
318 {
319         /*-------------------------------------------------------------------+
320          * Disable everything
321          *-------------------------------------------------------------------*/
322         out32r( PCIX0_PIM0SA, 0 ); /* disable */
323         out32r( PCIX0_PIM1SA, 0 ); /* disable */
324         out32r( PCIX0_PIM2SA, 0 ); /* disable */
325         out32r( PCIX0_EROMBA, 0 ); /* disable expansion rom */
326
327         /*-------------------------------------------------------------------+
328          * Map all of SDRAM to PCI address 0x0000_0000. Note that the 440
329          * strapping options to not support sizes such as 128/256 MB.
330          *-------------------------------------------------------------------*/
331         out32r( PCIX0_PIM0LAL, CFG_SDRAM_BASE );
332         out32r( PCIX0_PIM0LAH, 0 );
333         out32r( PCIX0_PIM0SA, ~(gd->ram_size - 1) | 1 );
334         out32r( PCIX0_BAR0, 0 );
335
336         /*-------------------------------------------------------------------+
337          * Program the board's subsystem id/vendor id
338          *-------------------------------------------------------------------*/
339         out16r( PCIX0_SBSYSVID, CFG_PCI_SUBSYS_VENDORID );
340         out16r( PCIX0_SBSYSID, CFG_PCI_SUBSYS_DEVICEID );
341
342         out16r( PCIX0_CMD, in16r(PCIX0_CMD) | PCI_COMMAND_MEMORY );
343 }
344 #endif  /* defined(CONFIG_PCI) && defined(CFG_PCI_TARGET_INIT) */
345
346 #if defined(CONFIG_PCI)
347 /*************************************************************************
348  *  is_pci_host
349  *
350  *      This routine is called to determine if a pci scan should be
351  *      performed. With various hardware environments (especially cPCI and
352  *      PPMC) it's insufficient to depend on the state of the arbiter enable
353  *      bit in the strap register, or generic host/adapter assumptions.
354  *
355  *      Rather than hard-code a bad assumption in the general 440 code, the
356  *      440 pci code requires the board to decide at runtime.
357  *
358  *      Return 0 for adapter mode, non-zero for host (monarch) mode.
359  *
360  *
361  ************************************************************************/
362 int is_pci_host(struct pci_controller *hose)
363 {
364         /* The katmai board is always configured as host. */
365         return 1;
366 }
367
368 int katmai_pcie_card_present(int port)
369 {
370         u32 val;
371
372         val = in32(GPIO0_IR);
373         switch (port) {
374         case 0:
375                 return !(val & GPIO_VAL(CFG_GPIO_PCIE_PRESENT0));
376         case 1:
377                 return !(val & GPIO_VAL(CFG_GPIO_PCIE_PRESENT1));
378         case 2:
379                 return !(val & GPIO_VAL(CFG_GPIO_PCIE_PRESENT2));
380         default:
381                 return 0;
382         }
383 }
384
385 static struct pci_controller pcie_hose[3] = {{0},{0},{0}};
386
387 void pcie_setup_hoses(int busno)
388 {
389         struct pci_controller *hose;
390         int i, bus;
391         int ret = 0;
392         char *env;
393         unsigned int delay;
394
395         /*
396          * assume we're called after the PCIX hose is initialized, which takes
397          * bus ID 0 and therefore start numbering PCIe's from 1.
398          */
399         bus = busno;
400         for (i = 0; i <= 2; i++) {
401                 /* Check for katmai card presence */
402                 if (!katmai_pcie_card_present(i))
403                         continue;
404
405                 if (is_end_point(i))
406                         ret = ppc4xx_init_pcie_endport(i);
407                 else
408                         ret = ppc4xx_init_pcie_rootport(i);
409                 if (ret) {
410                         printf("PCIE%d: initialization as %s failed\n", i,
411                                is_end_point(i) ? "endpoint" : "root-complex");
412                         continue;
413                 }
414
415                 hose = &pcie_hose[i];
416                 hose->first_busno = bus;
417                 hose->last_busno = bus;
418                 hose->current_busno = bus;
419
420                 /* setup mem resource */
421                 pci_set_region(hose->regions + 0,
422                                CFG_PCIE_MEMBASE + i * CFG_PCIE_MEMSIZE,
423                                CFG_PCIE_MEMBASE + i * CFG_PCIE_MEMSIZE,
424                                CFG_PCIE_MEMSIZE,
425                                PCI_REGION_MEM);
426                 hose->region_count = 1;
427                 pci_register_hose(hose);
428
429                 if (is_end_point(i)) {
430                         ppc4xx_setup_pcie_endpoint(hose, i);
431                         /*
432                          * Reson for no scanning is endpoint can not generate
433                          * upstream configuration accesses.
434                          */
435                 } else {
436                         ppc4xx_setup_pcie_rootpoint(hose, i);
437                         env = getenv ("pciscandelay");
438                         if (env != NULL) {
439                                 delay = simple_strtoul(env, NULL, 10);
440                                 if (delay > 5)
441                                         printf("Warning, expect noticable delay before "
442                                                "PCIe scan due to 'pciscandelay' value!\n");
443                                 mdelay(delay * 1000);
444                         }
445
446                         /*
447                          * Config access can only go down stream
448                          */
449                         hose->last_busno = pci_hose_scan(hose);
450                         bus = hose->last_busno + 1;
451                 }
452         }
453 }
454 #endif  /* defined(CONFIG_PCI) */
455
456 int misc_init_f (void)
457 {
458         uint reg;
459 #if defined(CONFIG_STRESS)
460         uint i ;
461         uint disp;
462 #endif
463
464         /* minimal init for PCIe */
465 #if 0 /* test-only: test endpoint at some time, for now rootpoint only */
466         /* pci express 0 Endpoint Mode */
467         mfsdr(SDR0_PE0DLPSET, reg);
468         reg &= (~0x00400000);
469         mtsdr(SDR0_PE0DLPSET, reg);
470 #else
471         /* pci express 0 Rootpoint  Mode */
472         mfsdr(SDR0_PE0DLPSET, reg);
473         reg |= 0x00400000;
474         mtsdr(SDR0_PE0DLPSET, reg);
475 #endif
476         /* pci express 1 Rootpoint  Mode */
477         mfsdr(SDR0_PE1DLPSET, reg);
478         reg |= 0x00400000;
479         mtsdr(SDR0_PE1DLPSET, reg);
480         /* pci express 2 Rootpoint  Mode */
481         mfsdr(SDR0_PE2DLPSET, reg);
482         reg |= 0x00400000;
483         mtsdr(SDR0_PE2DLPSET, reg);
484
485 #if defined(CONFIG_STRESS)
486         /*
487          * All this setting done by linux only needed by stress an charac. test
488          * procedure
489          * PCIe 1 Rootpoint PCIe2 Endpoint
490          * PCIe 0 FIR Pre-emphasis Filter Coefficients & Transmit Driver Power Level
491          */
492         for (i=0,disp=0; i<8; i++,disp+=3) {
493                 mfsdr(SDR0_PE0HSSSET1L0+disp, reg);
494                 reg |= 0x33000000;
495                 mtsdr(SDR0_PE0HSSSET1L0+disp, reg);
496         }
497
498         /*PCIe 1 FIR Pre-emphasis Filter Coefficients & Transmit Driver Power Level */
499         for (i=0,disp=0; i<4; i++,disp+=3) {
500                 mfsdr(SDR0_PE1HSSSET1L0+disp, reg);
501                 reg |= 0x33000000;
502                 mtsdr(SDR0_PE1HSSSET1L0+disp, reg);
503         }
504
505         /*PCIE 2 FIR Pre-emphasis Filter Coefficients & Transmit Driver Power Level */
506         for (i=0,disp=0; i<4; i++,disp+=3) {
507                 mfsdr(SDR0_PE2HSSSET1L0+disp, reg);
508                 reg |= 0x33000000;
509                 mtsdr(SDR0_PE2HSSSET1L0+disp, reg);
510         }
511
512         reg = 0x21242222;
513         mtsdr(SDR0_PE2UTLSET1, reg);
514         reg = 0x11000000;
515         mtsdr(SDR0_PE2UTLSET2, reg);
516         /* pci express 1 Endpoint  Mode */
517         reg = 0x00004000;
518         mtsdr(SDR0_PE2DLPSET, reg);
519
520         mtsdr(SDR0_UART1, 0x2080005a);  /* patch for TG */
521 #endif
522
523         return 0;
524 }
525
526 #ifdef CONFIG_POST
527 /*
528  * Returns 1 if keys pressed to start the power-on long-running tests
529  * Called from board_init_f().
530  */
531 int post_hotkeys_pressed(void)
532 {
533         return (ctrlc());
534 }
535 #endif