board/freescale/mpc8548cds/mpc8548cds.c

   1 /*
   2  * Copyright 2004, 2007, 2009-2010 Freescale Semiconductor, Inc.
   3  *
   4  * (C) Copyright 2002 Scott McNutt <smcnutt@artesyncp.com>
   5  *
   6  * See file CREDITS for list of people who contributed to this
   7  * project.
   8  *
   9  * This program is free software; you can redistribute it and/or
  10  * modify it under the terms of the GNU General Public License as
  11  * published by the Free Software Foundation; either version 2 of
  12  * the License, or (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  22  * MA 02111-1307 USA
  23  */
  24
  25 #include <common.h>
  26 #include <pci.h>
  27 #include <asm/processor.h>
  28 #include <asm/mmu.h>
  29 #include <asm/immap_85xx.h>
  30 #include <asm/fsl_pci.h>
  31 #include <asm/fsl_ddr_sdram.h>
  32 #include <asm/fsl_serdes.h>
  33 #include <spd_sdram.h>
  34 #include <miiphy.h>
  35 #include <libfdt.h>
  36 #include <fdt_support.h>
  37
  38 #include "../common/cadmus.h"
  39 #include "../common/eeprom.h"
  40 #include "../common/via.h"
  41
  42 DECLARE_GLOBAL_DATA_PTR;
  43
  44 void local_bus_init(void);
  45
  46 int checkboard (void)
  47 {
  48         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
  49         volatile ccsr_local_ecm_t *ecm = (void *)(CONFIG_SYS_MPC85xx_ECM_ADDR);
  50
  51         /* PCI slot in USER bits CSR[6:7] by convention. */
  52         uint pci_slot = get_pci_slot ();
  53
  54         uint cpu_board_rev = get_cpu_board_revision ();
  55
  56         printf ("Board: CDS Version 0x%02x, PCI Slot %d\n",
  57                 get_board_version (), pci_slot);
  58
  59         printf ("CPU Board Revision %d.%d (0x%04x)\n",
  60                 MPC85XX_CPU_BOARD_MAJOR (cpu_board_rev),
  61                 MPC85XX_CPU_BOARD_MINOR (cpu_board_rev), cpu_board_rev);
  62         /*
  63          * Initialize local bus.
  64          */
  65         local_bus_init ();
  66
  67         /*
  68          * Hack TSEC 3 and 4 IO voltages.
  69          */
  70         gur->tsec34ioovcr = 0xe7e0;     /*  1110 0111 1110 0xxx */
  71
  72         ecm->eedr = 0xffffffff;         /* clear ecm errors */
  73         ecm->eeer = 0xffffffff;         /* enable ecm errors */
  74         return 0;
  75 }
  76
  77 /*
  78  * Initialize Local Bus
  79  */
  80 void
  81 local_bus_init(void)
  82 {
  83         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
  84         volatile fsl_lbc_t *lbc = LBC_BASE_ADDR;
  85
  86         uint clkdiv;
  87         uint lbc_hz;
  88         sys_info_t sysinfo;
  89
  90         get_sys_info(&sysinfo);
  91         clkdiv = (lbc->lcrr & LCRR_CLKDIV) * 2;
  92         lbc_hz = sysinfo.freqSystemBus / 1000000 / clkdiv;
  93
  94         gur->lbiuiplldcr1 = 0x00078080;
  95         if (clkdiv == 16) {
  96                 gur->lbiuiplldcr0 = 0x7c0f1bf0;
  97         } else if (clkdiv == 8) {
  98                 gur->lbiuiplldcr0 = 0x6c0f1bf0;
  99         } else if (clkdiv == 4) {
 100                 gur->lbiuiplldcr0 = 0x5c0f1bf0;
 101         }
 102
 103         lbc->lcrr |= 0x00030000;
 104
 105         asm("sync;isync;msync");
 106
 107         lbc->ltesr = 0xffffffff;        /* Clear LBC error interrupts */
 108         lbc->lteir = 0xffffffff;        /* Enable LBC error interrupts */
 109 }
 110
 111 /*
 112  * Initialize SDRAM memory on the Local Bus.
 113  */
 114 void
 115 sdram_init(void)
 116 {
 117 #if defined(CONFIG_SYS_OR2_PRELIM) && defined(CONFIG_SYS_BR2_PRELIM)
 118
 119         uint idx;
 120         volatile fsl_lbc_t *lbc = LBC_BASE_ADDR;
 121         uint *sdram_addr = (uint *)CONFIG_SYS_LBC_SDRAM_BASE;
 122         uint cpu_board_rev;
 123         uint lsdmr_common;
 124
 125         puts("    SDRAM: ");
 126
 127         print_size (CONFIG_SYS_LBC_SDRAM_SIZE * 1024 * 1024, "\n");
 128
 129         /*
 130          * Setup SDRAM Base and Option Registers
 131          */
 132         set_lbc_or(2, CONFIG_SYS_OR2_PRELIM);
 133         set_lbc_br(2, CONFIG_SYS_BR2_PRELIM);
 134         lbc->lbcr = CONFIG_SYS_LBC_LBCR;
 135         asm("msync");
 136
 137         lbc->lsrt = CONFIG_SYS_LBC_LSRT;
 138         lbc->mrtpr = CONFIG_SYS_LBC_MRTPR;
 139         asm("msync");
 140
 141         /*
 142          * MPC8548 uses "new" 15-16 style addressing.
 143          */
 144         cpu_board_rev = get_cpu_board_revision();
 145         lsdmr_common = CONFIG_SYS_LBC_LSDMR_COMMON;
 146         lsdmr_common |= LSDMR_BSMA1516;
 147
 148         /*
 149          * Issue PRECHARGE ALL command.
 150          */
 151         lbc->lsdmr = lsdmr_common | LSDMR_OP_PCHALL;
 152         asm("sync;msync");
 153         *sdram_addr = 0xff;
 154         ppcDcbf((unsigned long) sdram_addr);
 155         udelay(100);
 156
 157         /*
 158          * Issue 8 AUTO REFRESH commands.
 159          */
 160         for (idx = 0; idx < 8; idx++) {
 161                 lbc->lsdmr = lsdmr_common | LSDMR_OP_ARFRSH;
 162                 asm("sync;msync");
 163                 *sdram_addr = 0xff;
 164                 ppcDcbf((unsigned long) sdram_addr);
 165                 udelay(100);
 166         }
 167
 168         /*
 169          * Issue 8 MODE-set command.
 170          */
 171         lbc->lsdmr = lsdmr_common | LSDMR_OP_MRW;
 172         asm("sync;msync");
 173         *sdram_addr = 0xff;
 174         ppcDcbf((unsigned long) sdram_addr);
 175         udelay(100);
 176
 177         /*
 178          * Issue NORMAL OP command.
 179          */
 180         lbc->lsdmr = lsdmr_common | LSDMR_OP_NORMAL;
 181         asm("sync;msync");
 182         *sdram_addr = 0xff;
 183         ppcDcbf((unsigned long) sdram_addr);
 184         udelay(200);    /* Overkill. Must wait > 200 bus cycles */
 185
 186 #endif  /* enable SDRAM init */
 187 }
 188
 189 #if defined(CONFIG_PCI) || defined(CONFIG_PCI1)
 190 /* For some reason the Tundra PCI bridge shows up on itself as a
 191  * different device.  Work around that by refusing to configure it.
 192  */
 193 void dummy_func(struct pci_controller* hose, pci_dev_t dev, struct pci_config_table *tab) { }
 194
 195 static struct pci_config_table pci_mpc85xxcds_config_table[] = {
 196         {0x10e3, 0x0513, PCI_ANY_ID, 1, 3, PCI_ANY_ID, dummy_func, {0,0,0}},
 197         {0x1106, 0x0686, PCI_ANY_ID, 1, VIA_ID, 0, mpc85xx_config_via, {0,0,0}},
 198         {0x1106, 0x0571, PCI_ANY_ID, 1, VIA_ID, 1,
 199                 mpc85xx_config_via_usbide, {0,0,0}},
 200         {0x1105, 0x3038, PCI_ANY_ID, 1, VIA_ID, 2,
 201                 mpc85xx_config_via_usb, {0,0,0}},
 202         {0x1106, 0x3038, PCI_ANY_ID, 1, VIA_ID, 3,
 203                 mpc85xx_config_via_usb2, {0,0,0}},
 204         {0x1106, 0x3058, PCI_ANY_ID, 1, VIA_ID, 5,
 205                 mpc85xx_config_via_power, {0,0,0}},
 206         {0x1106, 0x3068, PCI_ANY_ID, 1, VIA_ID, 6,
 207                 mpc85xx_config_via_ac97, {0,0,0}},
 208         {},
 209 };
 210
 211 static struct pci_controller pci1_hose = {
 212         config_table: pci_mpc85xxcds_config_table};
 213 #endif  /* CONFIG_PCI */
 214
 215 #ifdef CONFIG_PCI2
 216 static struct pci_controller pci2_hose;
 217 #endif  /* CONFIG_PCI2 */
 218
 219 #ifdef CONFIG_PCIE1
 220 static struct pci_controller pcie1_hose;
 221 #endif  /* CONFIG_PCIE1 */
 222
 223 void pci_init_board(void)
 224 {
 225         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 226         struct fsl_pci_info pci_info[4];
 227         u32 devdisr, pordevsr, io_sel;
 228         u32 porpllsr, pci_agent, pci_speed, pci_32, pci_arb, pci_clk_sel;
 229         int first_free_busno = 0;
 230         int num = 0;
 231
 232         int pcie_ep, pcie_configured;
 233
 234         devdisr = in_be32(&gur->devdisr);
 235         pordevsr = in_be32(&gur->pordevsr);
 236         porpllsr = in_be32(&gur->porpllsr);
 237         io_sel = (pordevsr & MPC85xx_PORDEVSR_IO_SEL) >> 19;
 238
 239         debug ("   pci_init_board: devdisr=%x, io_sel=%x\n", devdisr, io_sel);
 240
 241 #ifdef CONFIG_PCI1
 242         pci_speed = get_clock_freq ();  /* PCI PSPEED in [4:5] */
 243         pci_32 = pordevsr & MPC85xx_PORDEVSR_PCI1_PCI32;        /* PORDEVSR[15] */
 244         pci_arb = pordevsr & MPC85xx_PORDEVSR_PCI1_ARB;
 245         pci_clk_sel = porpllsr & MPC85xx_PORDEVSR_PCI1_SPD;
 246
 247         if (!(devdisr & MPC85xx_DEVDISR_PCI1)) {
 248                 SET_STD_PCI_INFO(pci_info[num], 1);
 249                 pci_agent = fsl_setup_hose(&pci1_hose, pci_info[num].regs);
 250                 printf("PCI: %d bit, %s MHz, %s, %s, %s (base address %lx)\n",
 251                         (pci_32) ? 32 : 64,
 252                         (pci_speed == 33333000) ? "33" :
 253                         (pci_speed == 66666000) ? "66" : "unknown",
 254                         pci_clk_sel ? "sync" : "async",
 255                         pci_agent ? "agent" : "host",
 256                         pci_arb ? "arbiter" : "external-arbiter",
 257                         pci_info[num].regs);
 258
 259                 first_free_busno = fsl_pci_init_port(&pci_info[num++],
 260                                         &pci1_hose, first_free_busno);
 261
 262 #ifdef CONFIG_PCIX_CHECK
 263                 if (!(pordevsr & MPC85xx_PORDEVSR_PCI1)) {
 264                         /* PCI-X init */
 265                         if (CONFIG_SYS_CLK_FREQ < 66000000)
 266                                 printf("PCI-X will only work at 66 MHz\n");
 267
 268                         reg16 = PCI_X_CMD_MAX_SPLIT | PCI_X_CMD_MAX_READ
 269                                 | PCI_X_CMD_ERO | PCI_X_CMD_DPERR_E;
 270                         pci_hose_write_config_word(hose, bus, PCIX_COMMAND, reg16);
 271                 }
 272 #endif
 273         } else {
 274                 printf("PCI: disabled\n");
 275         }
 276
 277         puts("\n");
 278 #else
 279         setbits_be32(&gur->devdisr, MPC85xx_DEVDISR_PCI1); /* disable */
 280 #endif
 281
 282 #ifdef CONFIG_PCI2
 283 {
 284         uint pci2_clk_sel = porpllsr & 0x4000;  /* PORPLLSR[17] */
 285         uint pci_dual = get_pci_dual ();        /* PCI DUAL in CM_PCI[3] */
 286         if (pci_dual) {
 287                 printf("PCI2: 32 bit, 66 MHz, %s\n",
 288                         pci2_clk_sel ? "sync" : "async");
 289         } else {
 290                 printf("PCI2: disabled\n");
 291         }
 292 }
 293 #else
 294         setbits_be32(&gur->devdisr, MPC85xx_DEVDISR_PCI2); /* disable */
 295 #endif /* CONFIG_PCI2 */
 296
 297 #ifdef CONFIG_PCIE1
 298         pcie_configured = is_serdes_configured(PCIE1);
 299
 300         if (pcie_configured && !(devdisr & MPC85xx_DEVDISR_PCIE)){
 301                 SET_STD_PCIE_INFO(pci_info[num], 1);
 302                 pcie_ep = fsl_setup_hose(&pcie1_hose, pci_info[num].regs);
 303                 printf("PCIE1: connected to Slot as %s (base addr %lx)\n",
 304                         pcie_ep ? "Endpoint" : "Root Complex",
 305                         pci_info[num].regs);
 306
 307                 first_free_busno = fsl_pci_init_port(&pci_info[num++],
 308                                         &pcie1_hose, first_free_busno);
 309         } else {
 310                 printf("PCIE1: disabled\n");
 311         }
 312
 313         puts("\n");
 314 #else
 315         setbits_be32(&gur->devdisr, MPC85xx_DEVDISR_PCIE); /* disable */
 316 #endif
 317 }
 318
 319 int last_stage_init(void)
 320 {
 321         unsigned short temp;
 322
 323         /* Change the resistors for the PHY */
 324         /* This is needed to get the RGMII working for the 1.3+
 325          * CDS cards */
 326         if (get_board_version() ==  0x13) {
 327                 miiphy_write(CONFIG_TSEC1_NAME,
 328                                 TSEC1_PHY_ADDR, 29, 18);
 329
 330                 miiphy_read(CONFIG_TSEC1_NAME,
 331                                 TSEC1_PHY_ADDR, 30, &temp);
 332
 333                 temp = (temp & 0xf03f);
 334                 temp |= 2 << 9;         /* 36 ohm */
 335                 temp |= 2 << 6;         /* 39 ohm */
 336
 337                 miiphy_write(CONFIG_TSEC1_NAME,
 338                                 TSEC1_PHY_ADDR, 30, temp);
 339
 340                 miiphy_write(CONFIG_TSEC1_NAME,
 341                                 TSEC1_PHY_ADDR, 29, 3);
 342
 343                 miiphy_write(CONFIG_TSEC1_NAME,
 344                                 TSEC1_PHY_ADDR, 30, 0x8000);
 345         }
 346
 347         return 0;
 348 }
 349
 350
 351 #if defined(CONFIG_OF_BOARD_SETUP)
 352 void ft_pci_setup(void *blob, bd_t *bd)
 353 {
 354         FT_FSL_PCI_SETUP;
 355 }
 356 #endif