board/mpc7448hpc2/tsi108_init.c

   1 /*****************************************************************************
   2  * (C) Copyright 2003;  Tundra Semiconductor Corp.
   3  *
   4  * This program is free software; you can redistribute it and/or
   5  * modify it under the terms of the GNU General Public License as
   6  * published by the Free Software Foundation; either version 2 of
   7  * the License, or (at your option) any later version.
   8  *
   9  * This program is distributed in the hope that it will be useful,
  10  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  11  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  12  * GNU General Public License for more details.
  13  *
  14  * You should have received a copy of the GNU General Public License
  15  * along with this program; if not, write to the Free Software
  16  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  17  * MA 02111-1307 USA
  18  *****************************************************************************/
  19
  20 /*----------------------------------------------------------------------------
  21  * FILENAME: tsi108_init.c
  22  *
  23  * Originator: Alex Bounine
  24  *
  25  * DESCRIPTION:
  26  * Initialization code for the Tundra Tsi108 bridge chip
  27  *---------------------------------------------------------------------------*/
  28
  29 #include <common.h>
  30 #include <74xx_7xx.h>
  31 #include <config.h>
  32 #include <version.h>
  33 #include <asm/processor.h>
  34 #include <tsi108.h>
  35
  36 extern void mpicInit(int verbose);
  37
  38 /*
  39  * Configuration Options
  40  */
  41
  42 typedef struct {
  43         ulong upper;
  44         ulong lower;
  45 } PB2OCN_LUT_ENTRY;
  46
  47 PB2OCN_LUT_ENTRY pb2ocn_lut1[32] = {
  48         /* 0 - 7 */
  49         {0x00000000, 0x00000201}, /* PBA=0xE000_0000 -> PCI/X (Byte-Swap) */
  50         {0x00000000, 0x00000201}, /* PBA=0xE100_0000 -> PCI/X (Byte-Swap) */
  51         {0x00000000, 0x00000201}, /* PBA=0xE200_0000 -> PCI/X (Byte-Swap) */
  52         {0x00000000, 0x00000201}, /* PBA=0xE300_0000 -> PCI/X (Byte-Swap) */
  53         {0x00000000, 0x00000201}, /* PBA=0xE400_0000 -> PCI/X (Byte-Swap) */
  54         {0x00000000, 0x00000201}, /* PBA=0xE500_0000 -> PCI/X (Byte-Swap) */
  55         {0x00000000, 0x00000201}, /* PBA=0xE600_0000 -> PCI/X (Byte-Swap) */
  56         {0x00000000, 0x00000201}, /* PBA=0xE700_0000 -> PCI/X (Byte-Swap) */
  57
  58         /* 8 - 15 */
  59         {0x00000000, 0x00000201}, /* PBA=0xE800_0000 -> PCI/X (Byte-Swap) */
  60         {0x00000000, 0x00000201}, /* PBA=0xE900_0000 -> PCI/X (Byte-Swap) */
  61         {0x00000000, 0x00000201}, /* PBA=0xEA00_0000 -> PCI/X (Byte-Swap) */
  62         {0x00000000, 0x00000201}, /* PBA=0xEB00_0000 -> PCI/X (Byte-Swap) */
  63         {0x00000000, 0x00000201}, /* PBA=0xEC00_0000 -> PCI/X (Byte-Swap) */
  64         {0x00000000, 0x00000201}, /* PBA=0xED00_0000 -> PCI/X (Byte-Swap) */
  65         {0x00000000, 0x00000201}, /* PBA=0xEE00_0000 -> PCI/X (Byte-Swap) */
  66         {0x00000000, 0x00000201}, /* PBA=0xEF00_0000 -> PCI/X (Byte-Swap) */
  67
  68         /* 16 - 23 */
  69         {0x00000000, 0x00000201}, /* PBA=0xF000_0000 -> PCI/X (Byte-Swap) */
  70         {0x00000000, 0x00000201}, /* PBA=0xF100_0000 -> PCI/X (Byte-Swap) */
  71         {0x00000000, 0x00000201}, /* PBA=0xF200_0000 -> PCI/X (Byte-Swap) */
  72         {0x00000000, 0x00000201}, /* PBA=0xF300_0000 -> PCI/X (Byte-Swap) */
  73         {0x00000000, 0x00000201}, /* PBA=0xF400_0000 -> PCI/X (Byte-Swap) */
  74         {0x00000000, 0x00000201}, /* PBA=0xF500_0000 -> PCI/X (Byte-Swap) */
  75         {0x00000000, 0x00000201}, /* PBA=0xF600_0000 -> PCI/X (Byte-Swap) */
  76         {0x00000000, 0x00000201}, /* PBA=0xF700_0000 -> PCI/X (Byte-Swap) */
  77         /* 24 - 31 */
  78         {0x00000000, 0x00000201}, /* PBA=0xF800_0000 -> PCI/X (Byte-Swap) */
  79         {0x00000000, 0x00000201}, /* PBA=0xF900_0000 -> PCI/X (Byte-Swap) */
  80         {0x00000000, 0x00000201}, /* PBA=0xFA00_0000 -> PCI/X  PCI I/O (Byte-Swap) */
  81         {0x00000000, 0x00000201}, /* PBA=0xFB00_0000 -> PCI/X  PCI Config (Byte-Swap) */
  82
  83         {0x00000000, 0x02000240}, /* PBA=0xFC00_0000 -> HLP */
  84         {0x00000000, 0x01000240}, /* PBA=0xFD00_0000 -> HLP */
  85         {0x00000000, 0x03000240}, /* PBA=0xFE00_0000 -> HLP */
  86         {0x00000000, 0x00000240}  /* PBA=0xFF00_0000 -> HLP : (Translation Enabled + Byte-Swap)*/
  87 };
  88
  89 #ifdef CFG_CLK_SPREAD
  90 typedef struct {
  91         ulong ctrl0;
  92         ulong ctrl1;
  93 } PLL_CTRL_SET;
  94
  95 /*
  96  * Clock Generator SPLL0 initialization values
  97  * PLL0 configuration table for various PB_CLKO freq.
  98  * Uses pre-calculated values for Fs = 30 kHz, D = 0.5%
  99  * Fout depends on required PB_CLKO. Based on Fref = 33 MHz
 100  */
 101
 102 static PLL_CTRL_SET pll0_config[8] = {
 103         {0x00000000, 0x00000000},       /* 0: bypass */
 104         {0x00000000, 0x00000000},       /* 1: reserved */
 105         {0x00430044, 0x00000043},       /* 2: CG_PB_CLKO = 183 MHz */
 106         {0x005c0044, 0x00000039},       /* 3: CG_PB_CLKO = 100 MHz */
 107         {0x005c0044, 0x00000039},       /* 4: CG_PB_CLKO = 133 MHz */
 108         {0x004a0044, 0x00000040},       /* 5: CG_PB_CLKO = 167 MHz */
 109         {0x005c0044, 0x00000039},       /* 6: CG_PB_CLKO = 200 MHz */
 110         {0x004f0044, 0x0000003e}        /* 7: CG_PB_CLKO = 233 MHz */
 111 };
 112 #endif  /* CFG_CLK_SPREAD */
 113
 114 /*
 115  * Prosessor Bus Clock (in MHz) defined by CG_PB_SELECT
 116  * (based on recommended Tsi108 reference clock 33MHz)
 117  */
 118 static int pb_clk_sel[8] = { 0, 0, 183, 100, 133, 167, 200, 233 };
 119
 120 /*
 121  * get_board_bus_clk()
 122  *
 123  * returns the bus clock in Hz.
 124  */
 125 unsigned long get_board_bus_clk(void)
 126 {
 127         ulong i;
 128
 129         /* Detect PB clock freq. */
 130         i = in32(CFG_TSI108_CSR_BASE + TSI108_CLK_REG_OFFSET + CG_PWRUP_STATUS);
 131         i = (i >> 16) & 0x07;   /* Get PB PLL multiplier */
 132
 133         return pb_clk_sel[i] * 1000000;
 134 }
 135
 136 /*
 137  * board_early_init_f()
 138  *
 139  * board-specific initialization executed from flash
 140  */
 141
 142 int board_early_init_f(void)
 143 {
 144         DECLARE_GLOBAL_DATA_PTR;
 145         ulong i;
 146
 147         gd->mem_clk = 0;
 148         i = in32(CFG_TSI108_CSR_BASE + TSI108_CLK_REG_OFFSET + CG_PWRUP_STATUS);
 149         i = (i >> 20) & 0x07;
 150         switch (i) {
 151         case 0:
 152                 printf("Using external clock\n");
 153                 break;
 154         case 1:
 155                 gd->mem_clk = gd->bus_clk;
 156                 break;
 157         case 4:
 158         case 5:
 159         case 6:
 160                 gd->mem_clk = pb_clk_sel[i] * 1000000;
 161                 break;
 162         default:
 163                 printf("Invalid DDR2 clock setting\n");
 164                 return -1;
 165         }
 166         printf("BUS!   %d MHz\n", get_board_bus_clk() / 1000000);
 167         printf("MEM!   %d MHz\n", gd->mem_clk / 1000000);
 168         return 0;
 169 }
 170
 171 /*
 172  * board_early_init_r() - Tsi108 initialization function executed right after
 173  * relocation. Contains code that cannot be executed from flash.
 174  */
 175
 176 int board_early_init_r(void)
 177 {
 178         ulong temp, i;
 179         ulong reg_val;
 180         volatile ulong *reg_ptr;
 181
 182         reg_ptr =
 183             (ulong *) (CFG_TSI108_CSR_BASE + TSI108_PB_REG_OFFSET + 0x900);
 184
 185         for (i = 0; i < 32; i++) {
 186                 *reg_ptr++ = 0x00000201;        /* SWAP ENABLED */
 187                 *reg_ptr++ = 0x00;
 188         }
 189
 190         __asm__ __volatile__("eieio");
 191         __asm__ __volatile__("sync");
 192
 193         /* Setup PB_OCN_BAR2: size 256B + ENable @ 0x0_80000000 */
 194
 195         out32(CFG_TSI108_CSR_BASE + TSI108_PB_REG_OFFSET + PB_OCN_BAR2,
 196               0x80000001);
 197         __asm__ __volatile__("sync");
 198
 199         /* Make sure that OCN_BAR2 decoder is set (to allow following immediate
 200          * read from SDRAM)
 201          */
 202
 203         temp = in32(CFG_TSI108_CSR_BASE + TSI108_PB_REG_OFFSET + PB_OCN_BAR2);
 204         __asm__ __volatile__("sync");
 205
 206         /*
 207          * Remap PB_OCN_BAR1 to accomodate PCI-bus aperture and EPROM into the
 208          * processor bus address space. Immediately after reset LUT and address
 209          * translation are disabled for this BAR. Now we have to initialize LUT
 210          * and switch from the BOOT mode to the normal operation mode.
 211          *
 212          * The aperture defined by PB_OCN_BAR1 startes at address 0xE0000000
 213          * and covers 512MB of address space. To allow larger aperture we also
 214          * have to relocate register window of Tsi108
 215          *
 216          * Initialize LUT (32-entries) prior switching PB_OCN_BAR1 from BOOT
 217          * mode.
 218          *
 219          * initialize pointer to LUT associated with PB_OCN_BAR1
 220          */
 221         reg_ptr =
 222             (ulong *) (CFG_TSI108_CSR_BASE + TSI108_PB_REG_OFFSET + 0x800);
 223
 224         for (i = 0; i < 32; i++) {
 225                 *reg_ptr++ = pb2ocn_lut1[i].lower;
 226                 *reg_ptr++ = pb2ocn_lut1[i].upper;
 227         }
 228
 229         __asm__ __volatile__("sync");
 230
 231         /* Base addresses for Cs0, CS1, CS2, CS3 */
 232
 233         out32(CFG_TSI108_CSR_BASE + TSI108_HLP_REG_OFFSET + HLP_B0_ADDR,
 234               0x00000000);
 235         __asm__ __volatile__("sync");
 236
 237         out32(CFG_TSI108_CSR_BASE + TSI108_HLP_REG_OFFSET + HLP_B1_ADDR,
 238               0x00100000);
 239         __asm__ __volatile__("sync");
 240
 241         out32(CFG_TSI108_CSR_BASE + TSI108_HLP_REG_OFFSET + HLP_B2_ADDR,
 242               0x00200000);
 243         __asm__ __volatile__("sync");
 244
 245         out32(CFG_TSI108_CSR_BASE + TSI108_HLP_REG_OFFSET + HLP_B3_ADDR,
 246               0x00300000);
 247         __asm__ __volatile__("sync");
 248
 249         /* Masks for HLP banks */
 250
 251         out32(CFG_TSI108_CSR_BASE + TSI108_HLP_REG_OFFSET + HLP_B0_MASK,
 252               0xFFF00000);
 253         __asm__ __volatile__("sync");
 254
 255         out32(CFG_TSI108_CSR_BASE + TSI108_HLP_REG_OFFSET + HLP_B1_MASK,
 256               0xFFF00000);
 257         __asm__ __volatile__("sync");
 258
 259         out32(CFG_TSI108_CSR_BASE + TSI108_HLP_REG_OFFSET + HLP_B2_MASK,
 260               0xFFF00000);
 261         __asm__ __volatile__("sync");
 262
 263         out32(CFG_TSI108_CSR_BASE + TSI108_HLP_REG_OFFSET + HLP_B3_MASK,
 264               0xFFF00000);
 265         __asm__ __volatile__("sync");
 266
 267         /* Set CTRL0 values for banks */
 268
 269         out32(CFG_TSI108_CSR_BASE + TSI108_HLP_REG_OFFSET + HLP_B0_CTRL0,
 270               0x7FFC44C2);
 271         __asm__ __volatile__("sync");
 272
 273         out32(CFG_TSI108_CSR_BASE + TSI108_HLP_REG_OFFSET + HLP_B1_CTRL0,
 274               0x7FFC44C0);
 275         __asm__ __volatile__("sync");
 276
 277         out32(CFG_TSI108_CSR_BASE + TSI108_HLP_REG_OFFSET + HLP_B2_CTRL0,
 278               0x7FFC44C0);
 279         __asm__ __volatile__("sync");
 280
 281         out32(CFG_TSI108_CSR_BASE + TSI108_HLP_REG_OFFSET + HLP_B3_CTRL0,
 282               0x7FFC44C2);
 283         __asm__ __volatile__("sync");
 284
 285         /* Set banks to latched mode, enabled, and other default settings */
 286
 287         out32(CFG_TSI108_CSR_BASE + TSI108_HLP_REG_OFFSET + HLP_B0_CTRL1,
 288               0x7C0F2000);
 289         __asm__ __volatile__("sync");
 290
 291         out32(CFG_TSI108_CSR_BASE + TSI108_HLP_REG_OFFSET + HLP_B1_CTRL1,
 292               0x7C0F2000);
 293         __asm__ __volatile__("sync");
 294
 295         out32(CFG_TSI108_CSR_BASE + TSI108_HLP_REG_OFFSET + HLP_B2_CTRL1,
 296               0x7C0F2000);
 297         __asm__ __volatile__("sync");
 298
 299         out32(CFG_TSI108_CSR_BASE + TSI108_HLP_REG_OFFSET + HLP_B3_CTRL1,
 300               0x7C0F2000);
 301         __asm__ __volatile__("sync");
 302
 303         /*
 304          * Set new value for PB_OCN_BAR1: switch from BOOT to LUT mode.
 305          * value for PB_OCN_BAR1: (BA-0xE000_0000 + size 512MB + ENable)
 306          */
 307         out32(CFG_TSI108_CSR_BASE + TSI108_PB_REG_OFFSET + PB_OCN_BAR1,
 308               0xE0000011);
 309         __asm__ __volatile__("sync");
 310
 311         /* Make sure that OCN_BAR2 decoder is set (to allow following
 312          * immediate read from SDRAM)
 313          */
 314
 315         temp = in32(CFG_TSI108_CSR_BASE + TSI108_PB_REG_OFFSET + PB_OCN_BAR1);
 316         __asm__ __volatile__("sync");
 317
 318         /*
 319          * SRI: At this point we have enabled the HLP banks. That means we can
 320          * now read from the NVRAM and initialize the environment variables.
 321          * We will over-ride the env_init called in board_init_f
 322          * This is really a work-around because, the HLP bank 1
 323          * where NVRAM resides is not visible during board_init_f
 324          * (lib_ppc/board.c)
 325          * Alternatively, we could use the I2C EEPROM at start-up to configure
 326          * and enable all HLP banks and not just HLP 0 as is being done for
 327          * Taiga Rev. 2.
 328          */
 329
 330         env_init();
 331
 332 #ifndef DISABLE_PBM
 333
 334         /*
 335          * For IBM processors we have to set Address-Only commands generated
 336          * by PBM that are different from ones set after reset.
 337          */
 338
 339         temp = get_cpu_type();
 340
 341         if ((CPU_750FX == temp) || (CPU_750GX == temp)) {
 342                 out32(CFG_TSI108_CSR_BASE + TSI108_PB_REG_OFFSET + PB_MCMD,
 343                       0x00009955);
 344         }
 345 #endif  /* DISABLE_PBM */
 346
 347 #ifdef CONFIG_PCI
 348         /*
 349          * Initialize PCI/X block
 350          */
 351
 352         /* Map PCI/X Configuration Space (16MB @ 0x0_FE000000) */
 353         out32(CFG_TSI108_CSR_BASE + TSI108_PCI_REG_OFFSET + PCI_PFAB_BAR0_UPPER,
 354               0);
 355         __asm__ __volatile__("sync");
 356
 357         out32(CFG_TSI108_CSR_BASE + TSI108_PCI_REG_OFFSET + PCI_PFAB_BAR0,
 358               0xFB000001);
 359         __asm__ __volatile__("sync");
 360
 361         /* Set Bus Number for the attached PCI/X bus (we will use 0 for NB) */
 362
 363         temp =
 364             in32(CFG_TSI108_CSR_BASE + TSI108_PCI_REG_OFFSET + PCI_PCIX_STAT);
 365
 366         temp &= ~0xFF00;        /* Clear the BUS_NUM field */
 367
 368         out32(CFG_TSI108_CSR_BASE + TSI108_PCI_REG_OFFSET + PCI_PCIX_STAT,
 369               temp);
 370
 371         /* Map PCI/X IO Space (64KB @ 0x0_FD000000) takes one 16MB LUT entry */
 372
 373         out32(CFG_TSI108_CSR_BASE + TSI108_PCI_REG_OFFSET + PCI_PFAB_IO_UPPER,
 374               0);
 375         __asm__ __volatile__("sync");
 376
 377         /* This register is on the PCI side to interpret the address it receives
 378          * and maps it as a IO address.
 379          */
 380
 381         out32(CFG_TSI108_CSR_BASE + TSI108_PCI_REG_OFFSET + PCI_PFAB_IO,
 382               0xFA000001);
 383         __asm__ __volatile__("sync");
 384
 385         /*
 386          * Map PCI/X Memory Space
 387          *
 388          * Transactions directed from OCM to PCI Memory Space are directed
 389          * from PB to PCI
 390          * unchanged (as defined by PB_OCN_BAR1,2 and LUT settings).
 391          * If address remapping is required the corresponding PCI_PFAB_MEM32
 392          * and PCI_PFAB_PFMx register groups have to be configured.
 393          *
 394          * Map the path from the PCI/X bus into the system memory
 395          *
 396          * The memory mapped window assotiated with PCI P2O_BAR2 provides
 397          * access to the system memory without address remapping.
 398          * All system memory is opened for accesses initiated by PCI/X bus
 399          * masters.
 400          *
 401          * Initialize LUT associated with PCI P2O_BAR2
 402          *
 403          * set pointer to LUT associated with PCI P2O_BAR2
 404          */
 405
 406         reg_ptr =
 407             (ulong *) (CFG_TSI108_CSR_BASE + TSI108_PCI_REG_OFFSET + 0x500);
 408
 409 #ifdef DISABLE_PBM
 410
 411         /* In case when PBM is disabled (no HW supported cache snoopng on PB)
 412          * P2O_BAR2 is directly mapped into the system memory without address
 413          * translation.
 414          */
 415
 416         reg_val = 0x00000004;   /* SDRAM port + NO Addr_Translation */
 417
 418         for (i = 0; i < 32; i++) {
 419                 *reg_ptr++ = reg_val;   /* P2O_BAR2_LUTx */
 420                 *reg_ptr++ = 0;         /* P2O_BAR2_LUT_UPPERx */
 421         }
 422
 423         /* value for PCI BAR2 (size = 512MB, Enabled, No Addr. Translation) */
 424         reg_val = 0x00007500;
 425 #else
 426
 427         reg_val = 0x00000002;   /* Destination port = PBM */
 428
 429         for (i = 0; i < 32; i++) {
 430                 *reg_ptr++ = reg_val;   /* P2O_BAR2_LUTx */
 431 /* P2O_BAR2_LUT_UPPERx : Set data swapping mode for PBM (byte swapping) */
 432                 *reg_ptr++ = 0x40000000;
 433 /* offset = 16MB, address translation is enabled to allow byte swapping */
 434                 reg_val += 0x01000000;
 435         }
 436
 437 /* value for PCI BAR2 (size = 512MB, Enabled, Address Translation Enabled) */
 438         reg_val = 0x00007100;
 439 #endif
 440
 441         __asm__ __volatile__("eieio");
 442         __asm__ __volatile__("sync");
 443
 444         out32(CFG_TSI108_CSR_BASE + TSI108_PCI_REG_OFFSET + PCI_P2O_PAGE_SIZES,
 445               reg_val);
 446         __asm__ __volatile__("sync");
 447
 448         /* Set 64-bit PCI bus address for system memory
 449          * ( 0 is the best choice for easy mapping)
 450          */
 451
 452         out32(CFG_TSI108_CSR_BASE + TSI108_PCI_REG_OFFSET + PCI_P2O_BAR2,
 453               0x00000000);
 454         out32(CFG_TSI108_CSR_BASE + TSI108_PCI_REG_OFFSET + PCI_P2O_BAR2_UPPER,
 455               0x00000000);
 456         __asm__ __volatile__("sync");
 457
 458 #ifndef DISABLE_PBM
 459         /*
 460          *  The memory mapped window assotiated with PCI P2O_BAR3 provides
 461          *  access to the system memory using SDRAM OCN port and address
 462          *  translation. This is alternative way to access SDRAM from PCI
 463          *  required for Tsi108 emulation testing.
 464          *  All system memory is opened for accesses initiated by
 465          *  PCI/X bus masters.
 466          *
 467          *  Initialize LUT associated with PCI P2O_BAR3
 468          *
 469          *  set pointer to LUT associated with PCI P2O_BAR3
 470          */
 471         reg_ptr =
 472             (ulong *) (CFG_TSI108_CSR_BASE + TSI108_PCI_REG_OFFSET + 0x600);
 473
 474         reg_val = 0x00000004;   /* Destination port = SDC */
 475
 476         for (i = 0; i < 32; i++) {
 477                 *reg_ptr++ = reg_val;   /* P2O_BAR3_LUTx */
 478
 479 /* P2O_BAR3_LUT_UPPERx : Set data swapping mode for PBM (byte swapping) */
 480                 *reg_ptr++ = 0;
 481
 482 /* offset = 16MB, address translation is enabled to allow byte swapping */
 483                 reg_val += 0x01000000;
 484         }
 485
 486         __asm__ __volatile__("eieio");
 487         __asm__ __volatile__("sync");
 488
 489         /* Configure PCI P2O_BAR3 (size = 512MB, Enabled) */
 490
 491         reg_val =
 492             in32(CFG_TSI108_CSR_BASE + TSI108_PCI_REG_OFFSET +
 493                  PCI_P2O_PAGE_SIZES);
 494         reg_val &= ~0x00FF;
 495         reg_val |= 0x0071;
 496         out32(CFG_TSI108_CSR_BASE + TSI108_PCI_REG_OFFSET + PCI_P2O_PAGE_SIZES,
 497               reg_val);
 498         __asm__ __volatile__("sync");
 499
 500         /* Set 64-bit base PCI bus address for window (0x20000000) */
 501
 502         out32(CFG_TSI108_CSR_BASE + TSI108_PCI_REG_OFFSET + PCI_P2O_BAR3_UPPER,
 503               0x00000000);
 504         out32(CFG_TSI108_CSR_BASE + TSI108_PCI_REG_OFFSET + PCI_P2O_BAR3,
 505               0x20000000);
 506         __asm__ __volatile__("sync");
 507
 508 #endif  /* !DISABLE_PBM */
 509
 510 #ifdef ENABLE_PCI_CSR_BAR
 511         /* open if required access to Tsi108 CSRs from the PCI/X bus */
 512         /* enable BAR0 on the PCI/X bus */
 513         reg_val =
 514             in32(CFG_TSI108_CSR_BASE + TSI108_PCI_REG_OFFSET + PCI_MISC_CSR);
 515         reg_val |= 0x02;
 516         out32(CFG_TSI108_CSR_BASE + TSI108_PCI_REG_OFFSET + PCI_MISC_CSR,
 517               reg_val);
 518         __asm__ __volatile__("sync");
 519
 520         out32(CFG_TSI108_CSR_BASE + TSI108_PCI_REG_OFFSET + PCI_P2O_BAR0_UPPER,
 521               0x00000000);
 522         out32(CFG_TSI108_CSR_BASE + TSI108_PCI_REG_OFFSET + PCI_P2O_BAR0,
 523               CFG_TSI108_CSR_BASE);
 524         __asm__ __volatile__("sync");
 525
 526 #endif
 527
 528         /*
 529          * Finally enable PCI/X Bus Master and Memory Space access
 530          */
 531
 532         reg_val = in32(CFG_TSI108_CSR_BASE + TSI108_PCI_REG_OFFSET + PCI_CSR);
 533         reg_val |= 0x06;
 534         out32(CFG_TSI108_CSR_BASE + TSI108_PCI_REG_OFFSET + PCI_CSR, reg_val);
 535         __asm__ __volatile__("sync");
 536
 537 #endif  /* CONFIG_PCI */
 538
 539         /*
 540          * Initialize MPIC outputs (interrupt pins):
 541          * Interrupt routing on the Grendel Emul. Board:
 542          *    PB_INT[0] -> INT (CPU0)
 543          *    PB_INT[1] -> INT (CPU1)
 544          *    PB_INT[2] -> MCP (CPU0)
 545          *    PB_INT[3] -> MCP (CPU1)
 546          * Set interrupt controller outputs as Level_Sensitive/Active_Low
 547          */
 548         out32(CFG_TSI108_CSR_BASE + TSI108_MPIC_REG_OFFSET + MPIC_CSR(0), 0x02);
 549         out32(CFG_TSI108_CSR_BASE + TSI108_MPIC_REG_OFFSET + MPIC_CSR(1), 0x02);
 550         out32(CFG_TSI108_CSR_BASE + TSI108_MPIC_REG_OFFSET + MPIC_CSR(2), 0x02);
 551         out32(CFG_TSI108_CSR_BASE + TSI108_MPIC_REG_OFFSET + MPIC_CSR(3), 0x02);
 552         __asm__ __volatile__("sync");
 553
 554         /*
 555          * Ensure that Machine Check exception is enabled
 556          * We need it to support PCI Bus probing (configuration reads)
 557          */
 558
 559         reg_val = mfmsr();
 560         mtmsr(reg_val | MSR_ME);
 561
 562         return 0;
 563 }
 564
 565 /*
 566  * Needed to print out L2 cache info
 567  * used in the misc_init_r function
 568  */
 569
 570 unsigned long get_l2cr(void)
 571 {
 572         unsigned long l2controlreg;
 573         asm volatile ("mfspr %0, 1017":"=r" (l2controlreg):);
 574         return l2controlreg;
 575 }
 576
 577 /*
 578  * misc_init_r()
 579  *
 580  * various things to do after relocation
 581  *
 582  */
 583
 584 int misc_init_r(void)
 585 {
 586         DECLARE_GLOBAL_DATA_PTR;
 587 #ifdef CFG_CLK_SPREAD   /* Initialize Spread-Spectrum Clock generation */
 588         ulong i;
 589
 590         /* Ensure that Spread-Spectrum is disabled */
 591         out32(CFG_TSI108_CSR_BASE + TSI108_CLK_REG_OFFSET + CG_PLL0_CTRL0, 0);
 592         out32(CFG_TSI108_CSR_BASE + TSI108_CLK_REG_OFFSET + CG_PLL1_CTRL0, 0);
 593
 594         /* Initialize PLL1: CG_PCI_CLK , internal OCN_CLK
 595          * Uses pre-calculated value for Fout = 800 MHz, Fs = 30 kHz, D = 0.5%
 596          */
 597
 598         out32(CFG_TSI108_CSR_BASE + TSI108_CLK_REG_OFFSET + CG_PLL1_CTRL0, 0x002e0044); /* D = 0.25% */
 599         out32(CFG_TSI108_CSR_BASE + TSI108_CLK_REG_OFFSET + CG_PLL1_CTRL1, 0x00000039); /* BWADJ */
 600
 601         /* Initialize PLL0: CG_PB_CLKO  */
 602         /* Detect PB clock freq. */
 603         i = in32(CFG_TSI108_CSR_BASE + TSI108_CLK_REG_OFFSET + CG_PWRUP_STATUS);
 604         i = (i >> 16) & 0x07;   /* Get PB PLL multiplier */
 605
 606         out32(CFG_TSI108_CSR_BASE +
 607               TSI108_CLK_REG_OFFSET + CG_PLL0_CTRL0, pll0_config[i].ctrl0);
 608         out32(CFG_TSI108_CSR_BASE +
 609               TSI108_CLK_REG_OFFSET + CG_PLL0_CTRL1, pll0_config[i].ctrl1);
 610
 611         /* Wait and set SSEN for both PLL0 and 1 */
 612         udelay(1000);
 613         out32(CFG_TSI108_CSR_BASE + TSI108_CLK_REG_OFFSET + CG_PLL1_CTRL0, 0x802e0044); /* D=0.25% */
 614         out32(CFG_TSI108_CSR_BASE +
 615               TSI108_CLK_REG_OFFSET + CG_PLL0_CTRL0,
 616               0x80000000 | pll0_config[i].ctrl0);
 617 #endif  /* CFG_CLK_SPREAD */
 618
 619 #ifdef CFG_L2
 620         l2cache_enable();
 621 #endif
 622         printf("BUS:   %d MHz\n", gd->bus_clk / 1000000);
 623         printf("MEM:   %d MHz\n", gd->mem_clk / 1000000);
 624
 625         /*
 626          * All the information needed to print the cache details is avaiblable
 627          * at this point i.e. above call to l2cache_enable is the very last
 628          * thing done with regards to enabling diabling the cache.
 629          * So this seems like a good place to print all this information
 630          */
 631
 632         printf("CACHE: ");
 633         switch (get_cpu_type()) {
 634         case CPU_7447A:
 635                 printf("L1 Instruction cache - 32KB 8-way");
 636                 (get_hid0() & (1 << 15)) ? printf(" ENABLED\n") :
 637                     printf(" DISABLED\n");
 638                 printf("       L1 Data cache - 32KB 8-way");
 639                 (get_hid0() & (1 << 14)) ? printf(" ENABLED\n") :
 640                     printf(" DISABLED\n");
 641                 printf("       Unified L2 cache - 512KB 8-way");
 642                 (get_l2cr() & (1 << 31)) ? printf(" ENABLED\n") :
 643                     printf(" DISABLED\n");
 644                 printf("\n");
 645                 break;
 646
 647         case CPU_7448:
 648                 printf("L1 Instruction cache - 32KB 8-way");
 649                 (get_hid0() & (1 << 15)) ? printf(" ENABLED\n") :
 650                     printf(" DISABLED\n");
 651                 printf("       L1 Data cache - 32KB 8-way");
 652                 (get_hid0() & (1 << 14)) ? printf(" ENABLED\n") :
 653                     printf(" DISABLED\n");
 654                 printf("       Unified L2 cache - 1MB 8-way");
 655                 (get_l2cr() & (1 << 31)) ? printf(" ENABLED\n") :
 656                     printf(" DISABLED\n");
 657                 break;
 658         default:
 659                 break;
 660         }
 661         return 0;
 662 }