board/ti/dra7xx/evm.c

   1 /*
   2  * (C) Copyright 2013
   3  * Texas Instruments Incorporated, <www.ti.com>
   4  *
   5  * Lokesh Vutla <lokeshvutla@ti.com>
   6  *
   7  * Based on previous work by:
   8  * Aneesh V       <aneesh@ti.com>
   9  * Steve Sakoman  <steve@sakoman.com>
  10  *
  11  * SPDX-License-Identifier:     GPL-2.0+
  12  */
  13 #include <common.h>
  14 #include <palmas.h>
  15 #include <sata.h>
  16 #include <asm/gpio.h>
  17 #include <usb.h>
  18 #include <linux/usb/gadget.h>
  19 #include <asm/arch/gpio.h>
  20 #include <asm/arch/sys_proto.h>
  21 #include <asm/arch/mmc_host_def.h>
  22 #include <asm/arch/sata.h>
  23 #include <environment.h>
  24 #include <dwc3-uboot.h>
  25 #include <dwc3-omap-uboot.h>
  26 #include <ti-usb-phy-uboot.h>
  27
  28 #include "mux_data.h"
  29
  30 #ifdef CONFIG_DRIVER_TI_CPSW
  31 #include <cpsw.h>
  32 #endif
  33
  34 DECLARE_GLOBAL_DATA_PTR;
  35
  36 /* GPIO 7_11 */
  37 #define GPIO_DDR_VTT_EN 203
  38
  39 const struct omap_sysinfo sysinfo = {
  40         "Board: DRA7xx\n"
  41 };
  42
  43 /*
  44  * Adjust I/O delays on the Tx control and data lines of each MAC port. This
  45  * is a workaround in order to work properly with the DP83865 PHYs on the EVM.
  46  * In 3COM RGMII mode this PHY applies it's own internal clock delay, so we
  47  * essentially need to counteract the DRA7xx internal delay, and we do this
  48  * by delaying the control and data lines. If not using this PHY, you probably
  49  * don't need to do this stuff!
  50  */
  51 static void dra7xx_adj_io_delay(const struct io_delay *io_dly)
  52 {
  53         int i = 0;
  54         u32 reg_val;
  55         u32 delta;
  56         u32 coarse;
  57         u32 fine;
  58
  59         writel(CFG_IO_DELAY_UNLOCK_KEY, CFG_IO_DELAY_LOCK);
  60
  61         while(io_dly[i].addr) {
  62                 writel(CFG_IO_DELAY_ACCESS_PATTERN & ~CFG_IO_DELAY_LOCK_MASK,
  63                        io_dly[i].addr);
  64                 delta = io_dly[i].dly;
  65                 reg_val = readl(io_dly[i].addr) & 0x3ff;
  66                 coarse = ((reg_val >> 5) & 0x1F) + ((delta >> 5) & 0x1F);
  67                 coarse = (coarse > 0x1F) ? (0x1F) : (coarse);
  68                 fine = (reg_val & 0x1F) + (delta & 0x1F);
  69                 fine = (fine > 0x1F) ? (0x1F) : (fine);
  70                 reg_val = CFG_IO_DELAY_ACCESS_PATTERN |
  71                                 CFG_IO_DELAY_LOCK_MASK |
  72                                 ((coarse << 5) | (fine));
  73                 writel(reg_val, io_dly[i].addr);
  74                 i++;
  75         }
  76
  77         writel(CFG_IO_DELAY_LOCK_KEY, CFG_IO_DELAY_LOCK);
  78 }
  79
  80 /**
  81  * @brief board_init
  82  *
  83  * @return 0
  84  */
  85 int board_init(void)
  86 {
  87         gpmc_init();
  88         gd->bd->bi_boot_params = (0x80000000 + 0x100); /* boot param addr */
  89
  90         return 0;
  91 }
  92
  93 int board_late_init(void)
  94 {
  95 #ifdef CONFIG_ENV_VARS_UBOOT_RUNTIME_CONFIG
  96         u32 id[4];
  97
  98         if (omap_revision() == DRA722_ES1_0)
  99                 setenv("board_name", "dra72x");
 100         else
 101                 setenv("board_name", "dra7xx");
 102
 103         id[0] = readl((*ctrl)->control_std_fuse_die_id_0);
 104         id[1] = readl((*ctrl)->control_std_fuse_die_id_1);
 105         usb_set_serial_num_from_die_id(id);
 106 #endif
 107         return 0;
 108 }
 109
 110 void set_muxconf_regs_essential(void)
 111 {
 112         do_set_mux32((*ctrl)->control_padconf_core_base,
 113                      core_padconf_array_essential,
 114                      sizeof(core_padconf_array_essential) /
 115                      sizeof(struct pad_conf_entry));
 116 }
 117
 118 #if !defined(CONFIG_SPL_BUILD) && defined(CONFIG_GENERIC_MMC)
 119 int board_mmc_init(bd_t *bis)
 120 {
 121         omap_mmc_init(0, 0, 0, -1, -1);
 122         omap_mmc_init(1, 0, 0, -1, -1);
 123         return 0;
 124 }
 125 #endif
 126
 127 #ifdef CONFIG_USB_DWC3
 128 static struct dwc3_device usb_otg_ss1 = {
 129         .maximum_speed = USB_SPEED_SUPER,
 130         .base = DRA7_USB_OTG_SS1_BASE,
 131         .tx_fifo_resize = false,
 132         .index = 0,
 133 };
 134
 135 static struct dwc3_omap_device usb_otg_ss1_glue = {
 136         .base = (void *)DRA7_USB_OTG_SS1_GLUE_BASE,
 137         .utmi_mode = DWC3_OMAP_UTMI_MODE_SW,
 138         .vbus_id_status = OMAP_DWC3_VBUS_VALID,
 139         .index = 0,
 140 };
 141
 142 static struct ti_usb_phy_device usb_phy1_device = {
 143         .pll_ctrl_base = (void *)DRA7_USB3_PHY1_PLL_CTRL,
 144         .usb2_phy_power = (void *)DRA7_USB2_PHY1_POWER,
 145         .usb3_phy_power = (void *)DRA7_USB3_PHY1_POWER,
 146         .index = 0,
 147 };
 148
 149 static struct dwc3_device usb_otg_ss2 = {
 150         .maximum_speed = USB_SPEED_SUPER,
 151         .base = DRA7_USB_OTG_SS2_BASE,
 152         .tx_fifo_resize = false,
 153         .index = 1,
 154 };
 155
 156 static struct dwc3_omap_device usb_otg_ss2_glue = {
 157         .base = (void *)DRA7_USB_OTG_SS2_GLUE_BASE,
 158         .utmi_mode = DWC3_OMAP_UTMI_MODE_SW,
 159         .vbus_id_status = OMAP_DWC3_VBUS_VALID,
 160         .index = 1,
 161 };
 162
 163 static struct ti_usb_phy_device usb_phy2_device = {
 164         .usb2_phy_power = (void *)DRA7_USB2_PHY2_POWER,
 165         .index = 1,
 166 };
 167
 168 int board_usb_init(int index, enum usb_init_type init)
 169 {
 170         switch (index) {
 171         case 0:
 172                 if (init == USB_INIT_DEVICE) {
 173                         usb_otg_ss1.dr_mode = USB_DR_MODE_PERIPHERAL;
 174                         usb_otg_ss1_glue.vbus_id_status = OMAP_DWC3_VBUS_VALID;
 175                 } else {
 176                         usb_otg_ss1.dr_mode = USB_DR_MODE_HOST;
 177                         usb_otg_ss1_glue.vbus_id_status = OMAP_DWC3_ID_GROUND;
 178                 }
 179
 180                 ti_usb_phy_uboot_init(&usb_phy1_device);
 181                 dwc3_omap_uboot_init(&usb_otg_ss1_glue);
 182                 dwc3_uboot_init(&usb_otg_ss1);
 183                 break;
 184         case 1:
 185                 if (init == USB_INIT_DEVICE) {
 186                         usb_otg_ss2.dr_mode = USB_DR_MODE_PERIPHERAL;
 187                         usb_otg_ss2_glue.vbus_id_status = OMAP_DWC3_VBUS_VALID;
 188                 } else {
 189                         usb_otg_ss2.dr_mode = USB_DR_MODE_HOST;
 190                         usb_otg_ss2_glue.vbus_id_status = OMAP_DWC3_ID_GROUND;
 191                 }
 192
 193                 ti_usb_phy_uboot_init(&usb_phy2_device);
 194                 dwc3_omap_uboot_init(&usb_otg_ss2_glue);
 195                 dwc3_uboot_init(&usb_otg_ss2);
 196                 break;
 197         default:
 198                 printf("Invalid Controller Index\n");
 199         }
 200
 201         return 0;
 202 }
 203
 204 int board_usb_cleanup(int index, enum usb_init_type init)
 205 {
 206         switch (index) {
 207         case 0:
 208         case 1:
 209                 ti_usb_phy_uboot_exit(index);
 210                 dwc3_uboot_exit(index);
 211                 dwc3_omap_uboot_exit(index);
 212                 break;
 213         default:
 214                 printf("Invalid Controller Index\n");
 215         }
 216         return 0;
 217 }
 218
 219 int usb_gadget_handle_interrupts(int index)
 220 {
 221         u32 status;
 222
 223         status = dwc3_omap_uboot_interrupt_status(index);
 224         if (status)
 225                 dwc3_uboot_handle_interrupt(index);
 226
 227         return 0;
 228 }
 229 #endif
 230
 231 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_OS_BOOT)
 232 int spl_start_uboot(void)
 233 {
 234         /* break into full u-boot on 'c' */
 235         if (serial_tstc() && serial_getc() == 'c')
 236                 return 1;
 237
 238 #ifdef CONFIG_SPL_ENV_SUPPORT
 239         env_init();
 240         env_relocate_spec();
 241         if (getenv_yesno("boot_os") != 1)
 242                 return 1;
 243 #endif
 244
 245         return 0;
 246 }
 247 #endif
 248
 249 #ifdef CONFIG_DRIVER_TI_CPSW
 250
 251 /* Delay value to add to calibrated value */
 252 #define RGMII0_TXCTL_DLY_VAL            ((0x3 << 5) + 0x8)
 253 #define RGMII0_TXD0_DLY_VAL             ((0x3 << 5) + 0x8)
 254 #define RGMII0_TXD1_DLY_VAL             ((0x3 << 5) + 0x2)
 255 #define RGMII0_TXD2_DLY_VAL             ((0x4 << 5) + 0x0)
 256 #define RGMII0_TXD3_DLY_VAL             ((0x4 << 5) + 0x0)
 257 #define VIN2A_D13_DLY_VAL               ((0x3 << 5) + 0x8)
 258 #define VIN2A_D17_DLY_VAL               ((0x3 << 5) + 0x8)
 259 #define VIN2A_D16_DLY_VAL               ((0x3 << 5) + 0x2)
 260 #define VIN2A_D15_DLY_VAL               ((0x4 << 5) + 0x0)
 261 #define VIN2A_D14_DLY_VAL               ((0x4 << 5) + 0x0)
 262
 263 extern u32 *const omap_si_rev;
 264
 265 static void cpsw_control(int enabled)
 266 {
 267         /* VTP can be added here */
 268
 269         return;
 270 }
 271
 272 static struct cpsw_slave_data cpsw_slaves[] = {
 273         {
 274                 .slave_reg_ofs  = 0x208,
 275                 .sliver_reg_ofs = 0xd80,
 276                 .phy_addr       = 2,
 277         },
 278         {
 279                 .slave_reg_ofs  = 0x308,
 280                 .sliver_reg_ofs = 0xdc0,
 281                 .phy_addr       = 3,
 282         },
 283 };
 284
 285 static struct cpsw_platform_data cpsw_data = {
 286         .mdio_base              = CPSW_MDIO_BASE,
 287         .cpsw_base              = CPSW_BASE,
 288         .mdio_div               = 0xff,
 289         .channels               = 8,
 290         .cpdma_reg_ofs          = 0x800,
 291         .slaves                 = 2,
 292         .slave_data             = cpsw_slaves,
 293         .ale_reg_ofs            = 0xd00,
 294         .ale_entries            = 1024,
 295         .host_port_reg_ofs      = 0x108,
 296         .hw_stats_reg_ofs       = 0x900,
 297         .bd_ram_ofs             = 0x2000,
 298         .mac_control            = (1 << 5),
 299         .control                = cpsw_control,
 300         .host_port_num          = 0,
 301         .version                = CPSW_CTRL_VERSION_2,
 302 };
 303
 304 int board_eth_init(bd_t *bis)
 305 {
 306         int ret;
 307         uint8_t mac_addr[6];
 308         uint32_t mac_hi, mac_lo;
 309         uint32_t ctrl_val;
 310         const struct io_delay io_dly[] = {
 311                 {CFG_RGMII0_TXCTL, RGMII0_TXCTL_DLY_VAL},
 312                 {CFG_RGMII0_TXD0, RGMII0_TXD0_DLY_VAL},
 313                 {CFG_RGMII0_TXD1, RGMII0_TXD1_DLY_VAL},
 314                 {CFG_RGMII0_TXD2, RGMII0_TXD2_DLY_VAL},
 315                 {CFG_RGMII0_TXD3, RGMII0_TXD3_DLY_VAL},
 316                 {CFG_VIN2A_D13, VIN2A_D13_DLY_VAL},
 317                 {CFG_VIN2A_D17, VIN2A_D17_DLY_VAL},
 318                 {CFG_VIN2A_D16, VIN2A_D16_DLY_VAL},
 319                 {CFG_VIN2A_D15, VIN2A_D15_DLY_VAL},
 320                 {CFG_VIN2A_D14, VIN2A_D14_DLY_VAL},
 321                 {0}
 322         };
 323
 324         /* Adjust IO delay for RGMII tx path */
 325         dra7xx_adj_io_delay(io_dly);
 326
 327         /* try reading mac address from efuse */
 328         mac_lo = readl((*ctrl)->control_core_mac_id_0_lo);
 329         mac_hi = readl((*ctrl)->control_core_mac_id_0_hi);
 330         mac_addr[0] = (mac_hi & 0xFF0000) >> 16;
 331         mac_addr[1] = (mac_hi & 0xFF00) >> 8;
 332         mac_addr[2] = mac_hi & 0xFF;
 333         mac_addr[3] = (mac_lo & 0xFF0000) >> 16;
 334         mac_addr[4] = (mac_lo & 0xFF00) >> 8;
 335         mac_addr[5] = mac_lo & 0xFF;
 336
 337         if (!getenv("ethaddr")) {
 338                 printf("<ethaddr> not set. Validating first E-fuse MAC\n");
 339
 340                 if (is_valid_ethaddr(mac_addr))
 341                         eth_setenv_enetaddr("ethaddr", mac_addr);
 342         }
 343
 344         mac_lo = readl((*ctrl)->control_core_mac_id_1_lo);
 345         mac_hi = readl((*ctrl)->control_core_mac_id_1_hi);
 346         mac_addr[0] = (mac_hi & 0xFF0000) >> 16;
 347         mac_addr[1] = (mac_hi & 0xFF00) >> 8;
 348         mac_addr[2] = mac_hi & 0xFF;
 349         mac_addr[3] = (mac_lo & 0xFF0000) >> 16;
 350         mac_addr[4] = (mac_lo & 0xFF00) >> 8;
 351         mac_addr[5] = mac_lo & 0xFF;
 352
 353         if (!getenv("eth1addr")) {
 354                 if (is_valid_ethaddr(mac_addr))
 355                         eth_setenv_enetaddr("eth1addr", mac_addr);
 356         }
 357
 358         ctrl_val = readl((*ctrl)->control_core_control_io1) & (~0x33);
 359         ctrl_val |= 0x22;
 360         writel(ctrl_val, (*ctrl)->control_core_control_io1);
 361
 362         if (*omap_si_rev == DRA722_ES1_0)
 363                 cpsw_data.active_slave = 1;
 364
 365         ret = cpsw_register(&cpsw_data);
 366         if (ret < 0)
 367                 printf("Error %d registering CPSW switch\n", ret);
 368
 369         return ret;
 370 }
 371 #endif
 372
 373 #ifdef CONFIG_BOARD_EARLY_INIT_F
 374 /* VTT regulator enable */
 375 static inline void vtt_regulator_enable(void)
 376 {
 377         if (omap_hw_init_context() == OMAP_INIT_CONTEXT_UBOOT_AFTER_SPL)
 378                 return;
 379
 380         /* Do not enable VTT for DRA722 */
 381         if (omap_revision() == DRA722_ES1_0)
 382                 return;
 383
 384         /*
 385          * EVM Rev G and later use gpio7_11 for DDR3 termination.
 386          * This is safe enough to do on older revs.
 387          */
 388         gpio_request(GPIO_DDR_VTT_EN, "ddr_vtt_en");
 389         gpio_direction_output(GPIO_DDR_VTT_EN, 1);
 390 }
 391
 392 int board_early_init_f(void)
 393 {
 394         vtt_regulator_enable();
 395         return 0;
 396 }
 397 #endif