cpu/mpc85xx/cpu.c

   1 /*
   2  * Copyright 2004,2007,2008 Freescale Semiconductor, Inc.
   3  * (C) Copyright 2002, 2003 Motorola Inc.
   4  * Xianghua Xiao (X.Xiao@motorola.com)
   5  *
   6  * (C) Copyright 2000
   7  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   8  *
   9  * See file CREDITS for list of people who contributed to this
  10  * project.
  11  *
  12  * This program is free software; you can redistribute it and/or
  13  * modify it under the terms of the GNU General Public License as
  14  * published by the Free Software Foundation; either version 2 of
  15  * the License, or (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  25  * MA 02111-1307 USA
  26  */
  27
  28 #include <config.h>
  29 #include <common.h>
  30 #include <watchdog.h>
  31 #include <command.h>
  32 #include <tsec.h>
  33 #include <netdev.h>
  34 #include <fsl_esdhc.h>
  35 #include <asm/cache.h>
  36 #include <asm/io.h>
  37
  38 DECLARE_GLOBAL_DATA_PTR;
  39
  40 struct cpu_type cpu_type_list [] = {
  41         CPU_TYPE_ENTRY(8533, 8533),
  42         CPU_TYPE_ENTRY(8533, 8533_E),
  43         CPU_TYPE_ENTRY(8536, 8536),
  44         CPU_TYPE_ENTRY(8536, 8536_E),
  45         CPU_TYPE_ENTRY(8540, 8540),
  46         CPU_TYPE_ENTRY(8541, 8541),
  47         CPU_TYPE_ENTRY(8541, 8541_E),
  48         CPU_TYPE_ENTRY(8543, 8543),
  49         CPU_TYPE_ENTRY(8543, 8543_E),
  50         CPU_TYPE_ENTRY(8544, 8544),
  51         CPU_TYPE_ENTRY(8544, 8544_E),
  52         CPU_TYPE_ENTRY(8545, 8545),
  53         CPU_TYPE_ENTRY(8545, 8545_E),
  54         CPU_TYPE_ENTRY(8547, 8547_E),
  55         CPU_TYPE_ENTRY(8548, 8548),
  56         CPU_TYPE_ENTRY(8548, 8548_E),
  57         CPU_TYPE_ENTRY(8555, 8555),
  58         CPU_TYPE_ENTRY(8555, 8555_E),
  59         CPU_TYPE_ENTRY(8560, 8560),
  60         CPU_TYPE_ENTRY(8567, 8567),
  61         CPU_TYPE_ENTRY(8567, 8567_E),
  62         CPU_TYPE_ENTRY(8568, 8568),
  63         CPU_TYPE_ENTRY(8568, 8568_E),
  64         CPU_TYPE_ENTRY(8572, 8572),
  65         CPU_TYPE_ENTRY(8572, 8572_E),
  66         CPU_TYPE_ENTRY(P2020, P2020),
  67         CPU_TYPE_ENTRY(P2020, P2020_E),
  68 };
  69
  70 struct cpu_type *identify_cpu(u32 ver)
  71 {
  72         int i;
  73         for (i = 0; i < ARRAY_SIZE(cpu_type_list); i++)
  74                 if (cpu_type_list[i].soc_ver == ver)
  75                         return &cpu_type_list[i];
  76
  77         return NULL;
  78 }
  79
  80 int checkcpu (void)
  81 {
  82         sys_info_t sysinfo;
  83         uint pvr, svr;
  84         uint fam;
  85         uint ver;
  86         uint major, minor;
  87         struct cpu_type *cpu;
  88         char buf1[32], buf2[32];
  89 #ifdef CONFIG_DDR_CLK_FREQ
  90         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
  91         u32 ddr_ratio = ((gur->porpllsr) & MPC85xx_PORPLLSR_DDR_RATIO)
  92                 >> MPC85xx_PORPLLSR_DDR_RATIO_SHIFT;
  93 #else
  94         u32 ddr_ratio = 0;
  95 #endif
  96         int i;
  97
  98         svr = get_svr();
  99         ver = SVR_SOC_VER(svr);
 100         major = SVR_MAJ(svr);
 101 #ifdef CONFIG_MPC8536
 102         major &= 0x7; /* the msb of this nibble is a mfg code */
 103 #endif
 104         minor = SVR_MIN(svr);
 105
 106 #if (CONFIG_NUM_CPUS > 1)
 107         volatile ccsr_pic_t *pic = (void *)(CONFIG_SYS_MPC85xx_PIC_ADDR);
 108         printf("CPU%d:  ", pic->whoami);
 109 #else
 110         puts("CPU:   ");
 111 #endif
 112
 113         cpu = identify_cpu(ver);
 114         if (cpu) {
 115                 puts(cpu->name);
 116
 117                 if (IS_E_PROCESSOR(svr))
 118                         puts("E");
 119         } else {
 120                 puts("Unknown");
 121         }
 122
 123         printf(", Version: %d.%d, (0x%08x)\n", major, minor, svr);
 124
 125         pvr = get_pvr();
 126         fam = PVR_FAM(pvr);
 127         ver = PVR_VER(pvr);
 128         major = PVR_MAJ(pvr);
 129         minor = PVR_MIN(pvr);
 130
 131         printf("Core:  ");
 132         switch (fam) {
 133         case PVR_FAM(PVR_85xx):
 134             puts("E500");
 135             break;
 136         default:
 137             puts("Unknown");
 138             break;
 139         }
 140
 141         if (PVR_MEM(pvr) == 0x03)
 142                 puts("MC");
 143
 144         printf(", Version: %d.%d, (0x%08x)\n", major, minor, pvr);
 145
 146         get_sys_info(&sysinfo);
 147
 148         puts("Clock Configuration:");
 149         for (i = 0; i < CONFIG_NUM_CPUS; i++) {
 150                 if (!(i & 3)) printf ("\n       ");
 151                 printf("CPU%d:%-4s MHz, ",
 152                                 i,strmhz(buf1, sysinfo.freqProcessor[i]));
 153         }
 154         printf("\n       CCB:%-4s MHz,\n", strmhz(buf1, sysinfo.freqSystemBus));
 155
 156         switch (ddr_ratio) {
 157         case 0x0:
 158                 printf("       DDR:%-4s MHz (%s MT/s data rate), ",
 159                         strmhz(buf1, sysinfo.freqDDRBus/2),
 160                         strmhz(buf2, sysinfo.freqDDRBus));
 161                 break;
 162         case 0x7:
 163                 printf("       DDR:%-4s MHz (%s MT/s data rate) (Synchronous), ",
 164                         strmhz(buf1, sysinfo.freqDDRBus/2),
 165                         strmhz(buf2, sysinfo.freqDDRBus));
 166                 break;
 167         default:
 168                 printf("       DDR:%-4s MHz (%s MT/s data rate) (Asynchronous), ",
 169                         strmhz(buf1, sysinfo.freqDDRBus/2),
 170                         strmhz(buf2, sysinfo.freqDDRBus));
 171                 break;
 172         }
 173
 174         if (sysinfo.freqLocalBus > LCRR_CLKDIV)
 175                 printf("LBC:%-4s MHz\n", strmhz(buf1, sysinfo.freqLocalBus));
 176         else
 177                 printf("LBC: unknown (LCRR[CLKDIV] = 0x%02lx)\n",
 178                        sysinfo.freqLocalBus);
 179
 180 #ifdef CONFIG_CPM2
 181         printf("CPM:   %s MHz\n", strmhz(buf1, sysinfo.freqSystemBus));
 182 #endif
 183
 184         puts("L1:    D-cache 32 kB enabled\n       I-cache 32 kB enabled\n");
 185
 186         return 0;
 187 }
 188
 189
 190 /* ------------------------------------------------------------------------- */
 191
 192 int do_reset (cmd_tbl_t *cmdtp, bd_t *bd, int flag, int argc, char *argv[])
 193 {
 194         uint pvr;
 195         uint ver;
 196         unsigned long val, msr;
 197
 198         pvr = get_pvr();
 199         ver = PVR_VER(pvr);
 200
 201         if (ver & 1){
 202         /* e500 v2 core has reset control register */
 203                 volatile unsigned int * rstcr;
 204                 rstcr = (volatile unsigned int *)(CONFIG_SYS_IMMR + 0xE00B0);
 205                 *rstcr = 0x2;           /* HRESET_REQ */
 206                 udelay(100);
 207         }
 208
 209         /*
 210          * Fallthrough if the code above failed
 211          * Initiate hard reset in debug control register DBCR0
 212          * Make sure MSR[DE] = 1
 213          */
 214
 215         msr = mfmsr ();
 216         msr |= MSR_DE;
 217         mtmsr (msr);
 218
 219         val = mfspr(DBCR0);
 220         val |= 0x70000000;
 221         mtspr(DBCR0,val);
 222
 223         return 1;
 224 }
 225
 226
 227 /*
 228  * Get timebase clock frequency
 229  */
 230 unsigned long get_tbclk (void)
 231 {
 232         return (gd->bus_clk + 4UL)/8UL;
 233 }
 234
 235
 236 #if defined(CONFIG_WATCHDOG)
 237 void
 238 watchdog_reset(void)
 239 {
 240         int re_enable = disable_interrupts();
 241         reset_85xx_watchdog();
 242         if (re_enable) enable_interrupts();
 243 }
 244
 245 void
 246 reset_85xx_watchdog(void)
 247 {
 248         /*
 249          * Clear TSR(WIS) bit by writing 1
 250          */
 251         unsigned long val;
 252         val = mfspr(SPRN_TSR);
 253         val |= TSR_WIS;
 254         mtspr(SPRN_TSR, val);
 255 }
 256 #endif  /* CONFIG_WATCHDOG */
 257
 258 #if defined(CONFIG_DDR_ECC)
 259 void dma_init(void) {
 260         volatile ccsr_dma_t *dma = (void *)(CONFIG_SYS_MPC85xx_DMA_ADDR);
 261
 262         dma->satr0 = 0x02c40000;
 263         dma->datr0 = 0x02c40000;
 264         dma->sr0 = 0xfffffff; /* clear any errors */
 265         asm("sync; isync; msync");
 266         return;
 267 }
 268
 269 uint dma_check(void) {
 270         volatile ccsr_dma_t *dma = (void *)(CONFIG_SYS_MPC85xx_DMA_ADDR);
 271         volatile uint status = dma->sr0;
 272
 273         /* While the channel is busy, spin */
 274         while((status & 4) == 4) {
 275                 status = dma->sr0;
 276         }
 277
 278         /* clear MR0[CS] channel start bit */
 279         dma->mr0 &= 0x00000001;
 280         asm("sync;isync;msync");
 281
 282         if (status != 0) {
 283                 printf ("DMA Error: status = %x\n", status);
 284         }
 285         return status;
 286 }
 287
 288 int dma_xfer(void *dest, uint count, void *src) {
 289         volatile ccsr_dma_t *dma = (void *)(CONFIG_SYS_MPC85xx_DMA_ADDR);
 290
 291         dma->dar0 = (uint) dest;
 292         dma->sar0 = (uint) src;
 293         dma->bcr0 = count;
 294         dma->mr0 = 0xf000004;
 295         asm("sync;isync;msync");
 296         dma->mr0 = 0xf000005;
 297         asm("sync;isync;msync");
 298         return dma_check();
 299 }
 300 #endif
 301
 302 /*
 303  * Configures a UPM. The function requires the respective MxMR to be set
 304  * before calling this function. "size" is the number or entries, not a sizeof.
 305  */
 306 void upmconfig (uint upm, uint * table, uint size)
 307 {
 308         int i, mdr, mad, old_mad = 0;
 309         volatile u32 *mxmr;
 310         volatile ccsr_lbc_t *lbc = (void *)(CONFIG_SYS_MPC85xx_LBC_ADDR);
 311         volatile u32 *brp,*orp;
 312         volatile u8* dummy = NULL;
 313         int upmmask;
 314
 315         switch (upm) {
 316         case UPMA:
 317                 mxmr = &lbc->mamr;
 318                 upmmask = BR_MS_UPMA;
 319                 break;
 320         case UPMB:
 321                 mxmr = &lbc->mbmr;
 322                 upmmask = BR_MS_UPMB;
 323                 break;
 324         case UPMC:
 325                 mxmr = &lbc->mcmr;
 326                 upmmask = BR_MS_UPMC;
 327                 break;
 328         default:
 329                 printf("%s: Bad UPM index %d to configure\n", __FUNCTION__, upm);
 330                 hang();
 331         }
 332
 333         /* Find the address for the dummy write transaction */
 334         for (brp = &lbc->br0, orp = &lbc->or0, i = 0; i < 8;
 335                  i++, brp += 2, orp += 2) {
 336
 337                 /* Look for a valid BR with selected UPM */
 338                 if ((in_be32(brp) & (BR_V | BR_MSEL)) == (BR_V | upmmask)) {
 339                         dummy = (volatile u8*)(in_be32(brp) & BR_BA);
 340                         break;
 341                 }
 342         }
 343
 344         if (i == 8) {
 345                 printf("Error: %s() could not find matching BR\n", __FUNCTION__);
 346                 hang();
 347         }
 348
 349         for (i = 0; i < size; i++) {
 350                 /* 1 */
 351                 out_be32(mxmr,  (in_be32(mxmr) & 0x4fffffc0) | MxMR_OP_WARR | i);
 352                 /* 2 */
 353                 out_be32(&lbc->mdr, table[i]);
 354                 /* 3 */
 355                 mdr = in_be32(&lbc->mdr);
 356                 /* 4 */
 357                 *(volatile u8 *)dummy = 0;
 358                 /* 5 */
 359                 do {
 360                         mad = in_be32(mxmr) & MxMR_MAD_MSK;
 361                 } while (mad <= old_mad && !(!mad && i == (size-1)));
 362                 old_mad = mad;
 363         }
 364         out_be32(mxmr, (in_be32(mxmr) & 0x4fffffc0) | MxMR_OP_NORM);
 365 }
 366
 367
 368 /*
 369  * Initializes on-chip ethernet controllers.
 370  * to override, implement board_eth_init()
 371  */
 372 int cpu_eth_init(bd_t *bis)
 373 {
 374 #if defined(CONFIG_ETHER_ON_FCC)
 375         fec_initialize(bis);
 376 #endif
 377 #if defined(CONFIG_UEC_ETH1)
 378         uec_initialize(0);
 379 #endif
 380 #if defined(CONFIG_UEC_ETH2)
 381         uec_initialize(1);
 382 #endif
 383 #if defined(CONFIG_UEC_ETH3)
 384         uec_initialize(2);
 385 #endif
 386 #if defined(CONFIG_UEC_ETH4)
 387         uec_initialize(3);
 388 #endif
 389 #if defined(CONFIG_UEC_ETH5)
 390         uec_initialize(4);
 391 #endif
 392 #if defined(CONFIG_UEC_ETH6)
 393         uec_initialize(5);
 394 #endif
 395 #if defined(CONFIG_TSEC_ENET) || defined(CONFIG_MPC85XX_FEC)
 396         tsec_standard_init(bis);
 397 #endif
 398
 399         return 0;
 400 }
 401
 402 /*
 403  * Initializes on-chip MMC controllers.
 404  * to override, implement board_mmc_init()
 405  */
 406 int cpu_mmc_init(bd_t *bis)
 407 {
 408 #ifdef CONFIG_FSL_ESDHC
 409         return fsl_esdhc_mmc_init(bis);
 410 #else
 411         return 0;
 412 #endif
 413 }