cpu/mpc85xx/cpu.c

   1 /*
   2  * Copyright 2004,2007,2008 Freescale Semiconductor, Inc.
   3  * (C) Copyright 2002, 2003 Motorola Inc.
   4  * Xianghua Xiao (X.Xiao@motorola.com)
   5  *
   6  * (C) Copyright 2000
   7  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   8  *
   9  * See file CREDITS for list of people who contributed to this
  10  * project.
  11  *
  12  * This program is free software; you can redistribute it and/or
  13  * modify it under the terms of the GNU General Public License as
  14  * published by the Free Software Foundation; either version 2 of
  15  * the License, or (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  25  * MA 02111-1307 USA
  26  */
  27
  28 #include <config.h>
  29 #include <common.h>
  30 #include <watchdog.h>
  31 #include <command.h>
  32 #include <tsec.h>
  33 #include <asm/cache.h>
  34 #include <asm/io.h>
  35
  36 DECLARE_GLOBAL_DATA_PTR;
  37
  38 struct cpu_type cpu_type_list [] = {
  39         CPU_TYPE_ENTRY(8533, 8533),
  40         CPU_TYPE_ENTRY(8533, 8533_E),
  41         CPU_TYPE_ENTRY(8536, 8536),
  42         CPU_TYPE_ENTRY(8536, 8536_E),
  43         CPU_TYPE_ENTRY(8540, 8540),
  44         CPU_TYPE_ENTRY(8541, 8541),
  45         CPU_TYPE_ENTRY(8541, 8541_E),
  46         CPU_TYPE_ENTRY(8543, 8543),
  47         CPU_TYPE_ENTRY(8543, 8543_E),
  48         CPU_TYPE_ENTRY(8544, 8544),
  49         CPU_TYPE_ENTRY(8544, 8544_E),
  50         CPU_TYPE_ENTRY(8545, 8545),
  51         CPU_TYPE_ENTRY(8545, 8545_E),
  52         CPU_TYPE_ENTRY(8547, 8547_E),
  53         CPU_TYPE_ENTRY(8548, 8548),
  54         CPU_TYPE_ENTRY(8548, 8548_E),
  55         CPU_TYPE_ENTRY(8555, 8555),
  56         CPU_TYPE_ENTRY(8555, 8555_E),
  57         CPU_TYPE_ENTRY(8560, 8560),
  58         CPU_TYPE_ENTRY(8567, 8567),
  59         CPU_TYPE_ENTRY(8567, 8567_E),
  60         CPU_TYPE_ENTRY(8568, 8568),
  61         CPU_TYPE_ENTRY(8568, 8568_E),
  62         CPU_TYPE_ENTRY(8572, 8572),
  63         CPU_TYPE_ENTRY(8572, 8572_E),
  64 };
  65
  66 struct cpu_type *identify_cpu(u32 ver)
  67 {
  68         int i;
  69         for (i = 0; i < ARRAY_SIZE(cpu_type_list); i++)
  70                 if (cpu_type_list[i].soc_ver == ver)
  71                         return &cpu_type_list[i];
  72
  73         return NULL;
  74 }
  75
  76 int checkcpu (void)
  77 {
  78         sys_info_t sysinfo;
  79         uint lcrr;              /* local bus clock ratio register */
  80         uint clkdiv;            /* clock divider portion of lcrr */
  81         uint pvr, svr;
  82         uint fam;
  83         uint ver;
  84         uint major, minor;
  85         struct cpu_type *cpu;
  86         char buf1[32], buf2[32];
  87 #ifdef CONFIG_DDR_CLK_FREQ
  88         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
  89         u32 ddr_ratio = ((gur->porpllsr) & MPC85xx_PORPLLSR_DDR_RATIO)
  90                 >> MPC85xx_PORPLLSR_DDR_RATIO_SHIFT;
  91 #else
  92         u32 ddr_ratio = 0;
  93 #endif
  94
  95         svr = get_svr();
  96         ver = SVR_SOC_VER(svr);
  97         major = SVR_MAJ(svr);
  98 #ifdef CONFIG_MPC8536
  99         major &= 0x7; /* the msb of this nibble is a mfg code */
 100 #endif
 101         minor = SVR_MIN(svr);
 102
 103 #if (CONFIG_NUM_CPUS > 1)
 104         volatile ccsr_pic_t *pic = (void *)(CONFIG_SYS_MPC85xx_PIC_ADDR);
 105         printf("CPU%d:  ", pic->whoami);
 106 #else
 107         puts("CPU:   ");
 108 #endif
 109
 110         cpu = identify_cpu(ver);
 111         if (cpu) {
 112                 puts(cpu->name);
 113
 114                 if (IS_E_PROCESSOR(svr))
 115                         puts("E");
 116         } else {
 117                 puts("Unknown");
 118         }
 119
 120         printf(", Version: %d.%d, (0x%08x)\n", major, minor, svr);
 121
 122         pvr = get_pvr();
 123         fam = PVR_FAM(pvr);
 124         ver = PVR_VER(pvr);
 125         major = PVR_MAJ(pvr);
 126         minor = PVR_MIN(pvr);
 127
 128         printf("Core:  ");
 129         switch (fam) {
 130         case PVR_FAM(PVR_85xx):
 131             puts("E500");
 132             break;
 133         default:
 134             puts("Unknown");
 135             break;
 136         }
 137         printf(", Version: %d.%d, (0x%08x)\n", major, minor, pvr);
 138
 139         get_sys_info(&sysinfo);
 140
 141         puts("Clock Configuration:\n");
 142         printf("       CPU:%-4s MHz, ", strmhz(buf1, sysinfo.freqProcessor));
 143         printf("CCB:%-4s MHz,\n", strmhz(buf1, sysinfo.freqSystemBus));
 144
 145         switch (ddr_ratio) {
 146         case 0x0:
 147                 printf("       DDR:%-4s MHz (%s MT/s data rate), ",
 148                         strmhz(buf1, sysinfo.freqDDRBus/2),
 149                         strmhz(buf2, sysinfo.freqDDRBus));
 150                 break;
 151         case 0x7:
 152                 printf("       DDR:%-4s MHz (%s MT/s data rate) (Synchronous), ",
 153                         strmhz(buf1, sysinfo.freqDDRBus/2),
 154                         strmhz(buf2, sysinfo.freqDDRBus));
 155                 break;
 156         default:
 157                 printf("       DDR:%-4s MHz (%s MT/s data rate) (Asynchronous), ",
 158                         strmhz(buf1, sysinfo.freqDDRBus/2),
 159                         strmhz(buf2, sysinfo.freqDDRBus));
 160                 break;
 161         }
 162
 163 #if defined(CONFIG_SYS_LBC_LCRR)
 164         lcrr = CONFIG_SYS_LBC_LCRR;
 165 #else
 166         {
 167             volatile ccsr_lbc_t *lbc = (void *)(CONFIG_SYS_MPC85xx_LBC_ADDR);
 168
 169             lcrr = lbc->lcrr;
 170         }
 171 #endif
 172         clkdiv = lcrr & 0x0f;
 173         if (clkdiv == 2 || clkdiv == 4 || clkdiv == 8) {
 174 #if defined(CONFIG_MPC8548) || defined(CONFIG_MPC8544) || \
 175     defined(CONFIG_MPC8572) || defined(CONFIG_MPC8536)
 176                 /*
 177                  * Yes, the entire PQ38 family use the same
 178                  * bit-representation for twice the clock divider values.
 179                  */
 180                  clkdiv *= 2;
 181 #endif
 182                 printf("LBC:%-4s MHz\n",
 183                        strmhz(buf1, sysinfo.freqSystemBus / clkdiv));
 184         } else {
 185                 printf("LBC: unknown (lcrr: 0x%08x)\n", lcrr);
 186         }
 187
 188 #ifdef CONFIG_CPM2
 189         printf("CPM:   %s MHz\n", strmhz(buf1, sysinfo.freqSystemBus));
 190 #endif
 191
 192         puts("L1:    D-cache 32 kB enabled\n       I-cache 32 kB enabled\n");
 193
 194         return 0;
 195 }
 196
 197
 198 /* ------------------------------------------------------------------------- */
 199
 200 int do_reset (cmd_tbl_t *cmdtp, bd_t *bd, int flag, int argc, char *argv[])
 201 {
 202         uint pvr;
 203         uint ver;
 204         unsigned long val, msr;
 205
 206         pvr = get_pvr();
 207         ver = PVR_VER(pvr);
 208
 209         if (ver & 1){
 210         /* e500 v2 core has reset control register */
 211                 volatile unsigned int * rstcr;
 212                 rstcr = (volatile unsigned int *)(CONFIG_SYS_IMMR + 0xE00B0);
 213                 *rstcr = 0x2;           /* HRESET_REQ */
 214                 udelay(100);
 215         }
 216
 217         /*
 218          * Fallthrough if the code above failed
 219          * Initiate hard reset in debug control register DBCR0
 220          * Make sure MSR[DE] = 1
 221          */
 222
 223         msr = mfmsr ();
 224         msr |= MSR_DE;
 225         mtmsr (msr);
 226
 227         val = mfspr(DBCR0);
 228         val |= 0x70000000;
 229         mtspr(DBCR0,val);
 230
 231         return 1;
 232 }
 233
 234
 235 /*
 236  * Get timebase clock frequency
 237  */
 238 unsigned long get_tbclk (void)
 239 {
 240         return (gd->bus_clk + 4UL)/8UL;
 241 }
 242
 243
 244 #if defined(CONFIG_WATCHDOG)
 245 void
 246 watchdog_reset(void)
 247 {
 248         int re_enable = disable_interrupts();
 249         reset_85xx_watchdog();
 250         if (re_enable) enable_interrupts();
 251 }
 252
 253 void
 254 reset_85xx_watchdog(void)
 255 {
 256         /*
 257          * Clear TSR(WIS) bit by writing 1
 258          */
 259         unsigned long val;
 260         val = mfspr(SPRN_TSR);
 261         val |= TSR_WIS;
 262         mtspr(SPRN_TSR, val);
 263 }
 264 #endif  /* CONFIG_WATCHDOG */
 265
 266 #if defined(CONFIG_DDR_ECC)
 267 void dma_init(void) {
 268         volatile ccsr_dma_t *dma = (void *)(CONFIG_SYS_MPC85xx_DMA_ADDR);
 269
 270         dma->satr0 = 0x02c40000;
 271         dma->datr0 = 0x02c40000;
 272         dma->sr0 = 0xfffffff; /* clear any errors */
 273         asm("sync; isync; msync");
 274         return;
 275 }
 276
 277 uint dma_check(void) {
 278         volatile ccsr_dma_t *dma = (void *)(CONFIG_SYS_MPC85xx_DMA_ADDR);
 279         volatile uint status = dma->sr0;
 280
 281         /* While the channel is busy, spin */
 282         while((status & 4) == 4) {
 283                 status = dma->sr0;
 284         }
 285
 286         /* clear MR0[CS] channel start bit */
 287         dma->mr0 &= 0x00000001;
 288         asm("sync;isync;msync");
 289
 290         if (status != 0) {
 291                 printf ("DMA Error: status = %x\n", status);
 292         }
 293         return status;
 294 }
 295
 296 int dma_xfer(void *dest, uint count, void *src) {
 297         volatile ccsr_dma_t *dma = (void *)(CONFIG_SYS_MPC85xx_DMA_ADDR);
 298
 299         dma->dar0 = (uint) dest;
 300         dma->sar0 = (uint) src;
 301         dma->bcr0 = count;
 302         dma->mr0 = 0xf000004;
 303         asm("sync;isync;msync");
 304         dma->mr0 = 0xf000005;
 305         asm("sync;isync;msync");
 306         return dma_check();
 307 }
 308 #endif
 309
 310 /*
 311  * Configures a UPM. The function requires the respective MxMR to be set
 312  * before calling this function. "size" is the number or entries, not a sizeof.
 313  */
 314 void upmconfig (uint upm, uint * table, uint size)
 315 {
 316         int i, mdr, mad, old_mad = 0;
 317         volatile u32 *mxmr;
 318         volatile ccsr_lbc_t *lbc = (void *)(CONFIG_SYS_MPC85xx_LBC_ADDR);
 319         volatile u32 *brp,*orp;
 320         volatile u8* dummy = NULL;
 321         int upmmask;
 322
 323         switch (upm) {
 324         case UPMA:
 325                 mxmr = &lbc->mamr;
 326                 upmmask = BR_MS_UPMA;
 327                 break;
 328         case UPMB:
 329                 mxmr = &lbc->mbmr;
 330                 upmmask = BR_MS_UPMB;
 331                 break;
 332         case UPMC:
 333                 mxmr = &lbc->mcmr;
 334                 upmmask = BR_MS_UPMC;
 335                 break;
 336         default:
 337                 printf("%s: Bad UPM index %d to configure\n", __FUNCTION__, upm);
 338                 hang();
 339         }
 340
 341         /* Find the address for the dummy write transaction */
 342         for (brp = &lbc->br0, orp = &lbc->or0, i = 0; i < 8;
 343                  i++, brp += 2, orp += 2) {
 344
 345                 /* Look for a valid BR with selected UPM */
 346                 if ((in_be32(brp) & (BR_V | BR_MSEL)) == (BR_V | upmmask)) {
 347                         dummy = (volatile u8*)(in_be32(brp) & BR_BA);
 348                         break;
 349                 }
 350         }
 351
 352         if (i == 8) {
 353                 printf("Error: %s() could not find matching BR\n", __FUNCTION__);
 354                 hang();
 355         }
 356
 357         for (i = 0; i < size; i++) {
 358                 /* 1 */
 359                 out_be32(mxmr,  (in_be32(mxmr) & 0x4fffffc0) | MxMR_OP_WARR | i);
 360                 /* 2 */
 361                 out_be32(&lbc->mdr, table[i]);
 362                 /* 3 */
 363                 mdr = in_be32(&lbc->mdr);
 364                 /* 4 */
 365                 *(volatile u8 *)dummy = 0;
 366                 /* 5 */
 367                 do {
 368                         mad = in_be32(mxmr) & MxMR_MAD_MSK;
 369                 } while (mad <= old_mad && !(!mad && i == (size-1)));
 370                 old_mad = mad;
 371         }
 372         out_be32(mxmr, (in_be32(mxmr) & 0x4fffffc0) | MxMR_OP_NORM);
 373 }
 374
 375
 376 /*
 377  * Initializes on-chip ethernet controllers.
 378  * to override, implement board_eth_init()
 379  */
 380 int cpu_eth_init(bd_t *bis)
 381 {
 382 #if defined(CONFIG_TSEC_ENET) || defined(CONFIG_MPC85xx_FEC)
 383         tsec_standard_init(bis);
 384 #endif
 385
 386         return 0;
 387 }