cpu/mpc85xx/mp.c

   1 /*
   2  * Copyright 2008-2009 Freescale Semiconductor, Inc.
   3  *
   4  * See file CREDITS for list of people who contributed to this
   5  * project.
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  20  * MA 02111-1307 USA
  21  */
  22
  23 #include <common.h>
  24 #include <asm/processor.h>
  25 #include <ioports.h>
  26 #include <lmb.h>
  27 #include <asm/io.h>
  28 #include <asm/mmu.h>
  29 #include <asm/fsl_law.h>
  30 #include "mp.h"
  31
  32 DECLARE_GLOBAL_DATA_PTR;
  33
  34 u32 get_my_id()
  35 {
  36         return mfspr(SPRN_PIR);
  37 }
  38
  39 int cpu_reset(int nr)
  40 {
  41         volatile ccsr_pic_t *pic = (void *)(CONFIG_SYS_MPC85xx_PIC_ADDR);
  42         out_be32(&pic->pir, 1 << nr);
  43         /* the dummy read works around an errata on early 85xx MP PICs */
  44         (void)in_be32(&pic->pir);
  45         out_be32(&pic->pir, 0x0);
  46
  47         return 0;
  48 }
  49
  50 int cpu_status(int nr)
  51 {
  52         u32 *table, id = get_my_id();
  53
  54         if (nr == id) {
  55                 table = (u32 *)get_spin_virt_addr();
  56                 printf("table base @ 0x%p\n", table);
  57         } else {
  58                 table = (u32 *)get_spin_virt_addr() + nr * NUM_BOOT_ENTRY;
  59                 printf("Running on cpu %d\n", id);
  60                 printf("\n");
  61                 printf("table @ 0x%p\n", table);
  62                 printf("   addr - 0x%08x\n", table[BOOT_ENTRY_ADDR_LOWER]);
  63                 printf("   pir  - 0x%08x\n", table[BOOT_ENTRY_PIR]);
  64                 printf("   r3   - 0x%08x\n", table[BOOT_ENTRY_R3_LOWER]);
  65                 printf("   r6   - 0x%08x\n", table[BOOT_ENTRY_R6_LOWER]);
  66         }
  67
  68         return 0;
  69 }
  70
  71 static u8 boot_entry_map[4] = {
  72         0,
  73         BOOT_ENTRY_PIR,
  74         BOOT_ENTRY_R3_LOWER,
  75         BOOT_ENTRY_R6_LOWER,
  76 };
  77
  78 int cpu_release(int nr, int argc, char *argv[])
  79 {
  80         u32 i, val, *table = (u32 *)get_spin_virt_addr() + nr * NUM_BOOT_ENTRY;
  81         u64 boot_addr;
  82
  83         if (nr == get_my_id()) {
  84                 printf("Invalid to release the boot core.\n\n");
  85                 return 1;
  86         }
  87
  88         if (argc != 4) {
  89                 printf("Invalid number of arguments to release.\n\n");
  90                 return 1;
  91         }
  92
  93         boot_addr = simple_strtoull(argv[0], NULL, 16);
  94
  95         /* handle pir, r3, r6 */
  96         for (i = 1; i < 4; i++) {
  97                 if (argv[i][0] != '-') {
  98                         u8 entry = boot_entry_map[i];
  99                         val = simple_strtoul(argv[i], NULL, 16);
 100                         table[entry] = val;
 101                 }
 102         }
 103
 104         table[BOOT_ENTRY_ADDR_UPPER] = (u32)(boot_addr >> 32);
 105
 106         /* ensure all table updates complete before final address write */
 107         eieio();
 108
 109         table[BOOT_ENTRY_ADDR_LOWER] = (u32)(boot_addr & 0xffffffff);
 110
 111         return 0;
 112 }
 113
 114 u32 determine_mp_bootpg(void)
 115 {
 116         /* if we have 4G or more of memory, put the boot page at 4Gb-4k */
 117         if ((u64)gd->ram_size > 0xfffff000)
 118                 return (0xfffff000);
 119
 120         return (gd->ram_size - 4096);
 121 }
 122
 123 ulong get_spin_phys_addr(void)
 124 {
 125         extern ulong __secondary_start_page;
 126         extern ulong __spin_table;
 127
 128         return (determine_mp_bootpg() +
 129                 (ulong)&__spin_table - (ulong)&__secondary_start_page);
 130 }
 131
 132 ulong get_spin_virt_addr(void)
 133 {
 134         extern ulong __secondary_start_page;
 135         extern ulong __spin_table;
 136
 137         return (CONFIG_BPTR_VIRT_ADDR +
 138                 (ulong)&__spin_table - (ulong)&__secondary_start_page);
 139 }
 140
 141 #ifdef CONFIG_FSL_CORENET
 142 static void plat_mp_up(unsigned long bootpg)
 143 {
 144         u32 up, cpu_up_mask, whoami;
 145         u32 *table = (u32 *)get_spin_virt_addr();
 146         volatile ccsr_gur_t *gur;
 147         volatile ccsr_local_t *ccm;
 148         volatile ccsr_rcpm_t *rcpm;
 149         volatile ccsr_pic_t *pic;
 150         int timeout = 10;
 151         u32 nr_cpus;
 152         struct law_entry e;
 153
 154         gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 155         ccm = (void *)(CONFIG_SYS_FSL_CORENET_CCM_ADDR);
 156         rcpm = (void *)(CONFIG_SYS_FSL_CORENET_RCPM_ADDR);
 157         pic = (void *)(CONFIG_SYS_MPC85xx_PIC_ADDR);
 158
 159         nr_cpus = ((in_be32(&pic->frr) >> 8) & 0xff) + 1;
 160
 161         whoami = in_be32(&pic->whoami);
 162         cpu_up_mask = 1 << whoami;
 163         out_be32(&ccm->bstrl, bootpg);
 164
 165         e = find_law(bootpg);
 166         out_be32(&ccm->bstrar, LAW_EN | e.trgt_id << 20 | LAW_SIZE_4K);
 167
 168         /* readback to sync write */
 169         in_be32(&ccm->bstrar);
 170
 171         /* disable time base at the platform */
 172         out_be32(&rcpm->ctbenrl, cpu_up_mask);
 173
 174         /* release the hounds */
 175         up = ((1 << nr_cpus) - 1);
 176         out_be32(&gur->brrl, up);
 177
 178         /* wait for everyone */
 179         while (timeout) {
 180                 int i;
 181                 for (i = 0; i < nr_cpus; i++) {
 182                         if (table[i * NUM_BOOT_ENTRY + BOOT_ENTRY_ADDR_LOWER])
 183                                 cpu_up_mask |= (1 << i);
 184                 };
 185
 186                 if ((cpu_up_mask & up) == up)
 187                         break;
 188
 189                 udelay(100);
 190                 timeout--;
 191         }
 192
 193         if (timeout == 0)
 194                 printf("CPU up timeout. CPU up mask is %x should be %x\n",
 195                         cpu_up_mask, up);
 196
 197         /* enable time base at the platform */
 198         out_be32(&rcpm->ctbenrl, 0);
 199         mtspr(SPRN_TBWU, 0);
 200         mtspr(SPRN_TBWL, 0);
 201         out_be32(&rcpm->ctbenrl, (1 << nr_cpus) - 1);
 202
 203 #ifdef CONFIG_MPC8xxx_DISABLE_BPTR
 204         /*
 205          * Disabling Boot Page Translation allows the memory region 0xfffff000
 206          * to 0xffffffff to be used normally.  Leaving Boot Page Translation
 207          * enabled remaps 0xfffff000 to SDRAM which makes that memory region
 208          * unusable for normal operation but it does allow OSes to easily
 209          * reset a processor core to put it back into U-Boot's spinloop.
 210          */
 211         clrbits_be32(&ecm->bptr, 0x80000000);
 212 #endif
 213 }
 214 #else
 215 static void plat_mp_up(unsigned long bootpg)
 216 {
 217         u32 up, cpu_up_mask, whoami;
 218         u32 *table = (u32 *)get_spin_virt_addr();
 219         volatile u32 bpcr;
 220         volatile ccsr_local_ecm_t *ecm = (void *)(CONFIG_SYS_MPC85xx_ECM_ADDR);
 221         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 222         volatile ccsr_pic_t *pic = (void *)(CONFIG_SYS_MPC85xx_PIC_ADDR);
 223         u32 devdisr;
 224         int timeout = 10;
 225
 226         whoami = in_be32(&pic->whoami);
 227         out_be32(&ecm->bptr, 0x80000000 | (bootpg >> 12));
 228
 229         /* disable time base at the platform */
 230         devdisr = in_be32(&gur->devdisr);
 231         if (whoami)
 232                 devdisr |= MPC85xx_DEVDISR_TB0;
 233         else
 234                 devdisr |= MPC85xx_DEVDISR_TB1;
 235         out_be32(&gur->devdisr, devdisr);
 236
 237         /* release the hounds */
 238         up = ((1 << cpu_numcores()) - 1);
 239         bpcr = in_be32(&ecm->eebpcr);
 240         bpcr |= (up << 24);
 241         out_be32(&ecm->eebpcr, bpcr);
 242         asm("sync; isync; msync");
 243
 244         cpu_up_mask = 1 << whoami;
 245         /* wait for everyone */
 246         while (timeout) {
 247                 int i;
 248                 for (i = 0; i < cpu_numcores(); i++) {
 249                         if (table[i * NUM_BOOT_ENTRY + BOOT_ENTRY_ADDR_LOWER])
 250                                 cpu_up_mask |= (1 << i);
 251                 };
 252
 253                 if ((cpu_up_mask & up) == up)
 254                         break;
 255
 256                 udelay(100);
 257                 timeout--;
 258         }
 259
 260         if (timeout == 0)
 261                 printf("CPU up timeout. CPU up mask is %x should be %x\n",
 262                         cpu_up_mask, up);
 263
 264         /* enable time base at the platform */
 265         if (whoami)
 266                 devdisr |= MPC85xx_DEVDISR_TB1;
 267         else
 268                 devdisr |= MPC85xx_DEVDISR_TB0;
 269         out_be32(&gur->devdisr, devdisr);
 270         mtspr(SPRN_TBWU, 0);
 271         mtspr(SPRN_TBWL, 0);
 272
 273         devdisr &= ~(MPC85xx_DEVDISR_TB0 | MPC85xx_DEVDISR_TB1);
 274         out_be32(&gur->devdisr, devdisr);
 275
 276 #ifdef CONFIG_MPC8xxx_DISABLE_BPTR
 277         /*
 278          * Disabling Boot Page Translation allows the memory region 0xfffff000
 279          * to 0xffffffff to be used normally.  Leaving Boot Page Translation
 280          * enabled remaps 0xfffff000 to SDRAM which makes that memory region
 281          * unusable for normal operation but it does allow OSes to easily
 282          * reset a processor core to put it back into U-Boot's spinloop.
 283          */
 284         clrbits_be32(&ecm->bptr, 0x80000000);
 285 #endif
 286 }
 287 #endif
 288
 289 void cpu_mp_lmb_reserve(struct lmb *lmb)
 290 {
 291         u32 bootpg = determine_mp_bootpg();
 292
 293         lmb_reserve(lmb, bootpg, 4096);
 294 }
 295
 296 void setup_mp(void)
 297 {
 298         extern ulong __secondary_start_page;
 299         extern ulong __bootpg_addr;
 300         ulong fixup = (ulong)&__secondary_start_page;
 301         u32 bootpg = determine_mp_bootpg();
 302
 303         /* Store the bootpg's SDRAM address for use by secondary CPU cores */
 304         __bootpg_addr = bootpg;
 305
 306         /* look for the tlb covering the reset page, there better be one */
 307         int i = find_tlb_idx((void *)CONFIG_BPTR_VIRT_ADDR, 1);
 308
 309         /* we found a match */
 310         if (i != -1) {
 311                 /* map reset page to bootpg so we can copy code there */
 312                 disable_tlb(i);
 313
 314                 set_tlb(1, CONFIG_BPTR_VIRT_ADDR, bootpg, /* tlb, epn, rpn */
 315                         MAS3_SX|MAS3_SW|MAS3_SR, MAS2_I|MAS2_G, /* perms, wimge */
 316                         0, i, BOOKE_PAGESZ_4K, 1); /* ts, esel, tsize, iprot */
 317
 318                 memcpy((void *)CONFIG_BPTR_VIRT_ADDR, (void *)fixup, 4096);
 319
 320                 plat_mp_up(bootpg);
 321         } else {
 322                 puts("WARNING: No reset page TLB. "
 323                         "Skipping secondary core setup\n");
 324         }
 325 }