drivers/clk/samsung/clk-exynos5420.c

   1 /*
   2  * Copyright (c) 2013 Samsung Electronics Co., Ltd.
   3  * Authors: Thomas Abraham <thomas.ab@samsung.com>
   4  *          Chander Kashyap <k.chander@samsung.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  *
  10  * Common Clock Framework support for Exynos5420 SoC.
  11 */
  12
  13 #include <dt-bindings/clock/exynos5420.h>
  14 #include <linux/clk.h>
  15 #include <linux/clkdev.h>
  16 #include <linux/clk-provider.h>
  17 #include <linux/of.h>
  18 #include <linux/of_address.h>
  19 #include <linux/syscore_ops.h>
  20
  21 #include "clk.h"
  22
  23 #define APLL_LOCK               0x0
  24 #define APLL_CON0               0x100
  25 #define SRC_CPU                 0x200
  26 #define DIV_CPU0                0x500
  27 #define DIV_CPU1                0x504
  28 #define GATE_BUS_CPU            0x700
  29 #define GATE_SCLK_CPU           0x800
  30 #define GATE_IP_G2D             0x8800
  31 #define CPLL_LOCK               0x10020
  32 #define DPLL_LOCK               0x10030
  33 #define EPLL_LOCK               0x10040
  34 #define RPLL_LOCK               0x10050
  35 #define IPLL_LOCK               0x10060
  36 #define SPLL_LOCK               0x10070
  37 #define VPLL_LOCK               0x10080
  38 #define MPLL_LOCK               0x10090
  39 #define CPLL_CON0               0x10120
  40 #define DPLL_CON0               0x10128
  41 #define EPLL_CON0               0x10130
  42 #define RPLL_CON0               0x10140
  43 #define IPLL_CON0               0x10150
  44 #define SPLL_CON0               0x10160
  45 #define VPLL_CON0               0x10170
  46 #define MPLL_CON0               0x10180
  47 #define SRC_TOP0                0x10200
  48 #define SRC_TOP1                0x10204
  49 #define SRC_TOP2                0x10208
  50 #define SRC_TOP3                0x1020c
  51 #define SRC_TOP4                0x10210
  52 #define SRC_TOP5                0x10214
  53 #define SRC_TOP6                0x10218
  54 #define SRC_TOP7                0x1021c
  55 #define SRC_DISP10              0x1022c
  56 #define SRC_MAU                 0x10240
  57 #define SRC_FSYS                0x10244
  58 #define SRC_PERIC0              0x10250
  59 #define SRC_PERIC1              0x10254
  60 #define SRC_ISP                 0x10270
  61 #define SRC_TOP10               0x10280
  62 #define SRC_TOP11               0x10284
  63 #define SRC_TOP12               0x10288
  64 #define SRC_MASK_TOP2           0x10308
  65 #define SRC_MASK_DISP10         0x1032c
  66 #define SRC_MASK_FSYS           0x10340
  67 #define SRC_MASK_PERIC0         0x10350
  68 #define SRC_MASK_PERIC1         0x10354
  69 #define DIV_TOP0                0x10500
  70 #define DIV_TOP1                0x10504
  71 #define DIV_TOP2                0x10508
  72 #define DIV_DISP10              0x1052c
  73 #define DIV_MAU                 0x10544
  74 #define DIV_FSYS0               0x10548
  75 #define DIV_FSYS1               0x1054c
  76 #define DIV_FSYS2               0x10550
  77 #define DIV_PERIC0              0x10558
  78 #define DIV_PERIC1              0x1055c
  79 #define DIV_PERIC2              0x10560
  80 #define DIV_PERIC3              0x10564
  81 #define DIV_PERIC4              0x10568
  82 #define SCLK_DIV_ISP0           0x10580
  83 #define SCLK_DIV_ISP1           0x10584
  84 #define DIV2_RATIO0             0x10590
  85 #define GATE_BUS_TOP            0x10700
  86 #define GATE_BUS_GEN            0x1073c
  87 #define GATE_BUS_FSYS0          0x10740
  88 #define GATE_BUS_PERIC          0x10750
  89 #define GATE_BUS_PERIC1         0x10754
  90 #define GATE_BUS_PERIS0         0x10760
  91 #define GATE_BUS_PERIS1         0x10764
  92 #define GATE_BUS_NOC            0x10770
  93 #define GATE_TOP_SCLK_ISP       0x10870
  94 #define GATE_IP_GSCL0           0x10910
  95 #define GATE_IP_GSCL1           0x10920
  96 #define GATE_IP_MFC             0x1092c
  97 #define GATE_IP_DISP1           0x10928
  98 #define GATE_IP_G3D             0x10930
  99 #define GATE_IP_GEN             0x10934
 100 #define GATE_IP_PERIC           0x10950
 101 #define GATE_IP_PERIS           0x10960
 102 #define GATE_IP_MSCL            0x10970
 103 #define GATE_TOP_SCLK_GSCL      0x10820
 104 #define GATE_TOP_SCLK_DISP1     0x10828
 105 #define GATE_TOP_SCLK_MAU       0x1083c
 106 #define GATE_TOP_SCLK_FSYS      0x10840
 107 #define GATE_TOP_SCLK_PERIC     0x10850
 108 #define TOP_SPARE2              0x10b08
 109 #define BPLL_LOCK               0x20010
 110 #define BPLL_CON0               0x20110
 111 #define SRC_CDREX               0x20200
 112 #define KPLL_LOCK               0x28000
 113 #define KPLL_CON0               0x28100
 114 #define SRC_KFC                 0x28200
 115 #define DIV_KFC0                0x28500
 116
 117 /* list of PLLs */
 118 enum exynos5420_plls {
 119         apll, cpll, dpll, epll, rpll, ipll, spll, vpll, mpll,
 120         bpll, kpll,
 121         nr_plls                 /* number of PLLs */
 122 };
 123
 124 static void __iomem *reg_base;
 125
 126 #ifdef CONFIG_PM_SLEEP
 127 static struct samsung_clk_reg_dump *exynos5420_save;
 128
 129 /*
 130  * list of controller registers to be saved and restored during a
 131  * suspend/resume cycle.
 132  */
 133 static unsigned long exynos5420_clk_regs[] __initdata = {
 134         SRC_CPU,
 135         DIV_CPU0,
 136         DIV_CPU1,
 137         GATE_BUS_CPU,
 138         GATE_SCLK_CPU,
 139         SRC_TOP0,
 140         SRC_TOP1,
 141         SRC_TOP2,
 142         SRC_TOP3,
 143         SRC_TOP4,
 144         SRC_TOP5,
 145         SRC_TOP6,
 146         SRC_TOP7,
 147         SRC_DISP10,
 148         SRC_MAU,
 149         SRC_FSYS,
 150         SRC_PERIC0,
 151         SRC_PERIC1,
 152         SRC_TOP10,
 153         SRC_TOP11,
 154         SRC_TOP12,
 155         SRC_MASK_TOP2,
 156         SRC_MASK_DISP10,
 157         SRC_MASK_FSYS,
 158         SRC_MASK_PERIC0,
 159         SRC_MASK_PERIC1,
 160         SRC_ISP,
 161         DIV_TOP0,
 162         DIV_TOP1,
 163         DIV_TOP2,
 164         DIV_DISP10,
 165         DIV_MAU,
 166         DIV_FSYS0,
 167         DIV_FSYS1,
 168         DIV_FSYS2,
 169         DIV_PERIC0,
 170         DIV_PERIC1,
 171         DIV_PERIC2,
 172         DIV_PERIC3,
 173         DIV_PERIC4,
 174         SCLK_DIV_ISP0,
 175         SCLK_DIV_ISP1,
 176         DIV2_RATIO0,
 177         GATE_BUS_TOP,
 178         GATE_BUS_GEN,
 179         GATE_BUS_FSYS0,
 180         GATE_BUS_PERIC,
 181         GATE_BUS_PERIC1,
 182         GATE_BUS_PERIS0,
 183         GATE_BUS_PERIS1,
 184         GATE_BUS_NOC,
 185         GATE_TOP_SCLK_ISP,
 186         GATE_IP_GSCL0,
 187         GATE_IP_GSCL1,
 188         GATE_IP_MFC,
 189         GATE_IP_DISP1,
 190         GATE_IP_G3D,
 191         GATE_IP_GEN,
 192         GATE_IP_PERIC,
 193         GATE_IP_PERIS,
 194         GATE_IP_MSCL,
 195         GATE_TOP_SCLK_GSCL,
 196         GATE_TOP_SCLK_DISP1,
 197         GATE_TOP_SCLK_MAU,
 198         GATE_TOP_SCLK_FSYS,
 199         GATE_TOP_SCLK_PERIC,
 200         TOP_SPARE2,
 201         SRC_CDREX,
 202         SRC_KFC,
 203         DIV_KFC0,
 204 };
 205
 206 static int exynos5420_clk_suspend(void)
 207 {
 208         samsung_clk_save(reg_base, exynos5420_save,
 209                                 ARRAY_SIZE(exynos5420_clk_regs));
 210
 211         return 0;
 212 }
 213
 214 static void exynos5420_clk_resume(void)
 215 {
 216         samsung_clk_restore(reg_base, exynos5420_save,
 217                                 ARRAY_SIZE(exynos5420_clk_regs));
 218 }
 219
 220 static struct syscore_ops exynos5420_clk_syscore_ops = {
 221         .suspend = exynos5420_clk_suspend,
 222         .resume = exynos5420_clk_resume,
 223 };
 224
 225 static void exynos5420_clk_sleep_init(void)
 226 {
 227         exynos5420_save = samsung_clk_alloc_reg_dump(exynos5420_clk_regs,
 228                                         ARRAY_SIZE(exynos5420_clk_regs));
 229         if (!exynos5420_save) {
 230                 pr_warn("%s: failed to allocate sleep save data, no sleep support!\n",
 231                         __func__);
 232                 return;
 233         }
 234
 235         register_syscore_ops(&exynos5420_clk_syscore_ops);
 236 }
 237 #else
 238 static void exynos5420_clk_sleep_init(void) {}
 239 #endif
 240
 241 /* list of all parent clocks */
 242 PNAME(mout_mspll_cpu_p) = {"mout_sclk_cpll", "mout_sclk_dpll",
 243                                 "mout_sclk_mpll", "mout_sclk_spll"};
 244 PNAME(mout_cpu_p) = {"mout_apll" , "mout_mspll_cpu"};
 245 PNAME(mout_kfc_p) = {"mout_kpll" , "mout_mspll_kfc"};
 246 PNAME(mout_apll_p) = {"fin_pll", "fout_apll"};
 247 PNAME(mout_bpll_p) = {"fin_pll", "fout_bpll"};
 248 PNAME(mout_cpll_p) = {"fin_pll", "fout_cpll"};
 249 PNAME(mout_dpll_p) = {"fin_pll", "fout_dpll"};
 250 PNAME(mout_epll_p) = {"fin_pll", "fout_epll"};
 251 PNAME(mout_ipll_p) = {"fin_pll", "fout_ipll"};
 252 PNAME(mout_kpll_p) = {"fin_pll", "fout_kpll"};
 253 PNAME(mout_mpll_p) = {"fin_pll", "fout_mpll"};
 254 PNAME(mout_rpll_p) = {"fin_pll", "fout_rpll"};
 255 PNAME(mout_spll_p) = {"fin_pll", "fout_spll"};
 256 PNAME(mout_vpll_p) = {"fin_pll", "fout_vpll"};
 257
 258 PNAME(mout_group1_p) = {"mout_sclk_cpll", "mout_sclk_dpll",
 259                                         "mout_sclk_mpll"};
 260 PNAME(mout_group2_p) = {"fin_pll", "mout_sclk_cpll",
 261                         "mout_sclk_dpll", "mout_sclk_mpll", "mout_sclk_spll",
 262                         "mout_sclk_ipll", "mout_sclk_epll", "mout_sclk_rpll"};
 263 PNAME(mout_group3_p) = {"mout_sclk_rpll", "mout_sclk_spll"};
 264 PNAME(mout_group4_p) = {"mout_sclk_ipll", "mout_sclk_dpll", "mout_sclk_mpll"};
 265 PNAME(mout_group5_p) = {"mout_sclk_vpll", "mout_sclk_dpll"};
 266
 267 PNAME(mout_fimd1_final_p) = {"mout_fimd1", "mout_fimd1_opt"};
 268 PNAME(mout_sw_aclk66_p) = {"dout_aclk66", "mout_sclk_spll"};
 269 PNAME(mout_user_aclk66_peric_p) = { "fin_pll", "mout_sw_aclk66" };
 270
 271 PNAME(mout_sw_aclk200_fsys_p) = {"dout_aclk200_fsys", "mout_sclk_spll"};
 272 PNAME(mout_user_aclk200_fsys_p) = {"fin_pll", "mout_sw_aclk200_fsys"};
 273
 274 PNAME(mout_sw_aclk200_fsys2_p) = {"dout_aclk200_fsys2", "mout_sclk_spll"};
 275 PNAME(mout_user_aclk200_fsys2_p) = {"fin_pll", "mout_sw_aclk200_fsys2"};
 276 PNAME(mout_sw_aclk100_noc_p) = {"dout_aclk100_noc", "mout_sclk_spll"};
 277 PNAME(mout_user_aclk100_noc_p) = {"fin_pll", "mout_sw_aclk100_noc"};
 278
 279 PNAME(mout_sw_aclk400_wcore_p) = {"dout_aclk400_wcore", "mout_sclk_spll"};
 280 PNAME(mout_aclk400_wcore_bpll_p) = {"mout_aclk400_wcore", "sclk_bpll"};
 281 PNAME(mout_user_aclk400_wcore_p) = {"fin_pll", "mout_sw_aclk400_wcore"};
 282
 283 PNAME(mout_sw_aclk400_isp_p) = {"dout_aclk400_isp", "mout_sclk_spll"};
 284 PNAME(mout_user_aclk400_isp_p) = {"fin_pll", "mout_sw_aclk400_isp"};
 285
 286 PNAME(mout_sw_aclk333_432_isp0_p) = {"dout_aclk333_432_isp0",
 287                                         "mout_sclk_spll"};
 288 PNAME(mout_user_aclk333_432_isp0_p) = {"fin_pll", "mout_sw_aclk333_432_isp0"};
 289
 290 PNAME(mout_sw_aclk333_432_isp_p) = {"dout_aclk333_432_isp", "mout_sclk_spll"};
 291 PNAME(mout_user_aclk333_432_isp_p) = {"fin_pll", "mout_sw_aclk333_432_isp"};
 292
 293 PNAME(mout_sw_aclk200_p) = {"dout_aclk200", "mout_sclk_spll"};
 294 PNAME(mout_user_aclk200_disp1_p) = {"fin_pll", "mout_sw_aclk200"};
 295
 296 PNAME(mout_sw_aclk400_mscl_p) = {"dout_aclk400_mscl", "mout_sclk_spll"};
 297 PNAME(mout_user_aclk400_mscl_p) = {"fin_pll", "mout_sw_aclk400_mscl"};
 298
 299 PNAME(mout_sw_aclk333_p) = {"dout_aclk333", "mout_sclk_spll"};
 300 PNAME(mout_user_aclk333_p) = {"fin_pll", "mout_sw_aclk333"};
 301
 302 PNAME(mout_sw_aclk166_p) = {"dout_aclk166", "mout_sclk_spll"};
 303 PNAME(mout_user_aclk166_p) = {"fin_pll", "mout_sw_aclk166"};
 304
 305 PNAME(mout_sw_aclk266_p) = {"dout_aclk266", "mout_sclk_spll"};
 306 PNAME(mout_user_aclk266_p) = {"fin_pll", "mout_sw_aclk266"};
 307 PNAME(mout_user_aclk266_isp_p) = {"fin_pll", "mout_sw_aclk266"};
 308
 309 PNAME(mout_sw_aclk333_432_gscl_p) = {"dout_aclk333_432_gscl", "mout_sclk_spll"};
 310 PNAME(mout_user_aclk333_432_gscl_p) = {"fin_pll", "mout_sw_aclk333_432_gscl"};
 311
 312 PNAME(mout_sw_aclk300_gscl_p) = {"dout_aclk300_gscl", "mout_sclk_spll"};
 313 PNAME(mout_user_aclk300_gscl_p) = {"fin_pll", "mout_sw_aclk300_gscl"};
 314
 315 PNAME(mout_sw_aclk300_disp1_p) = {"dout_aclk300_disp1", "mout_sclk_spll"};
 316 PNAME(mout_sw_aclk400_disp1_p) = {"dout_aclk400_disp1", "mout_sclk_spll"};
 317 PNAME(mout_user_aclk300_disp1_p) = {"fin_pll", "mout_sw_aclk300_disp1"};
 318 PNAME(mout_user_aclk400_disp1_p) = {"fin_pll", "mout_sw_aclk400_disp1"};
 319
 320 PNAME(mout_sw_aclk300_jpeg_p) = {"dout_aclk300_jpeg", "mout_sclk_spll"};
 321 PNAME(mout_user_aclk300_jpeg_p) = {"fin_pll", "mout_sw_aclk300_jpeg"};
 322
 323 PNAME(mout_sw_aclk_g3d_p) = {"dout_aclk_g3d", "mout_sclk_spll"};
 324 PNAME(mout_user_aclk_g3d_p) = {"fin_pll", "mout_sw_aclk_g3d"};
 325
 326 PNAME(mout_sw_aclk266_g2d_p) = {"dout_aclk266_g2d", "mout_sclk_spll"};
 327 PNAME(mout_user_aclk266_g2d_p) = {"fin_pll", "mout_sw_aclk266_g2d"};
 328
 329 PNAME(mout_sw_aclk333_g2d_p) = {"dout_aclk333_g2d", "mout_sclk_spll"};
 330 PNAME(mout_user_aclk333_g2d_p) = {"fin_pll", "mout_sw_aclk333_g2d"};
 331
 332 PNAME(mout_audio0_p) = {"fin_pll", "cdclk0", "mout_sclk_dpll",
 333                         "mout_sclk_mpll", "mout_sclk_spll", "mout_sclk_ipll",
 334                         "mout_sclk_epll", "mout_sclk_rpll"};
 335 PNAME(mout_audio1_p) = {"fin_pll", "cdclk1", "mout_sclk_dpll",
 336                         "mout_sclk_mpll", "mout_sclk_spll", "mout_sclk_ipll",
 337                         "mout_sclk_epll", "mout_sclk_rpll"};
 338 PNAME(mout_audio2_p) = {"fin_pll", "cdclk2", "mout_sclk_dpll",
 339                         "mout_sclk_mpll", "mout_sclk_spll", "mout_sclk_ipll",
 340                         "mout_sclk_epll", "mout_sclk_rpll"};
 341 PNAME(mout_spdif_p) = {"fin_pll", "dout_audio0", "dout_audio1",
 342                         "dout_audio2", "spdif_extclk", "mout_sclk_ipll",
 343                         "mout_sclk_epll", "mout_sclk_rpll"};
 344 PNAME(mout_hdmi_p) = {"dout_hdmi_pixel", "sclk_hdmiphy"};
 345 PNAME(mout_maudio0_p) = {"fin_pll", "maudio_clk", "mout_sclk_dpll",
 346                          "mout_sclk_mpll", "mout_sclk_spll", "mout_sclk_ipll",
 347                          "mout_sclk_epll", "mout_sclk_rpll"};
 348
 349 /* fixed rate clocks generated outside the soc */
 350 static struct samsung_fixed_rate_clock exynos5420_fixed_rate_ext_clks[] __initdata = {
 351         FRATE(CLK_FIN_PLL, "fin_pll", NULL, CLK_IS_ROOT, 0),
 352 };
 353
 354 /* fixed rate clocks generated inside the soc */
 355 static struct samsung_fixed_rate_clock exynos5420_fixed_rate_clks[] __initdata = {
 356         FRATE(CLK_SCLK_HDMIPHY, "sclk_hdmiphy", NULL, CLK_IS_ROOT, 24000000),
 357         FRATE(0, "sclk_pwi", NULL, CLK_IS_ROOT, 24000000),
 358         FRATE(0, "sclk_usbh20", NULL, CLK_IS_ROOT, 48000000),
 359         FRATE(0, "mphy_refclk_ixtal24", NULL, CLK_IS_ROOT, 48000000),
 360         FRATE(0, "sclk_usbh20_scan_clk", NULL, CLK_IS_ROOT, 480000000),
 361 };
 362
 363 static struct samsung_fixed_factor_clock exynos5420_fixed_factor_clks[] __initdata = {
 364         FFACTOR(0, "sclk_hsic_12m", "fin_pll", 1, 2, 0),
 365 };
 366
 367 static struct samsung_mux_clock exynos5420_mux_clks[] __initdata = {
 368         MUX(0, "mout_mspll_kfc", mout_mspll_cpu_p, SRC_TOP7, 8, 2),
 369         MUX(0, "mout_mspll_cpu", mout_mspll_cpu_p, SRC_TOP7, 12, 2),
 370         MUX(0, "mout_apll", mout_apll_p, SRC_CPU, 0, 1),
 371         MUX(0, "mout_cpu", mout_cpu_p, SRC_CPU, 16, 1),
 372         MUX(0, "mout_kpll", mout_kpll_p, SRC_KFC, 0, 1),
 373         MUX(0, "mout_kfc", mout_kfc_p, SRC_KFC, 16, 1),
 374
 375         MUX(0, "sclk_bpll", mout_bpll_p, SRC_CDREX, 0, 1),
 376
 377         MUX(0, "mout_aclk400_isp", mout_group1_p, SRC_TOP0, 0, 2),
 378         MUX_A(0, "mout_aclk400_mscl", mout_group1_p,
 379                         SRC_TOP0, 4, 2, "aclk400_mscl"),
 380         MUX(0, "mout_aclk200", mout_group1_p, SRC_TOP0, 8, 2),
 381         MUX(0, "mout_aclk200_fsys2", mout_group1_p, SRC_TOP0, 12, 2),
 382         MUX(0, "mout_aclk400_wcore", mout_group1_p, SRC_TOP0, 16, 2),
 383         MUX(0, "mout_aclk100_noc", mout_group1_p, SRC_TOP0, 20, 2),
 384         MUX(0, "mout_aclk200_fsys", mout_group1_p, SRC_TOP0, 28, 2),
 385
 386         MUX(0, "mout_aclk333_432_gscl", mout_group4_p, SRC_TOP1, 0, 2),
 387         MUX(0, "mout_aclk333_432_isp", mout_group4_p,
 388                         SRC_TOP1, 4, 2),
 389         MUX(0, "mout_aclk66", mout_group1_p, SRC_TOP1, 8, 2),
 390         MUX(0, "mout_aclk333_432_isp0", mout_group4_p, SRC_TOP1, 12, 2),
 391         MUX(0, "mout_aclk266", mout_group1_p, SRC_TOP1, 20, 2),
 392         MUX(0, "mout_aclk166", mout_group1_p, SRC_TOP1, 24, 2),
 393         MUX(0, "mout_aclk333", mout_group1_p, SRC_TOP1, 28, 2),
 394
 395         MUX(0, "mout_aclk400_disp1", mout_group1_p, SRC_TOP2, 4, 2),
 396         MUX(0, "mout_aclk333_g2d", mout_group1_p, SRC_TOP2, 8, 2),
 397         MUX(0, "mout_aclk266_g2d", mout_group1_p, SRC_TOP2, 12, 2),
 398         MUX(0, "mout_aclk_g3d", mout_group5_p, SRC_TOP2, 16, 1),
 399         MUX(0, "mout_aclk300_jpeg", mout_group1_p, SRC_TOP2, 20, 2),
 400         MUX(0, "mout_aclk300_disp1", mout_group1_p, SRC_TOP2, 24, 2),
 401         MUX(0, "mout_aclk300_gscl", mout_group1_p, SRC_TOP2, 28, 2),
 402
 403         MUX(0, "mout_user_aclk400_isp", mout_user_aclk400_isp_p,
 404                         SRC_TOP3, 0, 1),
 405         MUX(0, "mout_user_aclk400_mscl", mout_user_aclk400_mscl_p,
 406                         SRC_TOP3, 4, 1),
 407         MUX(0, "mout_user_aclk200_disp1", mout_user_aclk200_disp1_p,
 408                         SRC_TOP3, 8, 1),
 409         MUX(0, "mout_user_aclk200_fsys2", mout_user_aclk200_fsys2_p,
 410                         SRC_TOP3, 12, 1),
 411         MUX(0, "mout_user_aclk400_wcore", mout_user_aclk400_wcore_p,
 412                         SRC_TOP3, 16, 1),
 413         MUX(0, "mout_user_aclk100_noc", mout_user_aclk100_noc_p,
 414                         SRC_TOP3, 20, 1),
 415         MUX(0, "mout_user_aclk200_fsys", mout_user_aclk200_fsys_p,
 416                         SRC_TOP3, 28, 1),
 417
 418         MUX(0, "mout_user_aclk333_432_gscl", mout_user_aclk333_432_gscl_p,
 419                         SRC_TOP4, 0, 1),
 420         MUX(0, "mout_user_aclk333_432_isp", mout_user_aclk333_432_isp_p,
 421                         SRC_TOP4, 4, 1),
 422         MUX(0, "mout_user_aclk66_peric", mout_user_aclk66_peric_p,
 423                         SRC_TOP4, 8, 1),
 424         MUX(0, "mout_user_aclk333_432_isp0", mout_user_aclk333_432_isp0_p,
 425                         SRC_TOP4, 12, 1),
 426         MUX(0, "mout_user_aclk266_isp", mout_user_aclk266_isp_p,
 427                         SRC_TOP4, 16, 1),
 428         MUX(0, "mout_user_aclk266", mout_user_aclk266_p, SRC_TOP4, 20, 1),
 429         MUX(0, "mout_user_aclk166", mout_user_aclk166_p, SRC_TOP4, 24, 1),
 430         MUX(0, "mout_user_aclk333", mout_user_aclk333_p, SRC_TOP4, 28, 1),
 431
 432         MUX(0, "mout_user_aclk400_disp1", mout_user_aclk400_disp1_p,
 433                         SRC_TOP5, 0, 1),
 434         MUX(0, "mout_user_aclk66_psgen", mout_user_aclk66_peric_p,
 435                         SRC_TOP5, 4, 1),
 436         MUX(0, "mout_user_aclk333_g2d", mout_user_aclk333_g2d_p,
 437                         SRC_TOP5, 8, 1),
 438         MUX(0, "mout_user_aclk266_g2d", mout_user_aclk266_g2d_p,
 439                         SRC_TOP5, 12, 1),
 440         MUX(CLK_MOUT_G3D, "mout_user_aclk_g3d", mout_user_aclk_g3d_p,
 441                         SRC_TOP5, 16, 1),
 442         MUX(0, "mout_user_aclk300_jpeg", mout_user_aclk300_jpeg_p,
 443                         SRC_TOP5, 20, 1),
 444         MUX(0, "mout_user_aclk300_disp1", mout_user_aclk300_disp1_p,
 445                         SRC_TOP5, 24, 1),
 446         MUX(0, "mout_user_aclk300_gscl", mout_user_aclk300_gscl_p,
 447                         SRC_TOP5, 28, 1),
 448
 449         MUX(0, "mout_sclk_mpll", mout_mpll_p, SRC_TOP6, 0, 1),
 450         MUX(CLK_MOUT_VPLL, "mout_sclk_vpll", mout_vpll_p, SRC_TOP6, 4, 1),
 451         MUX(0, "mout_sclk_spll", mout_spll_p, SRC_TOP6, 8, 1),
 452         MUX(0, "mout_sclk_ipll", mout_ipll_p, SRC_TOP6, 12, 1),
 453         MUX(0, "mout_sclk_rpll", mout_rpll_p, SRC_TOP6, 16, 1),
 454         MUX(0, "mout_sclk_epll", mout_epll_p, SRC_TOP6, 20, 1),
 455         MUX(0, "mout_sclk_dpll", mout_dpll_p, SRC_TOP6, 24, 1),
 456         MUX(0, "mout_sclk_cpll", mout_cpll_p, SRC_TOP6, 28, 1),
 457
 458         MUX(0, "mout_sw_aclk400_isp", mout_sw_aclk400_isp_p,
 459                         SRC_TOP10, 0, 1),
 460         MUX(0, "mout_sw_aclk400_mscl", mout_sw_aclk400_mscl_p,
 461                         SRC_TOP10, 4, 1),
 462         MUX(0, "mout_sw_aclk200", mout_sw_aclk200_p, SRC_TOP10, 8, 1),
 463         MUX(0, "mout_sw_aclk200_fsys2", mout_sw_aclk200_fsys2_p,
 464                         SRC_TOP10, 12, 1),
 465         MUX(0, "mout_sw_aclk400_wcore", mout_sw_aclk400_wcore_p,
 466                         SRC_TOP10, 16, 1),
 467         MUX(0, "mout_sw_aclk100_noc", mout_sw_aclk100_noc_p,
 468                         SRC_TOP10, 20, 1),
 469         MUX(0, "mout_sw_aclk200_fsys", mout_sw_aclk200_fsys_p,
 470                         SRC_TOP10, 28, 1),
 471
 472         MUX(0, "mout_sw_aclk333_432_gscl", mout_sw_aclk333_432_gscl_p,
 473                         SRC_TOP11, 0, 1),
 474         MUX(0, "mout_sw_aclk333_432_isp", mout_sw_aclk333_432_isp_p,
 475                         SRC_TOP11, 4, 1),
 476         MUX(0, "mout_sw_aclk66", mout_sw_aclk66_p, SRC_TOP11, 8, 1),
 477         MUX(0, "mout_sw_aclk333_432_isp0", mout_sw_aclk333_432_isp0_p,
 478                         SRC_TOP11, 12, 1),
 479         MUX(0, "mout_sw_aclk266", mout_sw_aclk266_p, SRC_TOP11, 20, 1),
 480         MUX(0, "mout_sw_aclk166", mout_sw_aclk166_p, SRC_TOP11, 24, 1),
 481         MUX(0, "mout_sw_aclk333", mout_sw_aclk333_p, SRC_TOP11, 28, 1),
 482
 483         MUX(0, "mout_sw_aclk400_disp1", mout_sw_aclk400_disp1_p,
 484                         SRC_TOP12, 4, 1),
 485         MUX(0, "mout_sw_aclk333_g2d", mout_sw_aclk333_g2d_p,
 486                         SRC_TOP12, 8, 1),
 487         MUX(0, "mout_sw_aclk266_g2d", mout_sw_aclk266_g2d_p,
 488                         SRC_TOP12, 12, 1),
 489         MUX(0, "mout_sw_aclk_g3d", mout_sw_aclk_g3d_p, SRC_TOP12, 16, 1),
 490         MUX(0, "mout_sw_aclk300_jpeg", mout_sw_aclk300_jpeg_p,
 491                         SRC_TOP12, 20, 1),
 492         MUX(0, "mout_sw_aclk300_disp1", mout_sw_aclk300_disp1_p,
 493                         SRC_TOP12, 24, 1),
 494         MUX(0, "mout_sw_aclk300_gscl", mout_sw_aclk300_gscl_p,
 495                         SRC_TOP12, 28, 1),
 496
 497         /* DISP1 Block */
 498         MUX(0, "mout_fimd1", mout_group3_p, SRC_DISP10, 4, 1),
 499         MUX(0, "mout_mipi1", mout_group2_p, SRC_DISP10, 16, 3),
 500         MUX(0, "mout_dp1", mout_group2_p, SRC_DISP10, 20, 3),
 501         MUX(0, "mout_pixel", mout_group2_p, SRC_DISP10, 24, 3),
 502         MUX(CLK_MOUT_HDMI, "mout_hdmi", mout_hdmi_p, SRC_DISP10, 28, 1),
 503         MUX(0, "mout_fimd1_opt", mout_group2_p, SRC_DISP10, 8, 3),
 504
 505         MUX(0, "mout_aclk400_wcore_bpll", mout_aclk400_wcore_bpll_p,
 506                         TOP_SPARE2, 4, 1),
 507         MUX(0, "mout_fimd1_final", mout_fimd1_final_p, TOP_SPARE2, 8, 1),
 508
 509         /* MAU Block */
 510         MUX(0, "mout_maudio0", mout_maudio0_p, SRC_MAU, 28, 3),
 511
 512         /* FSYS Block */
 513         MUX(0, "mout_usbd301", mout_group2_p, SRC_FSYS, 4, 3),
 514         MUX(0, "mout_mmc0", mout_group2_p, SRC_FSYS, 8, 3),
 515         MUX(0, "mout_mmc1", mout_group2_p, SRC_FSYS, 12, 3),
 516         MUX(0, "mout_mmc2", mout_group2_p, SRC_FSYS, 16, 3),
 517         MUX(0, "mout_usbd300", mout_group2_p, SRC_FSYS, 20, 3),
 518         MUX(0, "mout_unipro", mout_group2_p, SRC_FSYS, 24, 3),
 519
 520         /* PERIC Block */
 521         MUX(0, "mout_uart0", mout_group2_p, SRC_PERIC0, 4, 3),
 522         MUX(0, "mout_uart1", mout_group2_p, SRC_PERIC0, 8, 3),
 523         MUX(0, "mout_uart2", mout_group2_p, SRC_PERIC0, 12, 3),
 524         MUX(0, "mout_uart3", mout_group2_p, SRC_PERIC0, 16, 3),
 525         MUX(0, "mout_pwm", mout_group2_p, SRC_PERIC0, 24, 3),
 526         MUX(0, "mout_spdif", mout_spdif_p, SRC_PERIC0, 28, 3),
 527         MUX(0, "mout_audio0", mout_audio0_p, SRC_PERIC1, 8, 3),
 528         MUX(0, "mout_audio1", mout_audio1_p, SRC_PERIC1, 12, 3),
 529         MUX(0, "mout_audio2", mout_audio2_p, SRC_PERIC1, 16, 3),
 530         MUX(0, "mout_spi0", mout_group2_p, SRC_PERIC1, 20, 3),
 531         MUX(0, "mout_spi1", mout_group2_p, SRC_PERIC1, 24, 3),
 532         MUX(0, "mout_spi2", mout_group2_p, SRC_PERIC1, 28, 3),
 533
 534         /* ISP Block */
 535         MUX(0, "mout_pwm_isp", mout_group2_p, SRC_ISP, 24, 3),
 536         MUX(0, "mout_uart_isp", mout_group2_p, SRC_ISP, 20, 3),
 537         MUX(0, "mout_spi0_isp", mout_group2_p, SRC_ISP, 12, 3),
 538         MUX(0, "mout_spi1_isp", mout_group2_p, SRC_ISP, 16, 3),
 539         MUX(0, "mout_isp_sensor", mout_group2_p, SRC_ISP, 28, 3),
 540 };
 541
 542 static struct samsung_div_clock exynos5420_div_clks[] __initdata = {
 543         DIV(0, "div_arm", "mout_cpu", DIV_CPU0, 0, 3),
 544         DIV(0, "sclk_apll", "mout_apll", DIV_CPU0, 24, 3),
 545         DIV(0, "armclk2", "div_arm", DIV_CPU0, 28, 3),
 546         DIV(0, "div_kfc", "mout_kfc", DIV_KFC0, 0, 3),
 547         DIV(0, "sclk_kpll", "mout_kpll", DIV_KFC0, 24, 3),
 548
 549         DIV(0, "dout_aclk400_isp", "mout_aclk400_isp", DIV_TOP0, 0, 3),
 550         DIV(0, "dout_aclk400_mscl", "mout_aclk400_mscl", DIV_TOP0, 4, 3),
 551         DIV(0, "dout_aclk200", "mout_aclk200", DIV_TOP0, 8, 3),
 552         DIV(0, "dout_aclk200_fsys2", "mout_aclk200_fsys2", DIV_TOP0, 12, 3),
 553         DIV(0, "dout_aclk400_wcore", "mout_aclk400_wcore_bpll",
 554                         DIV_TOP0, 16, 3),
 555         DIV(0, "dout_aclk100_noc", "mout_aclk100_noc", DIV_TOP0, 20, 3),
 556         DIV(0, "dout_pclk200_fsys", "mout_pclk200_fsys", DIV_TOP0, 24, 3),
 557         DIV(0, "dout_aclk200_fsys", "mout_aclk200_fsys", DIV_TOP0, 28, 3),
 558
 559         DIV(0, "dout_aclk333_432_gscl", "mout_aclk333_432_gscl",
 560                         DIV_TOP1, 0, 3),
 561         DIV(0, "dout_aclk333_432_isp", "mout_aclk333_432_isp",
 562                         DIV_TOP1, 4, 3),
 563         DIV(0, "dout_aclk66", "mout_aclk66", DIV_TOP1, 8, 6),
 564         DIV(0, "dout_aclk333_432_isp0", "mout_aclk333_432_isp0",
 565                         DIV_TOP1, 16, 3),
 566         DIV(0, "dout_aclk266", "mout_aclk266", DIV_TOP1, 20, 3),
 567         DIV(0, "dout_aclk166", "mout_aclk166", DIV_TOP1, 24, 3),
 568         DIV(0, "dout_aclk333", "mout_aclk333", DIV_TOP1, 28, 3),
 569
 570         DIV(0, "dout_aclk333_g2d", "mout_aclk333_g2d", DIV_TOP2, 8, 3),
 571         DIV(0, "dout_aclk266_g2d", "mout_aclk266_g2d", DIV_TOP2, 12, 3),
 572         DIV(0, "dout_aclk_g3d", "mout_aclk_g3d", DIV_TOP2, 16, 3),
 573         DIV(0, "dout_aclk300_jpeg", "mout_aclk300_jpeg", DIV_TOP2, 20, 3),
 574         DIV(0, "dout_aclk300_disp1", "mout_aclk300_disp1", DIV_TOP2, 24, 3),
 575         DIV(0, "dout_aclk300_gscl", "mout_aclk300_gscl", DIV_TOP2, 28, 3),
 576
 577         /* DISP1 Block */
 578         DIV(0, "dout_fimd1", "mout_fimd1_final", DIV_DISP10, 0, 4),
 579         DIV(0, "dout_mipi1", "mout_mipi1", DIV_DISP10, 16, 8),
 580         DIV(0, "dout_dp1", "mout_dp1", DIV_DISP10, 24, 4),
 581         DIV(CLK_DOUT_PIXEL, "dout_hdmi_pixel", "mout_pixel", DIV_DISP10, 28, 4),
 582         DIV(0, "dout_disp1_blk", "aclk200_disp1", DIV2_RATIO0, 16, 2),
 583         DIV(0, "dout_aclk400_disp1", "mout_aclk400_disp1", DIV_TOP2, 4, 3),
 584
 585         /* Audio Block */
 586         DIV(0, "dout_maudio0", "mout_maudio0", DIV_MAU, 20, 4),
 587         DIV(0, "dout_maupcm0", "dout_maudio0", DIV_MAU, 24, 8),
 588
 589         /* USB3.0 */
 590         DIV(0, "dout_usbphy301", "mout_usbd301", DIV_FSYS0, 12, 4),
 591         DIV(0, "dout_usbphy300", "mout_usbd300", DIV_FSYS0, 16, 4),
 592         DIV(0, "dout_usbd301", "mout_usbd301", DIV_FSYS0, 20, 4),
 593         DIV(0, "dout_usbd300", "mout_usbd300", DIV_FSYS0, 24, 4),
 594
 595         /* MMC */
 596         DIV(0, "dout_mmc0", "mout_mmc0", DIV_FSYS1, 0, 10),
 597         DIV(0, "dout_mmc1", "mout_mmc1", DIV_FSYS1, 10, 10),
 598         DIV(0, "dout_mmc2", "mout_mmc2", DIV_FSYS1, 20, 10),
 599
 600         DIV(0, "dout_unipro", "mout_unipro", DIV_FSYS2, 24, 8),
 601
 602         /* UART and PWM */
 603         DIV(0, "dout_uart0", "mout_uart0", DIV_PERIC0, 8, 4),
 604         DIV(0, "dout_uart1", "mout_uart1", DIV_PERIC0, 12, 4),
 605         DIV(0, "dout_uart2", "mout_uart2", DIV_PERIC0, 16, 4),
 606         DIV(0, "dout_uart3", "mout_uart3", DIV_PERIC0, 20, 4),
 607         DIV(0, "dout_pwm", "mout_pwm", DIV_PERIC0, 28, 4),
 608
 609         /* SPI */
 610         DIV(0, "dout_spi0", "mout_spi0", DIV_PERIC1, 20, 4),
 611         DIV(0, "dout_spi1", "mout_spi1", DIV_PERIC1, 24, 4),
 612         DIV(0, "dout_spi2", "mout_spi2", DIV_PERIC1, 28, 4),
 613
 614         /* PCM */
 615         DIV(0, "dout_pcm1", "dout_audio1", DIV_PERIC2, 16, 8),
 616         DIV(0, "dout_pcm2", "dout_audio2", DIV_PERIC2, 24, 8),
 617
 618         /* Audio - I2S */
 619         DIV(0, "dout_i2s1", "dout_audio1", DIV_PERIC3, 6, 6),
 620         DIV(0, "dout_i2s2", "dout_audio2", DIV_PERIC3, 12, 6),
 621         DIV(0, "dout_audio0", "mout_audio0", DIV_PERIC3, 20, 4),
 622         DIV(0, "dout_audio1", "mout_audio1", DIV_PERIC3, 24, 4),
 623         DIV(0, "dout_audio2", "mout_audio2", DIV_PERIC3, 28, 4),
 624
 625         /* SPI Pre-Ratio */
 626         DIV(0, "dout_spi0_pre", "dout_spi0", DIV_PERIC4, 8, 8),
 627         DIV(0, "dout_spi1_pre", "dout_spi1", DIV_PERIC4, 16, 8),
 628         DIV(0, "dout_spi2_pre", "dout_spi2", DIV_PERIC4, 24, 8),
 629
 630         /* GSCL Block */
 631         DIV(0, "dout_gscl_blk_300", "mout_user_aclk300_gscl",
 632                         DIV2_RATIO0, 4, 2),
 633         DIV(0, "dout_gscl_blk_333", "aclk333_432_gscl", DIV2_RATIO0, 6, 2),
 634
 635         /* MSCL Block */
 636         DIV(0, "dout_mscl_blk", "aclk400_mscl", DIV2_RATIO0, 28, 2),
 637
 638         /* PSGEN */
 639         DIV(0, "dout_gen_blk", "mout_user_aclk266", DIV2_RATIO0, 8, 1),
 640         DIV(0, "dout_jpg_blk", "aclk166", DIV2_RATIO0, 20, 1),
 641
 642         /* ISP Block */
 643         DIV(0, "dout_isp_sensor0", "mout_isp_sensor", SCLK_DIV_ISP0, 8, 8),
 644         DIV(0, "dout_isp_sensor1", "mout_isp_sensor", SCLK_DIV_ISP0, 16, 8),
 645         DIV(0, "dout_isp_sensor2", "mout_isp_sensor", SCLK_DIV_ISP0, 24, 8),
 646         DIV(0, "dout_pwm_isp", "mout_pwm_isp", SCLK_DIV_ISP1, 28, 4),
 647         DIV(0, "dout_uart_isp", "mout_uart_isp", SCLK_DIV_ISP1, 24, 4),
 648         DIV(0, "dout_spi0_isp", "mout_spi0_isp", SCLK_DIV_ISP1, 16, 4),
 649         DIV(0, "dout_spi1_isp", "mout_spi1_isp", SCLK_DIV_ISP1, 20, 4),
 650         DIV_F(0, "dout_spi0_isp_pre", "dout_spi0_isp", SCLK_DIV_ISP1, 0, 8,
 651                         CLK_SET_RATE_PARENT, 0),
 652         DIV_F(0, "dout_spi1_isp_pre", "dout_spi1_isp", SCLK_DIV_ISP1, 8, 8,
 653                         CLK_SET_RATE_PARENT, 0),
 654 };
 655
 656 static struct samsung_gate_clock exynos5420_gate_clks[] __initdata = {
 657         /* G2D */
 658         GATE(CLK_MDMA0, "mdma0", "aclk266_g2d", GATE_IP_G2D, 1, 0, 0),
 659         GATE(CLK_SSS, "sss", "aclk266_g2d", GATE_IP_G2D, 2, 0, 0),
 660         GATE(CLK_G2D, "g2d", "aclk333_g2d", GATE_IP_G2D, 3, 0, 0),
 661         GATE(CLK_SMMU_MDMA0, "smmu_mdma0", "aclk266_g2d", GATE_IP_G2D, 5, 0, 0),
 662         GATE(CLK_SMMU_G2D, "smmu_g2d", "aclk333_g2d", GATE_IP_G2D, 7, 0, 0),
 663
 664         GATE(0, "aclk200_fsys", "mout_user_aclk200_fsys",
 665                         GATE_BUS_FSYS0, 9, CLK_IGNORE_UNUSED, 0),
 666         GATE(0, "aclk200_fsys2", "mout_user_aclk200_fsys2",
 667                         GATE_BUS_FSYS0, 10, CLK_IGNORE_UNUSED, 0),
 668
 669         GATE(0, "aclk333_g2d", "mout_user_aclk333_g2d",
 670                         GATE_BUS_TOP, 0, CLK_IGNORE_UNUSED, 0),
 671         GATE(0, "aclk266_g2d", "mout_user_aclk266_g2d",
 672                         GATE_BUS_TOP, 1, CLK_IGNORE_UNUSED, 0),
 673         GATE(0, "aclk300_jpeg", "mout_user_aclk300_jpeg",
 674                         GATE_BUS_TOP, 4, CLK_IGNORE_UNUSED, 0),
 675         GATE(0, "aclk333_432_isp0", "mout_user_aclk333_432_isp0",
 676                         GATE_BUS_TOP, 5, 0, 0),
 677         GATE(0, "aclk300_gscl", "mout_user_aclk300_gscl",
 678                         GATE_BUS_TOP, 6, CLK_IGNORE_UNUSED, 0),
 679         GATE(0, "aclk333_432_gscl", "mout_user_aclk333_432_gscl",
 680                         GATE_BUS_TOP, 7, CLK_IGNORE_UNUSED, 0),
 681         GATE(0, "aclk333_432_isp", "mout_user_aclk333_432_isp",
 682                         GATE_BUS_TOP, 8, 0, 0),
 683         GATE(0, "pclk66_gpio", "mout_sw_aclk66",
 684                         GATE_BUS_TOP, 9, CLK_IGNORE_UNUSED, 0),
 685         GATE(0, "aclk66_psgen", "mout_user_aclk66_psgen",
 686                         GATE_BUS_TOP, 10, CLK_IGNORE_UNUSED, 0),
 687         GATE(CLK_ACLK66_PERIC, "aclk66_peric", "mout_user_aclk66_peric",
 688                         GATE_BUS_TOP, 11, CLK_IGNORE_UNUSED, 0),
 689         GATE(0, "aclk266_isp", "mout_user_aclk266_isp",
 690                         GATE_BUS_TOP, 13, 0, 0),
 691         GATE(0, "aclk166", "mout_user_aclk166",
 692                         GATE_BUS_TOP, 14, CLK_IGNORE_UNUSED, 0),
 693         GATE(0, "aclk333", "mout_aclk333",
 694                         GATE_BUS_TOP, 15, CLK_IGNORE_UNUSED, 0),
 695         GATE(0, "aclk400_isp", "mout_user_aclk400_isp",
 696                         GATE_BUS_TOP, 16, 0, 0),
 697         GATE(0, "aclk400_mscl", "mout_user_aclk400_mscl",
 698                         GATE_BUS_TOP, 17, 0, 0),
 699         GATE(0, "aclk200_disp1", "mout_user_aclk200_disp1",
 700                         GATE_BUS_TOP, 18, 0, 0),
 701
 702         GATE(0, "aclk300_disp1", "mout_user_aclk300_disp1",
 703                         SRC_MASK_TOP2, 24, 0, 0),
 704
 705         /* sclk */
 706         GATE(CLK_SCLK_UART0, "sclk_uart0", "dout_uart0",
 707                 GATE_TOP_SCLK_PERIC, 0, CLK_SET_RATE_PARENT, 0),
 708         GATE(CLK_SCLK_UART1, "sclk_uart1", "dout_uart1",
 709                 GATE_TOP_SCLK_PERIC, 1, CLK_SET_RATE_PARENT, 0),
 710         GATE(CLK_SCLK_UART2, "sclk_uart2", "dout_uart2",
 711                 GATE_TOP_SCLK_PERIC, 2, CLK_SET_RATE_PARENT, 0),
 712         GATE(CLK_SCLK_UART3, "sclk_uart3", "dout_uart3",
 713                 GATE_TOP_SCLK_PERIC, 3, CLK_SET_RATE_PARENT, 0),
 714         GATE(CLK_SCLK_SPI0, "sclk_spi0", "dout_spi0_pre",
 715                 GATE_TOP_SCLK_PERIC, 6, CLK_SET_RATE_PARENT, 0),
 716         GATE(CLK_SCLK_SPI1, "sclk_spi1", "dout_spi1_pre",
 717                 GATE_TOP_SCLK_PERIC, 7, CLK_SET_RATE_PARENT, 0),
 718         GATE(CLK_SCLK_SPI2, "sclk_spi2", "dout_spi2_pre",
 719                 GATE_TOP_SCLK_PERIC, 8, CLK_SET_RATE_PARENT, 0),
 720         GATE(CLK_SCLK_SPDIF, "sclk_spdif", "mout_spdif",
 721                 GATE_TOP_SCLK_PERIC, 9, CLK_SET_RATE_PARENT, 0),
 722         GATE(CLK_SCLK_PWM, "sclk_pwm", "dout_pwm",
 723                 GATE_TOP_SCLK_PERIC, 11, CLK_SET_RATE_PARENT, 0),
 724         GATE(CLK_SCLK_PCM1, "sclk_pcm1", "dout_pcm1",
 725                 GATE_TOP_SCLK_PERIC, 15, CLK_SET_RATE_PARENT, 0),
 726         GATE(CLK_SCLK_PCM2, "sclk_pcm2", "dout_pcm2",
 727                 GATE_TOP_SCLK_PERIC, 16, CLK_SET_RATE_PARENT, 0),
 728         GATE(CLK_SCLK_I2S1, "sclk_i2s1", "dout_i2s1",
 729                 GATE_TOP_SCLK_PERIC, 17, CLK_SET_RATE_PARENT, 0),
 730         GATE(CLK_SCLK_I2S2, "sclk_i2s2", "dout_i2s2",
 731                 GATE_TOP_SCLK_PERIC, 18, CLK_SET_RATE_PARENT, 0),
 732
 733         GATE(CLK_SCLK_MMC0, "sclk_mmc0", "dout_mmc0",
 734                 GATE_TOP_SCLK_FSYS, 0, CLK_SET_RATE_PARENT, 0),
 735         GATE(CLK_SCLK_MMC1, "sclk_mmc1", "dout_mmc1",
 736                 GATE_TOP_SCLK_FSYS, 1, CLK_SET_RATE_PARENT, 0),
 737         GATE(CLK_SCLK_MMC2, "sclk_mmc2", "dout_mmc2",
 738                 GATE_TOP_SCLK_FSYS, 2, CLK_SET_RATE_PARENT, 0),
 739         GATE(CLK_SCLK_USBPHY301, "sclk_usbphy301", "dout_usbphy301",
 740                 GATE_TOP_SCLK_FSYS, 7, CLK_SET_RATE_PARENT, 0),
 741         GATE(CLK_SCLK_USBPHY300, "sclk_usbphy300", "dout_usbphy300",
 742                 GATE_TOP_SCLK_FSYS, 8, CLK_SET_RATE_PARENT, 0),
 743         GATE(CLK_SCLK_USBD300, "sclk_usbd300", "dout_usbd300",
 744                 GATE_TOP_SCLK_FSYS, 9, CLK_SET_RATE_PARENT, 0),
 745         GATE(CLK_SCLK_USBD301, "sclk_usbd301", "dout_usbd301",
 746                 GATE_TOP_SCLK_FSYS, 10, CLK_SET_RATE_PARENT, 0),
 747
 748         GATE(CLK_SCLK_USBD301, "sclk_unipro", "dout_unipro",
 749                 SRC_MASK_FSYS, 24, CLK_SET_RATE_PARENT, 0),
 750
 751         /* Display */
 752         GATE(CLK_SCLK_FIMD1, "sclk_fimd1", "dout_fimd1",
 753                         GATE_TOP_SCLK_DISP1, 0, CLK_SET_RATE_PARENT, 0),
 754         GATE(CLK_SCLK_MIPI1, "sclk_mipi1", "dout_mipi1",
 755                         GATE_TOP_SCLK_DISP1, 3, CLK_SET_RATE_PARENT, 0),
 756         GATE(CLK_SCLK_HDMI, "sclk_hdmi", "mout_hdmi",
 757                         GATE_TOP_SCLK_DISP1, 9, 0, 0),
 758         GATE(CLK_SCLK_PIXEL, "sclk_pixel", "dout_hdmi_pixel",
 759                         GATE_TOP_SCLK_DISP1, 10, CLK_SET_RATE_PARENT, 0),
 760         GATE(CLK_SCLK_DP1, "sclk_dp1", "dout_dp1",
 761                         GATE_TOP_SCLK_DISP1, 20, CLK_SET_RATE_PARENT, 0),
 762
 763         /* Maudio Block */
 764         GATE(CLK_SCLK_MAUDIO0, "sclk_maudio0", "dout_maudio0",
 765                 GATE_TOP_SCLK_MAU, 0, CLK_SET_RATE_PARENT, 0),
 766         GATE(CLK_SCLK_MAUPCM0, "sclk_maupcm0", "dout_maupcm0",
 767                 GATE_TOP_SCLK_MAU, 1, CLK_SET_RATE_PARENT, 0),
 768         /* FSYS */
 769         GATE(CLK_TSI, "tsi", "aclk200_fsys", GATE_BUS_FSYS0, 0, 0, 0),
 770         GATE(CLK_PDMA0, "pdma0", "aclk200_fsys", GATE_BUS_FSYS0, 1, 0, 0),
 771         GATE(CLK_PDMA1, "pdma1", "aclk200_fsys", GATE_BUS_FSYS0, 2, 0, 0),
 772         GATE(CLK_UFS, "ufs", "aclk200_fsys2", GATE_BUS_FSYS0, 3, 0, 0),
 773         GATE(CLK_RTIC, "rtic", "aclk200_fsys", GATE_BUS_FSYS0, 5, 0, 0),
 774         GATE(CLK_MMC0, "mmc0", "aclk200_fsys2", GATE_BUS_FSYS0, 12, 0, 0),
 775         GATE(CLK_MMC1, "mmc1", "aclk200_fsys2", GATE_BUS_FSYS0, 13, 0, 0),
 776         GATE(CLK_MMC2, "mmc2", "aclk200_fsys2", GATE_BUS_FSYS0, 14, 0, 0),
 777         GATE(CLK_SROMC, "sromc", "aclk200_fsys2",
 778                         GATE_BUS_FSYS0, 19, CLK_IGNORE_UNUSED, 0),
 779         GATE(CLK_USBH20, "usbh20", "aclk200_fsys", GATE_BUS_FSYS0, 20, 0, 0),
 780         GATE(CLK_USBD300, "usbd300", "aclk200_fsys", GATE_BUS_FSYS0, 21, 0, 0),
 781         GATE(CLK_USBD301, "usbd301", "aclk200_fsys", GATE_BUS_FSYS0, 28, 0, 0),
 782
 783         /* PERIC Block */
 784         GATE(CLK_UART0, "uart0", "aclk66_peric", GATE_IP_PERIC, 0, 0, 0),
 785         GATE(CLK_UART1, "uart1", "aclk66_peric", GATE_IP_PERIC, 1, 0, 0),
 786         GATE(CLK_UART2, "uart2", "aclk66_peric", GATE_IP_PERIC, 2, 0, 0),
 787         GATE(CLK_UART3, "uart3", "aclk66_peric", GATE_IP_PERIC, 3, 0, 0),
 788         GATE(CLK_I2C0, "i2c0", "aclk66_peric", GATE_IP_PERIC, 6, 0, 0),
 789         GATE(CLK_I2C1, "i2c1", "aclk66_peric", GATE_IP_PERIC, 7, 0, 0),
 790         GATE(CLK_I2C2, "i2c2", "aclk66_peric", GATE_IP_PERIC, 8, 0, 0),
 791         GATE(CLK_I2C3, "i2c3", "aclk66_peric", GATE_IP_PERIC, 9, 0, 0),
 792         GATE(CLK_USI0, "usi0", "aclk66_peric", GATE_IP_PERIC, 10, 0, 0),
 793         GATE(CLK_USI1, "usi1", "aclk66_peric", GATE_IP_PERIC, 11, 0, 0),
 794         GATE(CLK_USI2, "usi2", "aclk66_peric", GATE_IP_PERIC, 12, 0, 0),
 795         GATE(CLK_USI3, "usi3", "aclk66_peric", GATE_IP_PERIC, 13, 0, 0),
 796         GATE(CLK_I2C_HDMI, "i2c_hdmi", "aclk66_peric", GATE_IP_PERIC, 14, 0, 0),
 797         GATE(CLK_TSADC, "tsadc", "aclk66_peric", GATE_IP_PERIC, 15, 0, 0),
 798         GATE(CLK_SPI0, "spi0", "aclk66_peric", GATE_IP_PERIC, 16, 0, 0),
 799         GATE(CLK_SPI1, "spi1", "aclk66_peric", GATE_IP_PERIC, 17, 0, 0),
 800         GATE(CLK_SPI2, "spi2", "aclk66_peric", GATE_IP_PERIC, 18, 0, 0),
 801         GATE(CLK_I2S1, "i2s1", "aclk66_peric", GATE_IP_PERIC, 20, 0, 0),
 802         GATE(CLK_I2S2, "i2s2", "aclk66_peric", GATE_IP_PERIC, 21, 0, 0),
 803         GATE(CLK_PCM1, "pcm1", "aclk66_peric", GATE_IP_PERIC, 22, 0, 0),
 804         GATE(CLK_PCM2, "pcm2", "aclk66_peric", GATE_IP_PERIC, 23, 0, 0),
 805         GATE(CLK_PWM, "pwm", "aclk66_peric", GATE_IP_PERIC, 24, 0, 0),
 806         GATE(CLK_SPDIF, "spdif", "aclk66_peric", GATE_IP_PERIC, 26, 0, 0),
 807         GATE(CLK_USI4, "usi4", "aclk66_peric", GATE_IP_PERIC, 28, 0, 0),
 808         GATE(CLK_USI5, "usi5", "aclk66_peric", GATE_IP_PERIC, 30, 0, 0),
 809         GATE(CLK_USI6, "usi6", "aclk66_peric", GATE_IP_PERIC, 31, 0, 0),
 810
 811         GATE(CLK_KEYIF, "keyif", "aclk66_peric", GATE_BUS_PERIC, 22, 0, 0),
 812
 813         /* PERIS Block */
 814         GATE(CLK_CHIPID, "chipid", "aclk66_psgen",
 815                         GATE_IP_PERIS, 0, CLK_IGNORE_UNUSED, 0),
 816         GATE(CLK_SYSREG, "sysreg", "aclk66_psgen",
 817                         GATE_IP_PERIS, 1, CLK_IGNORE_UNUSED, 0),
 818         GATE(CLK_TZPC0, "tzpc0", "aclk66_psgen", GATE_IP_PERIS, 6, 0, 0),
 819         GATE(CLK_TZPC1, "tzpc1", "aclk66_psgen", GATE_IP_PERIS, 7, 0, 0),
 820         GATE(CLK_TZPC2, "tzpc2", "aclk66_psgen", GATE_IP_PERIS, 8, 0, 0),
 821         GATE(CLK_TZPC3, "tzpc3", "aclk66_psgen", GATE_IP_PERIS, 9, 0, 0),
 822         GATE(CLK_TZPC4, "tzpc4", "aclk66_psgen", GATE_IP_PERIS, 10, 0, 0),
 823         GATE(CLK_TZPC5, "tzpc5", "aclk66_psgen", GATE_IP_PERIS, 11, 0, 0),
 824         GATE(CLK_TZPC6, "tzpc6", "aclk66_psgen", GATE_IP_PERIS, 12, 0, 0),
 825         GATE(CLK_TZPC7, "tzpc7", "aclk66_psgen", GATE_IP_PERIS, 13, 0, 0),
 826         GATE(CLK_TZPC8, "tzpc8", "aclk66_psgen", GATE_IP_PERIS, 14, 0, 0),
 827         GATE(CLK_TZPC9, "tzpc9", "aclk66_psgen", GATE_IP_PERIS, 15, 0, 0),
 828         GATE(CLK_HDMI_CEC, "hdmi_cec", "aclk66_psgen", GATE_IP_PERIS, 16, 0, 0),
 829         GATE(CLK_MCT, "mct", "aclk66_psgen", GATE_IP_PERIS, 18, 0, 0),
 830         GATE(CLK_WDT, "wdt", "aclk66_psgen", GATE_IP_PERIS, 19, 0, 0),
 831         GATE(CLK_RTC, "rtc", "aclk66_psgen", GATE_IP_PERIS, 20, 0, 0),
 832         GATE(CLK_TMU, "tmu", "aclk66_psgen", GATE_IP_PERIS, 21, 0, 0),
 833         GATE(CLK_TMU_GPU, "tmu_gpu", "aclk66_psgen", GATE_IP_PERIS, 22, 0, 0),
 834
 835         GATE(CLK_SECKEY, "seckey", "aclk66_psgen", GATE_BUS_PERIS1, 1, 0, 0),
 836
 837         /* GEN Block */
 838         GATE(CLK_ROTATOR, "rotator", "mout_user_aclk266", GATE_IP_GEN, 1, 0, 0),
 839         GATE(CLK_JPEG, "jpeg", "aclk300_jpeg", GATE_IP_GEN, 2, 0, 0),
 840         GATE(CLK_JPEG2, "jpeg2", "aclk300_jpeg", GATE_IP_GEN, 3, 0, 0),
 841         GATE(CLK_MDMA1, "mdma1", "mout_user_aclk266", GATE_IP_GEN, 4, 0, 0),
 842         GATE(CLK_TOP_RTC, "top_rtc", "aclk66_psgen", GATE_IP_GEN, 5, 0, 0),
 843         GATE(CLK_SMMU_ROTATOR, "smmu_rotator", "dout_gen_blk",
 844                         GATE_IP_GEN, 6, 0, 0),
 845         GATE(CLK_SMMU_JPEG, "smmu_jpeg", "dout_jpg_blk", GATE_IP_GEN, 7, 0, 0),
 846         GATE(CLK_SMMU_MDMA1, "smmu_mdma1", "dout_gen_blk",
 847                         GATE_IP_GEN, 9, 0, 0),
 848
 849         /* GATE_IP_GEN doesn't list gates for smmu_jpeg2 and mc */
 850         GATE(CLK_SMMU_JPEG2, "smmu_jpeg2", "dout_jpg_blk",
 851                         GATE_BUS_GEN, 28, 0, 0),
 852         GATE(CLK_MC, "mc", "aclk66_psgen", GATE_BUS_GEN, 12, 0, 0),
 853
 854         /* GSCL Block */
 855         GATE(CLK_SCLK_GSCL_WA, "sclk_gscl_wa", "mout_user_aclk333_432_gscl",
 856                         GATE_TOP_SCLK_GSCL, 6, 0, 0),
 857         GATE(CLK_SCLK_GSCL_WB, "sclk_gscl_wb", "mout_user_aclk333_432_gscl",
 858                         GATE_TOP_SCLK_GSCL, 7, 0, 0),
 859
 860         GATE(CLK_GSCL0, "gscl0", "aclk300_gscl", GATE_IP_GSCL0, 0, 0, 0),
 861         GATE(CLK_GSCL1, "gscl1", "aclk300_gscl", GATE_IP_GSCL0, 1, 0, 0),
 862         GATE(CLK_FIMC_3AA, "fimc_3aa", "aclk333_432_gscl",
 863                         GATE_IP_GSCL0, 4, 0, 0),
 864         GATE(CLK_FIMC_LITE0, "fimc_lite0", "aclk333_432_gscl",
 865                         GATE_IP_GSCL0, 5, 0, 0),
 866         GATE(CLK_FIMC_LITE1, "fimc_lite1", "aclk333_432_gscl",
 867                         GATE_IP_GSCL0, 6, 0, 0),
 868
 869         GATE(CLK_SMMU_3AA, "smmu_3aa", "dout_gscl_blk_333",
 870                         GATE_IP_GSCL1, 2, 0, 0),
 871         GATE(CLK_SMMU_FIMCL0, "smmu_fimcl0", "dout_gscl_blk_333",
 872                         GATE_IP_GSCL1, 3, 0, 0),
 873         GATE(CLK_SMMU_FIMCL1, "smmu_fimcl1", "dout_gscl_blk_333",
 874                         GATE_IP_GSCL1, 4, 0, 0),
 875         GATE(CLK_SMMU_GSCL0, "smmu_gscl0", "dout_gscl_blk_300",
 876                         GATE_IP_GSCL1, 6, 0, 0),
 877         GATE(CLK_SMMU_GSCL1, "smmu_gscl1", "dout_gscl_blk_300",
 878                         GATE_IP_GSCL1, 7, 0, 0),
 879         GATE(CLK_GSCL_WA, "gscl_wa", "sclk_gscl_wa", GATE_IP_GSCL1, 12, 0, 0),
 880         GATE(CLK_GSCL_WB, "gscl_wb", "sclk_gscl_wb", GATE_IP_GSCL1, 13, 0, 0),
 881         GATE(CLK_SMMU_FIMCL3, "smmu_fimcl3,", "dout_gscl_blk_333",
 882                         GATE_IP_GSCL1, 16, 0, 0),
 883         GATE(CLK_FIMC_LITE3, "fimc_lite3", "aclk333_432_gscl",
 884                         GATE_IP_GSCL1, 17, 0, 0),
 885
 886         /* MSCL Block */
 887         GATE(CLK_MSCL0, "mscl0", "aclk400_mscl", GATE_IP_MSCL, 0, 0, 0),
 888         GATE(CLK_MSCL1, "mscl1", "aclk400_mscl", GATE_IP_MSCL, 1, 0, 0),
 889         GATE(CLK_MSCL2, "mscl2", "aclk400_mscl", GATE_IP_MSCL, 2, 0, 0),
 890         GATE(CLK_SMMU_MSCL0, "smmu_mscl0", "dout_mscl_blk",
 891                         GATE_IP_MSCL, 8, 0, 0),
 892         GATE(CLK_SMMU_MSCL1, "smmu_mscl1", "dout_mscl_blk",
 893                         GATE_IP_MSCL, 9, 0, 0),
 894         GATE(CLK_SMMU_MSCL2, "smmu_mscl2", "dout_mscl_blk",
 895                         GATE_IP_MSCL, 10, 0, 0),
 896
 897         GATE(CLK_FIMD1, "fimd1", "aclk300_disp1", GATE_IP_DISP1, 0, 0, 0),
 898         GATE(CLK_DSIM1, "dsim1", "aclk200_disp1", GATE_IP_DISP1, 3, 0, 0),
 899         GATE(CLK_DP1, "dp1", "aclk200_disp1", GATE_IP_DISP1, 4, 0, 0),
 900         GATE(CLK_MIXER, "mixer", "aclk200_disp1", GATE_IP_DISP1, 5, 0, 0),
 901         GATE(CLK_HDMI, "hdmi", "aclk200_disp1", GATE_IP_DISP1, 6, 0, 0),
 902         GATE(CLK_SMMU_FIMD1M0, "smmu_fimd1m0", "dout_disp1_blk",
 903                         GATE_IP_DISP1, 7, 0, 0),
 904         GATE(CLK_SMMU_FIMD1M1, "smmu_fimd1m1", "dout_disp1_blk",
 905                         GATE_IP_DISP1, 8, 0, 0),
 906         GATE(CLK_SMMU_MIXER, "smmu_mixer", "aclk200_disp1",
 907                         GATE_IP_DISP1, 9, 0, 0),
 908
 909         /* ISP */
 910         GATE(CLK_SCLK_UART_ISP, "sclk_uart_isp", "dout_uart_isp",
 911                         GATE_TOP_SCLK_ISP, 0, CLK_SET_RATE_PARENT, 0),
 912         GATE(CLK_SCLK_SPI0_ISP, "sclk_spi0_isp", "dout_spi0_isp_pre",
 913                         GATE_TOP_SCLK_ISP, 1, CLK_SET_RATE_PARENT, 0),
 914         GATE(CLK_SCLK_SPI1_ISP, "sclk_spi1_isp", "dout_spi1_isp_pre",
 915                         GATE_TOP_SCLK_ISP, 2, CLK_SET_RATE_PARENT, 0),
 916         GATE(CLK_SCLK_PWM_ISP, "sclk_pwm_isp", "dout_pwm_isp",
 917                         GATE_TOP_SCLK_ISP, 3, CLK_SET_RATE_PARENT, 0),
 918         GATE(CLK_SCLK_ISP_SENSOR0, "sclk_isp_sensor0", "dout_isp_sensor0",
 919                         GATE_TOP_SCLK_ISP, 4, CLK_SET_RATE_PARENT, 0),
 920         GATE(CLK_SCLK_ISP_SENSOR1, "sclk_isp_sensor1", "dout_isp_sensor1",
 921                         GATE_TOP_SCLK_ISP, 8, CLK_SET_RATE_PARENT, 0),
 922         GATE(CLK_SCLK_ISP_SENSOR2, "sclk_isp_sensor2", "dout_isp_sensor2",
 923                         GATE_TOP_SCLK_ISP, 12, CLK_SET_RATE_PARENT, 0),
 924
 925         GATE(CLK_MFC, "mfc", "aclk333", GATE_IP_MFC, 0, 0, 0),
 926         GATE(CLK_SMMU_MFCL, "smmu_mfcl", "aclk333", GATE_IP_MFC, 1, 0, 0),
 927         GATE(CLK_SMMU_MFCR, "smmu_mfcr", "aclk333", GATE_IP_MFC, 2, 0, 0),
 928
 929         GATE(CLK_G3D, "g3d", "mout_user_aclk_g3d", GATE_IP_G3D, 9, 0, 0),
 930 };
 931
 932 static struct samsung_pll_clock exynos5420_plls[nr_plls] __initdata = {
 933         [apll] = PLL(pll_2550, CLK_FOUT_APLL, "fout_apll", "fin_pll", APLL_LOCK,
 934                 APLL_CON0, NULL),
 935         [cpll] = PLL(pll_2550, CLK_FOUT_CPLL, "fout_cpll", "fin_pll", CPLL_LOCK,
 936                 CPLL_CON0, NULL),
 937         [dpll] = PLL(pll_2550, CLK_FOUT_DPLL, "fout_dpll", "fin_pll", DPLL_LOCK,
 938                 DPLL_CON0, NULL),
 939         [epll] = PLL(pll_2650, CLK_FOUT_EPLL, "fout_epll", "fin_pll", EPLL_LOCK,
 940                 EPLL_CON0, NULL),
 941         [rpll] = PLL(pll_2650, CLK_FOUT_RPLL, "fout_rpll", "fin_pll", RPLL_LOCK,
 942                 RPLL_CON0, NULL),
 943         [ipll] = PLL(pll_2550, CLK_FOUT_IPLL, "fout_ipll", "fin_pll", IPLL_LOCK,
 944                 IPLL_CON0, NULL),
 945         [spll] = PLL(pll_2550, CLK_FOUT_SPLL, "fout_spll", "fin_pll", SPLL_LOCK,
 946                 SPLL_CON0, NULL),
 947         [vpll] = PLL(pll_2550, CLK_FOUT_VPLL, "fout_vpll", "fin_pll", VPLL_LOCK,
 948                 VPLL_CON0, NULL),
 949         [mpll] = PLL(pll_2550, CLK_FOUT_MPLL, "fout_mpll", "fin_pll", MPLL_LOCK,
 950                 MPLL_CON0, NULL),
 951         [bpll] = PLL(pll_2550, CLK_FOUT_BPLL, "fout_bpll", "fin_pll", BPLL_LOCK,
 952                 BPLL_CON0, NULL),
 953         [kpll] = PLL(pll_2550, CLK_FOUT_KPLL, "fout_kpll", "fin_pll", KPLL_LOCK,
 954                 KPLL_CON0, NULL),
 955 };
 956
 957 static struct of_device_id ext_clk_match[] __initdata = {
 958         { .compatible = "samsung,exynos5420-oscclk", .data = (void *)0, },
 959         { },
 960 };
 961
 962 /* register exynos5420 clocks */
 963 static void __init exynos5420_clk_init(struct device_node *np)
 964 {
 965         struct samsung_clk_provider *ctx;
 966
 967         if (np) {
 968                 reg_base = of_iomap(np, 0);
 969                 if (!reg_base)
 970                         panic("%s: failed to map registers\n", __func__);
 971         } else {
 972                 panic("%s: unable to determine soc\n", __func__);
 973         }
 974
 975         ctx = samsung_clk_init(np, reg_base, CLK_NR_CLKS);
 976         if (!ctx)
 977                 panic("%s: unable to allocate context.\n", __func__);
 978
 979         samsung_clk_of_register_fixed_ext(ctx, exynos5420_fixed_rate_ext_clks,
 980                         ARRAY_SIZE(exynos5420_fixed_rate_ext_clks),
 981                         ext_clk_match);
 982         samsung_clk_register_pll(ctx, exynos5420_plls,
 983                         ARRAY_SIZE(exynos5420_plls),
 984                         reg_base);
 985         samsung_clk_register_fixed_rate(ctx, exynos5420_fixed_rate_clks,
 986                         ARRAY_SIZE(exynos5420_fixed_rate_clks));
 987         samsung_clk_register_fixed_factor(ctx, exynos5420_fixed_factor_clks,
 988                         ARRAY_SIZE(exynos5420_fixed_factor_clks));
 989         samsung_clk_register_mux(ctx, exynos5420_mux_clks,
 990                         ARRAY_SIZE(exynos5420_mux_clks));
 991         samsung_clk_register_div(ctx, exynos5420_div_clks,
 992                         ARRAY_SIZE(exynos5420_div_clks));
 993         samsung_clk_register_gate(ctx, exynos5420_gate_clks,
 994                         ARRAY_SIZE(exynos5420_gate_clks));
 995
 996         exynos5420_clk_sleep_init();
 997 }
 998 CLK_OF_DECLARE(exynos5420_clk, "samsung,exynos5420-clock", exynos5420_clk_init);