drivers/clk/sunxi/clk-sunxi.c

   1 /*
   2  * Copyright 2013 Emilio López
   3  *
   4  * Emilio López <emilio@elopez.com.ar>
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  */
  16
  17 #include <linux/clk-provider.h>
  18 #include <linux/clkdev.h>
  19 #include <linux/of.h>
  20 #include <linux/of_address.h>
  21 #include <linux/reset-controller.h>
  22
  23 #include "clk-factors.h"
  24
  25 static DEFINE_SPINLOCK(clk_lock);
  26
  27 /* Maximum number of parents our clocks have */
  28 #define SUNXI_MAX_PARENTS       5
  29
  30 /**
  31  * sun4i_osc_clk_setup() - Setup function for gatable oscillator
  32  */
  33
  34 #define SUNXI_OSC24M_GATE       0
  35
  36 static void __init sun4i_osc_clk_setup(struct device_node *node)
  37 {
  38         struct clk *clk;
  39         struct clk_fixed_rate *fixed;
  40         struct clk_gate *gate;
  41         const char *clk_name = node->name;
  42         u32 rate;
  43
  44         if (of_property_read_u32(node, "clock-frequency", &rate))
  45                 return;
  46
  47         /* allocate fixed-rate and gate clock structs */
  48         fixed = kzalloc(sizeof(struct clk_fixed_rate), GFP_KERNEL);
  49         if (!fixed)
  50                 return;
  51         gate = kzalloc(sizeof(struct clk_gate), GFP_KERNEL);
  52         if (!gate)
  53                 goto err_free_fixed;
  54
  55         of_property_read_string(node, "clock-output-names", &clk_name);
  56
  57         /* set up gate and fixed rate properties */
  58         gate->reg = of_iomap(node, 0);
  59         gate->bit_idx = SUNXI_OSC24M_GATE;
  60         gate->lock = &clk_lock;
  61         fixed->fixed_rate = rate;
  62
  63         clk = clk_register_composite(NULL, clk_name,
  64                         NULL, 0,
  65                         NULL, NULL,
  66                         &fixed->hw, &clk_fixed_rate_ops,
  67                         &gate->hw, &clk_gate_ops,
  68                         CLK_IS_ROOT);
  69
  70         if (IS_ERR(clk))
  71                 goto err_free_gate;
  72
  73         of_clk_add_provider(node, of_clk_src_simple_get, clk);
  74         clk_register_clkdev(clk, clk_name, NULL);
  75
  76         return;
  77
  78 err_free_gate:
  79         kfree(gate);
  80 err_free_fixed:
  81         kfree(fixed);
  82 }
  83 CLK_OF_DECLARE(sun4i_osc, "allwinner,sun4i-a10-osc-clk", sun4i_osc_clk_setup);
  84
  85
  86
  87 /**
  88  * sun4i_get_pll1_factors() - calculates n, k, m, p factors for PLL1
  89  * PLL1 rate is calculated as follows
  90  * rate = (parent_rate * n * (k + 1) >> p) / (m + 1);
  91  * parent_rate is always 24Mhz
  92  */
  93
  94 static void sun4i_get_pll1_factors(u32 *freq, u32 parent_rate,
  95                                    u8 *n, u8 *k, u8 *m, u8 *p)
  96 {
  97         u8 div;
  98
  99         /* Normalize value to a 6M multiple */
 100         div = *freq / 6000000;
 101         *freq = 6000000 * div;
 102
 103         /* we were called to round the frequency, we can now return */
 104         if (n == NULL)
 105                 return;
 106
 107         /* m is always zero for pll1 */
 108         *m = 0;
 109
 110         /* k is 1 only on these cases */
 111         if (*freq >= 768000000 || *freq == 42000000 || *freq == 54000000)
 112                 *k = 1;
 113         else
 114                 *k = 0;
 115
 116         /* p will be 3 for divs under 10 */
 117         if (div < 10)
 118                 *p = 3;
 119
 120         /* p will be 2 for divs between 10 - 20 and odd divs under 32 */
 121         else if (div < 20 || (div < 32 && (div & 1)))
 122                 *p = 2;
 123
 124         /* p will be 1 for even divs under 32, divs under 40 and odd pairs
 125          * of divs between 40-62 */
 126         else if (div < 40 || (div < 64 && (div & 2)))
 127                 *p = 1;
 128
 129         /* any other entries have p = 0 */
 130         else
 131                 *p = 0;
 132
 133         /* calculate a suitable n based on k and p */
 134         div <<= *p;
 135         div /= (*k + 1);
 136         *n = div / 4;
 137 }
 138
 139 /**
 140  * sun6i_a31_get_pll1_factors() - calculates n, k and m factors for PLL1
 141  * PLL1 rate is calculated as follows
 142  * rate = parent_rate * (n + 1) * (k + 1) / (m + 1);
 143  * parent_rate should always be 24MHz
 144  */
 145 static void sun6i_a31_get_pll1_factors(u32 *freq, u32 parent_rate,
 146                                        u8 *n, u8 *k, u8 *m, u8 *p)
 147 {
 148         /*
 149          * We can operate only on MHz, this will make our life easier
 150          * later.
 151          */
 152         u32 freq_mhz = *freq / 1000000;
 153         u32 parent_freq_mhz = parent_rate / 1000000;
 154
 155         /*
 156          * Round down the frequency to the closest multiple of either
 157          * 6 or 16
 158          */
 159         u32 round_freq_6 = round_down(freq_mhz, 6);
 160         u32 round_freq_16 = round_down(freq_mhz, 16);
 161
 162         if (round_freq_6 > round_freq_16)
 163                 freq_mhz = round_freq_6;
 164         else
 165                 freq_mhz = round_freq_16;
 166
 167         *freq = freq_mhz * 1000000;
 168
 169         /*
 170          * If the factors pointer are null, we were just called to
 171          * round down the frequency.
 172          * Exit.
 173          */
 174         if (n == NULL)
 175                 return;
 176
 177         /* If the frequency is a multiple of 32 MHz, k is always 3 */
 178         if (!(freq_mhz % 32))
 179                 *k = 3;
 180         /* If the frequency is a multiple of 9 MHz, k is always 2 */
 181         else if (!(freq_mhz % 9))
 182                 *k = 2;
 183         /* If the frequency is a multiple of 8 MHz, k is always 1 */
 184         else if (!(freq_mhz % 8))
 185                 *k = 1;
 186         /* Otherwise, we don't use the k factor */
 187         else
 188                 *k = 0;
 189
 190         /*
 191          * If the frequency is a multiple of 2 but not a multiple of
 192          * 3, m is 3. This is the first time we use 6 here, yet we
 193          * will use it on several other places.
 194          * We use this number because it's the lowest frequency we can
 195          * generate (with n = 0, k = 0, m = 3), so every other frequency
 196          * somehow relates to this frequency.
 197          */
 198         if ((freq_mhz % 6) == 2 || (freq_mhz % 6) == 4)
 199                 *m = 2;
 200         /*
 201          * If the frequency is a multiple of 6MHz, but the factor is
 202          * odd, m will be 3
 203          */
 204         else if ((freq_mhz / 6) & 1)
 205                 *m = 3;
 206         /* Otherwise, we end up with m = 1 */
 207         else
 208                 *m = 1;
 209
 210         /* Calculate n thanks to the above factors we already got */
 211         *n = freq_mhz * (*m + 1) / ((*k + 1) * parent_freq_mhz) - 1;
 212
 213         /*
 214          * If n end up being outbound, and that we can still decrease
 215          * m, do it.
 216          */
 217         if ((*n + 1) > 31 && (*m + 1) > 1) {
 218                 *n = (*n + 1) / 2 - 1;
 219                 *m = (*m + 1) / 2 - 1;
 220         }
 221 }
 222
 223 /**
 224  * sun4i_get_pll5_factors() - calculates n, k factors for PLL5
 225  * PLL5 rate is calculated as follows
 226  * rate = parent_rate * n * (k + 1)
 227  * parent_rate is always 24Mhz
 228  */
 229
 230 static void sun4i_get_pll5_factors(u32 *freq, u32 parent_rate,
 231                                    u8 *n, u8 *k, u8 *m, u8 *p)
 232 {
 233         u8 div;
 234
 235         /* Normalize value to a parent_rate multiple (24M) */
 236         div = *freq / parent_rate;
 237         *freq = parent_rate * div;
 238
 239         /* we were called to round the frequency, we can now return */
 240         if (n == NULL)
 241                 return;
 242
 243         if (div < 31)
 244                 *k = 0;
 245         else if (div / 2 < 31)
 246                 *k = 1;
 247         else if (div / 3 < 31)
 248                 *k = 2;
 249         else
 250                 *k = 3;
 251
 252         *n = DIV_ROUND_UP(div, (*k+1));
 253 }
 254
 255 /**
 256  * sun6i_a31_get_pll6_factors() - calculates n, k factors for A31 PLL6
 257  * PLL6 rate is calculated as follows
 258  * rate = parent_rate * n * (k + 1) / 2
 259  * parent_rate is always 24Mhz
 260  */
 261
 262 static void sun6i_a31_get_pll6_factors(u32 *freq, u32 parent_rate,
 263                                        u8 *n, u8 *k, u8 *m, u8 *p)
 264 {
 265         u8 div;
 266
 267         /*
 268          * We always have 24MHz / 2, so we can just say that our
 269          * parent clock is 12MHz.
 270          */
 271         parent_rate = parent_rate / 2;
 272
 273         /* Normalize value to a parent_rate multiple (24M / 2) */
 274         div = *freq / parent_rate;
 275         *freq = parent_rate * div;
 276
 277         /* we were called to round the frequency, we can now return */
 278         if (n == NULL)
 279                 return;
 280
 281         *k = div / 32;
 282         if (*k > 3)
 283                 *k = 3;
 284
 285         *n = DIV_ROUND_UP(div, (*k+1));
 286 }
 287
 288 /**
 289  * sun4i_get_apb1_factors() - calculates m, p factors for APB1
 290  * APB1 rate is calculated as follows
 291  * rate = (parent_rate >> p) / (m + 1);
 292  */
 293
 294 static void sun4i_get_apb1_factors(u32 *freq, u32 parent_rate,
 295                                    u8 *n, u8 *k, u8 *m, u8 *p)
 296 {
 297         u8 calcm, calcp;
 298
 299         if (parent_rate < *freq)
 300                 *freq = parent_rate;
 301
 302         parent_rate = (parent_rate + (*freq - 1)) / *freq;
 303
 304         /* Invalid rate! */
 305         if (parent_rate > 32)
 306                 return;
 307
 308         if (parent_rate <= 4)
 309                 calcp = 0;
 310         else if (parent_rate <= 8)
 311                 calcp = 1;
 312         else if (parent_rate <= 16)
 313                 calcp = 2;
 314         else
 315                 calcp = 3;
 316
 317         calcm = (parent_rate >> calcp) - 1;
 318
 319         *freq = (parent_rate >> calcp) / (calcm + 1);
 320
 321         /* we were called to round the frequency, we can now return */
 322         if (n == NULL)
 323                 return;
 324
 325         *m = calcm;
 326         *p = calcp;
 327 }
 328
 329
 330
 331 /**
 332  * sun4i_get_mod0_factors() - calculates m, n factors for MOD0-style clocks
 333  * MMC rate is calculated as follows
 334  * rate = (parent_rate >> p) / (m + 1);
 335  */
 336
 337 static void sun4i_get_mod0_factors(u32 *freq, u32 parent_rate,
 338                                    u8 *n, u8 *k, u8 *m, u8 *p)
 339 {
 340         u8 div, calcm, calcp;
 341
 342         /* These clocks can only divide, so we will never be able to achieve
 343          * frequencies higher than the parent frequency */
 344         if (*freq > parent_rate)
 345                 *freq = parent_rate;
 346
 347         div = parent_rate / *freq;
 348
 349         if (div < 16)
 350                 calcp = 0;
 351         else if (div / 2 < 16)
 352                 calcp = 1;
 353         else if (div / 4 < 16)
 354                 calcp = 2;
 355         else
 356                 calcp = 3;
 357
 358         calcm = DIV_ROUND_UP(div, 1 << calcp);
 359
 360         *freq = (parent_rate >> calcp) / calcm;
 361
 362         /* we were called to round the frequency, we can now return */
 363         if (n == NULL)
 364                 return;
 365
 366         *m = calcm - 1;
 367         *p = calcp;
 368 }
 369
 370
 371
 372 /**
 373  * sun7i_a20_get_out_factors() - calculates m, p factors for CLK_OUT_A/B
 374  * CLK_OUT rate is calculated as follows
 375  * rate = (parent_rate >> p) / (m + 1);
 376  */
 377
 378 static void sun7i_a20_get_out_factors(u32 *freq, u32 parent_rate,
 379                                       u8 *n, u8 *k, u8 *m, u8 *p)
 380 {
 381         u8 div, calcm, calcp;
 382
 383         /* These clocks can only divide, so we will never be able to achieve
 384          * frequencies higher than the parent frequency */
 385         if (*freq > parent_rate)
 386                 *freq = parent_rate;
 387
 388         div = parent_rate / *freq;
 389
 390         if (div < 32)
 391                 calcp = 0;
 392         else if (div / 2 < 32)
 393                 calcp = 1;
 394         else if (div / 4 < 32)
 395                 calcp = 2;
 396         else
 397                 calcp = 3;
 398
 399         calcm = DIV_ROUND_UP(div, 1 << calcp);
 400
 401         *freq = (parent_rate >> calcp) / calcm;
 402
 403         /* we were called to round the frequency, we can now return */
 404         if (n == NULL)
 405                 return;
 406
 407         *m = calcm - 1;
 408         *p = calcp;
 409 }
 410
 411
 412
 413 /**
 414  * sun7i_a20_gmac_clk_setup - Setup function for A20/A31 GMAC clock module
 415  *
 416  * This clock looks something like this
 417  *                               ________________________
 418  *  MII TX clock from PHY >-----|___________    _________|----> to GMAC core
 419  *  GMAC Int. RGMII TX clk >----|___________\__/__gate---|----> to PHY
 420  *  Ext. 125MHz RGMII TX clk >--|__divider__/            |
 421  *                              |________________________|
 422  *
 423  * The external 125 MHz reference is optional, i.e. GMAC can use its
 424  * internal TX clock just fine. The A31 GMAC clock module does not have
 425  * the divider controls for the external reference.
 426  *
 427  * To keep it simple, let the GMAC use either the MII TX clock for MII mode,
 428  * and its internal TX clock for GMII and RGMII modes. The GMAC driver should
 429  * select the appropriate source and gate/ungate the output to the PHY.
 430  *
 431  * Only the GMAC should use this clock. Altering the clock so that it doesn't
 432  * match the GMAC's operation parameters will result in the GMAC not being
 433  * able to send traffic out. The GMAC driver should set the clock rate and
 434  * enable/disable this clock to configure the required state. The clock
 435  * driver then responds by auto-reparenting the clock.
 436  */
 437
 438 #define SUN7I_A20_GMAC_GPIT     2
 439 #define SUN7I_A20_GMAC_MASK     0x3
 440 #define SUN7I_A20_GMAC_PARENTS  2
 441
 442 static void __init sun7i_a20_gmac_clk_setup(struct device_node *node)
 443 {
 444         struct clk *clk;
 445         struct clk_mux *mux;
 446         struct clk_gate *gate;
 447         const char *clk_name = node->name;
 448         const char *parents[SUN7I_A20_GMAC_PARENTS];
 449         void *reg;
 450
 451         if (of_property_read_string(node, "clock-output-names", &clk_name))
 452                 return;
 453
 454         /* allocate mux and gate clock structs */
 455         mux = kzalloc(sizeof(struct clk_mux), GFP_KERNEL);
 456         if (!mux)
 457                 return;
 458
 459         gate = kzalloc(sizeof(struct clk_gate), GFP_KERNEL);
 460         if (!gate)
 461                 goto free_mux;
 462
 463         /* gmac clock requires exactly 2 parents */
 464         parents[0] = of_clk_get_parent_name(node, 0);
 465         parents[1] = of_clk_get_parent_name(node, 1);
 466         if (!parents[0] || !parents[1])
 467                 goto free_gate;
 468
 469         reg = of_iomap(node, 0);
 470         if (!reg)
 471                 goto free_gate;
 472
 473         /* set up gate and fixed rate properties */
 474         gate->reg = reg;
 475         gate->bit_idx = SUN7I_A20_GMAC_GPIT;
 476         gate->lock = &clk_lock;
 477         mux->reg = reg;
 478         mux->mask = SUN7I_A20_GMAC_MASK;
 479         mux->flags = CLK_MUX_INDEX_BIT;
 480         mux->lock = &clk_lock;
 481
 482         clk = clk_register_composite(NULL, clk_name,
 483                         parents, SUN7I_A20_GMAC_PARENTS,
 484                         &mux->hw, &clk_mux_ops,
 485                         NULL, NULL,
 486                         &gate->hw, &clk_gate_ops,
 487                         0);
 488
 489         if (IS_ERR(clk))
 490                 goto iounmap_reg;
 491
 492         of_clk_add_provider(node, of_clk_src_simple_get, clk);
 493         clk_register_clkdev(clk, clk_name, NULL);
 494
 495         return;
 496
 497 iounmap_reg:
 498         iounmap(reg);
 499 free_gate:
 500         kfree(gate);
 501 free_mux:
 502         kfree(mux);
 503 }
 504 CLK_OF_DECLARE(sun7i_a20_gmac, "allwinner,sun7i-a20-gmac-clk",
 505                 sun7i_a20_gmac_clk_setup);
 506
 507
 508
 509 /**
 510  * sunxi_factors_clk_setup() - Setup function for factor clocks
 511  */
 512
 513 #define SUNXI_FACTORS_MUX_MASK 0x3
 514
 515 struct factors_data {
 516         int enable;
 517         int mux;
 518         struct clk_factors_config *table;
 519         void (*getter) (u32 *rate, u32 parent_rate, u8 *n, u8 *k, u8 *m, u8 *p);
 520         const char *name;
 521 };
 522
 523 static struct clk_factors_config sun4i_pll1_config = {
 524         .nshift = 8,
 525         .nwidth = 5,
 526         .kshift = 4,
 527         .kwidth = 2,
 528         .mshift = 0,
 529         .mwidth = 2,
 530         .pshift = 16,
 531         .pwidth = 2,
 532 };
 533
 534 static struct clk_factors_config sun6i_a31_pll1_config = {
 535         .nshift = 8,
 536         .nwidth = 5,
 537         .kshift = 4,
 538         .kwidth = 2,
 539         .mshift = 0,
 540         .mwidth = 2,
 541 };
 542
 543 static struct clk_factors_config sun4i_pll5_config = {
 544         .nshift = 8,
 545         .nwidth = 5,
 546         .kshift = 4,
 547         .kwidth = 2,
 548 };
 549
 550 static struct clk_factors_config sun6i_a31_pll6_config = {
 551         .nshift = 8,
 552         .nwidth = 5,
 553         .kshift = 4,
 554         .kwidth = 2,
 555 };
 556
 557 static struct clk_factors_config sun4i_apb1_config = {
 558         .mshift = 0,
 559         .mwidth = 5,
 560         .pshift = 16,
 561         .pwidth = 2,
 562 };
 563
 564 /* user manual says "n" but it's really "p" */
 565 static struct clk_factors_config sun4i_mod0_config = {
 566         .mshift = 0,
 567         .mwidth = 4,
 568         .pshift = 16,
 569         .pwidth = 2,
 570 };
 571
 572 /* user manual says "n" but it's really "p" */
 573 static struct clk_factors_config sun7i_a20_out_config = {
 574         .mshift = 8,
 575         .mwidth = 5,
 576         .pshift = 20,
 577         .pwidth = 2,
 578 };
 579
 580 static const struct factors_data sun4i_pll1_data __initconst = {
 581         .enable = 31,
 582         .table = &sun4i_pll1_config,
 583         .getter = sun4i_get_pll1_factors,
 584 };
 585
 586 static const struct factors_data sun6i_a31_pll1_data __initconst = {
 587         .enable = 31,
 588         .table = &sun6i_a31_pll1_config,
 589         .getter = sun6i_a31_get_pll1_factors,
 590 };
 591
 592 static const struct factors_data sun4i_pll5_data __initconst = {
 593         .enable = 31,
 594         .table = &sun4i_pll5_config,
 595         .getter = sun4i_get_pll5_factors,
 596         .name = "pll5",
 597 };
 598
 599 static const struct factors_data sun4i_pll6_data __initconst = {
 600         .enable = 31,
 601         .table = &sun4i_pll5_config,
 602         .getter = sun4i_get_pll5_factors,
 603         .name = "pll6",
 604 };
 605
 606 static const struct factors_data sun6i_a31_pll6_data __initconst = {
 607         .enable = 31,
 608         .table = &sun6i_a31_pll6_config,
 609         .getter = sun6i_a31_get_pll6_factors,
 610 };
 611
 612 static const struct factors_data sun4i_apb1_data __initconst = {
 613         .table = &sun4i_apb1_config,
 614         .getter = sun4i_get_apb1_factors,
 615 };
 616
 617 static const struct factors_data sun4i_mod0_data __initconst = {
 618         .enable = 31,
 619         .mux = 24,
 620         .table = &sun4i_mod0_config,
 621         .getter = sun4i_get_mod0_factors,
 622 };
 623
 624 static const struct factors_data sun7i_a20_out_data __initconst = {
 625         .enable = 31,
 626         .mux = 24,
 627         .table = &sun7i_a20_out_config,
 628         .getter = sun7i_a20_get_out_factors,
 629 };
 630
 631 static struct clk * __init sunxi_factors_clk_setup(struct device_node *node,
 632                                                 const struct factors_data *data)
 633 {
 634         struct clk *clk;
 635         struct clk_factors *factors;
 636         struct clk_gate *gate = NULL;
 637         struct clk_mux *mux = NULL;
 638         struct clk_hw *gate_hw = NULL;
 639         struct clk_hw *mux_hw = NULL;
 640         const char *clk_name = node->name;
 641         const char *parents[SUNXI_MAX_PARENTS];
 642         void *reg;
 643         int i = 0;
 644
 645         reg = of_iomap(node, 0);
 646
 647         /* if we have a mux, we will have >1 parents */
 648         while (i < SUNXI_MAX_PARENTS &&
 649                (parents[i] = of_clk_get_parent_name(node, i)) != NULL)
 650                 i++;
 651
 652         /*
 653          * some factor clocks, such as pll5 and pll6, may have multiple
 654          * outputs, and have their name designated in factors_data
 655          */
 656         if (data->name)
 657                 clk_name = data->name;
 658         else
 659                 of_property_read_string(node, "clock-output-names", &clk_name);
 660
 661         factors = kzalloc(sizeof(struct clk_factors), GFP_KERNEL);
 662         if (!factors)
 663                 return NULL;
 664
 665         /* Add a gate if this factor clock can be gated */
 666         if (data->enable) {
 667                 gate = kzalloc(sizeof(struct clk_gate), GFP_KERNEL);
 668                 if (!gate) {
 669                         kfree(factors);
 670                         return NULL;
 671                 }
 672
 673                 /* set up gate properties */
 674                 gate->reg = reg;
 675                 gate->bit_idx = data->enable;
 676                 gate->lock = &clk_lock;
 677                 gate_hw = &gate->hw;
 678         }
 679
 680         /* Add a mux if this factor clock can be muxed */
 681         if (data->mux) {
 682                 mux = kzalloc(sizeof(struct clk_mux), GFP_KERNEL);
 683                 if (!mux) {
 684                         kfree(factors);
 685                         kfree(gate);
 686                         return NULL;
 687                 }
 688
 689                 /* set up gate properties */
 690                 mux->reg = reg;
 691                 mux->shift = data->mux;
 692                 mux->mask = SUNXI_FACTORS_MUX_MASK;
 693                 mux->lock = &clk_lock;
 694                 mux_hw = &mux->hw;
 695         }
 696
 697         /* set up factors properties */
 698         factors->reg = reg;
 699         factors->config = data->table;
 700         factors->get_factors = data->getter;
 701         factors->lock = &clk_lock;
 702
 703         clk = clk_register_composite(NULL, clk_name,
 704                         parents, i,
 705                         mux_hw, &clk_mux_ops,
 706                         &factors->hw, &clk_factors_ops,
 707                         gate_hw, &clk_gate_ops, 0);
 708
 709         if (!IS_ERR(clk)) {
 710                 of_clk_add_provider(node, of_clk_src_simple_get, clk);
 711                 clk_register_clkdev(clk, clk_name, NULL);
 712         }
 713
 714         return clk;
 715 }
 716
 717
 718
 719 /**
 720  * sunxi_mux_clk_setup() - Setup function for muxes
 721  */
 722
 723 #define SUNXI_MUX_GATE_WIDTH    2
 724
 725 struct mux_data {
 726         u8 shift;
 727 };
 728
 729 static const struct mux_data sun4i_cpu_mux_data __initconst = {
 730         .shift = 16,
 731 };
 732
 733 static const struct mux_data sun6i_a31_ahb1_mux_data __initconst = {
 734         .shift = 12,
 735 };
 736
 737 static const struct mux_data sun4i_apb1_mux_data __initconst = {
 738         .shift = 24,
 739 };
 740
 741 static void __init sunxi_mux_clk_setup(struct device_node *node,
 742                                        struct mux_data *data)
 743 {
 744         struct clk *clk;
 745         const char *clk_name = node->name;
 746         const char *parents[SUNXI_MAX_PARENTS];
 747         void *reg;
 748         int i = 0;
 749
 750         reg = of_iomap(node, 0);
 751
 752         while (i < SUNXI_MAX_PARENTS &&
 753                (parents[i] = of_clk_get_parent_name(node, i)) != NULL)
 754                 i++;
 755
 756         of_property_read_string(node, "clock-output-names", &clk_name);
 757
 758         clk = clk_register_mux(NULL, clk_name, parents, i,
 759                                CLK_SET_RATE_NO_REPARENT, reg,
 760                                data->shift, SUNXI_MUX_GATE_WIDTH,
 761                                0, &clk_lock);
 762
 763         if (clk) {
 764                 of_clk_add_provider(node, of_clk_src_simple_get, clk);
 765                 clk_register_clkdev(clk, clk_name, NULL);
 766         }
 767 }
 768
 769
 770
 771 /**
 772  * sunxi_divider_clk_setup() - Setup function for simple divider clocks
 773  */
 774
 775 struct div_data {
 776         u8      shift;
 777         u8      pow;
 778         u8      width;
 779 };
 780
 781 static const struct div_data sun4i_axi_data __initconst = {
 782         .shift  = 0,
 783         .pow    = 0,
 784         .width  = 2,
 785 };
 786
 787 static const struct div_data sun4i_ahb_data __initconst = {
 788         .shift  = 4,
 789         .pow    = 1,
 790         .width  = 2,
 791 };
 792
 793 static const struct div_data sun4i_apb0_data __initconst = {
 794         .shift  = 8,
 795         .pow    = 1,
 796         .width  = 2,
 797 };
 798
 799 static const struct div_data sun6i_a31_apb2_div_data __initconst = {
 800         .shift  = 0,
 801         .pow    = 0,
 802         .width  = 4,
 803 };
 804
 805 static void __init sunxi_divider_clk_setup(struct device_node *node,
 806                                            struct div_data *data)
 807 {
 808         struct clk *clk;
 809         const char *clk_name = node->name;
 810         const char *clk_parent;
 811         void *reg;
 812
 813         reg = of_iomap(node, 0);
 814
 815         clk_parent = of_clk_get_parent_name(node, 0);
 816
 817         of_property_read_string(node, "clock-output-names", &clk_name);
 818
 819         clk = clk_register_divider(NULL, clk_name, clk_parent, 0,
 820                                    reg, data->shift, data->width,
 821                                    data->pow ? CLK_DIVIDER_POWER_OF_TWO : 0,
 822                                    &clk_lock);
 823         if (clk) {
 824                 of_clk_add_provider(node, of_clk_src_simple_get, clk);
 825                 clk_register_clkdev(clk, clk_name, NULL);
 826         }
 827 }
 828
 829
 830
 831 /**
 832  * sunxi_gates_reset... - reset bits in leaf gate clk registers handling
 833  */
 834
 835 struct gates_reset_data {
 836         void __iomem                    *reg;
 837         spinlock_t                      *lock;
 838         struct reset_controller_dev     rcdev;
 839 };
 840
 841 static int sunxi_gates_reset_assert(struct reset_controller_dev *rcdev,
 842                               unsigned long id)
 843 {
 844         struct gates_reset_data *data = container_of(rcdev,
 845                                                      struct gates_reset_data,
 846                                                      rcdev);
 847         unsigned long flags;
 848         u32 reg;
 849
 850         spin_lock_irqsave(data->lock, flags);
 851
 852         reg = readl(data->reg);
 853         writel(reg & ~BIT(id), data->reg);
 854
 855         spin_unlock_irqrestore(data->lock, flags);
 856
 857         return 0;
 858 }
 859
 860 static int sunxi_gates_reset_deassert(struct reset_controller_dev *rcdev,
 861                                 unsigned long id)
 862 {
 863         struct gates_reset_data *data = container_of(rcdev,
 864                                                      struct gates_reset_data,
 865                                                      rcdev);
 866         unsigned long flags;
 867         u32 reg;
 868
 869         spin_lock_irqsave(data->lock, flags);
 870
 871         reg = readl(data->reg);
 872         writel(reg | BIT(id), data->reg);
 873
 874         spin_unlock_irqrestore(data->lock, flags);
 875
 876         return 0;
 877 }
 878
 879 static struct reset_control_ops sunxi_gates_reset_ops = {
 880         .assert         = sunxi_gates_reset_assert,
 881         .deassert       = sunxi_gates_reset_deassert,
 882 };
 883
 884 /**
 885  * sunxi_gates_clk_setup() - Setup function for leaf gates on clocks
 886  */
 887
 888 #define SUNXI_GATES_MAX_SIZE    64
 889
 890 struct gates_data {
 891         DECLARE_BITMAP(mask, SUNXI_GATES_MAX_SIZE);
 892         u32 reset_mask;
 893 };
 894
 895 static const struct gates_data sun4i_axi_gates_data __initconst = {
 896         .mask = {1},
 897 };
 898
 899 static const struct gates_data sun4i_ahb_gates_data __initconst = {
 900         .mask = {0x7F77FFF, 0x14FB3F},
 901 };
 902
 903 static const struct gates_data sun5i_a10s_ahb_gates_data __initconst = {
 904         .mask = {0x147667e7, 0x185915},
 905 };
 906
 907 static const struct gates_data sun5i_a13_ahb_gates_data __initconst = {
 908         .mask = {0x107067e7, 0x185111},
 909 };
 910
 911 static const struct gates_data sun6i_a31_ahb1_gates_data __initconst = {
 912         .mask = {0xEDFE7F62, 0x794F931},
 913 };
 914
 915 static const struct gates_data sun7i_a20_ahb_gates_data __initconst = {
 916         .mask = { 0x12f77fff, 0x16ff3f },
 917 };
 918
 919 static const struct gates_data sun4i_apb0_gates_data __initconst = {
 920         .mask = {0x4EF},
 921 };
 922
 923 static const struct gates_data sun5i_a10s_apb0_gates_data __initconst = {
 924         .mask = {0x469},
 925 };
 926
 927 static const struct gates_data sun5i_a13_apb0_gates_data __initconst = {
 928         .mask = {0x61},
 929 };
 930
 931 static const struct gates_data sun7i_a20_apb0_gates_data __initconst = {
 932         .mask = { 0x4ff },
 933 };
 934
 935 static const struct gates_data sun4i_apb1_gates_data __initconst = {
 936         .mask = {0xFF00F7},
 937 };
 938
 939 static const struct gates_data sun5i_a10s_apb1_gates_data __initconst = {
 940         .mask = {0xf0007},
 941 };
 942
 943 static const struct gates_data sun5i_a13_apb1_gates_data __initconst = {
 944         .mask = {0xa0007},
 945 };
 946
 947 static const struct gates_data sun6i_a31_apb1_gates_data __initconst = {
 948         .mask = {0x3031},
 949 };
 950
 951 static const struct gates_data sun6i_a31_apb2_gates_data __initconst = {
 952         .mask = {0x3F000F},
 953 };
 954
 955 static const struct gates_data sun7i_a20_apb1_gates_data __initconst = {
 956         .mask = { 0xff80ff },
 957 };
 958
 959 static const struct gates_data sun4i_a10_usb_gates_data __initconst = {
 960         .mask = {0x1C0},
 961         .reset_mask = 0x07,
 962 };
 963
 964 static const struct gates_data sun5i_a13_usb_gates_data __initconst = {
 965         .mask = {0x140},
 966         .reset_mask = 0x03,
 967 };
 968
 969 static void __init sunxi_gates_clk_setup(struct device_node *node,
 970                                          struct gates_data *data)
 971 {
 972         struct clk_onecell_data *clk_data;
 973         struct gates_reset_data *reset_data;
 974         const char *clk_parent;
 975         const char *clk_name;
 976         void *reg;
 977         int qty;
 978         int i = 0;
 979         int j = 0;
 980         int ignore;
 981
 982         reg = of_iomap(node, 0);
 983
 984         clk_parent = of_clk_get_parent_name(node, 0);
 985
 986         /* Worst-case size approximation and memory allocation */
 987         qty = find_last_bit(data->mask, SUNXI_GATES_MAX_SIZE);
 988         clk_data = kmalloc(sizeof(struct clk_onecell_data), GFP_KERNEL);
 989         if (!clk_data)
 990                 return;
 991         clk_data->clks = kzalloc((qty+1) * sizeof(struct clk *), GFP_KERNEL);
 992         if (!clk_data->clks) {
 993                 kfree(clk_data);
 994                 return;
 995         }
 996
 997         for_each_set_bit(i, data->mask, SUNXI_GATES_MAX_SIZE) {
 998                 of_property_read_string_index(node, "clock-output-names",
 999                                               j, &clk_name);
1000
1001                 /* No driver claims this clock, but it should remain gated */
1002                 ignore = !strcmp("ahb_sdram", clk_name) ? CLK_IGNORE_UNUSED : 0;
1003
1004                 clk_data->clks[i] = clk_register_gate(NULL, clk_name,
1005                                                       clk_parent, ignore,
1006                                                       reg + 4 * (i/32), i % 32,
1007                                                       0, &clk_lock);
1008                 WARN_ON(IS_ERR(clk_data->clks[i]));
1009
1010                 j++;
1011         }
1012
1013         /* Adjust to the real max */
1014         clk_data->clk_num = i;
1015
1016         of_clk_add_provider(node, of_clk_src_onecell_get, clk_data);
1017
1018         /* Register a reset controler for gates with reset bits */
1019         if (data->reset_mask == 0)
1020                 return;
1021
1022         reset_data = kzalloc(sizeof(*reset_data), GFP_KERNEL);
1023         if (!reset_data)
1024                 return;
1025
1026         reset_data->reg = reg;
1027         reset_data->lock = &clk_lock;
1028         reset_data->rcdev.nr_resets = __fls(data->reset_mask) + 1;
1029         reset_data->rcdev.ops = &sunxi_gates_reset_ops;
1030         reset_data->rcdev.of_node = node;
1031         reset_controller_register(&reset_data->rcdev);
1032 }
1033
1034
1035
1036 /**
1037  * sunxi_divs_clk_setup() helper data
1038  */
1039
1040 #define SUNXI_DIVS_MAX_QTY      2
1041 #define SUNXI_DIVISOR_WIDTH     2
1042
1043 struct divs_data {
1044         const struct factors_data *factors; /* data for the factor clock */
1045         struct {
1046                 u8 fixed; /* is it a fixed divisor? if not... */
1047                 struct clk_div_table *table; /* is it a table based divisor? */
1048                 u8 shift; /* otherwise it's a normal divisor with this shift */
1049                 u8 pow;   /* is it power-of-two based? */
1050                 u8 gate;  /* is it independently gateable? */
1051         } div[SUNXI_DIVS_MAX_QTY];
1052 };
1053
1054 static struct clk_div_table pll6_sata_tbl[] = {
1055         { .val = 0, .div = 6, },
1056         { .val = 1, .div = 12, },
1057         { .val = 2, .div = 18, },
1058         { .val = 3, .div = 24, },
1059         { } /* sentinel */
1060 };
1061
1062 static const struct divs_data pll5_divs_data __initconst = {
1063         .factors = &sun4i_pll5_data,
1064         .div = {
1065                 { .shift = 0, .pow = 0, }, /* M, DDR */
1066                 { .shift = 16, .pow = 1, }, /* P, other */
1067         }
1068 };
1069
1070 static const struct divs_data pll6_divs_data __initconst = {
1071         .factors = &sun4i_pll6_data,
1072         .div = {
1073                 { .shift = 0, .table = pll6_sata_tbl, .gate = 14 }, /* M, SATA */
1074                 { .fixed = 2 }, /* P, other */
1075         }
1076 };
1077
1078 /**
1079  * sunxi_divs_clk_setup() - Setup function for leaf divisors on clocks
1080  *
1081  * These clocks look something like this
1082  *            ________________________
1083  *           |         ___divisor 1---|----> to consumer
1084  * parent >--|  pll___/___divisor 2---|----> to consumer
1085  *           |        \_______________|____> to consumer
1086  *           |________________________|
1087  */
1088
1089 static void __init sunxi_divs_clk_setup(struct device_node *node,
1090                                         struct divs_data *data)
1091 {
1092         struct clk_onecell_data *clk_data;
1093         const char *parent;
1094         const char *clk_name;
1095         struct clk **clks, *pclk;
1096         struct clk_hw *gate_hw, *rate_hw;
1097         const struct clk_ops *rate_ops;
1098         struct clk_gate *gate = NULL;
1099         struct clk_fixed_factor *fix_factor;
1100         struct clk_divider *divider;
1101         void *reg;
1102         int i = 0;
1103         int flags, clkflags;
1104
1105         /* Set up factor clock that we will be dividing */
1106         pclk = sunxi_factors_clk_setup(node, data->factors);
1107         parent = __clk_get_name(pclk);
1108
1109         reg = of_iomap(node, 0);
1110
1111         clk_data = kmalloc(sizeof(struct clk_onecell_data), GFP_KERNEL);
1112         if (!clk_data)
1113                 return;
1114
1115         clks = kzalloc((SUNXI_DIVS_MAX_QTY+1) * sizeof(*clks), GFP_KERNEL);
1116         if (!clks)
1117                 goto free_clkdata;
1118
1119         clk_data->clks = clks;
1120
1121         /* It's not a good idea to have automatic reparenting changing
1122          * our RAM clock! */
1123         clkflags = !strcmp("pll5", parent) ? 0 : CLK_SET_RATE_PARENT;
1124
1125         for (i = 0; i < SUNXI_DIVS_MAX_QTY; i++) {
1126                 if (of_property_read_string_index(node, "clock-output-names",
1127                                                   i, &clk_name) != 0)
1128                         break;
1129
1130                 gate_hw = NULL;
1131                 rate_hw = NULL;
1132                 rate_ops = NULL;
1133
1134                 /* If this leaf clock can be gated, create a gate */
1135                 if (data->div[i].gate) {
1136                         gate = kzalloc(sizeof(*gate), GFP_KERNEL);
1137                         if (!gate)
1138                                 goto free_clks;
1139
1140                         gate->reg = reg;
1141                         gate->bit_idx = data->div[i].gate;
1142                         gate->lock = &clk_lock;
1143
1144                         gate_hw = &gate->hw;
1145                 }
1146
1147                 /* Leaves can be fixed or configurable divisors */
1148                 if (data->div[i].fixed) {
1149                         fix_factor = kzalloc(sizeof(*fix_factor), GFP_KERNEL);
1150                         if (!fix_factor)
1151                                 goto free_gate;
1152
1153                         fix_factor->mult = 1;
1154                         fix_factor->div = data->div[i].fixed;
1155
1156                         rate_hw = &fix_factor->hw;
1157                         rate_ops = &clk_fixed_factor_ops;
1158                 } else {
1159                         divider = kzalloc(sizeof(*divider), GFP_KERNEL);
1160                         if (!divider)
1161                                 goto free_gate;
1162
1163                         flags = data->div[i].pow ? CLK_DIVIDER_POWER_OF_TWO : 0;
1164
1165                         divider->reg = reg;
1166                         divider->shift = data->div[i].shift;
1167                         divider->width = SUNXI_DIVISOR_WIDTH;
1168                         divider->flags = flags;
1169                         divider->lock = &clk_lock;
1170                         divider->table = data->div[i].table;
1171
1172                         rate_hw = &divider->hw;
1173                         rate_ops = &clk_divider_ops;
1174                 }
1175
1176                 /* Wrap the (potential) gate and the divisor on a composite
1177                  * clock to unify them */
1178                 clks[i] = clk_register_composite(NULL, clk_name, &parent, 1,
1179                                                  NULL, NULL,
1180                                                  rate_hw, rate_ops,
1181                                                  gate_hw, &clk_gate_ops,
1182                                                  clkflags);
1183
1184                 WARN_ON(IS_ERR(clk_data->clks[i]));
1185                 clk_register_clkdev(clks[i], clk_name, NULL);
1186         }
1187
1188         /* The last clock available on the getter is the parent */
1189         clks[i++] = pclk;
1190
1191         /* Adjust to the real max */
1192         clk_data->clk_num = i;
1193
1194         of_clk_add_provider(node, of_clk_src_onecell_get, clk_data);
1195
1196         return;
1197
1198 free_gate:
1199         kfree(gate);
1200 free_clks:
1201         kfree(clks);
1202 free_clkdata:
1203         kfree(clk_data);
1204 }
1205
1206
1207
1208 /* Matches for factors clocks */
1209 static const struct of_device_id clk_factors_match[] __initconst = {
1210         {.compatible = "allwinner,sun4i-a10-pll1-clk", .data = &sun4i_pll1_data,},
1211         {.compatible = "allwinner,sun6i-a31-pll1-clk", .data = &sun6i_a31_pll1_data,},
1212         {.compatible = "allwinner,sun6i-a31-pll6-clk", .data = &sun6i_a31_pll6_data,},
1213         {.compatible = "allwinner,sun4i-a10-apb1-clk", .data = &sun4i_apb1_data,},
1214         {.compatible = "allwinner,sun4i-a10-mod0-clk", .data = &sun4i_mod0_data,},
1215         {.compatible = "allwinner,sun7i-a20-out-clk", .data = &sun7i_a20_out_data,},
1216         {}
1217 };
1218
1219 /* Matches for divider clocks */
1220 static const struct of_device_id clk_div_match[] __initconst = {
1221         {.compatible = "allwinner,sun4i-a10-axi-clk", .data = &sun4i_axi_data,},
1222         {.compatible = "allwinner,sun4i-a10-ahb-clk", .data = &sun4i_ahb_data,},
1223         {.compatible = "allwinner,sun4i-a10-apb0-clk", .data = &sun4i_apb0_data,},
1224         {.compatible = "allwinner,sun6i-a31-apb2-div-clk", .data = &sun6i_a31_apb2_div_data,},
1225         {}
1226 };
1227
1228 /* Matches for divided outputs */
1229 static const struct of_device_id clk_divs_match[] __initconst = {
1230         {.compatible = "allwinner,sun4i-a10-pll5-clk", .data = &pll5_divs_data,},
1231         {.compatible = "allwinner,sun4i-a10-pll6-clk", .data = &pll6_divs_data,},
1232         {}
1233 };
1234
1235 /* Matches for mux clocks */
1236 static const struct of_device_id clk_mux_match[] __initconst = {
1237         {.compatible = "allwinner,sun4i-a10-cpu-clk", .data = &sun4i_cpu_mux_data,},
1238         {.compatible = "allwinner,sun4i-a10-apb1-mux-clk", .data = &sun4i_apb1_mux_data,},
1239         {.compatible = "allwinner,sun6i-a31-ahb1-mux-clk", .data = &sun6i_a31_ahb1_mux_data,},
1240         {}
1241 };
1242
1243 /* Matches for gate clocks */
1244 static const struct of_device_id clk_gates_match[] __initconst = {
1245         {.compatible = "allwinner,sun4i-a10-axi-gates-clk", .data = &sun4i_axi_gates_data,},
1246         {.compatible = "allwinner,sun4i-a10-ahb-gates-clk", .data = &sun4i_ahb_gates_data,},
1247         {.compatible = "allwinner,sun5i-a10s-ahb-gates-clk", .data = &sun5i_a10s_ahb_gates_data,},
1248         {.compatible = "allwinner,sun5i-a13-ahb-gates-clk", .data = &sun5i_a13_ahb_gates_data,},
1249         {.compatible = "allwinner,sun6i-a31-ahb1-gates-clk", .data = &sun6i_a31_ahb1_gates_data,},
1250         {.compatible = "allwinner,sun7i-a20-ahb-gates-clk", .data = &sun7i_a20_ahb_gates_data,},
1251         {.compatible = "allwinner,sun4i-a10-apb0-gates-clk", .data = &sun4i_apb0_gates_data,},
1252         {.compatible = "allwinner,sun5i-a10s-apb0-gates-clk", .data = &sun5i_a10s_apb0_gates_data,},
1253         {.compatible = "allwinner,sun5i-a13-apb0-gates-clk", .data = &sun5i_a13_apb0_gates_data,},
1254         {.compatible = "allwinner,sun7i-a20-apb0-gates-clk", .data = &sun7i_a20_apb0_gates_data,},
1255         {.compatible = "allwinner,sun4i-a10-apb1-gates-clk", .data = &sun4i_apb1_gates_data,},
1256         {.compatible = "allwinner,sun5i-a10s-apb1-gates-clk", .data = &sun5i_a10s_apb1_gates_data,},
1257         {.compatible = "allwinner,sun5i-a13-apb1-gates-clk", .data = &sun5i_a13_apb1_gates_data,},
1258         {.compatible = "allwinner,sun6i-a31-apb1-gates-clk", .data = &sun6i_a31_apb1_gates_data,},
1259         {.compatible = "allwinner,sun7i-a20-apb1-gates-clk", .data = &sun7i_a20_apb1_gates_data,},
1260         {.compatible = "allwinner,sun6i-a31-apb2-gates-clk", .data = &sun6i_a31_apb2_gates_data,},
1261         {.compatible = "allwinner,sun4i-a10-usb-clk", .data = &sun4i_a10_usb_gates_data,},
1262         {.compatible = "allwinner,sun5i-a13-usb-clk", .data = &sun5i_a13_usb_gates_data,},
1263         {}
1264 };
1265
1266 static void __init of_sunxi_table_clock_setup(const struct of_device_id *clk_match,
1267                                               void *function)
1268 {
1269         struct device_node *np;
1270         const struct div_data *data;
1271         const struct of_device_id *match;
1272         void (*setup_function)(struct device_node *, const void *) = function;
1273
1274         for_each_matching_node(np, clk_match) {
1275                 match = of_match_node(clk_match, np);
1276                 data = match->data;
1277                 setup_function(np, data);
1278         }
1279 }
1280
1281 /**
1282  * System clock protection
1283  *
1284  * By enabling these critical clocks, we prevent their accidental gating
1285  * by the framework
1286  */
1287 static void __init sunxi_clock_protect(void)
1288 {
1289         struct clk *clk;
1290
1291         /* memory bus clock - sun5i+ */
1292         clk = clk_get(NULL, "mbus");
1293         if (!IS_ERR(clk)) {
1294                 clk_prepare_enable(clk);
1295                 clk_put(clk);
1296         }
1297
1298         /* DDR clock - sun4i+ */
1299         clk = clk_get(NULL, "pll5_ddr");
1300         if (!IS_ERR(clk)) {
1301                 clk_prepare_enable(clk);
1302                 clk_put(clk);
1303         }
1304 }
1305
1306 static void __init sunxi_init_clocks(void)
1307 {
1308         /* Register factor clocks */
1309         of_sunxi_table_clock_setup(clk_factors_match, sunxi_factors_clk_setup);
1310
1311         /* Register divider clocks */
1312         of_sunxi_table_clock_setup(clk_div_match, sunxi_divider_clk_setup);
1313
1314         /* Register divided output clocks */
1315         of_sunxi_table_clock_setup(clk_divs_match, sunxi_divs_clk_setup);
1316
1317         /* Register mux clocks */
1318         of_sunxi_table_clock_setup(clk_mux_match, sunxi_mux_clk_setup);
1319
1320         /* Register gate clocks */
1321         of_sunxi_table_clock_setup(clk_gates_match, sunxi_gates_clk_setup);
1322
1323         /* Enable core system clocks */
1324         sunxi_clock_protect();
1325 }
1326 CLK_OF_DECLARE(sun4i_a10_clk_init, "allwinner,sun4i-a10", sunxi_init_clocks);
1327 CLK_OF_DECLARE(sun5i_a10s_clk_init, "allwinner,sun5i-a10s", sunxi_init_clocks);
1328 CLK_OF_DECLARE(sun5i_a13_clk_init, "allwinner,sun5i-a13", sunxi_init_clocks);
1329 CLK_OF_DECLARE(sun6i_a31_clk_init, "allwinner,sun6i-a31", sunxi_init_clocks);
1330 CLK_OF_DECLARE(sun7i_a20_clk_init, "allwinner,sun7i-a20", sunxi_init_clocks);