drivers/dma/at_xdmac.c

   1 /*
   2  * Driver for the Atmel Extensible DMA Controller (aka XDMAC on AT91 systems)
   3  *
   4  * Copyright (C) 2014 Atmel Corporation
   5  *
   6  * Author: Ludovic Desroches <ludovic.desroches@atmel.com>
   7  *
   8  * This program is free software; you can redistribute it and/or modify it
   9  * under the terms of the GNU General Public License version 2 as published by
  10  * the Free Software Foundation.
  11  *
  12  * This program is distributed in the hope that it will be useful, but WITHOUT
  13  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  14  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  15  * more details.
  16  *
  17  * You should have received a copy of the GNU General Public License along with
  18  * this program.  If not, see <http://www.gnu.org/licenses/>.
  19  */
  20
  21 #include <asm/barrier.h>
  22 #include <dt-bindings/dma/at91.h>
  23 #include <linux/clk.h>
  24 #include <linux/dmaengine.h>
  25 #include <linux/dmapool.h>
  26 #include <linux/interrupt.h>
  27 #include <linux/irq.h>
  28 #include <linux/list.h>
  29 #include <linux/module.h>
  30 #include <linux/of_dma.h>
  31 #include <linux/of_platform.h>
  32 #include <linux/platform_device.h>
  33 #include <linux/pm.h>
  34
  35 #include "dmaengine.h"
  36
  37 /* Global registers */
  38 #define AT_XDMAC_GTYPE          0x00    /* Global Type Register */
  39 #define         AT_XDMAC_NB_CH(i)       (((i) & 0x1F) + 1)              /* Number of Channels Minus One */
  40 #define         AT_XDMAC_FIFO_SZ(i)     (((i) >> 5) & 0x7FF)            /* Number of Bytes */
  41 #define         AT_XDMAC_NB_REQ(i)      ((((i) >> 16) & 0x3F) + 1)      /* Number of Peripheral Requests Minus One */
  42 #define AT_XDMAC_GCFG           0x04    /* Global Configuration Register */
  43 #define AT_XDMAC_GWAC           0x08    /* Global Weighted Arbiter Configuration Register */
  44 #define AT_XDMAC_GIE            0x0C    /* Global Interrupt Enable Register */
  45 #define AT_XDMAC_GID            0x10    /* Global Interrupt Disable Register */
  46 #define AT_XDMAC_GIM            0x14    /* Global Interrupt Mask Register */
  47 #define AT_XDMAC_GIS            0x18    /* Global Interrupt Status Register */
  48 #define AT_XDMAC_GE             0x1C    /* Global Channel Enable Register */
  49 #define AT_XDMAC_GD             0x20    /* Global Channel Disable Register */
  50 #define AT_XDMAC_GS             0x24    /* Global Channel Status Register */
  51 #define AT_XDMAC_GRS            0x28    /* Global Channel Read Suspend Register */
  52 #define AT_XDMAC_GWS            0x2C    /* Global Write Suspend Register */
  53 #define AT_XDMAC_GRWS           0x30    /* Global Channel Read Write Suspend Register */
  54 #define AT_XDMAC_GRWR           0x34    /* Global Channel Read Write Resume Register */
  55 #define AT_XDMAC_GSWR           0x38    /* Global Channel Software Request Register */
  56 #define AT_XDMAC_GSWS           0x3C    /* Global channel Software Request Status Register */
  57 #define AT_XDMAC_GSWF           0x40    /* Global Channel Software Flush Request Register */
  58 #define AT_XDMAC_VERSION        0xFFC   /* XDMAC Version Register */
  59
  60 /* Channel relative registers offsets */
  61 #define AT_XDMAC_CIE            0x00    /* Channel Interrupt Enable Register */
  62 #define         AT_XDMAC_CIE_BIE        BIT(0)  /* End of Block Interrupt Enable Bit */
  63 #define         AT_XDMAC_CIE_LIE        BIT(1)  /* End of Linked List Interrupt Enable Bit */
  64 #define         AT_XDMAC_CIE_DIE        BIT(2)  /* End of Disable Interrupt Enable Bit */
  65 #define         AT_XDMAC_CIE_FIE        BIT(3)  /* End of Flush Interrupt Enable Bit */
  66 #define         AT_XDMAC_CIE_RBEIE      BIT(4)  /* Read Bus Error Interrupt Enable Bit */
  67 #define         AT_XDMAC_CIE_WBEIE      BIT(5)  /* Write Bus Error Interrupt Enable Bit */
  68 #define         AT_XDMAC_CIE_ROIE       BIT(6)  /* Request Overflow Interrupt Enable Bit */
  69 #define AT_XDMAC_CID            0x04    /* Channel Interrupt Disable Register */
  70 #define         AT_XDMAC_CID_BID        BIT(0)  /* End of Block Interrupt Disable Bit */
  71 #define         AT_XDMAC_CID_LID        BIT(1)  /* End of Linked List Interrupt Disable Bit */
  72 #define         AT_XDMAC_CID_DID        BIT(2)  /* End of Disable Interrupt Disable Bit */
  73 #define         AT_XDMAC_CID_FID        BIT(3)  /* End of Flush Interrupt Disable Bit */
  74 #define         AT_XDMAC_CID_RBEID      BIT(4)  /* Read Bus Error Interrupt Disable Bit */
  75 #define         AT_XDMAC_CID_WBEID      BIT(5)  /* Write Bus Error Interrupt Disable Bit */
  76 #define         AT_XDMAC_CID_ROID       BIT(6)  /* Request Overflow Interrupt Disable Bit */
  77 #define AT_XDMAC_CIM            0x08    /* Channel Interrupt Mask Register */
  78 #define         AT_XDMAC_CIM_BIM        BIT(0)  /* End of Block Interrupt Mask Bit */
  79 #define         AT_XDMAC_CIM_LIM        BIT(1)  /* End of Linked List Interrupt Mask Bit */
  80 #define         AT_XDMAC_CIM_DIM        BIT(2)  /* End of Disable Interrupt Mask Bit */
  81 #define         AT_XDMAC_CIM_FIM        BIT(3)  /* End of Flush Interrupt Mask Bit */
  82 #define         AT_XDMAC_CIM_RBEIM      BIT(4)  /* Read Bus Error Interrupt Mask Bit */
  83 #define         AT_XDMAC_CIM_WBEIM      BIT(5)  /* Write Bus Error Interrupt Mask Bit */
  84 #define         AT_XDMAC_CIM_ROIM       BIT(6)  /* Request Overflow Interrupt Mask Bit */
  85 #define AT_XDMAC_CIS            0x0C    /* Channel Interrupt Status Register */
  86 #define         AT_XDMAC_CIS_BIS        BIT(0)  /* End of Block Interrupt Status Bit */
  87 #define         AT_XDMAC_CIS_LIS        BIT(1)  /* End of Linked List Interrupt Status Bit */
  88 #define         AT_XDMAC_CIS_DIS        BIT(2)  /* End of Disable Interrupt Status Bit */
  89 #define         AT_XDMAC_CIS_FIS        BIT(3)  /* End of Flush Interrupt Status Bit */
  90 #define         AT_XDMAC_CIS_RBEIS      BIT(4)  /* Read Bus Error Interrupt Status Bit */
  91 #define         AT_XDMAC_CIS_WBEIS      BIT(5)  /* Write Bus Error Interrupt Status Bit */
  92 #define         AT_XDMAC_CIS_ROIS       BIT(6)  /* Request Overflow Interrupt Status Bit */
  93 #define AT_XDMAC_CSA            0x10    /* Channel Source Address Register */
  94 #define AT_XDMAC_CDA            0x14    /* Channel Destination Address Register */
  95 #define AT_XDMAC_CNDA           0x18    /* Channel Next Descriptor Address Register */
  96 #define         AT_XDMAC_CNDA_NDAIF(i)  ((i) & 0x1)                     /* Channel x Next Descriptor Interface */
  97 #define         AT_XDMAC_CNDA_NDA(i)    ((i) & 0xfffffffc)              /* Channel x Next Descriptor Address */
  98 #define AT_XDMAC_CNDC           0x1C    /* Channel Next Descriptor Control Register */
  99 #define         AT_XDMAC_CNDC_NDE               (0x1 << 0)              /* Channel x Next Descriptor Enable */
 100 #define         AT_XDMAC_CNDC_NDSUP             (0x1 << 1)              /* Channel x Next Descriptor Source Update */
 101 #define         AT_XDMAC_CNDC_NDDUP             (0x1 << 2)              /* Channel x Next Descriptor Destination Update */
 102 #define         AT_XDMAC_CNDC_NDVIEW_NDV0       (0x0 << 3)              /* Channel x Next Descriptor View 0 */
 103 #define         AT_XDMAC_CNDC_NDVIEW_NDV1       (0x1 << 3)              /* Channel x Next Descriptor View 1 */
 104 #define         AT_XDMAC_CNDC_NDVIEW_NDV2       (0x2 << 3)              /* Channel x Next Descriptor View 2 */
 105 #define         AT_XDMAC_CNDC_NDVIEW_NDV3       (0x3 << 3)              /* Channel x Next Descriptor View 3 */
 106 #define AT_XDMAC_CUBC           0x20    /* Channel Microblock Control Register */
 107 #define AT_XDMAC_CBC            0x24    /* Channel Block Control Register */
 108 #define AT_XDMAC_CC             0x28    /* Channel Configuration Register */
 109 #define         AT_XDMAC_CC_TYPE        (0x1 << 0)      /* Channel Transfer Type */
 110 #define                 AT_XDMAC_CC_TYPE_MEM_TRAN       (0x0 << 0)      /* Memory to Memory Transfer */
 111 #define                 AT_XDMAC_CC_TYPE_PER_TRAN       (0x1 << 0)      /* Peripheral to Memory or Memory to Peripheral Transfer */
 112 #define         AT_XDMAC_CC_MBSIZE_MASK (0x3 << 1)
 113 #define                 AT_XDMAC_CC_MBSIZE_SINGLE       (0x0 << 1)
 114 #define                 AT_XDMAC_CC_MBSIZE_FOUR         (0x1 << 1)
 115 #define                 AT_XDMAC_CC_MBSIZE_EIGHT        (0x2 << 1)
 116 #define                 AT_XDMAC_CC_MBSIZE_SIXTEEN      (0x3 << 1)
 117 #define         AT_XDMAC_CC_DSYNC       (0x1 << 4)      /* Channel Synchronization */
 118 #define                 AT_XDMAC_CC_DSYNC_PER2MEM       (0x0 << 4)
 119 #define                 AT_XDMAC_CC_DSYNC_MEM2PER       (0x1 << 4)
 120 #define         AT_XDMAC_CC_PROT        (0x1 << 5)      /* Channel Protection */
 121 #define                 AT_XDMAC_CC_PROT_SEC            (0x0 << 5)
 122 #define                 AT_XDMAC_CC_PROT_UNSEC          (0x1 << 5)
 123 #define         AT_XDMAC_CC_SWREQ       (0x1 << 6)      /* Channel Software Request Trigger */
 124 #define                 AT_XDMAC_CC_SWREQ_HWR_CONNECTED (0x0 << 6)
 125 #define                 AT_XDMAC_CC_SWREQ_SWR_CONNECTED (0x1 << 6)
 126 #define         AT_XDMAC_CC_MEMSET      (0x1 << 7)      /* Channel Fill Block of memory */
 127 #define                 AT_XDMAC_CC_MEMSET_NORMAL_MODE  (0x0 << 7)
 128 #define                 AT_XDMAC_CC_MEMSET_HW_MODE      (0x1 << 7)
 129 #define         AT_XDMAC_CC_CSIZE(i)    ((0x7 & (i)) << 8)      /* Channel Chunk Size */
 130 #define         AT_XDMAC_CC_DWIDTH_OFFSET       11
 131 #define         AT_XDMAC_CC_DWIDTH_MASK (0x3 << AT_XDMAC_CC_DWIDTH_OFFSET)
 132 #define         AT_XDMAC_CC_DWIDTH(i)   ((0x3 & (i)) << AT_XDMAC_CC_DWIDTH_OFFSET)      /* Channel Data Width */
 133 #define                 AT_XDMAC_CC_DWIDTH_BYTE         0x0
 134 #define                 AT_XDMAC_CC_DWIDTH_HALFWORD     0x1
 135 #define                 AT_XDMAC_CC_DWIDTH_WORD         0x2
 136 #define                 AT_XDMAC_CC_DWIDTH_DWORD        0x3
 137 #define         AT_XDMAC_CC_SIF(i)      ((0x1 & (i)) << 13)     /* Channel Source Interface Identifier */
 138 #define         AT_XDMAC_CC_DIF(i)      ((0x1 & (i)) << 14)     /* Channel Destination Interface Identifier */
 139 #define         AT_XDMAC_CC_SAM_MASK    (0x3 << 16)     /* Channel Source Addressing Mode */
 140 #define                 AT_XDMAC_CC_SAM_FIXED_AM        (0x0 << 16)
 141 #define                 AT_XDMAC_CC_SAM_INCREMENTED_AM  (0x1 << 16)
 142 #define                 AT_XDMAC_CC_SAM_UBS_AM          (0x2 << 16)
 143 #define                 AT_XDMAC_CC_SAM_UBS_DS_AM       (0x3 << 16)
 144 #define         AT_XDMAC_CC_DAM_MASK    (0x3 << 18)     /* Channel Source Addressing Mode */
 145 #define                 AT_XDMAC_CC_DAM_FIXED_AM        (0x0 << 18)
 146 #define                 AT_XDMAC_CC_DAM_INCREMENTED_AM  (0x1 << 18)
 147 #define                 AT_XDMAC_CC_DAM_UBS_AM          (0x2 << 18)
 148 #define                 AT_XDMAC_CC_DAM_UBS_DS_AM       (0x3 << 18)
 149 #define         AT_XDMAC_CC_INITD       (0x1 << 21)     /* Channel Initialization Terminated (read only) */
 150 #define                 AT_XDMAC_CC_INITD_TERMINATED    (0x0 << 21)
 151 #define                 AT_XDMAC_CC_INITD_IN_PROGRESS   (0x1 << 21)
 152 #define         AT_XDMAC_CC_RDIP        (0x1 << 22)     /* Read in Progress (read only) */
 153 #define                 AT_XDMAC_CC_RDIP_DONE           (0x0 << 22)
 154 #define                 AT_XDMAC_CC_RDIP_IN_PROGRESS    (0x1 << 22)
 155 #define         AT_XDMAC_CC_WRIP        (0x1 << 23)     /* Write in Progress (read only) */
 156 #define                 AT_XDMAC_CC_WRIP_DONE           (0x0 << 23)
 157 #define                 AT_XDMAC_CC_WRIP_IN_PROGRESS    (0x1 << 23)
 158 #define         AT_XDMAC_CC_PERID(i)    (0x7f & (h) << 24)      /* Channel Peripheral Identifier */
 159 #define AT_XDMAC_CDS_MSP        0x2C    /* Channel Data Stride Memory Set Pattern */
 160 #define AT_XDMAC_CSUS           0x30    /* Channel Source Microblock Stride */
 161 #define AT_XDMAC_CDUS           0x34    /* Channel Destination Microblock Stride */
 162
 163 #define AT_XDMAC_CHAN_REG_BASE  0x50    /* Channel registers base address */
 164
 165 /* Microblock control members */
 166 #define AT_XDMAC_MBR_UBC_UBLEN_MAX      0xFFFFFFUL      /* Maximum Microblock Length */
 167 #define AT_XDMAC_MBR_UBC_NDE            (0x1 << 24)     /* Next Descriptor Enable */
 168 #define AT_XDMAC_MBR_UBC_NSEN           (0x1 << 25)     /* Next Descriptor Source Update */
 169 #define AT_XDMAC_MBR_UBC_NDEN           (0x1 << 26)     /* Next Descriptor Destination Update */
 170 #define AT_XDMAC_MBR_UBC_NDV0           (0x0 << 27)     /* Next Descriptor View 0 */
 171 #define AT_XDMAC_MBR_UBC_NDV1           (0x1 << 27)     /* Next Descriptor View 1 */
 172 #define AT_XDMAC_MBR_UBC_NDV2           (0x2 << 27)     /* Next Descriptor View 2 */
 173 #define AT_XDMAC_MBR_UBC_NDV3           (0x3 << 27)     /* Next Descriptor View 3 */
 174
 175 #define AT_XDMAC_MAX_CHAN       0x20
 176
 177 #define AT_XDMAC_DMA_BUSWIDTHS\
 178         (BIT(DMA_SLAVE_BUSWIDTH_UNDEFINED) |\
 179         BIT(DMA_SLAVE_BUSWIDTH_1_BYTE) |\
 180         BIT(DMA_SLAVE_BUSWIDTH_2_BYTES) |\
 181         BIT(DMA_SLAVE_BUSWIDTH_4_BYTES) |\
 182         BIT(DMA_SLAVE_BUSWIDTH_8_BYTES))
 183
 184 enum atc_status {
 185         AT_XDMAC_CHAN_IS_CYCLIC = 0,
 186         AT_XDMAC_CHAN_IS_PAUSED,
 187 };
 188
 189 /* ----- Channels ----- */
 190 struct at_xdmac_chan {
 191         struct dma_chan                 chan;
 192         void __iomem                    *ch_regs;
 193         u32                             mask;           /* Channel Mask */
 194         u32                             cfg[3];         /* Channel Configuration Register */
 195         #define AT_XDMAC_CUR_CFG        0               /* Current channel conf */
 196         #define AT_XDMAC_DEV_TO_MEM_CFG 1               /* Predifined dev to mem channel conf */
 197         #define AT_XDMAC_MEM_TO_DEV_CFG 2               /* Predifined mem to dev channel conf */
 198         u8                              perid;          /* Peripheral ID */
 199         u8                              perif;          /* Peripheral Interface */
 200         u8                              memif;          /* Memory Interface */
 201         u32                             per_src_addr;
 202         u32                             per_dst_addr;
 203         u32                             save_cim;
 204         u32                             save_cnda;
 205         u32                             save_cndc;
 206         unsigned long                   status;
 207         struct tasklet_struct           tasklet;
 208
 209         spinlock_t                      lock;
 210
 211         struct list_head                xfers_list;
 212         struct list_head                free_descs_list;
 213 };
 214
 215
 216 /* ----- Controller ----- */
 217 struct at_xdmac {
 218         struct dma_device       dma;
 219         void __iomem            *regs;
 220         int                     irq;
 221         struct clk              *clk;
 222         u32                     save_gim;
 223         u32                     save_gs;
 224         struct dma_pool         *at_xdmac_desc_pool;
 225         struct at_xdmac_chan    chan[0];
 226 };
 227
 228
 229 /* ----- Descriptors ----- */
 230
 231 /* Linked List Descriptor */
 232 struct at_xdmac_lld {
 233         dma_addr_t      mbr_nda;        /* Next Descriptor Member */
 234         u32             mbr_ubc;        /* Microblock Control Member */
 235         dma_addr_t      mbr_sa;         /* Source Address Member */
 236         dma_addr_t      mbr_da;         /* Destination Address Member */
 237         u32             mbr_cfg;        /* Configuration Register */
 238 };
 239
 240
 241 struct at_xdmac_desc {
 242         struct at_xdmac_lld             lld;
 243         enum dma_transfer_direction     direction;
 244         struct dma_async_tx_descriptor  tx_dma_desc;
 245         struct list_head                desc_node;
 246         /* Following members are only used by the first descriptor */
 247         bool                            active_xfer;
 248         unsigned int                    xfer_size;
 249         struct list_head                descs_list;
 250         struct list_head                xfer_node;
 251 };
 252
 253 static inline void __iomem *at_xdmac_chan_reg_base(struct at_xdmac *atxdmac, unsigned int chan_nb)
 254 {
 255         return atxdmac->regs + (AT_XDMAC_CHAN_REG_BASE + chan_nb * 0x40);
 256 }
 257
 258 #define at_xdmac_read(atxdmac, reg) readl_relaxed((atxdmac)->regs + (reg))
 259 #define at_xdmac_write(atxdmac, reg, value) \
 260         writel_relaxed((value), (atxdmac)->regs + (reg))
 261
 262 #define at_xdmac_chan_read(atchan, reg) readl_relaxed((atchan)->ch_regs + (reg))
 263 #define at_xdmac_chan_write(atchan, reg, value) writel_relaxed((value), (atchan)->ch_regs + (reg))
 264
 265 static inline struct at_xdmac_chan *to_at_xdmac_chan(struct dma_chan *dchan)
 266 {
 267         return container_of(dchan, struct at_xdmac_chan, chan);
 268 }
 269
 270 static struct device *chan2dev(struct dma_chan *chan)
 271 {
 272         return &chan->dev->device;
 273 }
 274
 275 static inline struct at_xdmac *to_at_xdmac(struct dma_device *ddev)
 276 {
 277         return container_of(ddev, struct at_xdmac, dma);
 278 }
 279
 280 static inline struct at_xdmac_desc *txd_to_at_desc(struct dma_async_tx_descriptor *txd)
 281 {
 282         return container_of(txd, struct at_xdmac_desc, tx_dma_desc);
 283 }
 284
 285 static inline int at_xdmac_chan_is_cyclic(struct at_xdmac_chan *atchan)
 286 {
 287         return test_bit(AT_XDMAC_CHAN_IS_CYCLIC, &atchan->status);
 288 }
 289
 290 static inline int at_xdmac_chan_is_paused(struct at_xdmac_chan *atchan)
 291 {
 292         return test_bit(AT_XDMAC_CHAN_IS_PAUSED, &atchan->status);
 293 }
 294
 295 static inline int at_xdmac_csize(u32 maxburst)
 296 {
 297         int csize;
 298
 299         csize = ffs(maxburst) - 1;
 300         if (csize > 4)
 301                 csize = -EINVAL;
 302
 303         return csize;
 304 };
 305
 306 static inline u8 at_xdmac_get_dwidth(u32 cfg)
 307 {
 308         return (cfg & AT_XDMAC_CC_DWIDTH_MASK) >> AT_XDMAC_CC_DWIDTH_OFFSET;
 309 };
 310
 311 static unsigned int init_nr_desc_per_channel = 64;
 312 module_param(init_nr_desc_per_channel, uint, 0644);
 313 MODULE_PARM_DESC(init_nr_desc_per_channel,
 314                  "initial descriptors per channel (default: 64)");
 315
 316
 317 static bool at_xdmac_chan_is_enabled(struct at_xdmac_chan *atchan)
 318 {
 319         return at_xdmac_chan_read(atchan, AT_XDMAC_GS) & atchan->mask;
 320 }
 321
 322 static void at_xdmac_off(struct at_xdmac *atxdmac)
 323 {
 324         at_xdmac_write(atxdmac, AT_XDMAC_GD, -1L);
 325
 326         /* Wait that all chans are disabled. */
 327         while (at_xdmac_read(atxdmac, AT_XDMAC_GS))
 328                 cpu_relax();
 329
 330         at_xdmac_write(atxdmac, AT_XDMAC_GID, -1L);
 331 }
 332
 333 /* Call with lock hold. */
 334 static void at_xdmac_start_xfer(struct at_xdmac_chan *atchan,
 335                                 struct at_xdmac_desc *first)
 336 {
 337         struct at_xdmac *atxdmac = to_at_xdmac(atchan->chan.device);
 338         u32             reg;
 339
 340         dev_vdbg(chan2dev(&atchan->chan), "%s: desc 0x%p\n", __func__, first);
 341
 342         if (at_xdmac_chan_is_enabled(atchan))
 343                 return;
 344
 345         /* Set transfer as active to not try to start it again. */
 346         first->active_xfer = true;
 347
 348         /* Tell xdmac where to get the first descriptor. */
 349         reg = AT_XDMAC_CNDA_NDA(first->tx_dma_desc.phys)
 350               | AT_XDMAC_CNDA_NDAIF(atchan->memif);
 351         at_xdmac_chan_write(atchan, AT_XDMAC_CNDA, reg);
 352
 353         /*
 354          * When doing memory to memory transfer we need to use the next
 355          * descriptor view 2 since some fields of the configuration register
 356          * depend on transfer size and src/dest addresses.
 357          */
 358         if (is_slave_direction(first->direction)) {
 359                 reg = AT_XDMAC_CNDC_NDVIEW_NDV1;
 360                 if (first->direction == DMA_MEM_TO_DEV)
 361                         atchan->cfg[AT_XDMAC_CUR_CFG] =
 362                                 atchan->cfg[AT_XDMAC_MEM_TO_DEV_CFG];
 363                 else
 364                         atchan->cfg[AT_XDMAC_CUR_CFG] =
 365                                 atchan->cfg[AT_XDMAC_DEV_TO_MEM_CFG];
 366                 at_xdmac_chan_write(atchan, AT_XDMAC_CC,
 367                                     atchan->cfg[AT_XDMAC_CUR_CFG]);
 368         } else {
 369                 /*
 370                  * No need to write AT_XDMAC_CC reg, it will be done when the
 371                  * descriptor is fecthed.
 372                  */
 373                 reg = AT_XDMAC_CNDC_NDVIEW_NDV2;
 374         }
 375
 376         reg |= AT_XDMAC_CNDC_NDDUP
 377                | AT_XDMAC_CNDC_NDSUP
 378                | AT_XDMAC_CNDC_NDE;
 379         at_xdmac_chan_write(atchan, AT_XDMAC_CNDC, reg);
 380
 381         dev_vdbg(chan2dev(&atchan->chan),
 382                  "%s: CC=0x%08x CNDA=0x%08x, CNDC=0x%08x, CSA=0x%08x, CDA=0x%08x, CUBC=0x%08x\n",
 383                  __func__, at_xdmac_chan_read(atchan, AT_XDMAC_CC),
 384                  at_xdmac_chan_read(atchan, AT_XDMAC_CNDA),
 385                  at_xdmac_chan_read(atchan, AT_XDMAC_CNDC),
 386                  at_xdmac_chan_read(atchan, AT_XDMAC_CSA),
 387                  at_xdmac_chan_read(atchan, AT_XDMAC_CDA),
 388                  at_xdmac_chan_read(atchan, AT_XDMAC_CUBC));
 389
 390         at_xdmac_chan_write(atchan, AT_XDMAC_CID, 0xffffffff);
 391         reg = AT_XDMAC_CIE_RBEIE | AT_XDMAC_CIE_WBEIE | AT_XDMAC_CIE_ROIE;
 392         /*
 393          * There is no end of list when doing cyclic dma, we need to get
 394          * an interrupt after each periods.
 395          */
 396         if (at_xdmac_chan_is_cyclic(atchan))
 397                 at_xdmac_chan_write(atchan, AT_XDMAC_CIE,
 398                                     reg | AT_XDMAC_CIE_BIE);
 399         else
 400                 at_xdmac_chan_write(atchan, AT_XDMAC_CIE,
 401                                     reg | AT_XDMAC_CIE_LIE);
 402         at_xdmac_write(atxdmac, AT_XDMAC_GIE, atchan->mask);
 403         dev_vdbg(chan2dev(&atchan->chan),
 404                  "%s: enable channel (0x%08x)\n", __func__, atchan->mask);
 405         wmb();
 406         at_xdmac_write(atxdmac, AT_XDMAC_GE, atchan->mask);
 407
 408         dev_vdbg(chan2dev(&atchan->chan),
 409                  "%s: CC=0x%08x CNDA=0x%08x, CNDC=0x%08x, CSA=0x%08x, CDA=0x%08x, CUBC=0x%08x\n",
 410                  __func__, at_xdmac_chan_read(atchan, AT_XDMAC_CC),
 411                  at_xdmac_chan_read(atchan, AT_XDMAC_CNDA),
 412                  at_xdmac_chan_read(atchan, AT_XDMAC_CNDC),
 413                  at_xdmac_chan_read(atchan, AT_XDMAC_CSA),
 414                  at_xdmac_chan_read(atchan, AT_XDMAC_CDA),
 415                  at_xdmac_chan_read(atchan, AT_XDMAC_CUBC));
 416
 417 }
 418
 419 static dma_cookie_t at_xdmac_tx_submit(struct dma_async_tx_descriptor *tx)
 420 {
 421         struct at_xdmac_desc    *desc = txd_to_at_desc(tx);
 422         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(tx->chan);
 423         dma_cookie_t            cookie;
 424
 425         spin_lock_bh(&atchan->lock);
 426         cookie = dma_cookie_assign(tx);
 427
 428         dev_vdbg(chan2dev(tx->chan), "%s: atchan 0x%p, add desc 0x%p to xfers_list\n",
 429                  __func__, atchan, desc);
 430         list_add_tail(&desc->xfer_node, &atchan->xfers_list);
 431         if (list_is_singular(&atchan->xfers_list))
 432                 at_xdmac_start_xfer(atchan, desc);
 433
 434         spin_unlock_bh(&atchan->lock);
 435         return cookie;
 436 }
 437
 438 static struct at_xdmac_desc *at_xdmac_alloc_desc(struct dma_chan *chan,
 439                                                  gfp_t gfp_flags)
 440 {
 441         struct at_xdmac_desc    *desc;
 442         struct at_xdmac         *atxdmac = to_at_xdmac(chan->device);
 443         dma_addr_t              phys;
 444
 445         desc = dma_pool_alloc(atxdmac->at_xdmac_desc_pool, gfp_flags, &phys);
 446         if (desc) {
 447                 memset(desc, 0, sizeof(*desc));
 448                 INIT_LIST_HEAD(&desc->descs_list);
 449                 dma_async_tx_descriptor_init(&desc->tx_dma_desc, chan);
 450                 desc->tx_dma_desc.tx_submit = at_xdmac_tx_submit;
 451                 desc->tx_dma_desc.phys = phys;
 452         }
 453
 454         return desc;
 455 }
 456
 457 /* Call must be protected by lock. */
 458 static struct at_xdmac_desc *at_xdmac_get_desc(struct at_xdmac_chan *atchan)
 459 {
 460         struct at_xdmac_desc *desc;
 461
 462         if (list_empty(&atchan->free_descs_list)) {
 463                 desc = at_xdmac_alloc_desc(&atchan->chan, GFP_NOWAIT);
 464         } else {
 465                 desc = list_first_entry(&atchan->free_descs_list,
 466                                         struct at_xdmac_desc, desc_node);
 467                 list_del(&desc->desc_node);
 468                 desc->active_xfer = false;
 469         }
 470
 471         return desc;
 472 }
 473
 474 static struct dma_chan *at_xdmac_xlate(struct of_phandle_args *dma_spec,
 475                                        struct of_dma *of_dma)
 476 {
 477         struct at_xdmac         *atxdmac = of_dma->of_dma_data;
 478         struct at_xdmac_chan    *atchan;
 479         struct dma_chan         *chan;
 480         struct device           *dev = atxdmac->dma.dev;
 481
 482         if (dma_spec->args_count != 1) {
 483                 dev_err(dev, "dma phandler args: bad number of args\n");
 484                 return NULL;
 485         }
 486
 487         chan = dma_get_any_slave_channel(&atxdmac->dma);
 488         if (!chan) {
 489                 dev_err(dev, "can't get a dma channel\n");
 490                 return NULL;
 491         }
 492
 493         atchan = to_at_xdmac_chan(chan);
 494         atchan->memif = AT91_XDMAC_DT_GET_MEM_IF(dma_spec->args[0]);
 495         atchan->perif = AT91_XDMAC_DT_GET_PER_IF(dma_spec->args[0]);
 496         atchan->perid = AT91_XDMAC_DT_GET_PERID(dma_spec->args[0]);
 497         dev_dbg(dev, "chan dt cfg: memif=%u perif=%u perid=%u\n",
 498                  atchan->memif, atchan->perif, atchan->perid);
 499
 500         return chan;
 501 }
 502
 503 static int at_xdmac_set_slave_config(struct dma_chan *chan,
 504                                       struct dma_slave_config *sconfig)
 505 {
 506         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
 507         u8 dwidth;
 508         int csize;
 509
 510         atchan->cfg[AT_XDMAC_DEV_TO_MEM_CFG] =
 511                 AT91_XDMAC_DT_PERID(atchan->perid)
 512                 | AT_XDMAC_CC_DAM_INCREMENTED_AM
 513                 | AT_XDMAC_CC_SAM_FIXED_AM
 514                 | AT_XDMAC_CC_DIF(atchan->memif)
 515                 | AT_XDMAC_CC_SIF(atchan->perif)
 516                 | AT_XDMAC_CC_SWREQ_HWR_CONNECTED
 517                 | AT_XDMAC_CC_DSYNC_PER2MEM
 518                 | AT_XDMAC_CC_MBSIZE_SIXTEEN
 519                 | AT_XDMAC_CC_TYPE_PER_TRAN;
 520         csize = at_xdmac_csize(sconfig->src_maxburst);
 521         if (csize < 0) {
 522                 dev_err(chan2dev(chan), "invalid src maxburst value\n");
 523                 return -EINVAL;
 524         }
 525         atchan->cfg[AT_XDMAC_DEV_TO_MEM_CFG] |= AT_XDMAC_CC_CSIZE(csize);
 526         dwidth = ffs(sconfig->src_addr_width) - 1;
 527         atchan->cfg[AT_XDMAC_DEV_TO_MEM_CFG] |= AT_XDMAC_CC_DWIDTH(dwidth);
 528
 529
 530         atchan->cfg[AT_XDMAC_MEM_TO_DEV_CFG] =
 531                 AT91_XDMAC_DT_PERID(atchan->perid)
 532                 | AT_XDMAC_CC_DAM_FIXED_AM
 533                 | AT_XDMAC_CC_SAM_INCREMENTED_AM
 534                 | AT_XDMAC_CC_DIF(atchan->perif)
 535                 | AT_XDMAC_CC_SIF(atchan->memif)
 536                 | AT_XDMAC_CC_SWREQ_HWR_CONNECTED
 537                 | AT_XDMAC_CC_DSYNC_MEM2PER
 538                 | AT_XDMAC_CC_MBSIZE_SIXTEEN
 539                 | AT_XDMAC_CC_TYPE_PER_TRAN;
 540         csize = at_xdmac_csize(sconfig->dst_maxburst);
 541         if (csize < 0) {
 542                 dev_err(chan2dev(chan), "invalid src maxburst value\n");
 543                 return -EINVAL;
 544         }
 545         atchan->cfg[AT_XDMAC_MEM_TO_DEV_CFG] |= AT_XDMAC_CC_CSIZE(csize);
 546         dwidth = ffs(sconfig->dst_addr_width) - 1;
 547         atchan->cfg[AT_XDMAC_MEM_TO_DEV_CFG] |= AT_XDMAC_CC_DWIDTH(dwidth);
 548
 549         /* Src and dst addr are needed to configure the link list descriptor. */
 550         atchan->per_src_addr = sconfig->src_addr;
 551         atchan->per_dst_addr = sconfig->dst_addr;
 552
 553         dev_dbg(chan2dev(chan),
 554                 "%s: cfg[dev2mem]=0x%08x, cfg[mem2dev]=0x%08x, per_src_addr=0x%08x, per_dst_addr=0x%08x\n",
 555                 __func__, atchan->cfg[AT_XDMAC_DEV_TO_MEM_CFG],
 556                 atchan->cfg[AT_XDMAC_MEM_TO_DEV_CFG],
 557                 atchan->per_src_addr, atchan->per_dst_addr);
 558
 559         return 0;
 560 }
 561
 562 static struct dma_async_tx_descriptor *
 563 at_xdmac_prep_slave_sg(struct dma_chan *chan, struct scatterlist *sgl,
 564                        unsigned int sg_len, enum dma_transfer_direction direction,
 565                        unsigned long flags, void *context)
 566 {
 567         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
 568         struct at_xdmac_desc    *first = NULL, *prev = NULL;
 569         struct scatterlist      *sg;
 570         int                     i;
 571         u32                     cfg;
 572         unsigned int            xfer_size = 0;
 573
 574         if (!sgl)
 575                 return NULL;
 576
 577         if (!is_slave_direction(direction)) {
 578                 dev_err(chan2dev(chan), "invalid DMA direction\n");
 579                 return NULL;
 580         }
 581
 582         dev_dbg(chan2dev(chan), "%s: sg_len=%d, dir=%s, flags=0x%lx\n",
 583                  __func__, sg_len,
 584                  direction == DMA_MEM_TO_DEV ? "to device" : "from device",
 585                  flags);
 586
 587         /* Protect dma_sconfig field that can be modified by set_slave_conf. */
 588         spin_lock_bh(&atchan->lock);
 589
 590         /* Prepare descriptors. */
 591         for_each_sg(sgl, sg, sg_len, i) {
 592                 struct at_xdmac_desc    *desc = NULL;
 593                 u32                     len, mem;
 594
 595                 len = sg_dma_len(sg);
 596                 mem = sg_dma_address(sg);
 597                 if (unlikely(!len)) {
 598                         dev_err(chan2dev(chan), "sg data length is zero\n");
 599                         spin_unlock_bh(&atchan->lock);
 600                         return NULL;
 601                 }
 602                 dev_dbg(chan2dev(chan), "%s: * sg%d len=%u, mem=0x%08x\n",
 603                          __func__, i, len, mem);
 604
 605                 desc = at_xdmac_get_desc(atchan);
 606                 if (!desc) {
 607                         dev_err(chan2dev(chan), "can't get descriptor\n");
 608                         if (first)
 609                                 list_splice_init(&first->descs_list, &atchan->free_descs_list);
 610                         spin_unlock_bh(&atchan->lock);
 611                         return NULL;
 612                 }
 613
 614                 /* Linked list descriptor setup. */
 615                 if (direction == DMA_DEV_TO_MEM) {
 616                         desc->lld.mbr_sa = atchan->per_src_addr;
 617                         desc->lld.mbr_da = mem;
 618                         cfg = atchan->cfg[AT_XDMAC_DEV_TO_MEM_CFG];
 619                 } else {
 620                         desc->lld.mbr_sa = mem;
 621                         desc->lld.mbr_da = atchan->per_dst_addr;
 622                         cfg = atchan->cfg[AT_XDMAC_MEM_TO_DEV_CFG];
 623                 }
 624                 desc->lld.mbr_ubc = AT_XDMAC_MBR_UBC_NDV1               /* next descriptor view */
 625                         | AT_XDMAC_MBR_UBC_NDEN                         /* next descriptor dst parameter update */
 626                         | AT_XDMAC_MBR_UBC_NSEN                         /* next descriptor src parameter update */
 627                         | (i == sg_len - 1 ? 0 : AT_XDMAC_MBR_UBC_NDE)  /* descriptor fetch */
 628                         | len / (1 << at_xdmac_get_dwidth(cfg));        /* microblock length */
 629                 dev_dbg(chan2dev(chan),
 630                          "%s: lld: mbr_sa=%pad, mbr_da=%pad, mbr_ubc=0x%08x\n",
 631                          __func__, &desc->lld.mbr_sa, &desc->lld.mbr_da, desc->lld.mbr_ubc);
 632
 633                 /* Chain lld. */
 634                 if (prev) {
 635                         prev->lld.mbr_nda = desc->tx_dma_desc.phys;
 636                         dev_dbg(chan2dev(chan),
 637                                  "%s: chain lld: prev=0x%p, mbr_nda=%pad\n",
 638                                  __func__, prev, &prev->lld.mbr_nda);
 639                 }
 640
 641                 prev = desc;
 642                 if (!first)
 643                         first = desc;
 644
 645                 dev_dbg(chan2dev(chan), "%s: add desc 0x%p to descs_list 0x%p\n",
 646                          __func__, desc, first);
 647                 list_add_tail(&desc->desc_node, &first->descs_list);
 648                 xfer_size += len;
 649         }
 650
 651         spin_unlock_bh(&atchan->lock);
 652
 653         first->tx_dma_desc.flags = flags;
 654         first->xfer_size = xfer_size;
 655         first->direction = direction;
 656
 657         return &first->tx_dma_desc;
 658 }
 659
 660 static struct dma_async_tx_descriptor *
 661 at_xdmac_prep_dma_cyclic(struct dma_chan *chan, dma_addr_t buf_addr,
 662                          size_t buf_len, size_t period_len,
 663                          enum dma_transfer_direction direction,
 664                          unsigned long flags)
 665 {
 666         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
 667         struct at_xdmac_desc    *first = NULL, *prev = NULL;
 668         unsigned int            periods = buf_len / period_len;
 669         int                     i;
 670         u32                     cfg;
 671
 672         dev_dbg(chan2dev(chan), "%s: buf_addr=%pad, buf_len=%zd, period_len=%zd, dir=%s, flags=0x%lx\n",
 673                 __func__, &buf_addr, buf_len, period_len,
 674                 direction == DMA_MEM_TO_DEV ? "mem2per" : "per2mem", flags);
 675
 676         if (!is_slave_direction(direction)) {
 677                 dev_err(chan2dev(chan), "invalid DMA direction\n");
 678                 return NULL;
 679         }
 680
 681         if (test_and_set_bit(AT_XDMAC_CHAN_IS_CYCLIC, &atchan->status)) {
 682                 dev_err(chan2dev(chan), "channel currently used\n");
 683                 return NULL;
 684         }
 685
 686         for (i = 0; i < periods; i++) {
 687                 struct at_xdmac_desc    *desc = NULL;
 688
 689                 spin_lock_bh(&atchan->lock);
 690                 desc = at_xdmac_get_desc(atchan);
 691                 if (!desc) {
 692                         dev_err(chan2dev(chan), "can't get descriptor\n");
 693                         if (first)
 694                                 list_splice_init(&first->descs_list, &atchan->free_descs_list);
 695                         spin_unlock_bh(&atchan->lock);
 696                         return NULL;
 697                 }
 698                 spin_unlock_bh(&atchan->lock);
 699                 dev_dbg(chan2dev(chan),
 700                         "%s: desc=0x%p, tx_dma_desc.phys=%pad\n",
 701                         __func__, desc, &desc->tx_dma_desc.phys);
 702
 703                 if (direction == DMA_DEV_TO_MEM) {
 704                         desc->lld.mbr_sa = atchan->per_src_addr;
 705                         desc->lld.mbr_da = buf_addr + i * period_len;
 706                         cfg = atchan->cfg[AT_XDMAC_DEV_TO_MEM_CFG];
 707                 } else {
 708                         desc->lld.mbr_sa = buf_addr + i * period_len;
 709                         desc->lld.mbr_da = atchan->per_dst_addr;
 710                         cfg = atchan->cfg[AT_XDMAC_MEM_TO_DEV_CFG];
 711                 }
 712                 desc->lld.mbr_ubc = AT_XDMAC_MBR_UBC_NDV1
 713                         | AT_XDMAC_MBR_UBC_NDEN
 714                         | AT_XDMAC_MBR_UBC_NSEN
 715                         | AT_XDMAC_MBR_UBC_NDE
 716                         | period_len >> at_xdmac_get_dwidth(cfg);
 717
 718                 dev_dbg(chan2dev(chan),
 719                          "%s: lld: mbr_sa=%pad, mbr_da=%pad, mbr_ubc=0x%08x\n",
 720                          __func__, &desc->lld.mbr_sa, &desc->lld.mbr_da, desc->lld.mbr_ubc);
 721
 722                 /* Chain lld. */
 723                 if (prev) {
 724                         prev->lld.mbr_nda = desc->tx_dma_desc.phys;
 725                         dev_dbg(chan2dev(chan),
 726                                  "%s: chain lld: prev=0x%p, mbr_nda=%pad\n",
 727                                  __func__, prev, &prev->lld.mbr_nda);
 728                 }
 729
 730                 prev = desc;
 731                 if (!first)
 732                         first = desc;
 733
 734                 dev_dbg(chan2dev(chan), "%s: add desc 0x%p to descs_list 0x%p\n",
 735                          __func__, desc, first);
 736                 list_add_tail(&desc->desc_node, &first->descs_list);
 737         }
 738
 739         prev->lld.mbr_nda = first->tx_dma_desc.phys;
 740         dev_dbg(chan2dev(chan),
 741                 "%s: chain lld: prev=0x%p, mbr_nda=%pad\n",
 742                 __func__, prev, &prev->lld.mbr_nda);
 743         first->tx_dma_desc.flags = flags;
 744         first->xfer_size = buf_len;
 745         first->direction = direction;
 746
 747         return &first->tx_dma_desc;
 748 }
 749
 750 static struct dma_async_tx_descriptor *
 751 at_xdmac_prep_dma_memcpy(struct dma_chan *chan, dma_addr_t dest, dma_addr_t src,
 752                          size_t len, unsigned long flags)
 753 {
 754         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
 755         struct at_xdmac_desc    *first = NULL, *prev = NULL;
 756         size_t                  remaining_size = len, xfer_size = 0, ublen;
 757         dma_addr_t              src_addr = src, dst_addr = dest;
 758         u32                     dwidth;
 759         /*
 760          * WARNING: We don't know the direction, it involves we can't
 761          * dynamically set the source and dest interface so we have to use the
 762          * same one. Only interface 0 allows EBI access. Hopefully we can
 763          * access DDR through both ports (at least on SAMA5D4x), so we can use
 764          * the same interface for source and dest, that solves the fact we
 765          * don't know the direction.
 766          */
 767         u32                     chan_cc = AT_XDMAC_CC_DAM_INCREMENTED_AM
 768                                         | AT_XDMAC_CC_SAM_INCREMENTED_AM
 769                                         | AT_XDMAC_CC_DIF(0)
 770                                         | AT_XDMAC_CC_SIF(0)
 771                                         | AT_XDMAC_CC_MBSIZE_SIXTEEN
 772                                         | AT_XDMAC_CC_TYPE_MEM_TRAN;
 773
 774         dev_dbg(chan2dev(chan), "%s: src=%pad, dest=%pad, len=%zd, flags=0x%lx\n",
 775                 __func__, &src, &dest, len, flags);
 776
 777         if (unlikely(!len))
 778                 return NULL;
 779
 780         /*
 781          * Check address alignment to select the greater data width we can use.
 782          * Some XDMAC implementations don't provide dword transfer, in this
 783          * case selecting dword has the same behavior as selecting word transfers.
 784          */
 785         if (!((src_addr | dst_addr) & 7)) {
 786                 dwidth = AT_XDMAC_CC_DWIDTH_DWORD;
 787                 dev_dbg(chan2dev(chan), "%s: dwidth: double word\n", __func__);
 788         } else if (!((src_addr | dst_addr)  & 3)) {
 789                 dwidth = AT_XDMAC_CC_DWIDTH_WORD;
 790                 dev_dbg(chan2dev(chan), "%s: dwidth: word\n", __func__);
 791         } else if (!((src_addr | dst_addr) & 1)) {
 792                 dwidth = AT_XDMAC_CC_DWIDTH_HALFWORD;
 793                 dev_dbg(chan2dev(chan), "%s: dwidth: half word\n", __func__);
 794         } else {
 795                 dwidth = AT_XDMAC_CC_DWIDTH_BYTE;
 796                 dev_dbg(chan2dev(chan), "%s: dwidth: byte\n", __func__);
 797         }
 798
 799         /* Prepare descriptors. */
 800         while (remaining_size) {
 801                 struct at_xdmac_desc    *desc = NULL;
 802
 803                 dev_dbg(chan2dev(chan), "%s: remaining_size=%zu\n", __func__, remaining_size);
 804
 805                 spin_lock_bh(&atchan->lock);
 806                 desc = at_xdmac_get_desc(atchan);
 807                 spin_unlock_bh(&atchan->lock);
 808                 if (!desc) {
 809                         dev_err(chan2dev(chan), "can't get descriptor\n");
 810                         if (first)
 811                                 list_splice_init(&first->descs_list, &atchan->free_descs_list);
 812                         return NULL;
 813                 }
 814
 815                 /* Update src and dest addresses. */
 816                 src_addr += xfer_size;
 817                 dst_addr += xfer_size;
 818
 819                 if (remaining_size >= AT_XDMAC_MBR_UBC_UBLEN_MAX << dwidth)
 820                         xfer_size = AT_XDMAC_MBR_UBC_UBLEN_MAX << dwidth;
 821                 else
 822                         xfer_size = remaining_size;
 823
 824                 dev_dbg(chan2dev(chan), "%s: xfer_size=%zu\n", __func__, xfer_size);
 825
 826                 /* Check remaining length and change data width if needed. */
 827                 if (!((src_addr | dst_addr | xfer_size) & 7)) {
 828                         dwidth = AT_XDMAC_CC_DWIDTH_DWORD;
 829                         dev_dbg(chan2dev(chan), "%s: dwidth: double word\n", __func__);
 830                 } else if (!((src_addr | dst_addr | xfer_size)  & 3)) {
 831                         dwidth = AT_XDMAC_CC_DWIDTH_WORD;
 832                         dev_dbg(chan2dev(chan), "%s: dwidth: word\n", __func__);
 833                 } else if (!((src_addr | dst_addr | xfer_size) & 1)) {
 834                         dwidth = AT_XDMAC_CC_DWIDTH_HALFWORD;
 835                         dev_dbg(chan2dev(chan), "%s: dwidth: half word\n", __func__);
 836                 } else if ((src_addr | dst_addr | xfer_size) & 1) {
 837                         dwidth = AT_XDMAC_CC_DWIDTH_BYTE;
 838                         dev_dbg(chan2dev(chan), "%s: dwidth: byte\n", __func__);
 839                 }
 840                 chan_cc |= AT_XDMAC_CC_DWIDTH(dwidth);
 841
 842                 ublen = xfer_size >> dwidth;
 843                 remaining_size -= xfer_size;
 844
 845                 desc->lld.mbr_sa = src_addr;
 846                 desc->lld.mbr_da = dst_addr;
 847                 desc->lld.mbr_ubc = AT_XDMAC_MBR_UBC_NDV2
 848                         | AT_XDMAC_MBR_UBC_NDEN
 849                         | AT_XDMAC_MBR_UBC_NSEN
 850                         | (remaining_size ? AT_XDMAC_MBR_UBC_NDE : 0)
 851                         | ublen;
 852                 desc->lld.mbr_cfg = chan_cc;
 853
 854                 dev_dbg(chan2dev(chan),
 855                          "%s: lld: mbr_sa=%pad, mbr_da=%pad, mbr_ubc=0x%08x, mbr_cfg=0x%08x\n",
 856                          __func__, &desc->lld.mbr_sa, &desc->lld.mbr_da, desc->lld.mbr_ubc, desc->lld.mbr_cfg);
 857
 858                 /* Chain lld. */
 859                 if (prev) {
 860                         prev->lld.mbr_nda = desc->tx_dma_desc.phys;
 861                         dev_dbg(chan2dev(chan),
 862                                  "%s: chain lld: prev=0x%p, mbr_nda=0x%08x\n",
 863                                  __func__, prev, prev->lld.mbr_nda);
 864                 }
 865
 866                 prev = desc;
 867                 if (!first)
 868                         first = desc;
 869
 870                 dev_dbg(chan2dev(chan), "%s: add desc 0x%p to descs_list 0x%p\n",
 871                          __func__, desc, first);
 872                 list_add_tail(&desc->desc_node, &first->descs_list);
 873         }
 874
 875         first->tx_dma_desc.flags = flags;
 876         first->xfer_size = len;
 877
 878         return &first->tx_dma_desc;
 879 }
 880
 881 static enum dma_status
 882 at_xdmac_tx_status(struct dma_chan *chan, dma_cookie_t cookie,
 883                 struct dma_tx_state *txstate)
 884 {
 885         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
 886         struct at_xdmac         *atxdmac = to_at_xdmac(atchan->chan.device);
 887         struct at_xdmac_desc    *desc, *_desc;
 888         struct list_head        *descs_list;
 889         enum dma_status         ret;
 890         int                     residue;
 891         u32                     cur_nda, mask, value;
 892         u8                      dwidth = at_xdmac_get_dwidth(atchan->cfg[AT_XDMAC_CUR_CFG]);
 893
 894         ret = dma_cookie_status(chan, cookie, txstate);
 895         if (ret == DMA_COMPLETE)
 896                 return ret;
 897
 898         if (!txstate)
 899                 return ret;
 900
 901         spin_lock_bh(&atchan->lock);
 902
 903         desc = list_first_entry(&atchan->xfers_list, struct at_xdmac_desc, xfer_node);
 904
 905         /*
 906          * If the transfer has not been started yet, don't need to compute the
 907          * residue, it's the transfer length.
 908          */
 909         if (!desc->active_xfer) {
 910                 dma_set_residue(txstate, desc->xfer_size);
 911                 spin_unlock_bh(&atchan->lock);
 912                 return ret;
 913         }
 914
 915         residue = desc->xfer_size;
 916         /*
 917          * Flush FIFO: only relevant when the transfer is source peripheral
 918          * synchronized.
 919          */
 920         mask = AT_XDMAC_CC_TYPE | AT_XDMAC_CC_DSYNC;
 921         value = AT_XDMAC_CC_TYPE_PER_TRAN | AT_XDMAC_CC_DSYNC_PER2MEM;
 922         if ((atchan->cfg[AT_XDMAC_CUR_CFG] & mask) == value) {
 923                 at_xdmac_write(atxdmac, AT_XDMAC_GSWF, atchan->mask);
 924                 while (!(at_xdmac_chan_read(atchan, AT_XDMAC_CIS) & AT_XDMAC_CIS_FIS))
 925                         cpu_relax();
 926         }
 927
 928         cur_nda = at_xdmac_chan_read(atchan, AT_XDMAC_CNDA) & 0xfffffffc;
 929         /*
 930          * Remove size of all microblocks already transferred and the current
 931          * one. Then add the remaining size to transfer of the current
 932          * microblock.
 933          */
 934         descs_list = &desc->descs_list;
 935         list_for_each_entry_safe(desc, _desc, descs_list, desc_node) {
 936                 residue -= (desc->lld.mbr_ubc & 0xffffff) << dwidth;
 937                 if ((desc->lld.mbr_nda & 0xfffffffc) == cur_nda)
 938                         break;
 939         }
 940         residue += at_xdmac_chan_read(atchan, AT_XDMAC_CUBC) << dwidth;
 941
 942         spin_unlock_bh(&atchan->lock);
 943
 944         dma_set_residue(txstate, residue);
 945
 946         dev_dbg(chan2dev(chan),
 947                  "%s: desc=0x%p, tx_dma_desc.phys=%pad, tx_status=%d, cookie=%d, residue=%d\n",
 948                  __func__, desc, &desc->tx_dma_desc.phys, ret, cookie, residue);
 949
 950         return ret;
 951 }
 952
 953 /* Call must be protected by lock. */
 954 static void at_xdmac_remove_xfer(struct at_xdmac_chan *atchan,
 955                                     struct at_xdmac_desc *desc)
 956 {
 957         dev_dbg(chan2dev(&atchan->chan), "%s: desc 0x%p\n", __func__, desc);
 958
 959         /*
 960          * Remove the transfer from the transfer list then move the transfer
 961          * descriptors into the free descriptors list.
 962          */
 963         list_del(&desc->xfer_node);
 964         list_splice_init(&desc->descs_list, &atchan->free_descs_list);
 965 }
 966
 967 static void at_xdmac_advance_work(struct at_xdmac_chan *atchan)
 968 {
 969         struct at_xdmac_desc    *desc;
 970
 971         spin_lock_bh(&atchan->lock);
 972
 973         /*
 974          * If channel is enabled, do nothing, advance_work will be triggered
 975          * after the interruption.
 976          */
 977         if (!at_xdmac_chan_is_enabled(atchan) && !list_empty(&atchan->xfers_list)) {
 978                 desc = list_first_entry(&atchan->xfers_list,
 979                                         struct at_xdmac_desc,
 980                                         xfer_node);
 981                 dev_vdbg(chan2dev(&atchan->chan), "%s: desc 0x%p\n", __func__, desc);
 982                 if (!desc->active_xfer)
 983                         at_xdmac_start_xfer(atchan, desc);
 984         }
 985
 986         spin_unlock_bh(&atchan->lock);
 987 }
 988
 989 static void at_xdmac_handle_cyclic(struct at_xdmac_chan *atchan)
 990 {
 991         struct at_xdmac_desc            *desc;
 992         struct dma_async_tx_descriptor  *txd;
 993
 994         desc = list_first_entry(&atchan->xfers_list, struct at_xdmac_desc, xfer_node);
 995         txd = &desc->tx_dma_desc;
 996
 997         if (txd->callback && (txd->flags & DMA_PREP_INTERRUPT))
 998                 txd->callback(txd->callback_param);
 999 }
1000
1001 static void at_xdmac_tasklet(unsigned long data)
1002 {
1003         struct at_xdmac_chan    *atchan = (struct at_xdmac_chan *)data;
1004         struct at_xdmac_desc    *desc;
1005         u32                     error_mask;
1006
1007         dev_dbg(chan2dev(&atchan->chan), "%s: status=0x%08lx\n",
1008                  __func__, atchan->status);
1009
1010         error_mask = AT_XDMAC_CIS_RBEIS
1011                      | AT_XDMAC_CIS_WBEIS
1012                      | AT_XDMAC_CIS_ROIS;
1013
1014         if (at_xdmac_chan_is_cyclic(atchan)) {
1015                 at_xdmac_handle_cyclic(atchan);
1016         } else if ((atchan->status & AT_XDMAC_CIS_LIS)
1017                    || (atchan->status & error_mask)) {
1018                 struct dma_async_tx_descriptor  *txd;
1019
1020                 if (atchan->status & AT_XDMAC_CIS_RBEIS)
1021                         dev_err(chan2dev(&atchan->chan), "read bus error!!!");
1022                 if (atchan->status & AT_XDMAC_CIS_WBEIS)
1023                         dev_err(chan2dev(&atchan->chan), "write bus error!!!");
1024                 if (atchan->status & AT_XDMAC_CIS_ROIS)
1025                         dev_err(chan2dev(&atchan->chan), "request overflow error!!!");
1026
1027                 spin_lock_bh(&atchan->lock);
1028                 desc = list_first_entry(&atchan->xfers_list,
1029                                         struct at_xdmac_desc,
1030                                         xfer_node);
1031                 dev_vdbg(chan2dev(&atchan->chan), "%s: desc 0x%p\n", __func__, desc);
1032                 BUG_ON(!desc->active_xfer);
1033
1034                 txd = &desc->tx_dma_desc;
1035
1036                 at_xdmac_remove_xfer(atchan, desc);
1037                 spin_unlock_bh(&atchan->lock);
1038
1039                 if (!at_xdmac_chan_is_cyclic(atchan)) {
1040                         dma_cookie_complete(txd);
1041                         if (txd->callback && (txd->flags & DMA_PREP_INTERRUPT))
1042                                 txd->callback(txd->callback_param);
1043                 }
1044
1045                 dma_run_dependencies(txd);
1046
1047                 at_xdmac_advance_work(atchan);
1048         }
1049 }
1050
1051 static irqreturn_t at_xdmac_interrupt(int irq, void *dev_id)
1052 {
1053         struct at_xdmac         *atxdmac = (struct at_xdmac *)dev_id;
1054         struct at_xdmac_chan    *atchan;
1055         u32                     imr, status, pending;
1056         u32                     chan_imr, chan_status;
1057         int                     i, ret = IRQ_NONE;
1058
1059         do {
1060                 imr = at_xdmac_read(atxdmac, AT_XDMAC_GIM);
1061                 status = at_xdmac_read(atxdmac, AT_XDMAC_GIS);
1062                 pending = status & imr;
1063
1064                 dev_vdbg(atxdmac->dma.dev,
1065                          "%s: status=0x%08x, imr=0x%08x, pending=0x%08x\n",
1066                          __func__, status, imr, pending);
1067
1068                 if (!pending)
1069                         break;
1070
1071                 /* We have to find which channel has generated the interrupt. */
1072                 for (i = 0; i < atxdmac->dma.chancnt; i++) {
1073                         if (!((1 << i) & pending))
1074                                 continue;
1075
1076                         atchan = &atxdmac->chan[i];
1077                         chan_imr = at_xdmac_chan_read(atchan, AT_XDMAC_CIM);
1078                         chan_status = at_xdmac_chan_read(atchan, AT_XDMAC_CIS);
1079                         atchan->status = chan_status & chan_imr;
1080                         dev_vdbg(atxdmac->dma.dev,
1081                                  "%s: chan%d: imr=0x%x, status=0x%x\n",
1082                                  __func__, i, chan_imr, chan_status);
1083                         dev_vdbg(chan2dev(&atchan->chan),
1084                                  "%s: CC=0x%08x CNDA=0x%08x, CNDC=0x%08x, CSA=0x%08x, CDA=0x%08x, CUBC=0x%08x\n",
1085                                  __func__,
1086                                  at_xdmac_chan_read(atchan, AT_XDMAC_CC),
1087                                  at_xdmac_chan_read(atchan, AT_XDMAC_CNDA),
1088                                  at_xdmac_chan_read(atchan, AT_XDMAC_CNDC),
1089                                  at_xdmac_chan_read(atchan, AT_XDMAC_CSA),
1090                                  at_xdmac_chan_read(atchan, AT_XDMAC_CDA),
1091                                  at_xdmac_chan_read(atchan, AT_XDMAC_CUBC));
1092
1093                         if (atchan->status & (AT_XDMAC_CIS_RBEIS | AT_XDMAC_CIS_WBEIS))
1094                                 at_xdmac_write(atxdmac, AT_XDMAC_GD, atchan->mask);
1095
1096                         tasklet_schedule(&atchan->tasklet);
1097                         ret = IRQ_HANDLED;
1098                 }
1099
1100         } while (pending);
1101
1102         return ret;
1103 }
1104
1105 static void at_xdmac_issue_pending(struct dma_chan *chan)
1106 {
1107         struct at_xdmac_chan *atchan = to_at_xdmac_chan(chan);
1108
1109         dev_dbg(chan2dev(&atchan->chan), "%s\n", __func__);
1110
1111         if (!at_xdmac_chan_is_cyclic(atchan))
1112                 at_xdmac_advance_work(atchan);
1113
1114         return;
1115 }
1116
1117 static int at_xdmac_device_config(struct dma_chan *chan,
1118                                   struct dma_slave_config *config)
1119 {
1120         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1121         int ret;
1122
1123         dev_dbg(chan2dev(chan), "%s\n", __func__);
1124
1125         spin_lock_bh(&atchan->lock);
1126         ret = at_xdmac_set_slave_config(chan, config);
1127         spin_unlock_bh(&atchan->lock);
1128
1129         return ret;
1130 }
1131
1132 static int at_xdmac_device_pause(struct dma_chan *chan)
1133 {
1134         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1135         struct at_xdmac         *atxdmac = to_at_xdmac(atchan->chan.device);
1136
1137         dev_dbg(chan2dev(chan), "%s\n", __func__);
1138
1139         spin_lock_bh(&atchan->lock);
1140         at_xdmac_write(atxdmac, AT_XDMAC_GRWS, atchan->mask);
1141         set_bit(AT_XDMAC_CHAN_IS_PAUSED, &atchan->status);
1142         spin_unlock_bh(&atchan->lock);
1143
1144         return 0;
1145 }
1146
1147 static int at_xdmac_device_resume(struct dma_chan *chan)
1148 {
1149         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1150         struct at_xdmac         *atxdmac = to_at_xdmac(atchan->chan.device);
1151
1152         dev_dbg(chan2dev(chan), "%s\n", __func__);
1153
1154         spin_lock_bh(&atchan->lock);
1155         if (!at_xdmac_chan_is_paused(atchan))
1156                 return 0;
1157
1158         at_xdmac_write(atxdmac, AT_XDMAC_GRWR, atchan->mask);
1159         clear_bit(AT_XDMAC_CHAN_IS_PAUSED, &atchan->status);
1160         spin_unlock_bh(&atchan->lock);
1161
1162         return 0;
1163 }
1164
1165 static int at_xdmac_device_terminate_all(struct dma_chan *chan)
1166 {
1167         struct at_xdmac_desc    *desc, *_desc;
1168         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1169         struct at_xdmac         *atxdmac = to_at_xdmac(atchan->chan.device);
1170
1171         dev_dbg(chan2dev(chan), "%s\n", __func__);
1172
1173         spin_lock_bh(&atchan->lock);
1174         at_xdmac_write(atxdmac, AT_XDMAC_GD, atchan->mask);
1175         while (at_xdmac_read(atxdmac, AT_XDMAC_GS) & atchan->mask)
1176                 cpu_relax();
1177
1178         /* Cancel all pending transfers. */
1179         list_for_each_entry_safe(desc, _desc, &atchan->xfers_list, xfer_node)
1180                 at_xdmac_remove_xfer(atchan, desc);
1181
1182         clear_bit(AT_XDMAC_CHAN_IS_CYCLIC, &atchan->status);
1183         spin_unlock_bh(&atchan->lock);
1184
1185         return 0;
1186 }
1187
1188 static int at_xdmac_alloc_chan_resources(struct dma_chan *chan)
1189 {
1190         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1191         struct at_xdmac_desc    *desc;
1192         int                     i;
1193
1194         spin_lock_bh(&atchan->lock);
1195
1196         if (at_xdmac_chan_is_enabled(atchan)) {
1197                 dev_err(chan2dev(chan),
1198                         "can't allocate channel resources (channel enabled)\n");
1199                 i = -EIO;
1200                 goto spin_unlock;
1201         }
1202
1203         if (!list_empty(&atchan->free_descs_list)) {
1204                 dev_err(chan2dev(chan),
1205                         "can't allocate channel resources (channel not free from a previous use)\n");
1206                 i = -EIO;
1207                 goto spin_unlock;
1208         }
1209
1210         for (i = 0; i < init_nr_desc_per_channel; i++) {
1211                 desc = at_xdmac_alloc_desc(chan, GFP_ATOMIC);
1212                 if (!desc) {
1213                         dev_warn(chan2dev(chan),
1214                                 "only %d descriptors have been allocated\n", i);
1215                         break;
1216                 }
1217                 list_add_tail(&desc->desc_node, &atchan->free_descs_list);
1218         }
1219
1220         dma_cookie_init(chan);
1221
1222         dev_dbg(chan2dev(chan), "%s: allocated %d descriptors\n", __func__, i);
1223
1224 spin_unlock:
1225         spin_unlock_bh(&atchan->lock);
1226         return i;
1227 }
1228
1229 static void at_xdmac_free_chan_resources(struct dma_chan *chan)
1230 {
1231         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1232         struct at_xdmac         *atxdmac = to_at_xdmac(chan->device);
1233         struct at_xdmac_desc    *desc, *_desc;
1234
1235         list_for_each_entry_safe(desc, _desc, &atchan->free_descs_list, desc_node) {
1236                 dev_dbg(chan2dev(chan), "%s: freeing descriptor %p\n", __func__, desc);
1237                 list_del(&desc->desc_node);
1238                 dma_pool_free(atxdmac->at_xdmac_desc_pool, desc, desc->tx_dma_desc.phys);
1239         }
1240
1241         return;
1242 }
1243
1244 #ifdef CONFIG_PM
1245 static int atmel_xdmac_prepare(struct device *dev)
1246 {
1247         struct platform_device  *pdev = to_platform_device(dev);
1248         struct at_xdmac         *atxdmac = platform_get_drvdata(pdev);
1249         struct dma_chan         *chan, *_chan;
1250
1251         list_for_each_entry_safe(chan, _chan, &atxdmac->dma.channels, device_node) {
1252                 struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1253
1254                 /* Wait for transfer completion, except in cyclic case. */
1255                 if (at_xdmac_chan_is_enabled(atchan) && !at_xdmac_chan_is_cyclic(atchan))
1256                         return -EAGAIN;
1257         }
1258         return 0;
1259 }
1260 #else
1261 #       define atmel_xdmac_prepare NULL
1262 #endif
1263
1264 #ifdef CONFIG_PM_SLEEP
1265 static int atmel_xdmac_suspend(struct device *dev)
1266 {
1267         struct platform_device  *pdev = to_platform_device(dev);
1268         struct at_xdmac         *atxdmac = platform_get_drvdata(pdev);
1269         struct dma_chan         *chan, *_chan;
1270
1271         list_for_each_entry_safe(chan, _chan, &atxdmac->dma.channels, device_node) {
1272                 struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1273
1274                 if (at_xdmac_chan_is_cyclic(atchan)) {
1275                         if (!at_xdmac_chan_is_paused(atchan))
1276                                 at_xdmac_device_pause(chan);
1277                         atchan->save_cim = at_xdmac_chan_read(atchan, AT_XDMAC_CIM);
1278                         atchan->save_cnda = at_xdmac_chan_read(atchan, AT_XDMAC_CNDA);
1279                         atchan->save_cndc = at_xdmac_chan_read(atchan, AT_XDMAC_CNDC);
1280                 }
1281         }
1282         atxdmac->save_gim = at_xdmac_read(atxdmac, AT_XDMAC_GIM);
1283
1284         at_xdmac_off(atxdmac);
1285         clk_disable_unprepare(atxdmac->clk);
1286         return 0;
1287 }
1288
1289 static int atmel_xdmac_resume(struct device *dev)
1290 {
1291         struct platform_device  *pdev = to_platform_device(dev);
1292         struct at_xdmac         *atxdmac = platform_get_drvdata(pdev);
1293         struct at_xdmac_chan    *atchan;
1294         struct dma_chan         *chan, *_chan;
1295         int                     i;
1296         u32                     cfg;
1297
1298         clk_prepare_enable(atxdmac->clk);
1299
1300         /* Clear pending interrupts. */
1301         for (i = 0; i < atxdmac->dma.chancnt; i++) {
1302                 atchan = &atxdmac->chan[i];
1303                 while (at_xdmac_chan_read(atchan, AT_XDMAC_CIS))
1304                         cpu_relax();
1305         }
1306
1307         at_xdmac_write(atxdmac, AT_XDMAC_GIE, atxdmac->save_gim);
1308         at_xdmac_write(atxdmac, AT_XDMAC_GE, atxdmac->save_gs);
1309         list_for_each_entry_safe(chan, _chan, &atxdmac->dma.channels, device_node) {
1310                 atchan = to_at_xdmac_chan(chan);
1311                 cfg = atchan->cfg[AT_XDMAC_CUR_CFG];
1312                 at_xdmac_chan_write(atchan, AT_XDMAC_CC, cfg);
1313                 if (at_xdmac_chan_is_cyclic(atchan)) {
1314                         at_xdmac_chan_write(atchan, AT_XDMAC_CNDA, atchan->save_cnda);
1315                         at_xdmac_chan_write(atchan, AT_XDMAC_CNDC, atchan->save_cndc);
1316                         at_xdmac_chan_write(atchan, AT_XDMAC_CIE, atchan->save_cim);
1317                         wmb();
1318                         at_xdmac_write(atxdmac, AT_XDMAC_GE, atchan->mask);
1319                 }
1320         }
1321         return 0;
1322 }
1323 #endif /* CONFIG_PM_SLEEP */
1324
1325 static int at_xdmac_probe(struct platform_device *pdev)
1326 {
1327         struct resource *res;
1328         struct at_xdmac *atxdmac;
1329         int             irq, size, nr_channels, i, ret;
1330         void __iomem    *base;
1331         u32             reg;
1332
1333         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1334         if (!res)
1335                 return -EINVAL;
1336
1337         irq = platform_get_irq(pdev, 0);
1338         if (irq < 0)
1339                 return irq;
1340
1341         base = devm_ioremap_resource(&pdev->dev, res);
1342         if (IS_ERR(base))
1343                 return PTR_ERR(base);
1344
1345         /*
1346          * Read number of xdmac channels, read helper function can't be used
1347          * since atxdmac is not yet allocated and we need to know the number
1348          * of channels to do the allocation.
1349          */
1350         reg = readl_relaxed(base + AT_XDMAC_GTYPE);
1351         nr_channels = AT_XDMAC_NB_CH(reg);
1352         if (nr_channels > AT_XDMAC_MAX_CHAN) {
1353                 dev_err(&pdev->dev, "invalid number of channels (%u)\n",
1354                         nr_channels);
1355                 return -EINVAL;
1356         }
1357
1358         size = sizeof(*atxdmac);
1359         size += nr_channels * sizeof(struct at_xdmac_chan);
1360         atxdmac = devm_kzalloc(&pdev->dev, size, GFP_KERNEL);
1361         if (!atxdmac) {
1362                 dev_err(&pdev->dev, "can't allocate at_xdmac structure\n");
1363                 return -ENOMEM;
1364         }
1365
1366         atxdmac->regs = base;
1367         atxdmac->irq = irq;
1368
1369         atxdmac->clk = devm_clk_get(&pdev->dev, "dma_clk");
1370         if (IS_ERR(atxdmac->clk)) {
1371                 dev_err(&pdev->dev, "can't get dma_clk\n");
1372                 return PTR_ERR(atxdmac->clk);
1373         }
1374
1375         /* Do not use dev res to prevent races with tasklet */
1376         ret = request_irq(atxdmac->irq, at_xdmac_interrupt, 0, "at_xdmac", atxdmac);
1377         if (ret) {
1378                 dev_err(&pdev->dev, "can't request irq\n");
1379                 return ret;
1380         }
1381
1382         ret = clk_prepare_enable(atxdmac->clk);
1383         if (ret) {
1384                 dev_err(&pdev->dev, "can't prepare or enable clock\n");
1385                 goto err_free_irq;
1386         }
1387
1388         atxdmac->at_xdmac_desc_pool =
1389                 dmam_pool_create(dev_name(&pdev->dev), &pdev->dev,
1390                                 sizeof(struct at_xdmac_desc), 4, 0);
1391         if (!atxdmac->at_xdmac_desc_pool) {
1392                 dev_err(&pdev->dev, "no memory for descriptors dma pool\n");
1393                 ret = -ENOMEM;
1394                 goto err_clk_disable;
1395         }
1396
1397         dma_cap_set(DMA_CYCLIC, atxdmac->dma.cap_mask);
1398         dma_cap_set(DMA_MEMCPY, atxdmac->dma.cap_mask);
1399         dma_cap_set(DMA_SLAVE, atxdmac->dma.cap_mask);
1400         /*
1401          * Without DMA_PRIVATE the driver is not able to allocate more than
1402          * one channel, second allocation fails in private_candidate.
1403          */
1404         dma_cap_set(DMA_PRIVATE, atxdmac->dma.cap_mask);
1405         atxdmac->dma.dev                                = &pdev->dev;
1406         atxdmac->dma.device_alloc_chan_resources        = at_xdmac_alloc_chan_resources;
1407         atxdmac->dma.device_free_chan_resources         = at_xdmac_free_chan_resources;
1408         atxdmac->dma.device_tx_status                   = at_xdmac_tx_status;
1409         atxdmac->dma.device_issue_pending               = at_xdmac_issue_pending;
1410         atxdmac->dma.device_prep_dma_cyclic             = at_xdmac_prep_dma_cyclic;
1411         atxdmac->dma.device_prep_dma_memcpy             = at_xdmac_prep_dma_memcpy;
1412         atxdmac->dma.device_prep_slave_sg               = at_xdmac_prep_slave_sg;
1413         atxdmac->dma.device_config                      = at_xdmac_device_config;
1414         atxdmac->dma.device_pause                       = at_xdmac_device_pause;
1415         atxdmac->dma.device_resume                      = at_xdmac_device_resume;
1416         atxdmac->dma.device_terminate_all               = at_xdmac_device_terminate_all;
1417         atxdmac->dma.src_addr_widths = AT_XDMAC_DMA_BUSWIDTHS;
1418         atxdmac->dma.dst_addr_widths = AT_XDMAC_DMA_BUSWIDTHS;
1419         atxdmac->dma.directions = BIT(DMA_DEV_TO_MEM) | BIT(DMA_MEM_TO_DEV);
1420         atxdmac->dma.residue_granularity = DMA_RESIDUE_GRANULARITY_BURST;
1421
1422         /* Disable all chans and interrupts. */
1423         at_xdmac_off(atxdmac);
1424
1425         /* Init channels. */
1426         INIT_LIST_HEAD(&atxdmac->dma.channels);
1427         for (i = 0; i < nr_channels; i++) {
1428                 struct at_xdmac_chan *atchan = &atxdmac->chan[i];
1429
1430                 atchan->chan.device = &atxdmac->dma;
1431                 list_add_tail(&atchan->chan.device_node,
1432                               &atxdmac->dma.channels);
1433
1434                 atchan->ch_regs = at_xdmac_chan_reg_base(atxdmac, i);
1435                 atchan->mask = 1 << i;
1436
1437                 spin_lock_init(&atchan->lock);
1438                 INIT_LIST_HEAD(&atchan->xfers_list);
1439                 INIT_LIST_HEAD(&atchan->free_descs_list);
1440                 tasklet_init(&atchan->tasklet, at_xdmac_tasklet,
1441                              (unsigned long)atchan);
1442
1443                 /* Clear pending interrupts. */
1444                 while (at_xdmac_chan_read(atchan, AT_XDMAC_CIS))
1445                         cpu_relax();
1446         }
1447         platform_set_drvdata(pdev, atxdmac);
1448
1449         ret = dma_async_device_register(&atxdmac->dma);
1450         if (ret) {
1451                 dev_err(&pdev->dev, "fail to register DMA engine device\n");
1452                 goto err_clk_disable;
1453         }
1454
1455         ret = of_dma_controller_register(pdev->dev.of_node,
1456                                          at_xdmac_xlate, atxdmac);
1457         if (ret) {
1458                 dev_err(&pdev->dev, "could not register of dma controller\n");
1459                 goto err_dma_unregister;
1460         }
1461
1462         dev_info(&pdev->dev, "%d channels, mapped at 0x%p\n",
1463                  nr_channels, atxdmac->regs);
1464
1465         return 0;
1466
1467 err_dma_unregister:
1468         dma_async_device_unregister(&atxdmac->dma);
1469 err_clk_disable:
1470         clk_disable_unprepare(atxdmac->clk);
1471 err_free_irq:
1472         free_irq(atxdmac->irq, atxdmac->dma.dev);
1473         return ret;
1474 }
1475
1476 static int at_xdmac_remove(struct platform_device *pdev)
1477 {
1478         struct at_xdmac *atxdmac = (struct at_xdmac *)platform_get_drvdata(pdev);
1479         int             i;
1480
1481         at_xdmac_off(atxdmac);
1482         of_dma_controller_free(pdev->dev.of_node);
1483         dma_async_device_unregister(&atxdmac->dma);
1484         clk_disable_unprepare(atxdmac->clk);
1485
1486         synchronize_irq(atxdmac->irq);
1487
1488         free_irq(atxdmac->irq, atxdmac->dma.dev);
1489
1490         for (i = 0; i < atxdmac->dma.chancnt; i++) {
1491                 struct at_xdmac_chan *atchan = &atxdmac->chan[i];
1492
1493                 tasklet_kill(&atchan->tasklet);
1494                 at_xdmac_free_chan_resources(&atchan->chan);
1495         }
1496
1497         return 0;
1498 }
1499
1500 static const struct dev_pm_ops atmel_xdmac_dev_pm_ops = {
1501         .prepare        = atmel_xdmac_prepare,
1502         SET_LATE_SYSTEM_SLEEP_PM_OPS(atmel_xdmac_suspend, atmel_xdmac_resume)
1503 };
1504
1505 static const struct of_device_id atmel_xdmac_dt_ids[] = {
1506         {
1507                 .compatible = "atmel,sama5d4-dma",
1508         }, {
1509                 /* sentinel */
1510         }
1511 };
1512 MODULE_DEVICE_TABLE(of, atmel_xdmac_dt_ids);
1513
1514 static struct platform_driver at_xdmac_driver = {
1515         .probe          = at_xdmac_probe,
1516         .remove         = at_xdmac_remove,
1517         .driver = {
1518                 .name           = "at_xdmac",
1519                 .owner          = THIS_MODULE,
1520                 .of_match_table = of_match_ptr(atmel_xdmac_dt_ids),
1521                 .pm             = &atmel_xdmac_dev_pm_ops,
1522         }
1523 };
1524
1525 static int __init at_xdmac_init(void)
1526 {
1527         return platform_driver_probe(&at_xdmac_driver, at_xdmac_probe);
1528 }
1529 subsys_initcall(at_xdmac_init);
1530
1531 MODULE_DESCRIPTION("Atmel Extended DMA Controller driver");
1532 MODULE_AUTHOR("Ludovic Desroches <ludovic.desroches@atmel.com>");
1533 MODULE_LICENSE("GPL");