drivers/gpu/drm/radeon/radeon.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __RADEON_H__
  29 #define __RADEON_H__
  30
  31 /* TODO: Here are things that needs to be done :
  32  *      - surface allocator & initializer : (bit like scratch reg) should
  33  *        initialize HDP_ stuff on RS600, R600, R700 hw, well anythings
  34  *        related to surface
  35  *      - WB : write back stuff (do it bit like scratch reg things)
  36  *      - Vblank : look at Jesse's rework and what we should do
  37  *      - r600/r700: gart & cp
  38  *      - cs : clean cs ioctl use bitmap & things like that.
  39  *      - power management stuff
  40  *      - Barrier in gart code
  41  *      - Unmappabled vram ?
  42  *      - TESTING, TESTING, TESTING
  43  */
  44
  45 /* Initialization path:
  46  *  We expect that acceleration initialization might fail for various
  47  *  reasons even thought we work hard to make it works on most
  48  *  configurations. In order to still have a working userspace in such
  49  *  situation the init path must succeed up to the memory controller
  50  *  initialization point. Failure before this point are considered as
  51  *  fatal error. Here is the init callchain :
  52  *      radeon_device_init  perform common structure, mutex initialization
  53  *      asic_init           setup the GPU memory layout and perform all
  54  *                          one time initialization (failure in this
  55  *                          function are considered fatal)
  56  *      asic_startup        setup the GPU acceleration, in order to
  57  *                          follow guideline the first thing this
  58  *                          function should do is setting the GPU
  59  *                          memory controller (only MC setup failure
  60  *                          are considered as fatal)
  61  */
  62
  63 #include <linux/atomic.h>
  64 #include <linux/wait.h>
  65 #include <linux/list.h>
  66 #include <linux/kref.h>
  67
  68 #include <ttm/ttm_bo_api.h>
  69 #include <ttm/ttm_bo_driver.h>
  70 #include <ttm/ttm_placement.h>
  71 #include <ttm/ttm_module.h>
  72 #include <ttm/ttm_execbuf_util.h>
  73
  74 #include "radeon_family.h"
  75 #include "radeon_mode.h"
  76 #include "radeon_reg.h"
  77
  78 /*
  79  * Modules parameters.
  80  */
  81 extern int radeon_no_wb;
  82 extern int radeon_modeset;
  83 extern int radeon_dynclks;
  84 extern int radeon_r4xx_atom;
  85 extern int radeon_agpmode;
  86 extern int radeon_vram_limit;
  87 extern int radeon_gart_size;
  88 extern int radeon_benchmarking;
  89 extern int radeon_testing;
  90 extern int radeon_connector_table;
  91 extern int radeon_tv;
  92 extern int radeon_audio;
  93 extern int radeon_disp_priority;
  94 extern int radeon_hw_i2c;
  95 extern int radeon_pcie_gen2;
  96 extern int radeon_msi;
  97 extern int radeon_lockup_timeout;
  98
  99 /*
 100  * Copy from radeon_drv.h so we don't have to include both and have conflicting
 101  * symbol;
 102  */
 103 #define RADEON_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 104 #define RADEON_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 105 /* RADEON_IB_POOL_SIZE must be a power of 2 */
 106 #define RADEON_IB_POOL_SIZE                     16
 107 #define RADEON_DEBUGFS_MAX_COMPONENTS           32
 108 #define RADEONFB_CONN_LIMIT                     4
 109 #define RADEON_BIOS_NUM_SCRATCH                 8
 110
 111 /* max number of rings */
 112 #define RADEON_NUM_RINGS                        3
 113
 114 /* fence seq are set to this number when signaled */
 115 #define RADEON_FENCE_SIGNALED_SEQ               0LL
 116
 117 /* internal ring indices */
 118 /* r1xx+ has gfx CP ring */
 119 #define RADEON_RING_TYPE_GFX_INDEX              0
 120
 121 /* cayman has 2 compute CP rings */
 122 #define CAYMAN_RING_TYPE_CP1_INDEX              1
 123 #define CAYMAN_RING_TYPE_CP2_INDEX              2
 124
 125 /* hardcode those limit for now */
 126 #define RADEON_VA_IB_OFFSET                     (1 << 20)
 127 #define RADEON_VA_RESERVED_SIZE                 (8 << 20)
 128 #define RADEON_IB_VM_MAX_SIZE                   (64 << 10)
 129
 130 /*
 131  * Errata workarounds.
 132  */
 133 enum radeon_pll_errata {
 134         CHIP_ERRATA_R300_CG             = 0x00000001,
 135         CHIP_ERRATA_PLL_DUMMYREADS      = 0x00000002,
 136         CHIP_ERRATA_PLL_DELAY           = 0x00000004
 137 };
 138
 139
 140 struct radeon_device;
 141
 142
 143 /*
 144  * BIOS.
 145  */
 146 bool radeon_get_bios(struct radeon_device *rdev);
 147
 148 /*
 149  * Dummy page
 150  */
 151 struct radeon_dummy_page {
 152         struct page     *page;
 153         dma_addr_t      addr;
 154 };
 155 int radeon_dummy_page_init(struct radeon_device *rdev);
 156 void radeon_dummy_page_fini(struct radeon_device *rdev);
 157
 158
 159 /*
 160  * Clocks
 161  */
 162 struct radeon_clock {
 163         struct radeon_pll p1pll;
 164         struct radeon_pll p2pll;
 165         struct radeon_pll dcpll;
 166         struct radeon_pll spll;
 167         struct radeon_pll mpll;
 168         /* 10 Khz units */
 169         uint32_t default_mclk;
 170         uint32_t default_sclk;
 171         uint32_t default_dispclk;
 172         uint32_t dp_extclk;
 173         uint32_t max_pixel_clock;
 174 };
 175
 176 /*
 177  * Power management
 178  */
 179 int radeon_pm_init(struct radeon_device *rdev);
 180 void radeon_pm_fini(struct radeon_device *rdev);
 181 void radeon_pm_compute_clocks(struct radeon_device *rdev);
 182 void radeon_pm_suspend(struct radeon_device *rdev);
 183 void radeon_pm_resume(struct radeon_device *rdev);
 184 void radeon_combios_get_power_modes(struct radeon_device *rdev);
 185 void radeon_atombios_get_power_modes(struct radeon_device *rdev);
 186 void radeon_atom_set_voltage(struct radeon_device *rdev, u16 voltage_level, u8 voltage_type);
 187 void rs690_pm_info(struct radeon_device *rdev);
 188 extern int rv6xx_get_temp(struct radeon_device *rdev);
 189 extern int rv770_get_temp(struct radeon_device *rdev);
 190 extern int evergreen_get_temp(struct radeon_device *rdev);
 191 extern int sumo_get_temp(struct radeon_device *rdev);
 192 extern int si_get_temp(struct radeon_device *rdev);
 193 extern void evergreen_tiling_fields(unsigned tiling_flags, unsigned *bankw,
 194                                     unsigned *bankh, unsigned *mtaspect,
 195                                     unsigned *tile_split);
 196
 197 /*
 198  * Fences.
 199  */
 200 struct radeon_fence_driver {
 201         uint32_t                        scratch_reg;
 202         uint64_t                        gpu_addr;
 203         volatile uint32_t               *cpu_addr;
 204         /* sync_seq is protected by ring emission lock */
 205         uint64_t                        sync_seq[RADEON_NUM_RINGS];
 206         atomic64_t                      last_seq;
 207         unsigned long                   last_activity;
 208         bool                            initialized;
 209 };
 210
 211 struct radeon_fence {
 212         struct radeon_device            *rdev;
 213         struct kref                     kref;
 214         /* protected by radeon_fence.lock */
 215         uint64_t                        seq;
 216         /* RB, DMA, etc. */
 217         unsigned                        ring;
 218 };
 219
 220 int radeon_fence_driver_start_ring(struct radeon_device *rdev, int ring);
 221 int radeon_fence_driver_init(struct radeon_device *rdev);
 222 void radeon_fence_driver_fini(struct radeon_device *rdev);
 223 void radeon_fence_driver_force_completion(struct radeon_device *rdev);
 224 int radeon_fence_emit(struct radeon_device *rdev, struct radeon_fence **fence, int ring);
 225 void radeon_fence_process(struct radeon_device *rdev, int ring);
 226 bool radeon_fence_signaled(struct radeon_fence *fence);
 227 int radeon_fence_wait(struct radeon_fence *fence, bool interruptible);
 228 int radeon_fence_wait_next_locked(struct radeon_device *rdev, int ring);
 229 void radeon_fence_wait_empty_locked(struct radeon_device *rdev, int ring);
 230 int radeon_fence_wait_any(struct radeon_device *rdev,
 231                           struct radeon_fence **fences,
 232                           bool intr);
 233 struct radeon_fence *radeon_fence_ref(struct radeon_fence *fence);
 234 void radeon_fence_unref(struct radeon_fence **fence);
 235 unsigned radeon_fence_count_emitted(struct radeon_device *rdev, int ring);
 236 bool radeon_fence_need_sync(struct radeon_fence *fence, int ring);
 237 void radeon_fence_note_sync(struct radeon_fence *fence, int ring);
 238 static inline struct radeon_fence *radeon_fence_later(struct radeon_fence *a,
 239                                                       struct radeon_fence *b)
 240 {
 241         if (!a) {
 242                 return b;
 243         }
 244
 245         if (!b) {
 246                 return a;
 247         }
 248
 249         BUG_ON(a->ring != b->ring);
 250
 251         if (a->seq > b->seq) {
 252                 return a;
 253         } else {
 254                 return b;
 255         }
 256 }
 257
 258 static inline bool radeon_fence_is_earlier(struct radeon_fence *a,
 259                                            struct radeon_fence *b)
 260 {
 261         if (!a) {
 262                 return false;
 263         }
 264
 265         if (!b) {
 266                 return true;
 267         }
 268
 269         BUG_ON(a->ring != b->ring);
 270
 271         return a->seq < b->seq;
 272 }
 273
 274 /*
 275  * Tiling registers
 276  */
 277 struct radeon_surface_reg {
 278         struct radeon_bo *bo;
 279 };
 280
 281 #define RADEON_GEM_MAX_SURFACES 8
 282
 283 /*
 284  * TTM.
 285  */
 286 struct radeon_mman {
 287         struct ttm_bo_global_ref        bo_global_ref;
 288         struct drm_global_reference     mem_global_ref;
 289         struct ttm_bo_device            bdev;
 290         bool                            mem_global_referenced;
 291         bool                            initialized;
 292 };
 293
 294 /* bo virtual address in a specific vm */
 295 struct radeon_bo_va {
 296         /* protected by bo being reserved */
 297         struct list_head                bo_list;
 298         uint64_t                        soffset;
 299         uint64_t                        eoffset;
 300         uint32_t                        flags;
 301         bool                            valid;
 302         unsigned                        ref_count;
 303
 304         /* protected by vm mutex */
 305         struct list_head                vm_list;
 306
 307         /* constant after initialization */
 308         struct radeon_vm                *vm;
 309         struct radeon_bo                *bo;
 310 };
 311
 312 struct radeon_bo {
 313         /* Protected by gem.mutex */
 314         struct list_head                list;
 315         /* Protected by tbo.reserved */
 316         u32                             placements[3];
 317         struct ttm_placement            placement;
 318         struct ttm_buffer_object        tbo;
 319         struct ttm_bo_kmap_obj          kmap;
 320         unsigned                        pin_count;
 321         void                            *kptr;
 322         u32                             tiling_flags;
 323         u32                             pitch;
 324         int                             surface_reg;
 325         /* list of all virtual address to which this bo
 326          * is associated to
 327          */
 328         struct list_head                va;
 329         /* Constant after initialization */
 330         struct radeon_device            *rdev;
 331         struct drm_gem_object           gem_base;
 332
 333         struct ttm_bo_kmap_obj dma_buf_vmap;
 334         int vmapping_count;
 335 };
 336 #define gem_to_radeon_bo(gobj) container_of((gobj), struct radeon_bo, gem_base)
 337
 338 struct radeon_bo_list {
 339         struct ttm_validate_buffer tv;
 340         struct radeon_bo        *bo;
 341         uint64_t                gpu_offset;
 342         unsigned                rdomain;
 343         unsigned                wdomain;
 344         u32                     tiling_flags;
 345 };
 346
 347 /* sub-allocation manager, it has to be protected by another lock.
 348  * By conception this is an helper for other part of the driver
 349  * like the indirect buffer or semaphore, which both have their
 350  * locking.
 351  *
 352  * Principe is simple, we keep a list of sub allocation in offset
 353  * order (first entry has offset == 0, last entry has the highest
 354  * offset).
 355  *
 356  * When allocating new object we first check if there is room at
 357  * the end total_size - (last_object_offset + last_object_size) >=
 358  * alloc_size. If so we allocate new object there.
 359  *
 360  * When there is not enough room at the end, we start waiting for
 361  * each sub object until we reach object_offset+object_size >=
 362  * alloc_size, this object then become the sub object we return.
 363  *
 364  * Alignment can't be bigger than page size.
 365  *
 366  * Hole are not considered for allocation to keep things simple.
 367  * Assumption is that there won't be hole (all object on same
 368  * alignment).
 369  */
 370 struct radeon_sa_manager {
 371         wait_queue_head_t       wq;
 372         struct radeon_bo        *bo;
 373         struct list_head        *hole;
 374         struct list_head        flist[RADEON_NUM_RINGS];
 375         struct list_head        olist;
 376         unsigned                size;
 377         uint64_t                gpu_addr;
 378         void                    *cpu_ptr;
 379         uint32_t                domain;
 380 };
 381
 382 struct radeon_sa_bo;
 383
 384 /* sub-allocation buffer */
 385 struct radeon_sa_bo {
 386         struct list_head                olist;
 387         struct list_head                flist;
 388         struct radeon_sa_manager        *manager;
 389         unsigned                        soffset;
 390         unsigned                        eoffset;
 391         struct radeon_fence             *fence;
 392 };
 393
 394 /*
 395  * GEM objects.
 396  */
 397 struct radeon_gem {
 398         struct mutex            mutex;
 399         struct list_head        objects;
 400 };
 401
 402 int radeon_gem_init(struct radeon_device *rdev);
 403 void radeon_gem_fini(struct radeon_device *rdev);
 404 int radeon_gem_object_create(struct radeon_device *rdev, int size,
 405                                 int alignment, int initial_domain,
 406                                 bool discardable, bool kernel,
 407                                 struct drm_gem_object **obj);
 408
 409 int radeon_mode_dumb_create(struct drm_file *file_priv,
 410                             struct drm_device *dev,
 411                             struct drm_mode_create_dumb *args);
 412 int radeon_mode_dumb_mmap(struct drm_file *filp,
 413                           struct drm_device *dev,
 414                           uint32_t handle, uint64_t *offset_p);
 415 int radeon_mode_dumb_destroy(struct drm_file *file_priv,
 416                              struct drm_device *dev,
 417                              uint32_t handle);
 418
 419 /*
 420  * Semaphores.
 421  */
 422 /* everything here is constant */
 423 struct radeon_semaphore {
 424         struct radeon_sa_bo             *sa_bo;
 425         signed                          waiters;
 426         uint64_t                        gpu_addr;
 427 };
 428
 429 int radeon_semaphore_create(struct radeon_device *rdev,
 430                             struct radeon_semaphore **semaphore);
 431 void radeon_semaphore_emit_signal(struct radeon_device *rdev, int ring,
 432                                   struct radeon_semaphore *semaphore);
 433 void radeon_semaphore_emit_wait(struct radeon_device *rdev, int ring,
 434                                 struct radeon_semaphore *semaphore);
 435 int radeon_semaphore_sync_rings(struct radeon_device *rdev,
 436                                 struct radeon_semaphore *semaphore,
 437                                 int signaler, int waiter);
 438 void radeon_semaphore_free(struct radeon_device *rdev,
 439                            struct radeon_semaphore **semaphore,
 440                            struct radeon_fence *fence);
 441
 442 /*
 443  * GART structures, functions & helpers
 444  */
 445 struct radeon_mc;
 446
 447 #define RADEON_GPU_PAGE_SIZE 4096
 448 #define RADEON_GPU_PAGE_MASK (RADEON_GPU_PAGE_SIZE - 1)
 449 #define RADEON_GPU_PAGE_SHIFT 12
 450 #define RADEON_GPU_PAGE_ALIGN(a) (((a) + RADEON_GPU_PAGE_MASK) & ~RADEON_GPU_PAGE_MASK)
 451
 452 struct radeon_gart {
 453         dma_addr_t                      table_addr;
 454         struct radeon_bo                *robj;
 455         void                            *ptr;
 456         unsigned                        num_gpu_pages;
 457         unsigned                        num_cpu_pages;
 458         unsigned                        table_size;
 459         struct page                     **pages;
 460         dma_addr_t                      *pages_addr;
 461         bool                            ready;
 462 };
 463
 464 int radeon_gart_table_ram_alloc(struct radeon_device *rdev);
 465 void radeon_gart_table_ram_free(struct radeon_device *rdev);
 466 int radeon_gart_table_vram_alloc(struct radeon_device *rdev);
 467 void radeon_gart_table_vram_free(struct radeon_device *rdev);
 468 int radeon_gart_table_vram_pin(struct radeon_device *rdev);
 469 void radeon_gart_table_vram_unpin(struct radeon_device *rdev);
 470 int radeon_gart_init(struct radeon_device *rdev);
 471 void radeon_gart_fini(struct radeon_device *rdev);
 472 void radeon_gart_unbind(struct radeon_device *rdev, unsigned offset,
 473                         int pages);
 474 int radeon_gart_bind(struct radeon_device *rdev, unsigned offset,
 475                      int pages, struct page **pagelist,
 476                      dma_addr_t *dma_addr);
 477 void radeon_gart_restore(struct radeon_device *rdev);
 478
 479
 480 /*
 481  * GPU MC structures, functions & helpers
 482  */
 483 struct radeon_mc {
 484         resource_size_t         aper_size;
 485         resource_size_t         aper_base;
 486         resource_size_t         agp_base;
 487         /* for some chips with <= 32MB we need to lie
 488          * about vram size near mc fb location */
 489         u64                     mc_vram_size;
 490         u64                     visible_vram_size;
 491         u64                     gtt_size;
 492         u64                     gtt_start;
 493         u64                     gtt_end;
 494         u64                     vram_start;
 495         u64                     vram_end;
 496         unsigned                vram_width;
 497         u64                     real_vram_size;
 498         int                     vram_mtrr;
 499         bool                    vram_is_ddr;
 500         bool                    igp_sideport_enabled;
 501         u64                     gtt_base_align;
 502 };
 503
 504 bool radeon_combios_sideport_present(struct radeon_device *rdev);
 505 bool radeon_atombios_sideport_present(struct radeon_device *rdev);
 506
 507 /*
 508  * GPU scratch registers structures, functions & helpers
 509  */
 510 struct radeon_scratch {
 511         unsigned                num_reg;
 512         uint32_t                reg_base;
 513         bool                    free[32];
 514         uint32_t                reg[32];
 515 };
 516
 517 int radeon_scratch_get(struct radeon_device *rdev, uint32_t *reg);
 518 void radeon_scratch_free(struct radeon_device *rdev, uint32_t reg);
 519
 520
 521 /*
 522  * IRQS.
 523  */
 524
 525 struct radeon_unpin_work {
 526         struct work_struct work;
 527         struct radeon_device *rdev;
 528         int crtc_id;
 529         struct radeon_fence *fence;
 530         struct drm_pending_vblank_event *event;
 531         struct radeon_bo *old_rbo;
 532         u64 new_crtc_base;
 533 };
 534
 535 struct r500_irq_stat_regs {
 536         u32 disp_int;
 537         u32 hdmi0_status;
 538 };
 539
 540 struct r600_irq_stat_regs {
 541         u32 disp_int;
 542         u32 disp_int_cont;
 543         u32 disp_int_cont2;
 544         u32 d1grph_int;
 545         u32 d2grph_int;
 546         u32 hdmi0_status;
 547         u32 hdmi1_status;
 548 };
 549
 550 struct evergreen_irq_stat_regs {
 551         u32 disp_int;
 552         u32 disp_int_cont;
 553         u32 disp_int_cont2;
 554         u32 disp_int_cont3;
 555         u32 disp_int_cont4;
 556         u32 disp_int_cont5;
 557         u32 d1grph_int;
 558         u32 d2grph_int;
 559         u32 d3grph_int;
 560         u32 d4grph_int;
 561         u32 d5grph_int;
 562         u32 d6grph_int;
 563         u32 afmt_status1;
 564         u32 afmt_status2;
 565         u32 afmt_status3;
 566         u32 afmt_status4;
 567         u32 afmt_status5;
 568         u32 afmt_status6;
 569 };
 570
 571 union radeon_irq_stat_regs {
 572         struct r500_irq_stat_regs r500;
 573         struct r600_irq_stat_regs r600;
 574         struct evergreen_irq_stat_regs evergreen;
 575 };
 576
 577 #define RADEON_MAX_HPD_PINS 6
 578 #define RADEON_MAX_CRTCS 6
 579 #define RADEON_MAX_AFMT_BLOCKS 6
 580
 581 struct radeon_irq {
 582         bool                            installed;
 583         spinlock_t                      lock;
 584         atomic_t                        ring_int[RADEON_NUM_RINGS];
 585         bool                            crtc_vblank_int[RADEON_MAX_CRTCS];
 586         atomic_t                        pflip[RADEON_MAX_CRTCS];
 587         wait_queue_head_t               vblank_queue;
 588         bool                            hpd[RADEON_MAX_HPD_PINS];
 589         bool                            afmt[RADEON_MAX_AFMT_BLOCKS];
 590         union radeon_irq_stat_regs      stat_regs;
 591 };
 592
 593 int radeon_irq_kms_init(struct radeon_device *rdev);
 594 void radeon_irq_kms_fini(struct radeon_device *rdev);
 595 void radeon_irq_kms_sw_irq_get(struct radeon_device *rdev, int ring);
 596 void radeon_irq_kms_sw_irq_put(struct radeon_device *rdev, int ring);
 597 void radeon_irq_kms_pflip_irq_get(struct radeon_device *rdev, int crtc);
 598 void radeon_irq_kms_pflip_irq_put(struct radeon_device *rdev, int crtc);
 599 void radeon_irq_kms_enable_afmt(struct radeon_device *rdev, int block);
 600 void radeon_irq_kms_disable_afmt(struct radeon_device *rdev, int block);
 601 void radeon_irq_kms_enable_hpd(struct radeon_device *rdev, unsigned hpd_mask);
 602 void radeon_irq_kms_disable_hpd(struct radeon_device *rdev, unsigned hpd_mask);
 603
 604 /*
 605  * CP & rings.
 606  */
 607
 608 struct radeon_ib {
 609         struct radeon_sa_bo             *sa_bo;
 610         uint32_t                        length_dw;
 611         uint64_t                        gpu_addr;
 612         uint32_t                        *ptr;
 613         int                             ring;
 614         struct radeon_fence             *fence;
 615         struct radeon_vm                *vm;
 616         bool                            is_const_ib;
 617         struct radeon_fence             *sync_to[RADEON_NUM_RINGS];
 618         struct radeon_semaphore         *semaphore;
 619 };
 620
 621 struct radeon_ring {
 622         struct radeon_bo        *ring_obj;
 623         volatile uint32_t       *ring;
 624         unsigned                rptr;
 625         unsigned                rptr_offs;
 626         unsigned                rptr_reg;
 627         unsigned                rptr_save_reg;
 628         u64                     next_rptr_gpu_addr;
 629         volatile u32            *next_rptr_cpu_addr;
 630         unsigned                wptr;
 631         unsigned                wptr_old;
 632         unsigned                wptr_reg;
 633         unsigned                ring_size;
 634         unsigned                ring_free_dw;
 635         int                     count_dw;
 636         unsigned long           last_activity;
 637         unsigned                last_rptr;
 638         uint64_t                gpu_addr;
 639         uint32_t                align_mask;
 640         uint32_t                ptr_mask;
 641         bool                    ready;
 642         u32                     ptr_reg_shift;
 643         u32                     ptr_reg_mask;
 644         u32                     nop;
 645         u32                     idx;
 646 };
 647
 648 /*
 649  * VM
 650  */
 651
 652 /* maximum number of VMIDs */
 653 #define RADEON_NUM_VM   16
 654
 655 /* defines number of bits in page table versus page directory,
 656  * a page is 4KB so we have 12 bits offset, 9 bits in the page
 657  * table and the remaining 19 bits are in the page directory */
 658 #define RADEON_VM_BLOCK_SIZE   9
 659
 660 /* number of entries in page table */
 661 #define RADEON_VM_PTE_COUNT (1 << RADEON_VM_BLOCK_SIZE)
 662
 663 struct radeon_vm {
 664         struct list_head                list;
 665         struct list_head                va;
 666         unsigned                        id;
 667
 668         /* contains the page directory */
 669         struct radeon_sa_bo             *page_directory;
 670         uint64_t                        pd_gpu_addr;
 671
 672         /* array of page tables, one for each page directory entry */
 673         struct radeon_sa_bo             **page_tables;
 674
 675         struct mutex                    mutex;
 676         /* last fence for cs using this vm */
 677         struct radeon_fence             *fence;
 678         /* last flush or NULL if we still need to flush */
 679         struct radeon_fence             *last_flush;
 680 };
 681
 682 struct radeon_vm_manager {
 683         struct mutex                    lock;
 684         struct list_head                lru_vm;
 685         struct radeon_fence             *active[RADEON_NUM_VM];
 686         struct radeon_sa_manager        sa_manager;
 687         uint32_t                        max_pfn;
 688         /* number of VMIDs */
 689         unsigned                        nvm;
 690         /* vram base address for page table entry  */
 691         u64                             vram_base_offset;
 692         /* is vm enabled? */
 693         bool                            enabled;
 694 };
 695
 696 /*
 697  * file private structure
 698  */
 699 struct radeon_fpriv {
 700         struct radeon_vm                vm;
 701 };
 702
 703 /*
 704  * R6xx+ IH ring
 705  */
 706 struct r600_ih {
 707         struct radeon_bo        *ring_obj;
 708         volatile uint32_t       *ring;
 709         unsigned                rptr;
 710         unsigned                ring_size;
 711         uint64_t                gpu_addr;
 712         uint32_t                ptr_mask;
 713         atomic_t                lock;
 714         bool                    enabled;
 715 };
 716
 717 struct r600_blit_cp_primitives {
 718         void (*set_render_target)(struct radeon_device *rdev, int format,
 719                                   int w, int h, u64 gpu_addr);
 720         void (*cp_set_surface_sync)(struct radeon_device *rdev,
 721                                     u32 sync_type, u32 size,
 722                                     u64 mc_addr);
 723         void (*set_shaders)(struct radeon_device *rdev);
 724         void (*set_vtx_resource)(struct radeon_device *rdev, u64 gpu_addr);
 725         void (*set_tex_resource)(struct radeon_device *rdev,
 726                                  int format, int w, int h, int pitch,
 727                                  u64 gpu_addr, u32 size);
 728         void (*set_scissors)(struct radeon_device *rdev, int x1, int y1,
 729                              int x2, int y2);
 730         void (*draw_auto)(struct radeon_device *rdev);
 731         void (*set_default_state)(struct radeon_device *rdev);
 732 };
 733
 734 struct r600_blit {
 735         struct radeon_bo        *shader_obj;
 736         struct r600_blit_cp_primitives primitives;
 737         int max_dim;
 738         int ring_size_common;
 739         int ring_size_per_loop;
 740         u64 shader_gpu_addr;
 741         u32 vs_offset, ps_offset;
 742         u32 state_offset;
 743         u32 state_len;
 744 };
 745
 746 /*
 747  * SI RLC stuff
 748  */
 749 struct si_rlc {
 750         /* for power gating */
 751         struct radeon_bo        *save_restore_obj;
 752         uint64_t                save_restore_gpu_addr;
 753         /* for clear state */
 754         struct radeon_bo        *clear_state_obj;
 755         uint64_t                clear_state_gpu_addr;
 756 };
 757
 758 int radeon_ib_get(struct radeon_device *rdev, int ring,
 759                   struct radeon_ib *ib, struct radeon_vm *vm,
 760                   unsigned size);
 761 void radeon_ib_free(struct radeon_device *rdev, struct radeon_ib *ib);
 762 int radeon_ib_schedule(struct radeon_device *rdev, struct radeon_ib *ib,
 763                        struct radeon_ib *const_ib);
 764 int radeon_ib_pool_init(struct radeon_device *rdev);
 765 void radeon_ib_pool_fini(struct radeon_device *rdev);
 766 int radeon_ib_ring_tests(struct radeon_device *rdev);
 767 /* Ring access between begin & end cannot sleep */
 768 bool radeon_ring_supports_scratch_reg(struct radeon_device *rdev,
 769                                       struct radeon_ring *ring);
 770 void radeon_ring_free_size(struct radeon_device *rdev, struct radeon_ring *cp);
 771 int radeon_ring_alloc(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
 772 int radeon_ring_lock(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
 773 void radeon_ring_commit(struct radeon_device *rdev, struct radeon_ring *cp);
 774 void radeon_ring_unlock_commit(struct radeon_device *rdev, struct radeon_ring *cp);
 775 void radeon_ring_undo(struct radeon_ring *ring);
 776 void radeon_ring_unlock_undo(struct radeon_device *rdev, struct radeon_ring *cp);
 777 int radeon_ring_test(struct radeon_device *rdev, struct radeon_ring *cp);
 778 void radeon_ring_force_activity(struct radeon_device *rdev, struct radeon_ring *ring);
 779 void radeon_ring_lockup_update(struct radeon_ring *ring);
 780 bool radeon_ring_test_lockup(struct radeon_device *rdev, struct radeon_ring *ring);
 781 unsigned radeon_ring_backup(struct radeon_device *rdev, struct radeon_ring *ring,
 782                             uint32_t **data);
 783 int radeon_ring_restore(struct radeon_device *rdev, struct radeon_ring *ring,
 784                         unsigned size, uint32_t *data);
 785 int radeon_ring_init(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ring_size,
 786                      unsigned rptr_offs, unsigned rptr_reg, unsigned wptr_reg,
 787                      u32 ptr_reg_shift, u32 ptr_reg_mask, u32 nop);
 788 void radeon_ring_fini(struct radeon_device *rdev, struct radeon_ring *cp);
 789
 790
 791 /*
 792  * CS.
 793  */
 794 struct radeon_cs_reloc {
 795         struct drm_gem_object           *gobj;
 796         struct radeon_bo                *robj;
 797         struct radeon_bo_list           lobj;
 798         uint32_t                        handle;
 799         uint32_t                        flags;
 800 };
 801
 802 struct radeon_cs_chunk {
 803         uint32_t                chunk_id;
 804         uint32_t                length_dw;
 805         int                     kpage_idx[2];
 806         uint32_t                *kpage[2];
 807         uint32_t                *kdata;
 808         void __user             *user_ptr;
 809         int                     last_copied_page;
 810         int                     last_page_index;
 811 };
 812
 813 struct radeon_cs_parser {
 814         struct device           *dev;
 815         struct radeon_device    *rdev;
 816         struct drm_file         *filp;
 817         /* chunks */
 818         unsigned                nchunks;
 819         struct radeon_cs_chunk  *chunks;
 820         uint64_t                *chunks_array;
 821         /* IB */
 822         unsigned                idx;
 823         /* relocations */
 824         unsigned                nrelocs;
 825         struct radeon_cs_reloc  *relocs;
 826         struct radeon_cs_reloc  **relocs_ptr;
 827         struct list_head        validated;
 828         /* indices of various chunks */
 829         int                     chunk_ib_idx;
 830         int                     chunk_relocs_idx;
 831         int                     chunk_flags_idx;
 832         int                     chunk_const_ib_idx;
 833         struct radeon_ib        ib;
 834         struct radeon_ib        const_ib;
 835         void                    *track;
 836         unsigned                family;
 837         int                     parser_error;
 838         u32                     cs_flags;
 839         u32                     ring;
 840         s32                     priority;
 841 };
 842
 843 extern int radeon_cs_finish_pages(struct radeon_cs_parser *p);
 844 extern u32 radeon_get_ib_value(struct radeon_cs_parser *p, int idx);
 845
 846 struct radeon_cs_packet {
 847         unsigned        idx;
 848         unsigned        type;
 849         unsigned        reg;
 850         unsigned        opcode;
 851         int             count;
 852         unsigned        one_reg_wr;
 853 };
 854
 855 typedef int (*radeon_packet0_check_t)(struct radeon_cs_parser *p,
 856                                       struct radeon_cs_packet *pkt,
 857                                       unsigned idx, unsigned reg);
 858 typedef int (*radeon_packet3_check_t)(struct radeon_cs_parser *p,
 859                                       struct radeon_cs_packet *pkt);
 860
 861
 862 /*
 863  * AGP
 864  */
 865 int radeon_agp_init(struct radeon_device *rdev);
 866 void radeon_agp_resume(struct radeon_device *rdev);
 867 void radeon_agp_suspend(struct radeon_device *rdev);
 868 void radeon_agp_fini(struct radeon_device *rdev);
 869
 870
 871 /*
 872  * Writeback
 873  */
 874 struct radeon_wb {
 875         struct radeon_bo        *wb_obj;
 876         volatile uint32_t       *wb;
 877         uint64_t                gpu_addr;
 878         bool                    enabled;
 879         bool                    use_event;
 880 };
 881
 882 #define RADEON_WB_SCRATCH_OFFSET 0
 883 #define RADEON_WB_RING0_NEXT_RPTR 256
 884 #define RADEON_WB_CP_RPTR_OFFSET 1024
 885 #define RADEON_WB_CP1_RPTR_OFFSET 1280
 886 #define RADEON_WB_CP2_RPTR_OFFSET 1536
 887 #define R600_WB_IH_WPTR_OFFSET   2048
 888 #define R600_WB_EVENT_OFFSET     3072
 889
 890 /**
 891  * struct radeon_pm - power management datas
 892  * @max_bandwidth:      maximum bandwidth the gpu has (MByte/s)
 893  * @igp_sideport_mclk:  sideport memory clock Mhz (rs690,rs740,rs780,rs880)
 894  * @igp_system_mclk:    system clock Mhz (rs690,rs740,rs780,rs880)
 895  * @igp_ht_link_clk:    ht link clock Mhz (rs690,rs740,rs780,rs880)
 896  * @igp_ht_link_width:  ht link width in bits (rs690,rs740,rs780,rs880)
 897  * @k8_bandwidth:       k8 bandwidth the gpu has (MByte/s) (IGP)
 898  * @sideport_bandwidth: sideport bandwidth the gpu has (MByte/s) (IGP)
 899  * @ht_bandwidth:       ht bandwidth the gpu has (MByte/s) (IGP)
 900  * @core_bandwidth:     core GPU bandwidth the gpu has (MByte/s) (IGP)
 901  * @sclk:               GPU clock Mhz (core bandwidth depends of this clock)
 902  * @needed_bandwidth:   current bandwidth needs
 903  *
 904  * It keeps track of various data needed to take powermanagement decision.
 905  * Bandwidth need is used to determine minimun clock of the GPU and memory.
 906  * Equation between gpu/memory clock and available bandwidth is hw dependent
 907  * (type of memory, bus size, efficiency, ...)
 908  */
 909
 910 enum radeon_pm_method {
 911         PM_METHOD_PROFILE,
 912         PM_METHOD_DYNPM,
 913 };
 914
 915 enum radeon_dynpm_state {
 916         DYNPM_STATE_DISABLED,
 917         DYNPM_STATE_MINIMUM,
 918         DYNPM_STATE_PAUSED,
 919         DYNPM_STATE_ACTIVE,
 920         DYNPM_STATE_SUSPENDED,
 921 };
 922 enum radeon_dynpm_action {
 923         DYNPM_ACTION_NONE,
 924         DYNPM_ACTION_MINIMUM,
 925         DYNPM_ACTION_DOWNCLOCK,
 926         DYNPM_ACTION_UPCLOCK,
 927         DYNPM_ACTION_DEFAULT
 928 };
 929
 930 enum radeon_voltage_type {
 931         VOLTAGE_NONE = 0,
 932         VOLTAGE_GPIO,
 933         VOLTAGE_VDDC,
 934         VOLTAGE_SW
 935 };
 936
 937 enum radeon_pm_state_type {
 938         POWER_STATE_TYPE_DEFAULT,
 939         POWER_STATE_TYPE_POWERSAVE,
 940         POWER_STATE_TYPE_BATTERY,
 941         POWER_STATE_TYPE_BALANCED,
 942         POWER_STATE_TYPE_PERFORMANCE,
 943 };
 944
 945 enum radeon_pm_profile_type {
 946         PM_PROFILE_DEFAULT,
 947         PM_PROFILE_AUTO,
 948         PM_PROFILE_LOW,
 949         PM_PROFILE_MID,
 950         PM_PROFILE_HIGH,
 951 };
 952
 953 #define PM_PROFILE_DEFAULT_IDX 0
 954 #define PM_PROFILE_LOW_SH_IDX  1
 955 #define PM_PROFILE_MID_SH_IDX  2
 956 #define PM_PROFILE_HIGH_SH_IDX 3
 957 #define PM_PROFILE_LOW_MH_IDX  4
 958 #define PM_PROFILE_MID_MH_IDX  5
 959 #define PM_PROFILE_HIGH_MH_IDX 6
 960 #define PM_PROFILE_MAX         7
 961
 962 struct radeon_pm_profile {
 963         int dpms_off_ps_idx;
 964         int dpms_on_ps_idx;
 965         int dpms_off_cm_idx;
 966         int dpms_on_cm_idx;
 967 };
 968
 969 enum radeon_int_thermal_type {
 970         THERMAL_TYPE_NONE,
 971         THERMAL_TYPE_RV6XX,
 972         THERMAL_TYPE_RV770,
 973         THERMAL_TYPE_EVERGREEN,
 974         THERMAL_TYPE_SUMO,
 975         THERMAL_TYPE_NI,
 976         THERMAL_TYPE_SI,
 977 };
 978
 979 struct radeon_voltage {
 980         enum radeon_voltage_type type;
 981         /* gpio voltage */
 982         struct radeon_gpio_rec gpio;
 983         u32 delay; /* delay in usec from voltage drop to sclk change */
 984         bool active_high; /* voltage drop is active when bit is high */
 985         /* VDDC voltage */
 986         u8 vddc_id; /* index into vddc voltage table */
 987         u8 vddci_id; /* index into vddci voltage table */
 988         bool vddci_enabled;
 989         /* r6xx+ sw */
 990         u16 voltage;
 991         /* evergreen+ vddci */
 992         u16 vddci;
 993 };
 994
 995 /* clock mode flags */
 996 #define RADEON_PM_MODE_NO_DISPLAY          (1 << 0)
 997
 998 struct radeon_pm_clock_info {
 999         /* memory clock */
1000         u32 mclk;
1001         /* engine clock */
1002         u32 sclk;
1003         /* voltage info */
1004         struct radeon_voltage voltage;
1005         /* standardized clock flags */
1006         u32 flags;
1007 };
1008
1009 /* state flags */
1010 #define RADEON_PM_STATE_SINGLE_DISPLAY_ONLY (1 << 0)
1011
1012 struct radeon_power_state {
1013         enum radeon_pm_state_type type;
1014         struct radeon_pm_clock_info *clock_info;
1015         /* number of valid clock modes in this power state */
1016         int num_clock_modes;
1017         struct radeon_pm_clock_info *default_clock_mode;
1018         /* standardized state flags */
1019         u32 flags;
1020         u32 misc; /* vbios specific flags */
1021         u32 misc2; /* vbios specific flags */
1022         int pcie_lanes; /* pcie lanes */
1023 };
1024
1025 /*
1026  * Some modes are overclocked by very low value, accept them
1027  */
1028 #define RADEON_MODE_OVERCLOCK_MARGIN 500 /* 5 MHz */
1029
1030 struct radeon_pm {
1031         struct mutex            mutex;
1032         /* write locked while reprogramming mclk */
1033         struct rw_semaphore     mclk_lock;
1034         u32                     active_crtcs;
1035         int                     active_crtc_count;
1036         int                     req_vblank;
1037         bool                    vblank_sync;
1038         fixed20_12              max_bandwidth;
1039         fixed20_12              igp_sideport_mclk;
1040         fixed20_12              igp_system_mclk;
1041         fixed20_12              igp_ht_link_clk;
1042         fixed20_12              igp_ht_link_width;
1043         fixed20_12              k8_bandwidth;
1044         fixed20_12              sideport_bandwidth;
1045         fixed20_12              ht_bandwidth;
1046         fixed20_12              core_bandwidth;
1047         fixed20_12              sclk;
1048         fixed20_12              mclk;
1049         fixed20_12              needed_bandwidth;
1050         struct radeon_power_state *power_state;
1051         /* number of valid power states */
1052         int                     num_power_states;
1053         int                     current_power_state_index;
1054         int                     current_clock_mode_index;
1055         int                     requested_power_state_index;
1056         int                     requested_clock_mode_index;
1057         int                     default_power_state_index;
1058         u32                     current_sclk;
1059         u32                     current_mclk;
1060         u16                     current_vddc;
1061         u16                     current_vddci;
1062         u32                     default_sclk;
1063         u32                     default_mclk;
1064         u16                     default_vddc;
1065         u16                     default_vddci;
1066         struct radeon_i2c_chan *i2c_bus;
1067         /* selected pm method */
1068         enum radeon_pm_method     pm_method;
1069         /* dynpm power management */
1070         struct delayed_work     dynpm_idle_work;
1071         enum radeon_dynpm_state dynpm_state;
1072         enum radeon_dynpm_action        dynpm_planned_action;
1073         unsigned long           dynpm_action_timeout;
1074         bool                    dynpm_can_upclock;
1075         bool                    dynpm_can_downclock;
1076         /* profile-based power management */
1077         enum radeon_pm_profile_type profile;
1078         int                     profile_index;
1079         struct radeon_pm_profile profiles[PM_PROFILE_MAX];
1080         /* internal thermal controller on rv6xx+ */
1081         enum radeon_int_thermal_type int_thermal_type;
1082         struct device           *int_hwmon_dev;
1083 };
1084
1085 int radeon_pm_get_type_index(struct radeon_device *rdev,
1086                              enum radeon_pm_state_type ps_type,
1087                              int instance);
1088
1089 struct r600_audio {
1090         int                     channels;
1091         int                     rate;
1092         int                     bits_per_sample;
1093         u8                      status_bits;
1094         u8                      category_code;
1095 };
1096
1097 /*
1098  * Benchmarking
1099  */
1100 void radeon_benchmark(struct radeon_device *rdev, int test_number);
1101
1102
1103 /*
1104  * Testing
1105  */
1106 void radeon_test_moves(struct radeon_device *rdev);
1107 void radeon_test_ring_sync(struct radeon_device *rdev,
1108                            struct radeon_ring *cpA,
1109                            struct radeon_ring *cpB);
1110 void radeon_test_syncing(struct radeon_device *rdev);
1111
1112
1113 /*
1114  * Debugfs
1115  */
1116 struct radeon_debugfs {
1117         struct drm_info_list    *files;
1118         unsigned                num_files;
1119 };
1120
1121 int radeon_debugfs_add_files(struct radeon_device *rdev,
1122                              struct drm_info_list *files,
1123                              unsigned nfiles);
1124 int radeon_debugfs_fence_init(struct radeon_device *rdev);
1125
1126
1127 /*
1128  * ASIC specific functions.
1129  */
1130 struct radeon_asic {
1131         int (*init)(struct radeon_device *rdev);
1132         void (*fini)(struct radeon_device *rdev);
1133         int (*resume)(struct radeon_device *rdev);
1134         int (*suspend)(struct radeon_device *rdev);
1135         void (*vga_set_state)(struct radeon_device *rdev, bool state);
1136         int (*asic_reset)(struct radeon_device *rdev);
1137         /* ioctl hw specific callback. Some hw might want to perform special
1138          * operation on specific ioctl. For instance on wait idle some hw
1139          * might want to perform and HDP flush through MMIO as it seems that
1140          * some R6XX/R7XX hw doesn't take HDP flush into account if programmed
1141          * through ring.
1142          */
1143         void (*ioctl_wait_idle)(struct radeon_device *rdev, struct radeon_bo *bo);
1144         /* check if 3D engine is idle */
1145         bool (*gui_idle)(struct radeon_device *rdev);
1146         /* wait for mc_idle */
1147         int (*mc_wait_for_idle)(struct radeon_device *rdev);
1148         /* gart */
1149         struct {
1150                 void (*tlb_flush)(struct radeon_device *rdev);
1151                 int (*set_page)(struct radeon_device *rdev, int i, uint64_t addr);
1152         } gart;
1153         struct {
1154                 int (*init)(struct radeon_device *rdev);
1155                 void (*fini)(struct radeon_device *rdev);
1156
1157                 u32 pt_ring_index;
1158                 void (*set_page)(struct radeon_device *rdev, uint64_t pe,
1159                                  uint64_t addr, unsigned count,
1160                                  uint32_t incr, uint32_t flags);
1161         } vm;
1162         /* ring specific callbacks */
1163         struct {
1164                 void (*ib_execute)(struct radeon_device *rdev, struct radeon_ib *ib);
1165                 int (*ib_parse)(struct radeon_device *rdev, struct radeon_ib *ib);
1166                 void (*emit_fence)(struct radeon_device *rdev, struct radeon_fence *fence);
1167                 void (*emit_semaphore)(struct radeon_device *rdev, struct radeon_ring *cp,
1168                                        struct radeon_semaphore *semaphore, bool emit_wait);
1169                 int (*cs_parse)(struct radeon_cs_parser *p);
1170                 void (*ring_start)(struct radeon_device *rdev, struct radeon_ring *cp);
1171                 int (*ring_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1172                 int (*ib_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1173                 bool (*is_lockup)(struct radeon_device *rdev, struct radeon_ring *cp);
1174                 void (*vm_flush)(struct radeon_device *rdev, int ridx, struct radeon_vm *vm);
1175         } ring[RADEON_NUM_RINGS];
1176         /* irqs */
1177         struct {
1178                 int (*set)(struct radeon_device *rdev);
1179                 int (*process)(struct radeon_device *rdev);
1180         } irq;
1181         /* displays */
1182         struct {
1183                 /* display watermarks */
1184                 void (*bandwidth_update)(struct radeon_device *rdev);
1185                 /* get frame count */
1186                 u32 (*get_vblank_counter)(struct radeon_device *rdev, int crtc);
1187                 /* wait for vblank */
1188                 void (*wait_for_vblank)(struct radeon_device *rdev, int crtc);
1189                 /* set backlight level */
1190                 void (*set_backlight_level)(struct radeon_encoder *radeon_encoder, u8 level);
1191                 /* get backlight level */
1192                 u8 (*get_backlight_level)(struct radeon_encoder *radeon_encoder);
1193         } display;
1194         /* copy functions for bo handling */
1195         struct {
1196                 int (*blit)(struct radeon_device *rdev,
1197                             uint64_t src_offset,
1198                             uint64_t dst_offset,
1199                             unsigned num_gpu_pages,
1200                             struct radeon_fence **fence);
1201                 u32 blit_ring_index;
1202                 int (*dma)(struct radeon_device *rdev,
1203                            uint64_t src_offset,
1204                            uint64_t dst_offset,
1205                            unsigned num_gpu_pages,
1206                            struct radeon_fence **fence);
1207                 u32 dma_ring_index;
1208                 /* method used for bo copy */
1209                 int (*copy)(struct radeon_device *rdev,
1210                             uint64_t src_offset,
1211                             uint64_t dst_offset,
1212                             unsigned num_gpu_pages,
1213                             struct radeon_fence **fence);
1214                 /* ring used for bo copies */
1215                 u32 copy_ring_index;
1216         } copy;
1217         /* surfaces */
1218         struct {
1219                 int (*set_reg)(struct radeon_device *rdev, int reg,
1220                                        uint32_t tiling_flags, uint32_t pitch,
1221                                        uint32_t offset, uint32_t obj_size);
1222                 void (*clear_reg)(struct radeon_device *rdev, int reg);
1223         } surface;
1224         /* hotplug detect */
1225         struct {
1226                 void (*init)(struct radeon_device *rdev);
1227                 void (*fini)(struct radeon_device *rdev);
1228                 bool (*sense)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1229                 void (*set_polarity)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1230         } hpd;
1231         /* power management */
1232         struct {
1233                 void (*misc)(struct radeon_device *rdev);
1234                 void (*prepare)(struct radeon_device *rdev);
1235                 void (*finish)(struct radeon_device *rdev);
1236                 void (*init_profile)(struct radeon_device *rdev);
1237                 void (*get_dynpm_state)(struct radeon_device *rdev);
1238                 uint32_t (*get_engine_clock)(struct radeon_device *rdev);
1239                 void (*set_engine_clock)(struct radeon_device *rdev, uint32_t eng_clock);
1240                 uint32_t (*get_memory_clock)(struct radeon_device *rdev);
1241                 void (*set_memory_clock)(struct radeon_device *rdev, uint32_t mem_clock);
1242                 int (*get_pcie_lanes)(struct radeon_device *rdev);
1243                 void (*set_pcie_lanes)(struct radeon_device *rdev, int lanes);
1244                 void (*set_clock_gating)(struct radeon_device *rdev, int enable);
1245         } pm;
1246         /* pageflipping */
1247         struct {
1248                 void (*pre_page_flip)(struct radeon_device *rdev, int crtc);
1249                 u32 (*page_flip)(struct radeon_device *rdev, int crtc, u64 crtc_base);
1250                 void (*post_page_flip)(struct radeon_device *rdev, int crtc);
1251         } pflip;
1252 };
1253
1254 /*
1255  * Asic structures
1256  */
1257 struct r100_asic {
1258         const unsigned          *reg_safe_bm;
1259         unsigned                reg_safe_bm_size;
1260         u32                     hdp_cntl;
1261 };
1262
1263 struct r300_asic {
1264         const unsigned          *reg_safe_bm;
1265         unsigned                reg_safe_bm_size;
1266         u32                     resync_scratch;
1267         u32                     hdp_cntl;
1268 };
1269
1270 struct r600_asic {
1271         unsigned                max_pipes;
1272         unsigned                max_tile_pipes;
1273         unsigned                max_simds;
1274         unsigned                max_backends;
1275         unsigned                max_gprs;
1276         unsigned                max_threads;
1277         unsigned                max_stack_entries;
1278         unsigned                max_hw_contexts;
1279         unsigned                max_gs_threads;
1280         unsigned                sx_max_export_size;
1281         unsigned                sx_max_export_pos_size;
1282         unsigned                sx_max_export_smx_size;
1283         unsigned                sq_num_cf_insts;
1284         unsigned                tiling_nbanks;
1285         unsigned                tiling_npipes;
1286         unsigned                tiling_group_size;
1287         unsigned                tile_config;
1288         unsigned                backend_map;
1289 };
1290
1291 struct rv770_asic {
1292         unsigned                max_pipes;
1293         unsigned                max_tile_pipes;
1294         unsigned                max_simds;
1295         unsigned                max_backends;
1296         unsigned                max_gprs;
1297         unsigned                max_threads;
1298         unsigned                max_stack_entries;
1299         unsigned                max_hw_contexts;
1300         unsigned                max_gs_threads;
1301         unsigned                sx_max_export_size;
1302         unsigned                sx_max_export_pos_size;
1303         unsigned                sx_max_export_smx_size;
1304         unsigned                sq_num_cf_insts;
1305         unsigned                sx_num_of_sets;
1306         unsigned                sc_prim_fifo_size;
1307         unsigned                sc_hiz_tile_fifo_size;
1308         unsigned                sc_earlyz_tile_fifo_fize;
1309         unsigned                tiling_nbanks;
1310         unsigned                tiling_npipes;
1311         unsigned                tiling_group_size;
1312         unsigned                tile_config;
1313         unsigned                backend_map;
1314 };
1315
1316 struct evergreen_asic {
1317         unsigned num_ses;
1318         unsigned max_pipes;
1319         unsigned max_tile_pipes;
1320         unsigned max_simds;
1321         unsigned max_backends;
1322         unsigned max_gprs;
1323         unsigned max_threads;
1324         unsigned max_stack_entries;
1325         unsigned max_hw_contexts;
1326         unsigned max_gs_threads;
1327         unsigned sx_max_export_size;
1328         unsigned sx_max_export_pos_size;
1329         unsigned sx_max_export_smx_size;
1330         unsigned sq_num_cf_insts;
1331         unsigned sx_num_of_sets;
1332         unsigned sc_prim_fifo_size;
1333         unsigned sc_hiz_tile_fifo_size;
1334         unsigned sc_earlyz_tile_fifo_size;
1335         unsigned tiling_nbanks;
1336         unsigned tiling_npipes;
1337         unsigned tiling_group_size;
1338         unsigned tile_config;
1339         unsigned backend_map;
1340 };
1341
1342 struct cayman_asic {
1343         unsigned max_shader_engines;
1344         unsigned max_pipes_per_simd;
1345         unsigned max_tile_pipes;
1346         unsigned max_simds_per_se;
1347         unsigned max_backends_per_se;
1348         unsigned max_texture_channel_caches;
1349         unsigned max_gprs;
1350         unsigned max_threads;
1351         unsigned max_gs_threads;
1352         unsigned max_stack_entries;
1353         unsigned sx_num_of_sets;
1354         unsigned sx_max_export_size;
1355         unsigned sx_max_export_pos_size;
1356         unsigned sx_max_export_smx_size;
1357         unsigned max_hw_contexts;
1358         unsigned sq_num_cf_insts;
1359         unsigned sc_prim_fifo_size;
1360         unsigned sc_hiz_tile_fifo_size;
1361         unsigned sc_earlyz_tile_fifo_size;
1362
1363         unsigned num_shader_engines;
1364         unsigned num_shader_pipes_per_simd;
1365         unsigned num_tile_pipes;
1366         unsigned num_simds_per_se;
1367         unsigned num_backends_per_se;
1368         unsigned backend_disable_mask_per_asic;
1369         unsigned backend_map;
1370         unsigned num_texture_channel_caches;
1371         unsigned mem_max_burst_length_bytes;
1372         unsigned mem_row_size_in_kb;
1373         unsigned shader_engine_tile_size;
1374         unsigned num_gpus;
1375         unsigned multi_gpu_tile_size;
1376
1377         unsigned tile_config;
1378 };
1379
1380 struct si_asic {
1381         unsigned max_shader_engines;
1382         unsigned max_tile_pipes;
1383         unsigned max_cu_per_sh;
1384         unsigned max_sh_per_se;
1385         unsigned max_backends_per_se;
1386         unsigned max_texture_channel_caches;
1387         unsigned max_gprs;
1388         unsigned max_gs_threads;
1389         unsigned max_hw_contexts;
1390         unsigned sc_prim_fifo_size_frontend;
1391         unsigned sc_prim_fifo_size_backend;
1392         unsigned sc_hiz_tile_fifo_size;
1393         unsigned sc_earlyz_tile_fifo_size;
1394
1395         unsigned num_tile_pipes;
1396         unsigned num_backends_per_se;
1397         unsigned backend_disable_mask_per_asic;
1398         unsigned backend_map;
1399         unsigned num_texture_channel_caches;
1400         unsigned mem_max_burst_length_bytes;
1401         unsigned mem_row_size_in_kb;
1402         unsigned shader_engine_tile_size;
1403         unsigned num_gpus;
1404         unsigned multi_gpu_tile_size;
1405
1406         unsigned tile_config;
1407 };
1408
1409 union radeon_asic_config {
1410         struct r300_asic        r300;
1411         struct r100_asic        r100;
1412         struct r600_asic        r600;
1413         struct rv770_asic       rv770;
1414         struct evergreen_asic   evergreen;
1415         struct cayman_asic      cayman;
1416         struct si_asic          si;
1417 };
1418
1419 /*
1420  * asic initizalization from radeon_asic.c
1421  */
1422 void radeon_agp_disable(struct radeon_device *rdev);
1423 int radeon_asic_init(struct radeon_device *rdev);
1424
1425
1426 /*
1427  * IOCTL.
1428  */
1429 int radeon_gem_info_ioctl(struct drm_device *dev, void *data,
1430                           struct drm_file *filp);
1431 int radeon_gem_create_ioctl(struct drm_device *dev, void *data,
1432                             struct drm_file *filp);
1433 int radeon_gem_pin_ioctl(struct drm_device *dev, void *data,
1434                          struct drm_file *file_priv);
1435 int radeon_gem_unpin_ioctl(struct drm_device *dev, void *data,
1436                            struct drm_file *file_priv);
1437 int radeon_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1438                             struct drm_file *file_priv);
1439 int radeon_gem_pread_ioctl(struct drm_device *dev, void *data,
1440                            struct drm_file *file_priv);
1441 int radeon_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1442                                 struct drm_file *filp);
1443 int radeon_gem_mmap_ioctl(struct drm_device *dev, void *data,
1444                           struct drm_file *filp);
1445 int radeon_gem_busy_ioctl(struct drm_device *dev, void *data,
1446                           struct drm_file *filp);
1447 int radeon_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1448                               struct drm_file *filp);
1449 int radeon_gem_va_ioctl(struct drm_device *dev, void *data,
1450                           struct drm_file *filp);
1451 int radeon_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1452 int radeon_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
1453                                 struct drm_file *filp);
1454 int radeon_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
1455                                 struct drm_file *filp);
1456
1457 /* VRAM scratch page for HDP bug, default vram page */
1458 struct r600_vram_scratch {
1459         struct radeon_bo                *robj;
1460         volatile uint32_t               *ptr;
1461         u64                             gpu_addr;
1462 };
1463
1464 /*
1465  * ACPI
1466  */
1467 struct radeon_atif_notification_cfg {
1468         bool enabled;
1469         int command_code;
1470 };
1471
1472 struct radeon_atif_notifications {
1473         bool display_switch;
1474         bool expansion_mode_change;
1475         bool thermal_state;
1476         bool forced_power_state;
1477         bool system_power_state;
1478         bool display_conf_change;
1479         bool px_gfx_switch;
1480         bool brightness_change;
1481         bool dgpu_display_event;
1482 };
1483
1484 struct radeon_atif_functions {
1485         bool system_params;
1486         bool sbios_requests;
1487         bool select_active_disp;
1488         bool lid_state;
1489         bool get_tv_standard;
1490         bool set_tv_standard;
1491         bool get_panel_expansion_mode;
1492         bool set_panel_expansion_mode;
1493         bool temperature_change;
1494         bool graphics_device_types;
1495 };
1496
1497 struct radeon_atif {
1498         struct radeon_atif_notifications notifications;
1499         struct radeon_atif_functions functions;
1500         struct radeon_atif_notification_cfg notification_cfg;
1501         struct radeon_encoder *encoder_for_bl;
1502 };
1503
1504 struct radeon_atcs_functions {
1505         bool get_ext_state;
1506         bool pcie_perf_req;
1507         bool pcie_dev_rdy;
1508         bool pcie_bus_width;
1509 };
1510
1511 struct radeon_atcs {
1512         struct radeon_atcs_functions functions;
1513 };
1514
1515 /*
1516  * Core structure, functions and helpers.
1517  */
1518 typedef uint32_t (*radeon_rreg_t)(struct radeon_device*, uint32_t);
1519 typedef void (*radeon_wreg_t)(struct radeon_device*, uint32_t, uint32_t);
1520
1521 struct radeon_device {
1522         struct device                   *dev;
1523         struct drm_device               *ddev;
1524         struct pci_dev                  *pdev;
1525         struct rw_semaphore             exclusive_lock;
1526         /* ASIC */
1527         union radeon_asic_config        config;
1528         enum radeon_family              family;
1529         unsigned long                   flags;
1530         int                             usec_timeout;
1531         enum radeon_pll_errata          pll_errata;
1532         int                             num_gb_pipes;
1533         int                             num_z_pipes;
1534         int                             disp_priority;
1535         /* BIOS */
1536         uint8_t                         *bios;
1537         bool                            is_atom_bios;
1538         uint16_t                        bios_header_start;
1539         struct radeon_bo                *stollen_vga_memory;
1540         /* Register mmio */
1541         resource_size_t                 rmmio_base;
1542         resource_size_t                 rmmio_size;
1543         void __iomem                    *rmmio;
1544         radeon_rreg_t                   mc_rreg;
1545         radeon_wreg_t                   mc_wreg;
1546         radeon_rreg_t                   pll_rreg;
1547         radeon_wreg_t                   pll_wreg;
1548         uint32_t                        pcie_reg_mask;
1549         radeon_rreg_t                   pciep_rreg;
1550         radeon_wreg_t                   pciep_wreg;
1551         /* io port */
1552         void __iomem                    *rio_mem;
1553         resource_size_t                 rio_mem_size;
1554         struct radeon_clock             clock;
1555         struct radeon_mc                mc;
1556         struct radeon_gart              gart;
1557         struct radeon_mode_info         mode_info;
1558         struct radeon_scratch           scratch;
1559         struct radeon_mman              mman;
1560         struct radeon_fence_driver      fence_drv[RADEON_NUM_RINGS];
1561         wait_queue_head_t               fence_queue;
1562         struct mutex                    ring_lock;
1563         struct radeon_ring              ring[RADEON_NUM_RINGS];
1564         bool                            ib_pool_ready;
1565         struct radeon_sa_manager        ring_tmp_bo;
1566         struct radeon_irq               irq;
1567         struct radeon_asic              *asic;
1568         struct radeon_gem               gem;
1569         struct radeon_pm                pm;
1570         uint32_t                        bios_scratch[RADEON_BIOS_NUM_SCRATCH];
1571         struct radeon_wb                wb;
1572         struct radeon_dummy_page        dummy_page;
1573         bool                            shutdown;
1574         bool                            suspend;
1575         bool                            need_dma32;
1576         bool                            accel_working;
1577         struct radeon_surface_reg surface_regs[RADEON_GEM_MAX_SURFACES];
1578         const struct firmware *me_fw;   /* all family ME firmware */
1579         const struct firmware *pfp_fw;  /* r6/700 PFP firmware */
1580         const struct firmware *rlc_fw;  /* r6/700 RLC firmware */
1581         const struct firmware *mc_fw;   /* NI MC firmware */
1582         const struct firmware *ce_fw;   /* SI CE firmware */
1583         struct r600_blit r600_blit;
1584         struct r600_vram_scratch vram_scratch;
1585         int msi_enabled; /* msi enabled */
1586         struct r600_ih ih; /* r6/700 interrupt ring */
1587         struct si_rlc rlc;
1588         struct work_struct hotplug_work;
1589         struct work_struct audio_work;
1590         int num_crtc; /* number of crtcs */
1591         struct mutex dc_hw_i2c_mutex; /* display controller hw i2c mutex */
1592         bool audio_enabled;
1593         struct r600_audio audio_status; /* audio stuff */
1594         struct notifier_block acpi_nb;
1595         /* only one userspace can use Hyperz features or CMASK at a time */
1596         struct drm_file *hyperz_filp;
1597         struct drm_file *cmask_filp;
1598         /* i2c buses */
1599         struct radeon_i2c_chan *i2c_bus[RADEON_MAX_I2C_BUS];
1600         /* debugfs */
1601         struct radeon_debugfs   debugfs[RADEON_DEBUGFS_MAX_COMPONENTS];
1602         unsigned                debugfs_count;
1603         /* virtual memory */
1604         struct radeon_vm_manager        vm_manager;
1605         struct mutex                    gpu_clock_mutex;
1606         /* ACPI interface */
1607         struct radeon_atif              atif;
1608         struct radeon_atcs              atcs;
1609 };
1610
1611 int radeon_device_init(struct radeon_device *rdev,
1612                        struct drm_device *ddev,
1613                        struct pci_dev *pdev,
1614                        uint32_t flags);
1615 void radeon_device_fini(struct radeon_device *rdev);
1616 int radeon_gpu_wait_for_idle(struct radeon_device *rdev);
1617
1618 uint32_t r100_mm_rreg(struct radeon_device *rdev, uint32_t reg);
1619 void r100_mm_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v);
1620 u32 r100_io_rreg(struct radeon_device *rdev, u32 reg);
1621 void r100_io_wreg(struct radeon_device *rdev, u32 reg, u32 v);
1622
1623 /*
1624  * Cast helper
1625  */
1626 #define to_radeon_fence(p) ((struct radeon_fence *)(p))
1627
1628 /*
1629  * Registers read & write functions.
1630  */
1631 #define RREG8(reg) readb((rdev->rmmio) + (reg))
1632 #define WREG8(reg, v) writeb(v, (rdev->rmmio) + (reg))
1633 #define RREG16(reg) readw((rdev->rmmio) + (reg))
1634 #define WREG16(reg, v) writew(v, (rdev->rmmio) + (reg))
1635 #define RREG32(reg) r100_mm_rreg(rdev, (reg))
1636 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", r100_mm_rreg(rdev, (reg)))
1637 #define WREG32(reg, v) r100_mm_wreg(rdev, (reg), (v))
1638 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1639 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1640 #define RREG32_PLL(reg) rdev->pll_rreg(rdev, (reg))
1641 #define WREG32_PLL(reg, v) rdev->pll_wreg(rdev, (reg), (v))
1642 #define RREG32_MC(reg) rdev->mc_rreg(rdev, (reg))
1643 #define WREG32_MC(reg, v) rdev->mc_wreg(rdev, (reg), (v))
1644 #define RREG32_PCIE(reg) rv370_pcie_rreg(rdev, (reg))
1645 #define WREG32_PCIE(reg, v) rv370_pcie_wreg(rdev, (reg), (v))
1646 #define RREG32_PCIE_P(reg) rdev->pciep_rreg(rdev, (reg))
1647 #define WREG32_PCIE_P(reg, v) rdev->pciep_wreg(rdev, (reg), (v))
1648 #define WREG32_P(reg, val, mask)                                \
1649         do {                                                    \
1650                 uint32_t tmp_ = RREG32(reg);                    \
1651                 tmp_ &= (mask);                                 \
1652                 tmp_ |= ((val) & ~(mask));                      \
1653                 WREG32(reg, tmp_);                              \
1654         } while (0)
1655 #define WREG32_PLL_P(reg, val, mask)                            \
1656         do {                                                    \
1657                 uint32_t tmp_ = RREG32_PLL(reg);                \
1658                 tmp_ &= (mask);                                 \
1659                 tmp_ |= ((val) & ~(mask));                      \
1660                 WREG32_PLL(reg, tmp_);                          \
1661         } while (0)
1662 #define DREG32_SYS(sqf, rdev, reg) seq_printf((sqf), #reg " : 0x%08X\n", r100_mm_rreg((rdev), (reg)))
1663 #define RREG32_IO(reg) r100_io_rreg(rdev, (reg))
1664 #define WREG32_IO(reg, v) r100_io_wreg(rdev, (reg), (v))
1665
1666 /*
1667  * Indirect registers accessor
1668  */
1669 static inline uint32_t rv370_pcie_rreg(struct radeon_device *rdev, uint32_t reg)
1670 {
1671         uint32_t r;
1672
1673         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1674         r = RREG32(RADEON_PCIE_DATA);
1675         return r;
1676 }
1677
1678 static inline void rv370_pcie_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
1679 {
1680         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1681         WREG32(RADEON_PCIE_DATA, (v));
1682 }
1683
1684 void r100_pll_errata_after_index(struct radeon_device *rdev);
1685
1686
1687 /*
1688  * ASICs helpers.
1689  */
1690 #define ASIC_IS_RN50(rdev) ((rdev->pdev->device == 0x515e) || \
1691                             (rdev->pdev->device == 0x5969))
1692 #define ASIC_IS_RV100(rdev) ((rdev->family == CHIP_RV100) || \
1693                 (rdev->family == CHIP_RV200) || \
1694                 (rdev->family == CHIP_RS100) || \
1695                 (rdev->family == CHIP_RS200) || \
1696                 (rdev->family == CHIP_RV250) || \
1697                 (rdev->family == CHIP_RV280) || \
1698                 (rdev->family == CHIP_RS300))
1699 #define ASIC_IS_R300(rdev) ((rdev->family == CHIP_R300)  ||     \
1700                 (rdev->family == CHIP_RV350) ||                 \
1701                 (rdev->family == CHIP_R350)  ||                 \
1702                 (rdev->family == CHIP_RV380) ||                 \
1703                 (rdev->family == CHIP_R420)  ||                 \
1704                 (rdev->family == CHIP_R423)  ||                 \
1705                 (rdev->family == CHIP_RV410) ||                 \
1706                 (rdev->family == CHIP_RS400) ||                 \
1707                 (rdev->family == CHIP_RS480))
1708 #define ASIC_IS_X2(rdev) ((rdev->ddev->pdev->device == 0x9441) || \
1709                 (rdev->ddev->pdev->device == 0x9443) || \
1710                 (rdev->ddev->pdev->device == 0x944B) || \
1711                 (rdev->ddev->pdev->device == 0x9506) || \
1712                 (rdev->ddev->pdev->device == 0x9509) || \
1713                 (rdev->ddev->pdev->device == 0x950F) || \
1714                 (rdev->ddev->pdev->device == 0x689C) || \
1715                 (rdev->ddev->pdev->device == 0x689D))
1716 #define ASIC_IS_AVIVO(rdev) ((rdev->family >= CHIP_RS600))
1717 #define ASIC_IS_DCE2(rdev) ((rdev->family == CHIP_RS600)  ||    \
1718                             (rdev->family == CHIP_RS690)  ||    \
1719                             (rdev->family == CHIP_RS740)  ||    \
1720                             (rdev->family >= CHIP_R600))
1721 #define ASIC_IS_DCE3(rdev) ((rdev->family >= CHIP_RV620))
1722 #define ASIC_IS_DCE32(rdev) ((rdev->family >= CHIP_RV730))
1723 #define ASIC_IS_DCE4(rdev) ((rdev->family >= CHIP_CEDAR))
1724 #define ASIC_IS_DCE41(rdev) ((rdev->family >= CHIP_PALM) && \
1725                              (rdev->flags & RADEON_IS_IGP))
1726 #define ASIC_IS_DCE5(rdev) ((rdev->family >= CHIP_BARTS))
1727 #define ASIC_IS_DCE6(rdev) ((rdev->family >= CHIP_ARUBA))
1728 #define ASIC_IS_DCE61(rdev) ((rdev->family >= CHIP_ARUBA) && \
1729                              (rdev->flags & RADEON_IS_IGP))
1730
1731 /*
1732  * BIOS helpers.
1733  */
1734 #define RBIOS8(i) (rdev->bios[i])
1735 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1736 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1737
1738 int radeon_combios_init(struct radeon_device *rdev);
1739 void radeon_combios_fini(struct radeon_device *rdev);
1740 int radeon_atombios_init(struct radeon_device *rdev);
1741 void radeon_atombios_fini(struct radeon_device *rdev);
1742
1743
1744 /*
1745  * RING helpers.
1746  */
1747 #if DRM_DEBUG_CODE == 0
1748 static inline void radeon_ring_write(struct radeon_ring *ring, uint32_t v)
1749 {
1750         ring->ring[ring->wptr++] = v;
1751         ring->wptr &= ring->ptr_mask;
1752         ring->count_dw--;
1753         ring->ring_free_dw--;
1754 }
1755 #else
1756 /* With debugging this is just too big to inline */
1757 void radeon_ring_write(struct radeon_ring *ring, uint32_t v);
1758 #endif
1759
1760 /*
1761  * ASICs macro.
1762  */
1763 #define radeon_init(rdev) (rdev)->asic->init((rdev))
1764 #define radeon_fini(rdev) (rdev)->asic->fini((rdev))
1765 #define radeon_resume(rdev) (rdev)->asic->resume((rdev))
1766 #define radeon_suspend(rdev) (rdev)->asic->suspend((rdev))
1767 #define radeon_cs_parse(rdev, r, p) (rdev)->asic->ring[(r)].cs_parse((p))
1768 #define radeon_vga_set_state(rdev, state) (rdev)->asic->vga_set_state((rdev), (state))
1769 #define radeon_asic_reset(rdev) (rdev)->asic->asic_reset((rdev))
1770 #define radeon_gart_tlb_flush(rdev) (rdev)->asic->gart.tlb_flush((rdev))
1771 #define radeon_gart_set_page(rdev, i, p) (rdev)->asic->gart.set_page((rdev), (i), (p))
1772 #define radeon_asic_vm_init(rdev) (rdev)->asic->vm.init((rdev))
1773 #define radeon_asic_vm_fini(rdev) (rdev)->asic->vm.fini((rdev))
1774 #define radeon_asic_vm_set_page(rdev, pe, addr, count, incr, flags) ((rdev)->asic->vm.set_page((rdev), (pe), (addr), (count), (incr), (flags)))
1775 #define radeon_ring_start(rdev, r, cp) (rdev)->asic->ring[(r)].ring_start((rdev), (cp))
1776 #define radeon_ring_test(rdev, r, cp) (rdev)->asic->ring[(r)].ring_test((rdev), (cp))
1777 #define radeon_ib_test(rdev, r, cp) (rdev)->asic->ring[(r)].ib_test((rdev), (cp))
1778 #define radeon_ring_ib_execute(rdev, r, ib) (rdev)->asic->ring[(r)].ib_execute((rdev), (ib))
1779 #define radeon_ring_ib_parse(rdev, r, ib) (rdev)->asic->ring[(r)].ib_parse((rdev), (ib))
1780 #define radeon_ring_is_lockup(rdev, r, cp) (rdev)->asic->ring[(r)].is_lockup((rdev), (cp))
1781 #define radeon_ring_vm_flush(rdev, r, vm) (rdev)->asic->ring[(r)].vm_flush((rdev), (r), (vm))
1782 #define radeon_irq_set(rdev) (rdev)->asic->irq.set((rdev))
1783 #define radeon_irq_process(rdev) (rdev)->asic->irq.process((rdev))
1784 #define radeon_get_vblank_counter(rdev, crtc) (rdev)->asic->display.get_vblank_counter((rdev), (crtc))
1785 #define radeon_set_backlight_level(rdev, e, l) (rdev)->asic->display.set_backlight_level((e), (l))
1786 #define radeon_get_backlight_level(rdev, e) (rdev)->asic->display.get_backlight_level((e))
1787 #define radeon_fence_ring_emit(rdev, r, fence) (rdev)->asic->ring[(r)].emit_fence((rdev), (fence))
1788 #define radeon_semaphore_ring_emit(rdev, r, cp, semaphore, emit_wait) (rdev)->asic->ring[(r)].emit_semaphore((rdev), (cp), (semaphore), (emit_wait))
1789 #define radeon_copy_blit(rdev, s, d, np, f) (rdev)->asic->copy.blit((rdev), (s), (d), (np), (f))
1790 #define radeon_copy_dma(rdev, s, d, np, f) (rdev)->asic->copy.dma((rdev), (s), (d), (np), (f))
1791 #define radeon_copy(rdev, s, d, np, f) (rdev)->asic->copy.copy((rdev), (s), (d), (np), (f))
1792 #define radeon_copy_blit_ring_index(rdev) (rdev)->asic->copy.blit_ring_index
1793 #define radeon_copy_dma_ring_index(rdev) (rdev)->asic->copy.dma_ring_index
1794 #define radeon_copy_ring_index(rdev) (rdev)->asic->copy.copy_ring_index
1795 #define radeon_get_engine_clock(rdev) (rdev)->asic->pm.get_engine_clock((rdev))
1796 #define radeon_set_engine_clock(rdev, e) (rdev)->asic->pm.set_engine_clock((rdev), (e))
1797 #define radeon_get_memory_clock(rdev) (rdev)->asic->pm.get_memory_clock((rdev))
1798 #define radeon_set_memory_clock(rdev, e) (rdev)->asic->pm.set_memory_clock((rdev), (e))
1799 #define radeon_get_pcie_lanes(rdev) (rdev)->asic->pm.get_pcie_lanes((rdev))
1800 #define radeon_set_pcie_lanes(rdev, l) (rdev)->asic->pm.set_pcie_lanes((rdev), (l))
1801 #define radeon_set_clock_gating(rdev, e) (rdev)->asic->pm.set_clock_gating((rdev), (e))
1802 #define radeon_set_surface_reg(rdev, r, f, p, o, s) ((rdev)->asic->surface.set_reg((rdev), (r), (f), (p), (o), (s)))
1803 #define radeon_clear_surface_reg(rdev, r) ((rdev)->asic->surface.clear_reg((rdev), (r)))
1804 #define radeon_bandwidth_update(rdev) (rdev)->asic->display.bandwidth_update((rdev))
1805 #define radeon_hpd_init(rdev) (rdev)->asic->hpd.init((rdev))
1806 #define radeon_hpd_fini(rdev) (rdev)->asic->hpd.fini((rdev))
1807 #define radeon_hpd_sense(rdev, h) (rdev)->asic->hpd.sense((rdev), (h))
1808 #define radeon_hpd_set_polarity(rdev, h) (rdev)->asic->hpd.set_polarity((rdev), (h))
1809 #define radeon_gui_idle(rdev) (rdev)->asic->gui_idle((rdev))
1810 #define radeon_pm_misc(rdev) (rdev)->asic->pm.misc((rdev))
1811 #define radeon_pm_prepare(rdev) (rdev)->asic->pm.prepare((rdev))
1812 #define radeon_pm_finish(rdev) (rdev)->asic->pm.finish((rdev))
1813 #define radeon_pm_init_profile(rdev) (rdev)->asic->pm.init_profile((rdev))
1814 #define radeon_pm_get_dynpm_state(rdev) (rdev)->asic->pm.get_dynpm_state((rdev))
1815 #define radeon_pre_page_flip(rdev, crtc) (rdev)->asic->pflip.pre_page_flip((rdev), (crtc))
1816 #define radeon_page_flip(rdev, crtc, base) (rdev)->asic->pflip.page_flip((rdev), (crtc), (base))
1817 #define radeon_post_page_flip(rdev, crtc) (rdev)->asic->pflip.post_page_flip((rdev), (crtc))
1818 #define radeon_wait_for_vblank(rdev, crtc) (rdev)->asic->display.wait_for_vblank((rdev), (crtc))
1819 #define radeon_mc_wait_for_idle(rdev) (rdev)->asic->mc_wait_for_idle((rdev))
1820
1821 /* Common functions */
1822 /* AGP */
1823 extern int radeon_gpu_reset(struct radeon_device *rdev);
1824 extern void radeon_agp_disable(struct radeon_device *rdev);
1825 extern int radeon_modeset_init(struct radeon_device *rdev);
1826 extern void radeon_modeset_fini(struct radeon_device *rdev);
1827 extern bool radeon_card_posted(struct radeon_device *rdev);
1828 extern void radeon_update_bandwidth_info(struct radeon_device *rdev);
1829 extern void radeon_update_display_priority(struct radeon_device *rdev);
1830 extern bool radeon_boot_test_post_card(struct radeon_device *rdev);
1831 extern void radeon_scratch_init(struct radeon_device *rdev);
1832 extern void radeon_wb_fini(struct radeon_device *rdev);
1833 extern int radeon_wb_init(struct radeon_device *rdev);
1834 extern void radeon_wb_disable(struct radeon_device *rdev);
1835 extern void radeon_surface_init(struct radeon_device *rdev);
1836 extern int radeon_cs_parser_init(struct radeon_cs_parser *p, void *data);
1837 extern void radeon_legacy_set_clock_gating(struct radeon_device *rdev, int enable);
1838 extern void radeon_atom_set_clock_gating(struct radeon_device *rdev, int enable);
1839 extern void radeon_ttm_placement_from_domain(struct radeon_bo *rbo, u32 domain);
1840 extern bool radeon_ttm_bo_is_radeon_bo(struct ttm_buffer_object *bo);
1841 extern void radeon_vram_location(struct radeon_device *rdev, struct radeon_mc *mc, u64 base);
1842 extern void radeon_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
1843 extern int radeon_resume_kms(struct drm_device *dev);
1844 extern int radeon_suspend_kms(struct drm_device *dev, pm_message_t state);
1845 extern void radeon_ttm_set_active_vram_size(struct radeon_device *rdev, u64 size);
1846
1847 /*
1848  * vm
1849  */
1850 int radeon_vm_manager_init(struct radeon_device *rdev);
1851 void radeon_vm_manager_fini(struct radeon_device *rdev);
1852 void radeon_vm_init(struct radeon_device *rdev, struct radeon_vm *vm);
1853 void radeon_vm_fini(struct radeon_device *rdev, struct radeon_vm *vm);
1854 int radeon_vm_alloc_pt(struct radeon_device *rdev, struct radeon_vm *vm);
1855 void radeon_vm_add_to_lru(struct radeon_device *rdev, struct radeon_vm *vm);
1856 struct radeon_fence *radeon_vm_grab_id(struct radeon_device *rdev,
1857                                        struct radeon_vm *vm, int ring);
1858 void radeon_vm_fence(struct radeon_device *rdev,
1859                      struct radeon_vm *vm,
1860                      struct radeon_fence *fence);
1861 uint64_t radeon_vm_map_gart(struct radeon_device *rdev, uint64_t addr);
1862 int radeon_vm_bo_update_pte(struct radeon_device *rdev,
1863                             struct radeon_vm *vm,
1864                             struct radeon_bo *bo,
1865                             struct ttm_mem_reg *mem);
1866 void radeon_vm_bo_invalidate(struct radeon_device *rdev,
1867                              struct radeon_bo *bo);
1868 struct radeon_bo_va *radeon_vm_bo_find(struct radeon_vm *vm,
1869                                        struct radeon_bo *bo);
1870 struct radeon_bo_va *radeon_vm_bo_add(struct radeon_device *rdev,
1871                                       struct radeon_vm *vm,
1872                                       struct radeon_bo *bo);
1873 int radeon_vm_bo_set_addr(struct radeon_device *rdev,
1874                           struct radeon_bo_va *bo_va,
1875                           uint64_t offset,
1876                           uint32_t flags);
1877 int radeon_vm_bo_rmv(struct radeon_device *rdev,
1878                      struct radeon_bo_va *bo_va);
1879
1880 /* audio */
1881 void r600_audio_update_hdmi(struct work_struct *work);
1882
1883 /*
1884  * R600 vram scratch functions
1885  */
1886 int r600_vram_scratch_init(struct radeon_device *rdev);
1887 void r600_vram_scratch_fini(struct radeon_device *rdev);
1888
1889 /*
1890  * r600 cs checking helper
1891  */
1892 unsigned r600_mip_minify(unsigned size, unsigned level);
1893 bool r600_fmt_is_valid_color(u32 format);
1894 bool r600_fmt_is_valid_texture(u32 format, enum radeon_family family);
1895 int r600_fmt_get_blocksize(u32 format);
1896 int r600_fmt_get_nblocksx(u32 format, u32 w);
1897 int r600_fmt_get_nblocksy(u32 format, u32 h);
1898
1899 /*
1900  * r600 functions used by radeon_encoder.c
1901  */
1902 struct radeon_hdmi_acr {
1903         u32 clock;
1904
1905         int n_32khz;
1906         int cts_32khz;
1907
1908         int n_44_1khz;
1909         int cts_44_1khz;
1910
1911         int n_48khz;
1912         int cts_48khz;
1913
1914 };
1915
1916 extern struct radeon_hdmi_acr r600_hdmi_acr(uint32_t clock);
1917
1918 extern void r600_hdmi_enable(struct drm_encoder *encoder);
1919 extern void r600_hdmi_disable(struct drm_encoder *encoder);
1920 extern void r600_hdmi_setmode(struct drm_encoder *encoder, struct drm_display_mode *mode);
1921 extern u32 r6xx_remap_render_backend(struct radeon_device *rdev,
1922                                      u32 tiling_pipe_num,
1923                                      u32 max_rb_num,
1924                                      u32 total_max_rb_num,
1925                                      u32 enabled_rb_mask);
1926
1927 /*
1928  * evergreen functions used by radeon_encoder.c
1929  */
1930
1931 extern void evergreen_hdmi_setmode(struct drm_encoder *encoder, struct drm_display_mode *mode);
1932
1933 extern int ni_init_microcode(struct radeon_device *rdev);
1934 extern int ni_mc_load_microcode(struct radeon_device *rdev);
1935
1936 /* radeon_acpi.c */
1937 #if defined(CONFIG_ACPI)
1938 extern int radeon_acpi_init(struct radeon_device *rdev);
1939 extern void radeon_acpi_fini(struct radeon_device *rdev);
1940 #else
1941 static inline int radeon_acpi_init(struct radeon_device *rdev) { return 0; }
1942 static inline void radeon_acpi_fini(struct radeon_device *rdev) { }
1943 #endif
1944
1945 #include "radeon_object.h"
1946
1947 #endif