drivers/iommu/amd_iommu_init.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/pci.h>
  21 #include <linux/acpi.h>
  22 #include <linux/list.h>
  23 #include <linux/slab.h>
  24 #include <linux/syscore_ops.h>
  25 #include <linux/interrupt.h>
  26 #include <linux/msi.h>
  27 #include <linux/amd-iommu.h>
  28 #include <linux/export.h>
  29 #include <linux/iommu.h>
  30 #include <asm/pci-direct.h>
  31 #include <asm/iommu.h>
  32 #include <asm/gart.h>
  33 #include <asm/x86_init.h>
  34 #include <asm/iommu_table.h>
  35 #include <asm/io_apic.h>
  36 #include <asm/irq_remapping.h>
  37
  38 #include "amd_iommu_proto.h"
  39 #include "amd_iommu_types.h"
  40 #include "irq_remapping.h"
  41
  42 /*
  43  * definitions for the ACPI scanning code
  44  */
  45 #define IVRS_HEADER_LENGTH 48
  46
  47 #define ACPI_IVHD_TYPE                  0x10
  48 #define ACPI_IVMD_TYPE_ALL              0x20
  49 #define ACPI_IVMD_TYPE                  0x21
  50 #define ACPI_IVMD_TYPE_RANGE            0x22
  51
  52 #define IVHD_DEV_ALL                    0x01
  53 #define IVHD_DEV_SELECT                 0x02
  54 #define IVHD_DEV_SELECT_RANGE_START     0x03
  55 #define IVHD_DEV_RANGE_END              0x04
  56 #define IVHD_DEV_ALIAS                  0x42
  57 #define IVHD_DEV_ALIAS_RANGE            0x43
  58 #define IVHD_DEV_EXT_SELECT             0x46
  59 #define IVHD_DEV_EXT_SELECT_RANGE       0x47
  60 #define IVHD_DEV_SPECIAL                0x48
  61
  62 #define IVHD_SPECIAL_IOAPIC             1
  63 #define IVHD_SPECIAL_HPET               2
  64
  65 #define IVHD_FLAG_HT_TUN_EN_MASK        0x01
  66 #define IVHD_FLAG_PASSPW_EN_MASK        0x02
  67 #define IVHD_FLAG_RESPASSPW_EN_MASK     0x04
  68 #define IVHD_FLAG_ISOC_EN_MASK          0x08
  69
  70 #define IVMD_FLAG_EXCL_RANGE            0x08
  71 #define IVMD_FLAG_UNITY_MAP             0x01
  72
  73 #define ACPI_DEVFLAG_INITPASS           0x01
  74 #define ACPI_DEVFLAG_EXTINT             0x02
  75 #define ACPI_DEVFLAG_NMI                0x04
  76 #define ACPI_DEVFLAG_SYSMGT1            0x10
  77 #define ACPI_DEVFLAG_SYSMGT2            0x20
  78 #define ACPI_DEVFLAG_LINT0              0x40
  79 #define ACPI_DEVFLAG_LINT1              0x80
  80 #define ACPI_DEVFLAG_ATSDIS             0x10000000
  81
  82 /*
  83  * ACPI table definitions
  84  *
  85  * These data structures are laid over the table to parse the important values
  86  * out of it.
  87  */
  88
  89 /*
  90  * structure describing one IOMMU in the ACPI table. Typically followed by one
  91  * or more ivhd_entrys.
  92  */
  93 struct ivhd_header {
  94         u8 type;
  95         u8 flags;
  96         u16 length;
  97         u16 devid;
  98         u16 cap_ptr;
  99         u64 mmio_phys;
 100         u16 pci_seg;
 101         u16 info;
 102         u32 efr;
 103 } __attribute__((packed));
 104
 105 /*
 106  * A device entry describing which devices a specific IOMMU translates and
 107  * which requestor ids they use.
 108  */
 109 struct ivhd_entry {
 110         u8 type;
 111         u16 devid;
 112         u8 flags;
 113         u32 ext;
 114 } __attribute__((packed));
 115
 116 /*
 117  * An AMD IOMMU memory definition structure. It defines things like exclusion
 118  * ranges for devices and regions that should be unity mapped.
 119  */
 120 struct ivmd_header {
 121         u8 type;
 122         u8 flags;
 123         u16 length;
 124         u16 devid;
 125         u16 aux;
 126         u64 resv;
 127         u64 range_start;
 128         u64 range_length;
 129 } __attribute__((packed));
 130
 131 bool amd_iommu_dump;
 132 bool amd_iommu_irq_remap __read_mostly;
 133
 134 static bool amd_iommu_detected;
 135 static bool __initdata amd_iommu_disabled;
 136
 137 u16 amd_iommu_last_bdf;                 /* largest PCI device id we have
 138                                            to handle */
 139 LIST_HEAD(amd_iommu_unity_map);         /* a list of required unity mappings
 140                                            we find in ACPI */
 141 bool amd_iommu_unmap_flush;             /* if true, flush on every unmap */
 142
 143 LIST_HEAD(amd_iommu_list);              /* list of all AMD IOMMUs in the
 144                                            system */
 145
 146 /* Array to assign indices to IOMMUs*/
 147 struct amd_iommu *amd_iommus[MAX_IOMMUS];
 148 int amd_iommus_present;
 149
 150 /* IOMMUs have a non-present cache? */
 151 bool amd_iommu_np_cache __read_mostly;
 152 bool amd_iommu_iotlb_sup __read_mostly = true;
 153
 154 u32 amd_iommu_max_pasid __read_mostly = ~0;
 155
 156 bool amd_iommu_v2_present __read_mostly;
 157 static bool amd_iommu_pc_present __read_mostly;
 158
 159 bool amd_iommu_force_isolation __read_mostly;
 160
 161 /*
 162  * List of protection domains - used during resume
 163  */
 164 LIST_HEAD(amd_iommu_pd_list);
 165 spinlock_t amd_iommu_pd_lock;
 166
 167 /*
 168  * Pointer to the device table which is shared by all AMD IOMMUs
 169  * it is indexed by the PCI device id or the HT unit id and contains
 170  * information about the domain the device belongs to as well as the
 171  * page table root pointer.
 172  */
 173 struct dev_table_entry *amd_iommu_dev_table;
 174
 175 /*
 176  * The alias table is a driver specific data structure which contains the
 177  * mappings of the PCI device ids to the actual requestor ids on the IOMMU.
 178  * More than one device can share the same requestor id.
 179  */
 180 u16 *amd_iommu_alias_table;
 181
 182 /*
 183  * The rlookup table is used to find the IOMMU which is responsible
 184  * for a specific device. It is also indexed by the PCI device id.
 185  */
 186 struct amd_iommu **amd_iommu_rlookup_table;
 187
 188 /*
 189  * This table is used to find the irq remapping table for a given device id
 190  * quickly.
 191  */
 192 struct irq_remap_table **irq_lookup_table;
 193
 194 /*
 195  * AMD IOMMU allows up to 2^16 different protection domains. This is a bitmap
 196  * to know which ones are already in use.
 197  */
 198 unsigned long *amd_iommu_pd_alloc_bitmap;
 199
 200 static u32 dev_table_size;      /* size of the device table */
 201 static u32 alias_table_size;    /* size of the alias table */
 202 static u32 rlookup_table_size;  /* size if the rlookup table */
 203
 204 enum iommu_init_state {
 205         IOMMU_START_STATE,
 206         IOMMU_IVRS_DETECTED,
 207         IOMMU_ACPI_FINISHED,
 208         IOMMU_ENABLED,
 209         IOMMU_PCI_INIT,
 210         IOMMU_INTERRUPTS_EN,
 211         IOMMU_DMA_OPS,
 212         IOMMU_INITIALIZED,
 213         IOMMU_NOT_FOUND,
 214         IOMMU_INIT_ERROR,
 215 };
 216
 217 /* Early ioapic and hpet maps from kernel command line */
 218 #define EARLY_MAP_SIZE          4
 219 static struct devid_map __initdata early_ioapic_map[EARLY_MAP_SIZE];
 220 static struct devid_map __initdata early_hpet_map[EARLY_MAP_SIZE];
 221 static int __initdata early_ioapic_map_size;
 222 static int __initdata early_hpet_map_size;
 223 static bool __initdata cmdline_maps;
 224
 225 static enum iommu_init_state init_state = IOMMU_START_STATE;
 226
 227 static int amd_iommu_enable_interrupts(void);
 228 static int __init iommu_go_to_state(enum iommu_init_state state);
 229 static void init_device_table_dma(void);
 230
 231 static inline void update_last_devid(u16 devid)
 232 {
 233         if (devid > amd_iommu_last_bdf)
 234                 amd_iommu_last_bdf = devid;
 235 }
 236
 237 static inline unsigned long tbl_size(int entry_size)
 238 {
 239         unsigned shift = PAGE_SHIFT +
 240                          get_order(((int)amd_iommu_last_bdf + 1) * entry_size);
 241
 242         return 1UL << shift;
 243 }
 244
 245 /* Access to l1 and l2 indexed register spaces */
 246
 247 static u32 iommu_read_l1(struct amd_iommu *iommu, u16 l1, u8 address)
 248 {
 249         u32 val;
 250
 251         pci_write_config_dword(iommu->dev, 0xf8, (address | l1 << 16));
 252         pci_read_config_dword(iommu->dev, 0xfc, &val);
 253         return val;
 254 }
 255
 256 static void iommu_write_l1(struct amd_iommu *iommu, u16 l1, u8 address, u32 val)
 257 {
 258         pci_write_config_dword(iommu->dev, 0xf8, (address | l1 << 16 | 1 << 31));
 259         pci_write_config_dword(iommu->dev, 0xfc, val);
 260         pci_write_config_dword(iommu->dev, 0xf8, (address | l1 << 16));
 261 }
 262
 263 static u32 iommu_read_l2(struct amd_iommu *iommu, u8 address)
 264 {
 265         u32 val;
 266
 267         pci_write_config_dword(iommu->dev, 0xf0, address);
 268         pci_read_config_dword(iommu->dev, 0xf4, &val);
 269         return val;
 270 }
 271
 272 static void iommu_write_l2(struct amd_iommu *iommu, u8 address, u32 val)
 273 {
 274         pci_write_config_dword(iommu->dev, 0xf0, (address | 1 << 8));
 275         pci_write_config_dword(iommu->dev, 0xf4, val);
 276 }
 277
 278 /****************************************************************************
 279  *
 280  * AMD IOMMU MMIO register space handling functions
 281  *
 282  * These functions are used to program the IOMMU device registers in
 283  * MMIO space required for that driver.
 284  *
 285  ****************************************************************************/
 286
 287 /*
 288  * This function set the exclusion range in the IOMMU. DMA accesses to the
 289  * exclusion range are passed through untranslated
 290  */
 291 static void iommu_set_exclusion_range(struct amd_iommu *iommu)
 292 {
 293         u64 start = iommu->exclusion_start & PAGE_MASK;
 294         u64 limit = (start + iommu->exclusion_length) & PAGE_MASK;
 295         u64 entry;
 296
 297         if (!iommu->exclusion_start)
 298                 return;
 299
 300         entry = start | MMIO_EXCL_ENABLE_MASK;
 301         memcpy_toio(iommu->mmio_base + MMIO_EXCL_BASE_OFFSET,
 302                         &entry, sizeof(entry));
 303
 304         entry = limit;
 305         memcpy_toio(iommu->mmio_base + MMIO_EXCL_LIMIT_OFFSET,
 306                         &entry, sizeof(entry));
 307 }
 308
 309 /* Programs the physical address of the device table into the IOMMU hardware */
 310 static void iommu_set_device_table(struct amd_iommu *iommu)
 311 {
 312         u64 entry;
 313
 314         BUG_ON(iommu->mmio_base == NULL);
 315
 316         entry = virt_to_phys(amd_iommu_dev_table);
 317         entry |= (dev_table_size >> 12) - 1;
 318         memcpy_toio(iommu->mmio_base + MMIO_DEV_TABLE_OFFSET,
 319                         &entry, sizeof(entry));
 320 }
 321
 322 /* Generic functions to enable/disable certain features of the IOMMU. */
 323 static void iommu_feature_enable(struct amd_iommu *iommu, u8 bit)
 324 {
 325         u32 ctrl;
 326
 327         ctrl = readl(iommu->mmio_base + MMIO_CONTROL_OFFSET);
 328         ctrl |= (1 << bit);
 329         writel(ctrl, iommu->mmio_base + MMIO_CONTROL_OFFSET);
 330 }
 331
 332 static void iommu_feature_disable(struct amd_iommu *iommu, u8 bit)
 333 {
 334         u32 ctrl;
 335
 336         ctrl = readl(iommu->mmio_base + MMIO_CONTROL_OFFSET);
 337         ctrl &= ~(1 << bit);
 338         writel(ctrl, iommu->mmio_base + MMIO_CONTROL_OFFSET);
 339 }
 340
 341 static void iommu_set_inv_tlb_timeout(struct amd_iommu *iommu, int timeout)
 342 {
 343         u32 ctrl;
 344
 345         ctrl = readl(iommu->mmio_base + MMIO_CONTROL_OFFSET);
 346         ctrl &= ~CTRL_INV_TO_MASK;
 347         ctrl |= (timeout << CONTROL_INV_TIMEOUT) & CTRL_INV_TO_MASK;
 348         writel(ctrl, iommu->mmio_base + MMIO_CONTROL_OFFSET);
 349 }
 350
 351 /* Function to enable the hardware */
 352 static void iommu_enable(struct amd_iommu *iommu)
 353 {
 354         iommu_feature_enable(iommu, CONTROL_IOMMU_EN);
 355 }
 356
 357 static void iommu_disable(struct amd_iommu *iommu)
 358 {
 359         /* Disable command buffer */
 360         iommu_feature_disable(iommu, CONTROL_CMDBUF_EN);
 361
 362         /* Disable event logging and event interrupts */
 363         iommu_feature_disable(iommu, CONTROL_EVT_INT_EN);
 364         iommu_feature_disable(iommu, CONTROL_EVT_LOG_EN);
 365
 366         /* Disable IOMMU hardware itself */
 367         iommu_feature_disable(iommu, CONTROL_IOMMU_EN);
 368 }
 369
 370 /*
 371  * mapping and unmapping functions for the IOMMU MMIO space. Each AMD IOMMU in
 372  * the system has one.
 373  */
 374 static u8 __iomem * __init iommu_map_mmio_space(u64 address, u64 end)
 375 {
 376         if (!request_mem_region(address, end, "amd_iommu")) {
 377                 pr_err("AMD-Vi: Can not reserve memory region %llx-%llx for mmio\n",
 378                         address, end);
 379                 pr_err("AMD-Vi: This is a BIOS bug. Please contact your hardware vendor\n");
 380                 return NULL;
 381         }
 382
 383         return (u8 __iomem *)ioremap_nocache(address, end);
 384 }
 385
 386 static void __init iommu_unmap_mmio_space(struct amd_iommu *iommu)
 387 {
 388         if (iommu->mmio_base)
 389                 iounmap(iommu->mmio_base);
 390         release_mem_region(iommu->mmio_phys, iommu->mmio_phys_end);
 391 }
 392
 393 /****************************************************************************
 394  *
 395  * The functions below belong to the first pass of AMD IOMMU ACPI table
 396  * parsing. In this pass we try to find out the highest device id this
 397  * code has to handle. Upon this information the size of the shared data
 398  * structures is determined later.
 399  *
 400  ****************************************************************************/
 401
 402 /*
 403  * This function calculates the length of a given IVHD entry
 404  */
 405 static inline int ivhd_entry_length(u8 *ivhd)
 406 {
 407         return 0x04 << (*ivhd >> 6);
 408 }
 409
 410 /*
 411  * After reading the highest device id from the IOMMU PCI capability header
 412  * this function looks if there is a higher device id defined in the ACPI table
 413  */
 414 static int __init find_last_devid_from_ivhd(struct ivhd_header *h)
 415 {
 416         u8 *p = (void *)h, *end = (void *)h;
 417         struct ivhd_entry *dev;
 418
 419         p += sizeof(*h);
 420         end += h->length;
 421
 422         while (p < end) {
 423                 dev = (struct ivhd_entry *)p;
 424                 switch (dev->type) {
 425                 case IVHD_DEV_ALL:
 426                         /* Use maximum BDF value for DEV_ALL */
 427                         update_last_devid(0xffff);
 428                         break;
 429                 case IVHD_DEV_SELECT:
 430                 case IVHD_DEV_RANGE_END:
 431                 case IVHD_DEV_ALIAS:
 432                 case IVHD_DEV_EXT_SELECT:
 433                         /* all the above subfield types refer to device ids */
 434                         update_last_devid(dev->devid);
 435                         break;
 436                 default:
 437                         break;
 438                 }
 439                 p += ivhd_entry_length(p);
 440         }
 441
 442         WARN_ON(p != end);
 443
 444         return 0;
 445 }
 446
 447 /*
 448  * Iterate over all IVHD entries in the ACPI table and find the highest device
 449  * id which we need to handle. This is the first of three functions which parse
 450  * the ACPI table. So we check the checksum here.
 451  */
 452 static int __init find_last_devid_acpi(struct acpi_table_header *table)
 453 {
 454         int i;
 455         u8 checksum = 0, *p = (u8 *)table, *end = (u8 *)table;
 456         struct ivhd_header *h;
 457
 458         /*
 459          * Validate checksum here so we don't need to do it when
 460          * we actually parse the table
 461          */
 462         for (i = 0; i < table->length; ++i)
 463                 checksum += p[i];
 464         if (checksum != 0)
 465                 /* ACPI table corrupt */
 466                 return -ENODEV;
 467
 468         p += IVRS_HEADER_LENGTH;
 469
 470         end += table->length;
 471         while (p < end) {
 472                 h = (struct ivhd_header *)p;
 473                 switch (h->type) {
 474                 case ACPI_IVHD_TYPE:
 475                         find_last_devid_from_ivhd(h);
 476                         break;
 477                 default:
 478                         break;
 479                 }
 480                 p += h->length;
 481         }
 482         WARN_ON(p != end);
 483
 484         return 0;
 485 }
 486
 487 /****************************************************************************
 488  *
 489  * The following functions belong to the code path which parses the ACPI table
 490  * the second time. In this ACPI parsing iteration we allocate IOMMU specific
 491  * data structures, initialize the device/alias/rlookup table and also
 492  * basically initialize the hardware.
 493  *
 494  ****************************************************************************/
 495
 496 /*
 497  * Allocates the command buffer. This buffer is per AMD IOMMU. We can
 498  * write commands to that buffer later and the IOMMU will execute them
 499  * asynchronously
 500  */
 501 static int __init alloc_command_buffer(struct amd_iommu *iommu)
 502 {
 503         iommu->cmd_buf = (void *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
 504                                                   get_order(CMD_BUFFER_SIZE));
 505
 506         return iommu->cmd_buf ? 0 : -ENOMEM;
 507 }
 508
 509 /*
 510  * This function resets the command buffer if the IOMMU stopped fetching
 511  * commands from it.
 512  */
 513 void amd_iommu_reset_cmd_buffer(struct amd_iommu *iommu)
 514 {
 515         iommu_feature_disable(iommu, CONTROL_CMDBUF_EN);
 516
 517         writel(0x00, iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
 518         writel(0x00, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 519
 520         iommu_feature_enable(iommu, CONTROL_CMDBUF_EN);
 521 }
 522
 523 /*
 524  * This function writes the command buffer address to the hardware and
 525  * enables it.
 526  */
 527 static void iommu_enable_command_buffer(struct amd_iommu *iommu)
 528 {
 529         u64 entry;
 530
 531         BUG_ON(iommu->cmd_buf == NULL);
 532
 533         entry = (u64)virt_to_phys(iommu->cmd_buf);
 534         entry |= MMIO_CMD_SIZE_512;
 535
 536         memcpy_toio(iommu->mmio_base + MMIO_CMD_BUF_OFFSET,
 537                     &entry, sizeof(entry));
 538
 539         amd_iommu_reset_cmd_buffer(iommu);
 540 }
 541
 542 static void __init free_command_buffer(struct amd_iommu *iommu)
 543 {
 544         free_pages((unsigned long)iommu->cmd_buf, get_order(CMD_BUFFER_SIZE));
 545 }
 546
 547 /* allocates the memory where the IOMMU will log its events to */
 548 static int __init alloc_event_buffer(struct amd_iommu *iommu)
 549 {
 550         iommu->evt_buf = (void *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
 551                                                   get_order(EVT_BUFFER_SIZE));
 552
 553         return iommu->evt_buf ? 0 : -ENOMEM;
 554 }
 555
 556 static void iommu_enable_event_buffer(struct amd_iommu *iommu)
 557 {
 558         u64 entry;
 559
 560         BUG_ON(iommu->evt_buf == NULL);
 561
 562         entry = (u64)virt_to_phys(iommu->evt_buf) | EVT_LEN_MASK;
 563
 564         memcpy_toio(iommu->mmio_base + MMIO_EVT_BUF_OFFSET,
 565                     &entry, sizeof(entry));
 566
 567         /* set head and tail to zero manually */
 568         writel(0x00, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 569         writel(0x00, iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 570
 571         iommu_feature_enable(iommu, CONTROL_EVT_LOG_EN);
 572 }
 573
 574 static void __init free_event_buffer(struct amd_iommu *iommu)
 575 {
 576         free_pages((unsigned long)iommu->evt_buf, get_order(EVT_BUFFER_SIZE));
 577 }
 578
 579 /* allocates the memory where the IOMMU will log its events to */
 580 static int __init alloc_ppr_log(struct amd_iommu *iommu)
 581 {
 582         iommu->ppr_log = (void *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
 583                                                   get_order(PPR_LOG_SIZE));
 584
 585         return iommu->ppr_log ? 0 : -ENOMEM;
 586 }
 587
 588 static void iommu_enable_ppr_log(struct amd_iommu *iommu)
 589 {
 590         u64 entry;
 591
 592         if (iommu->ppr_log == NULL)
 593                 return;
 594
 595         entry = (u64)virt_to_phys(iommu->ppr_log) | PPR_LOG_SIZE_512;
 596
 597         memcpy_toio(iommu->mmio_base + MMIO_PPR_LOG_OFFSET,
 598                     &entry, sizeof(entry));
 599
 600         /* set head and tail to zero manually */
 601         writel(0x00, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 602         writel(0x00, iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 603
 604         iommu_feature_enable(iommu, CONTROL_PPFLOG_EN);
 605         iommu_feature_enable(iommu, CONTROL_PPR_EN);
 606 }
 607
 608 static void __init free_ppr_log(struct amd_iommu *iommu)
 609 {
 610         if (iommu->ppr_log == NULL)
 611                 return;
 612
 613         free_pages((unsigned long)iommu->ppr_log, get_order(PPR_LOG_SIZE));
 614 }
 615
 616 static void iommu_enable_gt(struct amd_iommu *iommu)
 617 {
 618         if (!iommu_feature(iommu, FEATURE_GT))
 619                 return;
 620
 621         iommu_feature_enable(iommu, CONTROL_GT_EN);
 622 }
 623
 624 /* sets a specific bit in the device table entry. */
 625 static void set_dev_entry_bit(u16 devid, u8 bit)
 626 {
 627         int i = (bit >> 6) & 0x03;
 628         int _bit = bit & 0x3f;
 629
 630         amd_iommu_dev_table[devid].data[i] |= (1UL << _bit);
 631 }
 632
 633 static int get_dev_entry_bit(u16 devid, u8 bit)
 634 {
 635         int i = (bit >> 6) & 0x03;
 636         int _bit = bit & 0x3f;
 637
 638         return (amd_iommu_dev_table[devid].data[i] & (1UL << _bit)) >> _bit;
 639 }
 640
 641
 642 void amd_iommu_apply_erratum_63(u16 devid)
 643 {
 644         int sysmgt;
 645
 646         sysmgt = get_dev_entry_bit(devid, DEV_ENTRY_SYSMGT1) |
 647                  (get_dev_entry_bit(devid, DEV_ENTRY_SYSMGT2) << 1);
 648
 649         if (sysmgt == 0x01)
 650                 set_dev_entry_bit(devid, DEV_ENTRY_IW);
 651 }
 652
 653 /* Writes the specific IOMMU for a device into the rlookup table */
 654 static void __init set_iommu_for_device(struct amd_iommu *iommu, u16 devid)
 655 {
 656         amd_iommu_rlookup_table[devid] = iommu;
 657 }
 658
 659 /*
 660  * This function takes the device specific flags read from the ACPI
 661  * table and sets up the device table entry with that information
 662  */
 663 static void __init set_dev_entry_from_acpi(struct amd_iommu *iommu,
 664                                            u16 devid, u32 flags, u32 ext_flags)
 665 {
 666         if (flags & ACPI_DEVFLAG_INITPASS)
 667                 set_dev_entry_bit(devid, DEV_ENTRY_INIT_PASS);
 668         if (flags & ACPI_DEVFLAG_EXTINT)
 669                 set_dev_entry_bit(devid, DEV_ENTRY_EINT_PASS);
 670         if (flags & ACPI_DEVFLAG_NMI)
 671                 set_dev_entry_bit(devid, DEV_ENTRY_NMI_PASS);
 672         if (flags & ACPI_DEVFLAG_SYSMGT1)
 673                 set_dev_entry_bit(devid, DEV_ENTRY_SYSMGT1);
 674         if (flags & ACPI_DEVFLAG_SYSMGT2)
 675                 set_dev_entry_bit(devid, DEV_ENTRY_SYSMGT2);
 676         if (flags & ACPI_DEVFLAG_LINT0)
 677                 set_dev_entry_bit(devid, DEV_ENTRY_LINT0_PASS);
 678         if (flags & ACPI_DEVFLAG_LINT1)
 679                 set_dev_entry_bit(devid, DEV_ENTRY_LINT1_PASS);
 680
 681         amd_iommu_apply_erratum_63(devid);
 682
 683         set_iommu_for_device(iommu, devid);
 684 }
 685
 686 static int __init add_special_device(u8 type, u8 id, u16 *devid, bool cmd_line)
 687 {
 688         struct devid_map *entry;
 689         struct list_head *list;
 690
 691         if (type == IVHD_SPECIAL_IOAPIC)
 692                 list = &ioapic_map;
 693         else if (type == IVHD_SPECIAL_HPET)
 694                 list = &hpet_map;
 695         else
 696                 return -EINVAL;
 697
 698         list_for_each_entry(entry, list, list) {
 699                 if (!(entry->id == id && entry->cmd_line))
 700                         continue;
 701
 702                 pr_info("AMD-Vi: Command-line override present for %s id %d - ignoring\n",
 703                         type == IVHD_SPECIAL_IOAPIC ? "IOAPIC" : "HPET", id);
 704
 705                 *devid = entry->devid;
 706
 707                 return 0;
 708         }
 709
 710         entry = kzalloc(sizeof(*entry), GFP_KERNEL);
 711         if (!entry)
 712                 return -ENOMEM;
 713
 714         entry->id       = id;
 715         entry->devid    = *devid;
 716         entry->cmd_line = cmd_line;
 717
 718         list_add_tail(&entry->list, list);
 719
 720         return 0;
 721 }
 722
 723 static int __init add_early_maps(void)
 724 {
 725         int i, ret;
 726
 727         for (i = 0; i < early_ioapic_map_size; ++i) {
 728                 ret = add_special_device(IVHD_SPECIAL_IOAPIC,
 729                                          early_ioapic_map[i].id,
 730                                          &early_ioapic_map[i].devid,
 731                                          early_ioapic_map[i].cmd_line);
 732                 if (ret)
 733                         return ret;
 734         }
 735
 736         for (i = 0; i < early_hpet_map_size; ++i) {
 737                 ret = add_special_device(IVHD_SPECIAL_HPET,
 738                                          early_hpet_map[i].id,
 739                                          &early_hpet_map[i].devid,
 740                                          early_hpet_map[i].cmd_line);
 741                 if (ret)
 742                         return ret;
 743         }
 744
 745         return 0;
 746 }
 747
 748 /*
 749  * Reads the device exclusion range from ACPI and initializes the IOMMU with
 750  * it
 751  */
 752 static void __init set_device_exclusion_range(u16 devid, struct ivmd_header *m)
 753 {
 754         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
 755
 756         if (!(m->flags & IVMD_FLAG_EXCL_RANGE))
 757                 return;
 758
 759         if (iommu) {
 760                 /*
 761                  * We only can configure exclusion ranges per IOMMU, not
 762                  * per device. But we can enable the exclusion range per
 763                  * device. This is done here
 764                  */
 765                 set_dev_entry_bit(devid, DEV_ENTRY_EX);
 766                 iommu->exclusion_start = m->range_start;
 767                 iommu->exclusion_length = m->range_length;
 768         }
 769 }
 770
 771 /*
 772  * Takes a pointer to an AMD IOMMU entry in the ACPI table and
 773  * initializes the hardware and our data structures with it.
 774  */
 775 static int __init init_iommu_from_acpi(struct amd_iommu *iommu,
 776                                         struct ivhd_header *h)
 777 {
 778         u8 *p = (u8 *)h;
 779         u8 *end = p, flags = 0;
 780         u16 devid = 0, devid_start = 0, devid_to = 0;
 781         u32 dev_i, ext_flags = 0;
 782         bool alias = false;
 783         struct ivhd_entry *e;
 784         int ret;
 785
 786
 787         ret = add_early_maps();
 788         if (ret)
 789                 return ret;
 790
 791         /*
 792          * First save the recommended feature enable bits from ACPI
 793          */
 794         iommu->acpi_flags = h->flags;
 795
 796         /*
 797          * Done. Now parse the device entries
 798          */
 799         p += sizeof(struct ivhd_header);
 800         end += h->length;
 801
 802
 803         while (p < end) {
 804                 e = (struct ivhd_entry *)p;
 805                 switch (e->type) {
 806                 case IVHD_DEV_ALL:
 807
 808                         DUMP_printk("  DEV_ALL\t\t\tflags: %02x\n", e->flags);
 809
 810                         for (dev_i = 0; dev_i <= amd_iommu_last_bdf; ++dev_i)
 811                                 set_dev_entry_from_acpi(iommu, dev_i, e->flags, 0);
 812                         break;
 813                 case IVHD_DEV_SELECT:
 814
 815                         DUMP_printk("  DEV_SELECT\t\t\t devid: %02x:%02x.%x "
 816                                     "flags: %02x\n",
 817                                     PCI_BUS_NUM(e->devid),
 818                                     PCI_SLOT(e->devid),
 819                                     PCI_FUNC(e->devid),
 820                                     e->flags);
 821
 822                         devid = e->devid;
 823                         set_dev_entry_from_acpi(iommu, devid, e->flags, 0);
 824                         break;
 825                 case IVHD_DEV_SELECT_RANGE_START:
 826
 827                         DUMP_printk("  DEV_SELECT_RANGE_START\t "
 828                                     "devid: %02x:%02x.%x flags: %02x\n",
 829                                     PCI_BUS_NUM(e->devid),
 830                                     PCI_SLOT(e->devid),
 831                                     PCI_FUNC(e->devid),
 832                                     e->flags);
 833
 834                         devid_start = e->devid;
 835                         flags = e->flags;
 836                         ext_flags = 0;
 837                         alias = false;
 838                         break;
 839                 case IVHD_DEV_ALIAS:
 840
 841                         DUMP_printk("  DEV_ALIAS\t\t\t devid: %02x:%02x.%x "
 842                                     "flags: %02x devid_to: %02x:%02x.%x\n",
 843                                     PCI_BUS_NUM(e->devid),
 844                                     PCI_SLOT(e->devid),
 845                                     PCI_FUNC(e->devid),
 846                                     e->flags,
 847                                     PCI_BUS_NUM(e->ext >> 8),
 848                                     PCI_SLOT(e->ext >> 8),
 849                                     PCI_FUNC(e->ext >> 8));
 850
 851                         devid = e->devid;
 852                         devid_to = e->ext >> 8;
 853                         set_dev_entry_from_acpi(iommu, devid   , e->flags, 0);
 854                         set_dev_entry_from_acpi(iommu, devid_to, e->flags, 0);
 855                         amd_iommu_alias_table[devid] = devid_to;
 856                         break;
 857                 case IVHD_DEV_ALIAS_RANGE:
 858
 859                         DUMP_printk("  DEV_ALIAS_RANGE\t\t "
 860                                     "devid: %02x:%02x.%x flags: %02x "
 861                                     "devid_to: %02x:%02x.%x\n",
 862                                     PCI_BUS_NUM(e->devid),
 863                                     PCI_SLOT(e->devid),
 864                                     PCI_FUNC(e->devid),
 865                                     e->flags,
 866                                     PCI_BUS_NUM(e->ext >> 8),
 867                                     PCI_SLOT(e->ext >> 8),
 868                                     PCI_FUNC(e->ext >> 8));
 869
 870                         devid_start = e->devid;
 871                         flags = e->flags;
 872                         devid_to = e->ext >> 8;
 873                         ext_flags = 0;
 874                         alias = true;
 875                         break;
 876                 case IVHD_DEV_EXT_SELECT:
 877
 878                         DUMP_printk("  DEV_EXT_SELECT\t\t devid: %02x:%02x.%x "
 879                                     "flags: %02x ext: %08x\n",
 880                                     PCI_BUS_NUM(e->devid),
 881                                     PCI_SLOT(e->devid),
 882                                     PCI_FUNC(e->devid),
 883                                     e->flags, e->ext);
 884
 885                         devid = e->devid;
 886                         set_dev_entry_from_acpi(iommu, devid, e->flags,
 887                                                 e->ext);
 888                         break;
 889                 case IVHD_DEV_EXT_SELECT_RANGE:
 890
 891                         DUMP_printk("  DEV_EXT_SELECT_RANGE\t devid: "
 892                                     "%02x:%02x.%x flags: %02x ext: %08x\n",
 893                                     PCI_BUS_NUM(e->devid),
 894                                     PCI_SLOT(e->devid),
 895                                     PCI_FUNC(e->devid),
 896                                     e->flags, e->ext);
 897
 898                         devid_start = e->devid;
 899                         flags = e->flags;
 900                         ext_flags = e->ext;
 901                         alias = false;
 902                         break;
 903                 case IVHD_DEV_RANGE_END:
 904
 905                         DUMP_printk("  DEV_RANGE_END\t\t devid: %02x:%02x.%x\n",
 906                                     PCI_BUS_NUM(e->devid),
 907                                     PCI_SLOT(e->devid),
 908                                     PCI_FUNC(e->devid));
 909
 910                         devid = e->devid;
 911                         for (dev_i = devid_start; dev_i <= devid; ++dev_i) {
 912                                 if (alias) {
 913                                         amd_iommu_alias_table[dev_i] = devid_to;
 914                                         set_dev_entry_from_acpi(iommu,
 915                                                 devid_to, flags, ext_flags);
 916                                 }
 917                                 set_dev_entry_from_acpi(iommu, dev_i,
 918                                                         flags, ext_flags);
 919                         }
 920                         break;
 921                 case IVHD_DEV_SPECIAL: {
 922                         u8 handle, type;
 923                         const char *var;
 924                         u16 devid;
 925                         int ret;
 926
 927                         handle = e->ext & 0xff;
 928                         devid  = (e->ext >>  8) & 0xffff;
 929                         type   = (e->ext >> 24) & 0xff;
 930
 931                         if (type == IVHD_SPECIAL_IOAPIC)
 932                                 var = "IOAPIC";
 933                         else if (type == IVHD_SPECIAL_HPET)
 934                                 var = "HPET";
 935                         else
 936                                 var = "UNKNOWN";
 937
 938                         DUMP_printk("  DEV_SPECIAL(%s[%d])\t\tdevid: %02x:%02x.%x\n",
 939                                     var, (int)handle,
 940                                     PCI_BUS_NUM(devid),
 941                                     PCI_SLOT(devid),
 942                                     PCI_FUNC(devid));
 943
 944                         ret = add_special_device(type, handle, &devid, false);
 945                         if (ret)
 946                                 return ret;
 947
 948                         /*
 949                          * add_special_device might update the devid in case a
 950                          * command-line override is present. So call
 951                          * set_dev_entry_from_acpi after add_special_device.
 952                          */
 953                         set_dev_entry_from_acpi(iommu, devid, e->flags, 0);
 954
 955                         break;
 956                 }
 957                 default:
 958                         break;
 959                 }
 960
 961                 p += ivhd_entry_length(p);
 962         }
 963
 964         return 0;
 965 }
 966
 967 static void __init free_iommu_one(struct amd_iommu *iommu)
 968 {
 969         free_command_buffer(iommu);
 970         free_event_buffer(iommu);
 971         free_ppr_log(iommu);
 972         iommu_unmap_mmio_space(iommu);
 973 }
 974
 975 static void __init free_iommu_all(void)
 976 {
 977         struct amd_iommu *iommu, *next;
 978
 979         for_each_iommu_safe(iommu, next) {
 980                 list_del(&iommu->list);
 981                 free_iommu_one(iommu);
 982                 kfree(iommu);
 983         }
 984 }
 985
 986 /*
 987  * Family15h Model 10h-1fh erratum 746 (IOMMU Logging May Stall Translations)
 988  * Workaround:
 989  *     BIOS should disable L2B micellaneous clock gating by setting
 990  *     L2_L2B_CK_GATE_CONTROL[CKGateL2BMiscDisable](D0F2xF4_x90[2]) = 1b
 991  */
 992 static void amd_iommu_erratum_746_workaround(struct amd_iommu *iommu)
 993 {
 994         u32 value;
 995
 996         if ((boot_cpu_data.x86 != 0x15) ||
 997             (boot_cpu_data.x86_model < 0x10) ||
 998             (boot_cpu_data.x86_model > 0x1f))
 999                 return;
1000
1001         pci_write_config_dword(iommu->dev, 0xf0, 0x90);
1002         pci_read_config_dword(iommu->dev, 0xf4, &value);
1003
1004         if (value & BIT(2))
1005                 return;
1006
1007         /* Select NB indirect register 0x90 and enable writing */
1008         pci_write_config_dword(iommu->dev, 0xf0, 0x90 | (1 << 8));
1009
1010         pci_write_config_dword(iommu->dev, 0xf4, value | 0x4);
1011         pr_info("AMD-Vi: Applying erratum 746 workaround for IOMMU at %s\n",
1012                 dev_name(&iommu->dev->dev));
1013
1014         /* Clear the enable writing bit */
1015         pci_write_config_dword(iommu->dev, 0xf0, 0x90);
1016 }
1017
1018 /*
1019  * Family15h Model 30h-3fh (IOMMU Mishandles ATS Write Permission)
1020  * Workaround:
1021  *     BIOS should enable ATS write permission check by setting
1022  *     L2_DEBUG_3[AtsIgnoreIWDis](D0F2xF4_x47[0]) = 1b
1023  */
1024 static void amd_iommu_ats_write_check_workaround(struct amd_iommu *iommu)
1025 {
1026         u32 value;
1027
1028         if ((boot_cpu_data.x86 != 0x15) ||
1029             (boot_cpu_data.x86_model < 0x30) ||
1030             (boot_cpu_data.x86_model > 0x3f))
1031                 return;
1032
1033         /* Test L2_DEBUG_3[AtsIgnoreIWDis] == 1 */
1034         value = iommu_read_l2(iommu, 0x47);
1035
1036         if (value & BIT(0))
1037                 return;
1038
1039         /* Set L2_DEBUG_3[AtsIgnoreIWDis] = 1 */
1040         iommu_write_l2(iommu, 0x47, value | BIT(0));
1041
1042         pr_info("AMD-Vi: Applying ATS write check workaround for IOMMU at %s\n",
1043                 dev_name(&iommu->dev->dev));
1044 }
1045
1046 /*
1047  * This function clues the initialization function for one IOMMU
1048  * together and also allocates the command buffer and programs the
1049  * hardware. It does NOT enable the IOMMU. This is done afterwards.
1050  */
1051 static int __init init_iommu_one(struct amd_iommu *iommu, struct ivhd_header *h)
1052 {
1053         int ret;
1054
1055         spin_lock_init(&iommu->lock);
1056
1057         /* Add IOMMU to internal data structures */
1058         list_add_tail(&iommu->list, &amd_iommu_list);
1059         iommu->index             = amd_iommus_present++;
1060
1061         if (unlikely(iommu->index >= MAX_IOMMUS)) {
1062                 WARN(1, "AMD-Vi: System has more IOMMUs than supported by this driver\n");
1063                 return -ENOSYS;
1064         }
1065
1066         /* Index is fine - add IOMMU to the array */
1067         amd_iommus[iommu->index] = iommu;
1068
1069         /*
1070          * Copy data from ACPI table entry to the iommu struct
1071          */
1072         iommu->devid   = h->devid;
1073         iommu->cap_ptr = h->cap_ptr;
1074         iommu->pci_seg = h->pci_seg;
1075         iommu->mmio_phys = h->mmio_phys;
1076
1077         /* Check if IVHD EFR contains proper max banks/counters */
1078         if ((h->efr != 0) &&
1079             ((h->efr & (0xF << 13)) != 0) &&
1080             ((h->efr & (0x3F << 17)) != 0)) {
1081                 iommu->mmio_phys_end = MMIO_REG_END_OFFSET;
1082         } else {
1083                 iommu->mmio_phys_end = MMIO_CNTR_CONF_OFFSET;
1084         }
1085
1086         iommu->mmio_base = iommu_map_mmio_space(iommu->mmio_phys,
1087                                                 iommu->mmio_phys_end);
1088         if (!iommu->mmio_base)
1089                 return -ENOMEM;
1090
1091         if (alloc_command_buffer(iommu))
1092                 return -ENOMEM;
1093
1094         if (alloc_event_buffer(iommu))
1095                 return -ENOMEM;
1096
1097         iommu->int_enabled = false;
1098
1099         ret = init_iommu_from_acpi(iommu, h);
1100         if (ret)
1101                 return ret;
1102
1103         ret = amd_iommu_create_irq_domain(iommu);
1104         if (ret)
1105                 return ret;
1106
1107         /*
1108          * Make sure IOMMU is not considered to translate itself. The IVRS
1109          * table tells us so, but this is a lie!
1110          */
1111         amd_iommu_rlookup_table[iommu->devid] = NULL;
1112
1113         return 0;
1114 }
1115
1116 /*
1117  * Iterates over all IOMMU entries in the ACPI table, allocates the
1118  * IOMMU structure and initializes it with init_iommu_one()
1119  */
1120 static int __init init_iommu_all(struct acpi_table_header *table)
1121 {
1122         u8 *p = (u8 *)table, *end = (u8 *)table;
1123         struct ivhd_header *h;
1124         struct amd_iommu *iommu;
1125         int ret;
1126
1127         end += table->length;
1128         p += IVRS_HEADER_LENGTH;
1129
1130         while (p < end) {
1131                 h = (struct ivhd_header *)p;
1132                 switch (*p) {
1133                 case ACPI_IVHD_TYPE:
1134
1135                         DUMP_printk("device: %02x:%02x.%01x cap: %04x "
1136                                     "seg: %d flags: %01x info %04x\n",
1137                                     PCI_BUS_NUM(h->devid), PCI_SLOT(h->devid),
1138                                     PCI_FUNC(h->devid), h->cap_ptr,
1139                                     h->pci_seg, h->flags, h->info);
1140                         DUMP_printk("       mmio-addr: %016llx\n",
1141                                     h->mmio_phys);
1142
1143                         iommu = kzalloc(sizeof(struct amd_iommu), GFP_KERNEL);
1144                         if (iommu == NULL)
1145                                 return -ENOMEM;
1146
1147                         ret = init_iommu_one(iommu, h);
1148                         if (ret)
1149                                 return ret;
1150                         break;
1151                 default:
1152                         break;
1153                 }
1154                 p += h->length;
1155
1156         }
1157         WARN_ON(p != end);
1158
1159         return 0;
1160 }
1161
1162
1163 static void init_iommu_perf_ctr(struct amd_iommu *iommu)
1164 {
1165         u64 val = 0xabcd, val2 = 0;
1166
1167         if (!iommu_feature(iommu, FEATURE_PC))
1168                 return;
1169
1170         amd_iommu_pc_present = true;
1171
1172         /* Check if the performance counters can be written to */
1173         if ((0 != amd_iommu_pc_get_set_reg_val(0, 0, 0, 0, &val, true)) ||
1174             (0 != amd_iommu_pc_get_set_reg_val(0, 0, 0, 0, &val2, false)) ||
1175             (val != val2)) {
1176                 pr_err("AMD-Vi: Unable to write to IOMMU perf counter.\n");
1177                 amd_iommu_pc_present = false;
1178                 return;
1179         }
1180
1181         pr_info("AMD-Vi: IOMMU performance counters supported\n");
1182
1183         val = readl(iommu->mmio_base + MMIO_CNTR_CONF_OFFSET);
1184         iommu->max_banks = (u8) ((val >> 12) & 0x3f);
1185         iommu->max_counters = (u8) ((val >> 7) & 0xf);
1186 }
1187
1188 static ssize_t amd_iommu_show_cap(struct device *dev,
1189                                   struct device_attribute *attr,
1190                                   char *buf)
1191 {
1192         struct amd_iommu *iommu = dev_get_drvdata(dev);
1193         return sprintf(buf, "%x\n", iommu->cap);
1194 }
1195 static DEVICE_ATTR(cap, S_IRUGO, amd_iommu_show_cap, NULL);
1196
1197 static ssize_t amd_iommu_show_features(struct device *dev,
1198                                        struct device_attribute *attr,
1199                                        char *buf)
1200 {
1201         struct amd_iommu *iommu = dev_get_drvdata(dev);
1202         return sprintf(buf, "%llx\n", iommu->features);
1203 }
1204 static DEVICE_ATTR(features, S_IRUGO, amd_iommu_show_features, NULL);
1205
1206 static struct attribute *amd_iommu_attrs[] = {
1207         &dev_attr_cap.attr,
1208         &dev_attr_features.attr,
1209         NULL,
1210 };
1211
1212 static struct attribute_group amd_iommu_group = {
1213         .name = "amd-iommu",
1214         .attrs = amd_iommu_attrs,
1215 };
1216
1217 static const struct attribute_group *amd_iommu_groups[] = {
1218         &amd_iommu_group,
1219         NULL,
1220 };
1221
1222 static int iommu_init_pci(struct amd_iommu *iommu)
1223 {
1224         int cap_ptr = iommu->cap_ptr;
1225         u32 range, misc, low, high;
1226
1227         iommu->dev = pci_get_bus_and_slot(PCI_BUS_NUM(iommu->devid),
1228                                           iommu->devid & 0xff);
1229         if (!iommu->dev)
1230                 return -ENODEV;
1231
1232         /* Prevent binding other PCI device drivers to IOMMU devices */
1233         iommu->dev->match_driver = false;
1234
1235         pci_read_config_dword(iommu->dev, cap_ptr + MMIO_CAP_HDR_OFFSET,
1236                               &iommu->cap);
1237         pci_read_config_dword(iommu->dev, cap_ptr + MMIO_RANGE_OFFSET,
1238                               &range);
1239         pci_read_config_dword(iommu->dev, cap_ptr + MMIO_MISC_OFFSET,
1240                               &misc);
1241
1242         if (!(iommu->cap & (1 << IOMMU_CAP_IOTLB)))
1243                 amd_iommu_iotlb_sup = false;
1244
1245         /* read extended feature bits */
1246         low  = readl(iommu->mmio_base + MMIO_EXT_FEATURES);
1247         high = readl(iommu->mmio_base + MMIO_EXT_FEATURES + 4);
1248
1249         iommu->features = ((u64)high << 32) | low;
1250
1251         if (iommu_feature(iommu, FEATURE_GT)) {
1252                 int glxval;
1253                 u32 max_pasid;
1254                 u64 pasmax;
1255
1256                 pasmax = iommu->features & FEATURE_PASID_MASK;
1257                 pasmax >>= FEATURE_PASID_SHIFT;
1258                 max_pasid  = (1 << (pasmax + 1)) - 1;
1259
1260                 amd_iommu_max_pasid = min(amd_iommu_max_pasid, max_pasid);
1261
1262                 BUG_ON(amd_iommu_max_pasid & ~PASID_MASK);
1263
1264                 glxval   = iommu->features & FEATURE_GLXVAL_MASK;
1265                 glxval >>= FEATURE_GLXVAL_SHIFT;
1266
1267                 if (amd_iommu_max_glx_val == -1)
1268                         amd_iommu_max_glx_val = glxval;
1269                 else
1270                         amd_iommu_max_glx_val = min(amd_iommu_max_glx_val, glxval);
1271         }
1272
1273         if (iommu_feature(iommu, FEATURE_GT) &&
1274             iommu_feature(iommu, FEATURE_PPR)) {
1275                 iommu->is_iommu_v2   = true;
1276                 amd_iommu_v2_present = true;
1277         }
1278
1279         if (iommu_feature(iommu, FEATURE_PPR) && alloc_ppr_log(iommu))
1280                 return -ENOMEM;
1281
1282         if (iommu->cap & (1UL << IOMMU_CAP_NPCACHE))
1283                 amd_iommu_np_cache = true;
1284
1285         init_iommu_perf_ctr(iommu);
1286
1287         if (is_rd890_iommu(iommu->dev)) {
1288                 int i, j;
1289
1290                 iommu->root_pdev = pci_get_bus_and_slot(iommu->dev->bus->number,
1291                                 PCI_DEVFN(0, 0));
1292
1293                 /*
1294                  * Some rd890 systems may not be fully reconfigured by the
1295                  * BIOS, so it's necessary for us to store this information so
1296                  * it can be reprogrammed on resume
1297                  */
1298                 pci_read_config_dword(iommu->dev, iommu->cap_ptr + 4,
1299                                 &iommu->stored_addr_lo);
1300                 pci_read_config_dword(iommu->dev, iommu->cap_ptr + 8,
1301                                 &iommu->stored_addr_hi);
1302
1303                 /* Low bit locks writes to configuration space */
1304                 iommu->stored_addr_lo &= ~1;
1305
1306                 for (i = 0; i < 6; i++)
1307                         for (j = 0; j < 0x12; j++)
1308                                 iommu->stored_l1[i][j] = iommu_read_l1(iommu, i, j);
1309
1310                 for (i = 0; i < 0x83; i++)
1311                         iommu->stored_l2[i] = iommu_read_l2(iommu, i);
1312         }
1313
1314         amd_iommu_erratum_746_workaround(iommu);
1315         amd_iommu_ats_write_check_workaround(iommu);
1316
1317         iommu->iommu_dev = iommu_device_create(&iommu->dev->dev, iommu,
1318                                                amd_iommu_groups, "ivhd%d",
1319                                                iommu->index);
1320
1321         return pci_enable_device(iommu->dev);
1322 }
1323
1324 static void print_iommu_info(void)
1325 {
1326         static const char * const feat_str[] = {
1327                 "PreF", "PPR", "X2APIC", "NX", "GT", "[5]",
1328                 "IA", "GA", "HE", "PC"
1329         };
1330         struct amd_iommu *iommu;
1331
1332         for_each_iommu(iommu) {
1333                 int i;
1334
1335                 pr_info("AMD-Vi: Found IOMMU at %s cap 0x%hx\n",
1336                         dev_name(&iommu->dev->dev), iommu->cap_ptr);
1337
1338                 if (iommu->cap & (1 << IOMMU_CAP_EFR)) {
1339                         pr_info("AMD-Vi:  Extended features: ");
1340                         for (i = 0; i < ARRAY_SIZE(feat_str); ++i) {
1341                                 if (iommu_feature(iommu, (1ULL << i)))
1342                                         pr_cont(" %s", feat_str[i]);
1343                         }
1344                         pr_cont("\n");
1345                 }
1346         }
1347         if (irq_remapping_enabled)
1348                 pr_info("AMD-Vi: Interrupt remapping enabled\n");
1349 }
1350
1351 static int __init amd_iommu_init_pci(void)
1352 {
1353         struct amd_iommu *iommu;
1354         int ret = 0;
1355
1356         for_each_iommu(iommu) {
1357                 ret = iommu_init_pci(iommu);
1358                 if (ret)
1359                         break;
1360         }
1361
1362         init_device_table_dma();
1363
1364         for_each_iommu(iommu)
1365                 iommu_flush_all_caches(iommu);
1366
1367         ret = amd_iommu_init_api();
1368
1369         if (!ret)
1370                 print_iommu_info();
1371
1372         return ret;
1373 }
1374
1375 /****************************************************************************
1376  *
1377  * The following functions initialize the MSI interrupts for all IOMMUs
1378  * in the system. It's a bit challenging because there could be multiple
1379  * IOMMUs per PCI BDF but we can call pci_enable_msi(x) only once per
1380  * pci_dev.
1381  *
1382  ****************************************************************************/
1383
1384 static int iommu_setup_msi(struct amd_iommu *iommu)
1385 {
1386         int r;
1387
1388         r = pci_enable_msi(iommu->dev);
1389         if (r)
1390                 return r;
1391
1392         r = request_threaded_irq(iommu->dev->irq,
1393                                  amd_iommu_int_handler,
1394                                  amd_iommu_int_thread,
1395                                  0, "AMD-Vi",
1396                                  iommu);
1397
1398         if (r) {
1399                 pci_disable_msi(iommu->dev);
1400                 return r;
1401         }
1402
1403         iommu->int_enabled = true;
1404
1405         return 0;
1406 }
1407
1408 static int iommu_init_msi(struct amd_iommu *iommu)
1409 {
1410         int ret;
1411
1412         if (iommu->int_enabled)
1413                 goto enable_faults;
1414
1415         if (iommu->dev->msi_cap)
1416                 ret = iommu_setup_msi(iommu);
1417         else
1418                 ret = -ENODEV;
1419
1420         if (ret)
1421                 return ret;
1422
1423 enable_faults:
1424         iommu_feature_enable(iommu, CONTROL_EVT_INT_EN);
1425
1426         if (iommu->ppr_log != NULL)
1427                 iommu_feature_enable(iommu, CONTROL_PPFINT_EN);
1428
1429         return 0;
1430 }
1431
1432 /****************************************************************************
1433  *
1434  * The next functions belong to the third pass of parsing the ACPI
1435  * table. In this last pass the memory mapping requirements are
1436  * gathered (like exclusion and unity mapping ranges).
1437  *
1438  ****************************************************************************/
1439
1440 static void __init free_unity_maps(void)
1441 {
1442         struct unity_map_entry *entry, *next;
1443
1444         list_for_each_entry_safe(entry, next, &amd_iommu_unity_map, list) {
1445                 list_del(&entry->list);
1446                 kfree(entry);
1447         }
1448 }
1449
1450 /* called when we find an exclusion range definition in ACPI */
1451 static int __init init_exclusion_range(struct ivmd_header *m)
1452 {
1453         int i;
1454
1455         switch (m->type) {
1456         case ACPI_IVMD_TYPE:
1457                 set_device_exclusion_range(m->devid, m);
1458                 break;
1459         case ACPI_IVMD_TYPE_ALL:
1460                 for (i = 0; i <= amd_iommu_last_bdf; ++i)
1461                         set_device_exclusion_range(i, m);
1462                 break;
1463         case ACPI_IVMD_TYPE_RANGE:
1464                 for (i = m->devid; i <= m->aux; ++i)
1465                         set_device_exclusion_range(i, m);
1466                 break;
1467         default:
1468                 break;
1469         }
1470
1471         return 0;
1472 }
1473
1474 /* called for unity map ACPI definition */
1475 static int __init init_unity_map_range(struct ivmd_header *m)
1476 {
1477         struct unity_map_entry *e = NULL;
1478         char *s;
1479
1480         e = kzalloc(sizeof(*e), GFP_KERNEL);
1481         if (e == NULL)
1482                 return -ENOMEM;
1483
1484         switch (m->type) {
1485         default:
1486                 kfree(e);
1487                 return 0;
1488         case ACPI_IVMD_TYPE:
1489                 s = "IVMD_TYPEi\t\t\t";
1490                 e->devid_start = e->devid_end = m->devid;
1491                 break;
1492         case ACPI_IVMD_TYPE_ALL:
1493                 s = "IVMD_TYPE_ALL\t\t";
1494                 e->devid_start = 0;
1495                 e->devid_end = amd_iommu_last_bdf;
1496                 break;
1497         case ACPI_IVMD_TYPE_RANGE:
1498                 s = "IVMD_TYPE_RANGE\t\t";
1499                 e->devid_start = m->devid;
1500                 e->devid_end = m->aux;
1501                 break;
1502         }
1503         e->address_start = PAGE_ALIGN(m->range_start);
1504         e->address_end = e->address_start + PAGE_ALIGN(m->range_length);
1505         e->prot = m->flags >> 1;
1506
1507         DUMP_printk("%s devid_start: %02x:%02x.%x devid_end: %02x:%02x.%x"
1508                     " range_start: %016llx range_end: %016llx flags: %x\n", s,
1509                     PCI_BUS_NUM(e->devid_start), PCI_SLOT(e->devid_start),
1510                     PCI_FUNC(e->devid_start), PCI_BUS_NUM(e->devid_end),
1511                     PCI_SLOT(e->devid_end), PCI_FUNC(e->devid_end),
1512                     e->address_start, e->address_end, m->flags);
1513
1514         list_add_tail(&e->list, &amd_iommu_unity_map);
1515
1516         return 0;
1517 }
1518
1519 /* iterates over all memory definitions we find in the ACPI table */
1520 static int __init init_memory_definitions(struct acpi_table_header *table)
1521 {
1522         u8 *p = (u8 *)table, *end = (u8 *)table;
1523         struct ivmd_header *m;
1524
1525         end += table->length;
1526         p += IVRS_HEADER_LENGTH;
1527
1528         while (p < end) {
1529                 m = (struct ivmd_header *)p;
1530                 if (m->flags & IVMD_FLAG_EXCL_RANGE)
1531                         init_exclusion_range(m);
1532                 else if (m->flags & IVMD_FLAG_UNITY_MAP)
1533                         init_unity_map_range(m);
1534
1535                 p += m->length;
1536         }
1537
1538         return 0;
1539 }
1540
1541 /*
1542  * Init the device table to not allow DMA access for devices and
1543  * suppress all page faults
1544  */
1545 static void init_device_table_dma(void)
1546 {
1547         u32 devid;
1548
1549         for (devid = 0; devid <= amd_iommu_last_bdf; ++devid) {
1550                 set_dev_entry_bit(devid, DEV_ENTRY_VALID);
1551                 set_dev_entry_bit(devid, DEV_ENTRY_TRANSLATION);
1552         }
1553 }
1554
1555 static void __init uninit_device_table_dma(void)
1556 {
1557         u32 devid;
1558
1559         for (devid = 0; devid <= amd_iommu_last_bdf; ++devid) {
1560                 amd_iommu_dev_table[devid].data[0] = 0ULL;
1561                 amd_iommu_dev_table[devid].data[1] = 0ULL;
1562         }
1563 }
1564
1565 static void init_device_table(void)
1566 {
1567         u32 devid;
1568
1569         if (!amd_iommu_irq_remap)
1570                 return;
1571
1572         for (devid = 0; devid <= amd_iommu_last_bdf; ++devid)
1573                 set_dev_entry_bit(devid, DEV_ENTRY_IRQ_TBL_EN);
1574 }
1575
1576 static void iommu_init_flags(struct amd_iommu *iommu)
1577 {
1578         iommu->acpi_flags & IVHD_FLAG_HT_TUN_EN_MASK ?
1579                 iommu_feature_enable(iommu, CONTROL_HT_TUN_EN) :
1580                 iommu_feature_disable(iommu, CONTROL_HT_TUN_EN);
1581
1582         iommu->acpi_flags & IVHD_FLAG_PASSPW_EN_MASK ?
1583                 iommu_feature_enable(iommu, CONTROL_PASSPW_EN) :
1584                 iommu_feature_disable(iommu, CONTROL_PASSPW_EN);
1585
1586         iommu->acpi_flags & IVHD_FLAG_RESPASSPW_EN_MASK ?
1587                 iommu_feature_enable(iommu, CONTROL_RESPASSPW_EN) :
1588                 iommu_feature_disable(iommu, CONTROL_RESPASSPW_EN);
1589
1590         iommu->acpi_flags & IVHD_FLAG_ISOC_EN_MASK ?
1591                 iommu_feature_enable(iommu, CONTROL_ISOC_EN) :
1592                 iommu_feature_disable(iommu, CONTROL_ISOC_EN);
1593
1594         /*
1595          * make IOMMU memory accesses cache coherent
1596          */
1597         iommu_feature_enable(iommu, CONTROL_COHERENT_EN);
1598
1599         /* Set IOTLB invalidation timeout to 1s */
1600         iommu_set_inv_tlb_timeout(iommu, CTRL_INV_TO_1S);
1601 }
1602
1603 static void iommu_apply_resume_quirks(struct amd_iommu *iommu)
1604 {
1605         int i, j;
1606         u32 ioc_feature_control;
1607         struct pci_dev *pdev = iommu->root_pdev;
1608
1609         /* RD890 BIOSes may not have completely reconfigured the iommu */
1610         if (!is_rd890_iommu(iommu->dev) || !pdev)
1611                 return;
1612
1613         /*
1614          * First, we need to ensure that the iommu is enabled. This is
1615          * controlled by a register in the northbridge
1616          */
1617
1618         /* Select Northbridge indirect register 0x75 and enable writing */
1619         pci_write_config_dword(pdev, 0x60, 0x75 | (1 << 7));
1620         pci_read_config_dword(pdev, 0x64, &ioc_feature_control);
1621
1622         /* Enable the iommu */
1623         if (!(ioc_feature_control & 0x1))
1624                 pci_write_config_dword(pdev, 0x64, ioc_feature_control | 1);
1625
1626         /* Restore the iommu BAR */
1627         pci_write_config_dword(iommu->dev, iommu->cap_ptr + 4,
1628                                iommu->stored_addr_lo);
1629         pci_write_config_dword(iommu->dev, iommu->cap_ptr + 8,
1630                                iommu->stored_addr_hi);
1631
1632         /* Restore the l1 indirect regs for each of the 6 l1s */
1633         for (i = 0; i < 6; i++)
1634                 for (j = 0; j < 0x12; j++)
1635                         iommu_write_l1(iommu, i, j, iommu->stored_l1[i][j]);
1636
1637         /* Restore the l2 indirect regs */
1638         for (i = 0; i < 0x83; i++)
1639                 iommu_write_l2(iommu, i, iommu->stored_l2[i]);
1640
1641         /* Lock PCI setup registers */
1642         pci_write_config_dword(iommu->dev, iommu->cap_ptr + 4,
1643                                iommu->stored_addr_lo | 1);
1644 }
1645
1646 /*
1647  * This function finally enables all IOMMUs found in the system after
1648  * they have been initialized
1649  */
1650 static void early_enable_iommus(void)
1651 {
1652         struct amd_iommu *iommu;
1653
1654         for_each_iommu(iommu) {
1655                 iommu_disable(iommu);
1656                 iommu_init_flags(iommu);
1657                 iommu_set_device_table(iommu);
1658                 iommu_enable_command_buffer(iommu);
1659                 iommu_enable_event_buffer(iommu);
1660                 iommu_set_exclusion_range(iommu);
1661                 iommu_enable(iommu);
1662                 iommu_flush_all_caches(iommu);
1663         }
1664 }
1665
1666 static void enable_iommus_v2(void)
1667 {
1668         struct amd_iommu *iommu;
1669
1670         for_each_iommu(iommu) {
1671                 iommu_enable_ppr_log(iommu);
1672                 iommu_enable_gt(iommu);
1673         }
1674 }
1675
1676 static void enable_iommus(void)
1677 {
1678         early_enable_iommus();
1679
1680         enable_iommus_v2();
1681 }
1682
1683 static void disable_iommus(void)
1684 {
1685         struct amd_iommu *iommu;
1686
1687         for_each_iommu(iommu)
1688                 iommu_disable(iommu);
1689 }
1690
1691 /*
1692  * Suspend/Resume support
1693  * disable suspend until real resume implemented
1694  */
1695
1696 static void amd_iommu_resume(void)
1697 {
1698         struct amd_iommu *iommu;
1699
1700         for_each_iommu(iommu)
1701                 iommu_apply_resume_quirks(iommu);
1702
1703         /* re-load the hardware */
1704         enable_iommus();
1705
1706         amd_iommu_enable_interrupts();
1707 }
1708
1709 static int amd_iommu_suspend(void)
1710 {
1711         /* disable IOMMUs to go out of the way for BIOS */
1712         disable_iommus();
1713
1714         return 0;
1715 }
1716
1717 static struct syscore_ops amd_iommu_syscore_ops = {
1718         .suspend = amd_iommu_suspend,
1719         .resume = amd_iommu_resume,
1720 };
1721
1722 static void __init free_on_init_error(void)
1723 {
1724         free_pages((unsigned long)irq_lookup_table,
1725                    get_order(rlookup_table_size));
1726
1727         kmem_cache_destroy(amd_iommu_irq_cache);
1728         amd_iommu_irq_cache = NULL;
1729
1730         free_pages((unsigned long)amd_iommu_rlookup_table,
1731                    get_order(rlookup_table_size));
1732
1733         free_pages((unsigned long)amd_iommu_alias_table,
1734                    get_order(alias_table_size));
1735
1736         free_pages((unsigned long)amd_iommu_dev_table,
1737                    get_order(dev_table_size));
1738
1739         free_iommu_all();
1740
1741 #ifdef CONFIG_GART_IOMMU
1742         /*
1743          * We failed to initialize the AMD IOMMU - try fallback to GART
1744          * if possible.
1745          */
1746         gart_iommu_init();
1747
1748 #endif
1749 }
1750
1751 /* SB IOAPIC is always on this device in AMD systems */
1752 #define IOAPIC_SB_DEVID         ((0x00 << 8) | PCI_DEVFN(0x14, 0))
1753
1754 static bool __init check_ioapic_information(void)
1755 {
1756         const char *fw_bug = FW_BUG;
1757         bool ret, has_sb_ioapic;
1758         int idx;
1759
1760         has_sb_ioapic = false;
1761         ret           = false;
1762
1763         /*
1764          * If we have map overrides on the kernel command line the
1765          * messages in this function might not describe firmware bugs
1766          * anymore - so be careful
1767          */
1768         if (cmdline_maps)
1769                 fw_bug = "";
1770
1771         for (idx = 0; idx < nr_ioapics; idx++) {
1772                 int devid, id = mpc_ioapic_id(idx);
1773
1774                 devid = get_ioapic_devid(id);
1775                 if (devid < 0) {
1776                         pr_err("%sAMD-Vi: IOAPIC[%d] not in IVRS table\n",
1777                                 fw_bug, id);
1778                         ret = false;
1779                 } else if (devid == IOAPIC_SB_DEVID) {
1780                         has_sb_ioapic = true;
1781                         ret           = true;
1782                 }
1783         }
1784
1785         if (!has_sb_ioapic) {
1786                 /*
1787                  * We expect the SB IOAPIC to be listed in the IVRS
1788                  * table. The system timer is connected to the SB IOAPIC
1789                  * and if we don't have it in the list the system will
1790                  * panic at boot time.  This situation usually happens
1791                  * when the BIOS is buggy and provides us the wrong
1792                  * device id for the IOAPIC in the system.
1793                  */
1794                 pr_err("%sAMD-Vi: No southbridge IOAPIC found\n", fw_bug);
1795         }
1796
1797         if (!ret)
1798                 pr_err("AMD-Vi: Disabling interrupt remapping\n");
1799
1800         return ret;
1801 }
1802
1803 static void __init free_dma_resources(void)
1804 {
1805         free_pages((unsigned long)amd_iommu_pd_alloc_bitmap,
1806                    get_order(MAX_DOMAIN_ID/8));
1807
1808         free_unity_maps();
1809 }
1810
1811 /*
1812  * This is the hardware init function for AMD IOMMU in the system.
1813  * This function is called either from amd_iommu_init or from the interrupt
1814  * remapping setup code.
1815  *
1816  * This function basically parses the ACPI table for AMD IOMMU (IVRS)
1817  * three times:
1818  *
1819  *      1 pass) Find the highest PCI device id the driver has to handle.
1820  *              Upon this information the size of the data structures is
1821  *              determined that needs to be allocated.
1822  *
1823  *      2 pass) Initialize the data structures just allocated with the
1824  *              information in the ACPI table about available AMD IOMMUs
1825  *              in the system. It also maps the PCI devices in the
1826  *              system to specific IOMMUs
1827  *
1828  *      3 pass) After the basic data structures are allocated and
1829  *              initialized we update them with information about memory
1830  *              remapping requirements parsed out of the ACPI table in
1831  *              this last pass.
1832  *
1833  * After everything is set up the IOMMUs are enabled and the necessary
1834  * hotplug and suspend notifiers are registered.
1835  */
1836 static int __init early_amd_iommu_init(void)
1837 {
1838         struct acpi_table_header *ivrs_base;
1839         acpi_size ivrs_size;
1840         acpi_status status;
1841         int i, ret = 0;
1842
1843         if (!amd_iommu_detected)
1844                 return -ENODEV;
1845
1846         status = acpi_get_table_with_size("IVRS", 0, &ivrs_base, &ivrs_size);
1847         if (status == AE_NOT_FOUND)
1848                 return -ENODEV;
1849         else if (ACPI_FAILURE(status)) {
1850                 const char *err = acpi_format_exception(status);
1851                 pr_err("AMD-Vi: IVRS table error: %s\n", err);
1852                 return -EINVAL;
1853         }
1854
1855         /*
1856          * First parse ACPI tables to find the largest Bus/Dev/Func
1857          * we need to handle. Upon this information the shared data
1858          * structures for the IOMMUs in the system will be allocated
1859          */
1860         ret = find_last_devid_acpi(ivrs_base);
1861         if (ret)
1862                 goto out;
1863
1864         dev_table_size     = tbl_size(DEV_TABLE_ENTRY_SIZE);
1865         alias_table_size   = tbl_size(ALIAS_TABLE_ENTRY_SIZE);
1866         rlookup_table_size = tbl_size(RLOOKUP_TABLE_ENTRY_SIZE);
1867
1868         /* Device table - directly used by all IOMMUs */
1869         ret = -ENOMEM;
1870         amd_iommu_dev_table = (void *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
1871                                       get_order(dev_table_size));
1872         if (amd_iommu_dev_table == NULL)
1873                 goto out;
1874
1875         /*
1876          * Alias table - map PCI Bus/Dev/Func to Bus/Dev/Func the
1877          * IOMMU see for that device
1878          */
1879         amd_iommu_alias_table = (void *)__get_free_pages(GFP_KERNEL,
1880                         get_order(alias_table_size));
1881         if (amd_iommu_alias_table == NULL)
1882                 goto out;
1883
1884         /* IOMMU rlookup table - find the IOMMU for a specific device */
1885         amd_iommu_rlookup_table = (void *)__get_free_pages(
1886                         GFP_KERNEL | __GFP_ZERO,
1887                         get_order(rlookup_table_size));
1888         if (amd_iommu_rlookup_table == NULL)
1889                 goto out;
1890
1891         amd_iommu_pd_alloc_bitmap = (void *)__get_free_pages(
1892                                             GFP_KERNEL | __GFP_ZERO,
1893                                             get_order(MAX_DOMAIN_ID/8));
1894         if (amd_iommu_pd_alloc_bitmap == NULL)
1895                 goto out;
1896
1897         /*
1898          * let all alias entries point to itself
1899          */
1900         for (i = 0; i <= amd_iommu_last_bdf; ++i)
1901                 amd_iommu_alias_table[i] = i;
1902
1903         /*
1904          * never allocate domain 0 because its used as the non-allocated and
1905          * error value placeholder
1906          */
1907         amd_iommu_pd_alloc_bitmap[0] = 1;
1908
1909         spin_lock_init(&amd_iommu_pd_lock);
1910
1911         /*
1912          * now the data structures are allocated and basically initialized
1913          * start the real acpi table scan
1914          */
1915         ret = init_iommu_all(ivrs_base);
1916         if (ret)
1917                 goto out;
1918
1919         if (amd_iommu_irq_remap)
1920                 amd_iommu_irq_remap = check_ioapic_information();
1921
1922         if (amd_iommu_irq_remap) {
1923                 /*
1924                  * Interrupt remapping enabled, create kmem_cache for the
1925                  * remapping tables.
1926                  */
1927                 ret = -ENOMEM;
1928                 amd_iommu_irq_cache = kmem_cache_create("irq_remap_cache",
1929                                 MAX_IRQS_PER_TABLE * sizeof(u32),
1930                                 IRQ_TABLE_ALIGNMENT,
1931                                 0, NULL);
1932                 if (!amd_iommu_irq_cache)
1933                         goto out;
1934
1935                 irq_lookup_table = (void *)__get_free_pages(
1936                                 GFP_KERNEL | __GFP_ZERO,
1937                                 get_order(rlookup_table_size));
1938                 if (!irq_lookup_table)
1939                         goto out;
1940         }
1941
1942         ret = init_memory_definitions(ivrs_base);
1943         if (ret)
1944                 goto out;
1945
1946         /* init the device table */
1947         init_device_table();
1948
1949 out:
1950         /* Don't leak any ACPI memory */
1951         early_acpi_os_unmap_memory((char __iomem *)ivrs_base, ivrs_size);
1952         ivrs_base = NULL;
1953
1954         return ret;
1955 }
1956
1957 static int amd_iommu_enable_interrupts(void)
1958 {
1959         struct amd_iommu *iommu;
1960         int ret = 0;
1961
1962         for_each_iommu(iommu) {
1963                 ret = iommu_init_msi(iommu);
1964                 if (ret)
1965                         goto out;
1966         }
1967
1968 out:
1969         return ret;
1970 }
1971
1972 static bool detect_ivrs(void)
1973 {
1974         struct acpi_table_header *ivrs_base;
1975         acpi_size ivrs_size;
1976         acpi_status status;
1977
1978         status = acpi_get_table_with_size("IVRS", 0, &ivrs_base, &ivrs_size);
1979         if (status == AE_NOT_FOUND)
1980                 return false;
1981         else if (ACPI_FAILURE(status)) {
1982                 const char *err = acpi_format_exception(status);
1983                 pr_err("AMD-Vi: IVRS table error: %s\n", err);
1984                 return false;
1985         }
1986
1987         early_acpi_os_unmap_memory((char __iomem *)ivrs_base, ivrs_size);
1988
1989         /* Make sure ACS will be enabled during PCI probe */
1990         pci_request_acs();
1991
1992         return true;
1993 }
1994
1995 /****************************************************************************
1996  *
1997  * AMD IOMMU Initialization State Machine
1998  *
1999  ****************************************************************************/
2000
2001 static int __init state_next(void)
2002 {
2003         int ret = 0;
2004
2005         switch (init_state) {
2006         case IOMMU_START_STATE:
2007                 if (!detect_ivrs()) {
2008                         init_state      = IOMMU_NOT_FOUND;
2009                         ret             = -ENODEV;
2010                 } else {
2011                         init_state      = IOMMU_IVRS_DETECTED;
2012                 }
2013                 break;
2014         case IOMMU_IVRS_DETECTED:
2015                 ret = early_amd_iommu_init();
2016                 init_state = ret ? IOMMU_INIT_ERROR : IOMMU_ACPI_FINISHED;
2017                 break;
2018         case IOMMU_ACPI_FINISHED:
2019                 early_enable_iommus();
2020                 register_syscore_ops(&amd_iommu_syscore_ops);
2021                 x86_platform.iommu_shutdown = disable_iommus;
2022                 init_state = IOMMU_ENABLED;
2023                 break;
2024         case IOMMU_ENABLED:
2025                 ret = amd_iommu_init_pci();
2026                 init_state = ret ? IOMMU_INIT_ERROR : IOMMU_PCI_INIT;
2027                 enable_iommus_v2();
2028                 break;
2029         case IOMMU_PCI_INIT:
2030                 ret = amd_iommu_enable_interrupts();
2031                 init_state = ret ? IOMMU_INIT_ERROR : IOMMU_INTERRUPTS_EN;
2032                 break;
2033         case IOMMU_INTERRUPTS_EN:
2034                 ret = amd_iommu_init_dma_ops();
2035                 init_state = ret ? IOMMU_INIT_ERROR : IOMMU_DMA_OPS;
2036                 break;
2037         case IOMMU_DMA_OPS:
2038                 init_state = IOMMU_INITIALIZED;
2039                 break;
2040         case IOMMU_INITIALIZED:
2041                 /* Nothing to do */
2042                 break;
2043         case IOMMU_NOT_FOUND:
2044         case IOMMU_INIT_ERROR:
2045                 /* Error states => do nothing */
2046                 ret = -EINVAL;
2047                 break;
2048         default:
2049                 /* Unknown state */
2050                 BUG();
2051         }
2052
2053         return ret;
2054 }
2055
2056 static int __init iommu_go_to_state(enum iommu_init_state state)
2057 {
2058         int ret = 0;
2059
2060         while (init_state != state) {
2061                 ret = state_next();
2062                 if (init_state == IOMMU_NOT_FOUND ||
2063                     init_state == IOMMU_INIT_ERROR)
2064                         break;
2065         }
2066
2067         return ret;
2068 }
2069
2070 #ifdef CONFIG_IRQ_REMAP
2071 int __init amd_iommu_prepare(void)
2072 {
2073         int ret;
2074
2075         amd_iommu_irq_remap = true;
2076
2077         ret = iommu_go_to_state(IOMMU_ACPI_FINISHED);
2078         if (ret)
2079                 return ret;
2080         return amd_iommu_irq_remap ? 0 : -ENODEV;
2081 }
2082
2083 int __init amd_iommu_enable(void)
2084 {
2085         int ret;
2086
2087         ret = iommu_go_to_state(IOMMU_ENABLED);
2088         if (ret)
2089                 return ret;
2090
2091         irq_remapping_enabled = 1;
2092
2093         return 0;
2094 }
2095
2096 void amd_iommu_disable(void)
2097 {
2098         amd_iommu_suspend();
2099 }
2100
2101 int amd_iommu_reenable(int mode)
2102 {
2103         amd_iommu_resume();
2104
2105         return 0;
2106 }
2107
2108 int __init amd_iommu_enable_faulting(void)
2109 {
2110         /* We enable MSI later when PCI is initialized */
2111         return 0;
2112 }
2113 #endif
2114
2115 /*
2116  * This is the core init function for AMD IOMMU hardware in the system.
2117  * This function is called from the generic x86 DMA layer initialization
2118  * code.
2119  */
2120 static int __init amd_iommu_init(void)
2121 {
2122         int ret;
2123
2124         ret = iommu_go_to_state(IOMMU_INITIALIZED);
2125         if (ret) {
2126                 free_dma_resources();
2127                 if (!irq_remapping_enabled) {
2128                         disable_iommus();
2129                         free_on_init_error();
2130                 } else {
2131                         struct amd_iommu *iommu;
2132
2133                         uninit_device_table_dma();
2134                         for_each_iommu(iommu)
2135                                 iommu_flush_all_caches(iommu);
2136                 }
2137         }
2138
2139         return ret;
2140 }
2141
2142 /****************************************************************************
2143  *
2144  * Early detect code. This code runs at IOMMU detection time in the DMA
2145  * layer. It just looks if there is an IVRS ACPI table to detect AMD
2146  * IOMMUs
2147  *
2148  ****************************************************************************/
2149 int __init amd_iommu_detect(void)
2150 {
2151         int ret;
2152
2153         if (no_iommu || (iommu_detected && !gart_iommu_aperture))
2154                 return -ENODEV;
2155
2156         if (amd_iommu_disabled)
2157                 return -ENODEV;
2158
2159         ret = iommu_go_to_state(IOMMU_IVRS_DETECTED);
2160         if (ret)
2161                 return ret;
2162
2163         amd_iommu_detected = true;
2164         iommu_detected = 1;
2165         x86_init.iommu.iommu_init = amd_iommu_init;
2166
2167         return 1;
2168 }
2169
2170 /****************************************************************************
2171  *
2172  * Parsing functions for the AMD IOMMU specific kernel command line
2173  * options.
2174  *
2175  ****************************************************************************/
2176
2177 static int __init parse_amd_iommu_dump(char *str)
2178 {
2179         amd_iommu_dump = true;
2180
2181         return 1;
2182 }
2183
2184 static int __init parse_amd_iommu_options(char *str)
2185 {
2186         for (; *str; ++str) {
2187                 if (strncmp(str, "fullflush", 9) == 0)
2188                         amd_iommu_unmap_flush = true;
2189                 if (strncmp(str, "off", 3) == 0)
2190                         amd_iommu_disabled = true;
2191                 if (strncmp(str, "force_isolation", 15) == 0)
2192                         amd_iommu_force_isolation = true;
2193         }
2194
2195         return 1;
2196 }
2197
2198 static int __init parse_ivrs_ioapic(char *str)
2199 {
2200         unsigned int bus, dev, fn;
2201         int ret, id, i;
2202         u16 devid;
2203
2204         ret = sscanf(str, "[%d]=%x:%x.%x", &id, &bus, &dev, &fn);
2205
2206         if (ret != 4) {
2207                 pr_err("AMD-Vi: Invalid command line: ivrs_ioapic%s\n", str);
2208                 return 1;
2209         }
2210
2211         if (early_ioapic_map_size == EARLY_MAP_SIZE) {
2212                 pr_err("AMD-Vi: Early IOAPIC map overflow - ignoring ivrs_ioapic%s\n",
2213                         str);
2214                 return 1;
2215         }
2216
2217         devid = ((bus & 0xff) << 8) | ((dev & 0x1f) << 3) | (fn & 0x7);
2218
2219         cmdline_maps                    = true;
2220         i                               = early_ioapic_map_size++;
2221         early_ioapic_map[i].id          = id;
2222         early_ioapic_map[i].devid       = devid;
2223         early_ioapic_map[i].cmd_line    = true;
2224
2225         return 1;
2226 }
2227
2228 static int __init parse_ivrs_hpet(char *str)
2229 {
2230         unsigned int bus, dev, fn;
2231         int ret, id, i;
2232         u16 devid;
2233
2234         ret = sscanf(str, "[%d]=%x:%x.%x", &id, &bus, &dev, &fn);
2235
2236         if (ret != 4) {
2237                 pr_err("AMD-Vi: Invalid command line: ivrs_hpet%s\n", str);
2238                 return 1;
2239         }
2240
2241         if (early_hpet_map_size == EARLY_MAP_SIZE) {
2242                 pr_err("AMD-Vi: Early HPET map overflow - ignoring ivrs_hpet%s\n",
2243                         str);
2244                 return 1;
2245         }
2246
2247         devid = ((bus & 0xff) << 8) | ((dev & 0x1f) << 3) | (fn & 0x7);
2248
2249         cmdline_maps                    = true;
2250         i                               = early_hpet_map_size++;
2251         early_hpet_map[i].id            = id;
2252         early_hpet_map[i].devid         = devid;
2253         early_hpet_map[i].cmd_line      = true;
2254
2255         return 1;
2256 }
2257
2258 __setup("amd_iommu_dump",       parse_amd_iommu_dump);
2259 __setup("amd_iommu=",           parse_amd_iommu_options);
2260 __setup("ivrs_ioapic",          parse_ivrs_ioapic);
2261 __setup("ivrs_hpet",            parse_ivrs_hpet);
2262
2263 IOMMU_INIT_FINISH(amd_iommu_detect,
2264                   gart_iommu_hole_init,
2265                   NULL,
2266                   NULL);
2267
2268 bool amd_iommu_v2_supported(void)
2269 {
2270         return amd_iommu_v2_present;
2271 }
2272 EXPORT_SYMBOL(amd_iommu_v2_supported);
2273
2274 /****************************************************************************
2275  *
2276  * IOMMU EFR Performance Counter support functionality. This code allows
2277  * access to the IOMMU PC functionality.
2278  *
2279  ****************************************************************************/
2280
2281 u8 amd_iommu_pc_get_max_banks(u16 devid)
2282 {
2283         struct amd_iommu *iommu;
2284         u8 ret = 0;
2285
2286         /* locate the iommu governing the devid */
2287         iommu = amd_iommu_rlookup_table[devid];
2288         if (iommu)
2289                 ret = iommu->max_banks;
2290
2291         return ret;
2292 }
2293 EXPORT_SYMBOL(amd_iommu_pc_get_max_banks);
2294
2295 bool amd_iommu_pc_supported(void)
2296 {
2297         return amd_iommu_pc_present;
2298 }
2299 EXPORT_SYMBOL(amd_iommu_pc_supported);
2300
2301 u8 amd_iommu_pc_get_max_counters(u16 devid)
2302 {
2303         struct amd_iommu *iommu;
2304         u8 ret = 0;
2305
2306         /* locate the iommu governing the devid */
2307         iommu = amd_iommu_rlookup_table[devid];
2308         if (iommu)
2309                 ret = iommu->max_counters;
2310
2311         return ret;
2312 }
2313 EXPORT_SYMBOL(amd_iommu_pc_get_max_counters);
2314
2315 int amd_iommu_pc_get_set_reg_val(u16 devid, u8 bank, u8 cntr, u8 fxn,
2316                                     u64 *value, bool is_write)
2317 {
2318         struct amd_iommu *iommu;
2319         u32 offset;
2320         u32 max_offset_lim;
2321
2322         /* Make sure the IOMMU PC resource is available */
2323         if (!amd_iommu_pc_present)
2324                 return -ENODEV;
2325
2326         /* Locate the iommu associated with the device ID */
2327         iommu = amd_iommu_rlookup_table[devid];
2328
2329         /* Check for valid iommu and pc register indexing */
2330         if (WARN_ON((iommu == NULL) || (fxn > 0x28) || (fxn & 7)))
2331                 return -ENODEV;
2332
2333         offset = (u32)(((0x40|bank) << 12) | (cntr << 8) | fxn);
2334
2335         /* Limit the offset to the hw defined mmio region aperture */
2336         max_offset_lim = (u32)(((0x40|iommu->max_banks) << 12) |
2337                                 (iommu->max_counters << 8) | 0x28);
2338         if ((offset < MMIO_CNTR_REG_OFFSET) ||
2339             (offset > max_offset_lim))
2340                 return -EINVAL;
2341
2342         if (is_write) {
2343                 writel((u32)*value, iommu->mmio_base + offset);
2344                 writel((*value >> 32), iommu->mmio_base + offset + 4);
2345         } else {
2346                 *value = readl(iommu->mmio_base + offset + 4);
2347                 *value <<= 32;
2348                 *value = readl(iommu->mmio_base + offset);
2349         }
2350
2351         return 0;
2352 }
2353 EXPORT_SYMBOL(amd_iommu_pc_get_set_reg_val);