drivers/net/bnx2x/bnx2x_main.c

   1 /* bnx2x_main.c: Broadcom Everest network driver.
   2  *
   3  * Copyright (c) 2007-2011 Broadcom Corporation
   4  *
   5  * This program is free software; you can redistribute it and/or modify
   6  * it under the terms of the GNU General Public License as published by
   7  * the Free Software Foundation.
   8  *
   9  * Maintained by: Eilon Greenstein <eilong@broadcom.com>
  10  * Written by: Eliezer Tamir
  11  * Based on code from Michael Chan's bnx2 driver
  12  * UDP CSUM errata workaround by Arik Gendelman
  13  * Slowpath and fastpath rework by Vladislav Zolotarov
  14  * Statistics and Link management by Yitchak Gertner
  15  *
  16  */
  17
  18 #include <linux/module.h>
  19 #include <linux/moduleparam.h>
  20 #include <linux/kernel.h>
  21 #include <linux/device.h>  /* for dev_info() */
  22 #include <linux/timer.h>
  23 #include <linux/errno.h>
  24 #include <linux/ioport.h>
  25 #include <linux/slab.h>
  26 #include <linux/interrupt.h>
  27 #include <linux/pci.h>
  28 #include <linux/init.h>
  29 #include <linux/netdevice.h>
  30 #include <linux/etherdevice.h>
  31 #include <linux/skbuff.h>
  32 #include <linux/dma-mapping.h>
  33 #include <linux/bitops.h>
  34 #include <linux/irq.h>
  35 #include <linux/delay.h>
  36 #include <asm/byteorder.h>
  37 #include <linux/time.h>
  38 #include <linux/ethtool.h>
  39 #include <linux/mii.h>
  40 #include <linux/if_vlan.h>
  41 #include <net/ip.h>
  42 #include <net/ipv6.h>
  43 #include <net/tcp.h>
  44 #include <net/checksum.h>
  45 #include <net/ip6_checksum.h>
  46 #include <linux/workqueue.h>
  47 #include <linux/crc32.h>
  48 #include <linux/crc32c.h>
  49 #include <linux/prefetch.h>
  50 #include <linux/zlib.h>
  51 #include <linux/io.h>
  52 #include <linux/stringify.h>
  53 #include <linux/vmalloc.h>
  54
  55 #include "bnx2x.h"
  56 #include "bnx2x_init.h"
  57 #include "bnx2x_init_ops.h"
  58 #include "bnx2x_cmn.h"
  59 #include "bnx2x_dcb.h"
  60 #include "bnx2x_sp.h"
  61
  62 #include <linux/firmware.h>
  63 #include "bnx2x_fw_file_hdr.h"
  64 /* FW files */
  65 #define FW_FILE_VERSION                                 \
  66         __stringify(BCM_5710_FW_MAJOR_VERSION) "."      \
  67         __stringify(BCM_5710_FW_MINOR_VERSION) "."      \
  68         __stringify(BCM_5710_FW_REVISION_VERSION) "."   \
  69         __stringify(BCM_5710_FW_ENGINEERING_VERSION)
  70 #define FW_FILE_NAME_E1         "bnx2x/bnx2x-e1-" FW_FILE_VERSION ".fw"
  71 #define FW_FILE_NAME_E1H        "bnx2x/bnx2x-e1h-" FW_FILE_VERSION ".fw"
  72 #define FW_FILE_NAME_E2         "bnx2x/bnx2x-e2-" FW_FILE_VERSION ".fw"
  73
  74 /* Time in jiffies before concluding the transmitter is hung */
  75 #define TX_TIMEOUT              (5*HZ)
  76
  77 static char version[] __devinitdata =
  78         "Broadcom NetXtreme II 5771x/578xx 10/20-Gigabit Ethernet Driver "
  79         DRV_MODULE_NAME " " DRV_MODULE_VERSION " (" DRV_MODULE_RELDATE ")\n";
  80
  81 MODULE_AUTHOR("Eliezer Tamir");
  82 MODULE_DESCRIPTION("Broadcom NetXtreme II "
  83                    "BCM57710/57711/57711E/"
  84                    "57712/57712_MF/57800/57800_MF/57810/57810_MF/"
  85                    "57840/57840_MF Driver");
  86 MODULE_LICENSE("GPL");
  87 MODULE_VERSION(DRV_MODULE_VERSION);
  88 MODULE_FIRMWARE(FW_FILE_NAME_E1);
  89 MODULE_FIRMWARE(FW_FILE_NAME_E1H);
  90 MODULE_FIRMWARE(FW_FILE_NAME_E2);
  91
  92 static int multi_mode = 1;
  93 module_param(multi_mode, int, 0);
  94 MODULE_PARM_DESC(multi_mode, " Multi queue mode "
  95                              "(0 Disable; 1 Enable (default))");
  96
  97 int num_queues;
  98 module_param(num_queues, int, 0);
  99 MODULE_PARM_DESC(num_queues, " Number of queues for multi_mode=1"
 100                                 " (default is as a number of CPUs)");
 101
 102 static int disable_tpa;
 103 module_param(disable_tpa, int, 0);
 104 MODULE_PARM_DESC(disable_tpa, " Disable the TPA (LRO) feature");
 105
 106 #define INT_MODE_INTx                   1
 107 #define INT_MODE_MSI                    2
 108 static int int_mode;
 109 module_param(int_mode, int, 0);
 110 MODULE_PARM_DESC(int_mode, " Force interrupt mode other than MSI-X "
 111                                 "(1 INT#x; 2 MSI)");
 112
 113 static int dropless_fc;
 114 module_param(dropless_fc, int, 0);
 115 MODULE_PARM_DESC(dropless_fc, " Pause on exhausted host ring");
 116
 117 static int poll;
 118 module_param(poll, int, 0);
 119 MODULE_PARM_DESC(poll, " Use polling (for debug)");
 120
 121 static int mrrs = -1;
 122 module_param(mrrs, int, 0);
 123 MODULE_PARM_DESC(mrrs, " Force Max Read Req Size (0..3) (for debug)");
 124
 125 static int debug;
 126 module_param(debug, int, 0);
 127 MODULE_PARM_DESC(debug, " Default debug msglevel");
 128
 129
 130
 131 struct workqueue_struct *bnx2x_wq;
 132
 133 enum bnx2x_board_type {
 134         BCM57710 = 0,
 135         BCM57711,
 136         BCM57711E,
 137         BCM57712,
 138         BCM57712_MF,
 139         BCM57800,
 140         BCM57800_MF,
 141         BCM57810,
 142         BCM57810_MF,
 143         BCM57840,
 144         BCM57840_MF
 145 };
 146
 147 /* indexed by board_type, above */
 148 static struct {
 149         char *name;
 150 } board_info[] __devinitdata = {
 151         { "Broadcom NetXtreme II BCM57710 10 Gigabit PCIe [Everest]" },
 152         { "Broadcom NetXtreme II BCM57711 10 Gigabit PCIe" },
 153         { "Broadcom NetXtreme II BCM57711E 10 Gigabit PCIe" },
 154         { "Broadcom NetXtreme II BCM57712 10 Gigabit Ethernet" },
 155         { "Broadcom NetXtreme II BCM57712 10 Gigabit Ethernet Multi Function" },
 156         { "Broadcom NetXtreme II BCM57800 10 Gigabit Ethernet" },
 157         { "Broadcom NetXtreme II BCM57800 10 Gigabit Ethernet Multi Function" },
 158         { "Broadcom NetXtreme II BCM57810 10 Gigabit Ethernet" },
 159         { "Broadcom NetXtreme II BCM57810 10 Gigabit Ethernet Multi Function" },
 160         { "Broadcom NetXtreme II BCM57840 10/20 Gigabit Ethernet" },
 161         { "Broadcom NetXtreme II BCM57840 10/20 Gigabit "
 162                                                 "Ethernet Multi Function"}
 163 };
 164
 165 #ifndef PCI_DEVICE_ID_NX2_57710
 166 #define PCI_DEVICE_ID_NX2_57710         CHIP_NUM_57710
 167 #endif
 168 #ifndef PCI_DEVICE_ID_NX2_57711
 169 #define PCI_DEVICE_ID_NX2_57711         CHIP_NUM_57711
 170 #endif
 171 #ifndef PCI_DEVICE_ID_NX2_57711E
 172 #define PCI_DEVICE_ID_NX2_57711E        CHIP_NUM_57711E
 173 #endif
 174 #ifndef PCI_DEVICE_ID_NX2_57712
 175 #define PCI_DEVICE_ID_NX2_57712         CHIP_NUM_57712
 176 #endif
 177 #ifndef PCI_DEVICE_ID_NX2_57712_MF
 178 #define PCI_DEVICE_ID_NX2_57712_MF      CHIP_NUM_57712_MF
 179 #endif
 180 #ifndef PCI_DEVICE_ID_NX2_57800
 181 #define PCI_DEVICE_ID_NX2_57800         CHIP_NUM_57800
 182 #endif
 183 #ifndef PCI_DEVICE_ID_NX2_57800_MF
 184 #define PCI_DEVICE_ID_NX2_57800_MF      CHIP_NUM_57800_MF
 185 #endif
 186 #ifndef PCI_DEVICE_ID_NX2_57810
 187 #define PCI_DEVICE_ID_NX2_57810         CHIP_NUM_57810
 188 #endif
 189 #ifndef PCI_DEVICE_ID_NX2_57810_MF
 190 #define PCI_DEVICE_ID_NX2_57810_MF      CHIP_NUM_57810_MF
 191 #endif
 192 #ifndef PCI_DEVICE_ID_NX2_57840
 193 #define PCI_DEVICE_ID_NX2_57840         CHIP_NUM_57840
 194 #endif
 195 #ifndef PCI_DEVICE_ID_NX2_57840_MF
 196 #define PCI_DEVICE_ID_NX2_57840_MF      CHIP_NUM_57840_MF
 197 #endif
 198 static DEFINE_PCI_DEVICE_TABLE(bnx2x_pci_tbl) = {
 199         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57710), BCM57710 },
 200         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57711), BCM57711 },
 201         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57711E), BCM57711E },
 202         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57712), BCM57712 },
 203         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57712_MF), BCM57712_MF },
 204         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57800), BCM57800 },
 205         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57800_MF), BCM57800_MF },
 206         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57810), BCM57810 },
 207         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57810_MF), BCM57810_MF },
 208         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840), BCM57840 },
 209         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840_MF), BCM57840_MF },
 210         { 0 }
 211 };
 212
 213 MODULE_DEVICE_TABLE(pci, bnx2x_pci_tbl);
 214
 215 /****************************************************************************
 216 * General service functions
 217 ****************************************************************************/
 218
 219 static inline void __storm_memset_dma_mapping(struct bnx2x *bp,
 220                                        u32 addr, dma_addr_t mapping)
 221 {
 222         REG_WR(bp,  addr, U64_LO(mapping));
 223         REG_WR(bp,  addr + 4, U64_HI(mapping));
 224 }
 225
 226 static inline void storm_memset_spq_addr(struct bnx2x *bp,
 227                                          dma_addr_t mapping, u16 abs_fid)
 228 {
 229         u32 addr = XSEM_REG_FAST_MEMORY +
 230                         XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid);
 231
 232         __storm_memset_dma_mapping(bp, addr, mapping);
 233 }
 234
 235 static inline void storm_memset_vf_to_pf(struct bnx2x *bp, u16 abs_fid,
 236                                          u16 pf_id)
 237 {
 238         REG_WR8(bp, BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid),
 239                 pf_id);
 240         REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid),
 241                 pf_id);
 242         REG_WR8(bp, BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid),
 243                 pf_id);
 244         REG_WR8(bp, BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid),
 245                 pf_id);
 246 }
 247
 248 static inline void storm_memset_func_en(struct bnx2x *bp, u16 abs_fid,
 249                                         u8 enable)
 250 {
 251         REG_WR8(bp, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid),
 252                 enable);
 253         REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid),
 254                 enable);
 255         REG_WR8(bp, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid),
 256                 enable);
 257         REG_WR8(bp, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid),
 258                 enable);
 259 }
 260
 261 static inline void storm_memset_eq_data(struct bnx2x *bp,
 262                                 struct event_ring_data *eq_data,
 263                                 u16 pfid)
 264 {
 265         size_t size = sizeof(struct event_ring_data);
 266
 267         u32 addr = BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid);
 268
 269         __storm_memset_struct(bp, addr, size, (u32 *)eq_data);
 270 }
 271
 272 static inline void storm_memset_eq_prod(struct bnx2x *bp, u16 eq_prod,
 273                                         u16 pfid)
 274 {
 275         u32 addr = BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_PROD_OFFSET(pfid);
 276         REG_WR16(bp, addr, eq_prod);
 277 }
 278
 279 /* used only at init
 280  * locking is done by mcp
 281  */
 282 static void bnx2x_reg_wr_ind(struct bnx2x *bp, u32 addr, u32 val)
 283 {
 284         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS, addr);
 285         pci_write_config_dword(bp->pdev, PCICFG_GRC_DATA, val);
 286         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS,
 287                                PCICFG_VENDOR_ID_OFFSET);
 288 }
 289
 290 static u32 bnx2x_reg_rd_ind(struct bnx2x *bp, u32 addr)
 291 {
 292         u32 val;
 293
 294         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS, addr);
 295         pci_read_config_dword(bp->pdev, PCICFG_GRC_DATA, &val);
 296         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS,
 297                                PCICFG_VENDOR_ID_OFFSET);
 298
 299         return val;
 300 }
 301
 302 #define DMAE_DP_SRC_GRC         "grc src_addr [%08x]"
 303 #define DMAE_DP_SRC_PCI         "pci src_addr [%x:%08x]"
 304 #define DMAE_DP_DST_GRC         "grc dst_addr [%08x]"
 305 #define DMAE_DP_DST_PCI         "pci dst_addr [%x:%08x]"
 306 #define DMAE_DP_DST_NONE        "dst_addr [none]"
 307
 308 static void bnx2x_dp_dmae(struct bnx2x *bp, struct dmae_command *dmae,
 309                           int msglvl)
 310 {
 311         u32 src_type = dmae->opcode & DMAE_COMMAND_SRC;
 312
 313         switch (dmae->opcode & DMAE_COMMAND_DST) {
 314         case DMAE_CMD_DST_PCI:
 315                 if (src_type == DMAE_CMD_SRC_PCI)
 316                         DP(msglvl, "DMAE: opcode 0x%08x\n"
 317                            "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
 318                            "comp_addr [%x:%08x], comp_val 0x%08x\n",
 319                            dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
 320                            dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
 321                            dmae->comp_addr_hi, dmae->comp_addr_lo,
 322                            dmae->comp_val);
 323                 else
 324                         DP(msglvl, "DMAE: opcode 0x%08x\n"
 325                            "src [%08x], len [%d*4], dst [%x:%08x]\n"
 326                            "comp_addr [%x:%08x], comp_val 0x%08x\n",
 327                            dmae->opcode, dmae->src_addr_lo >> 2,
 328                            dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
 329                            dmae->comp_addr_hi, dmae->comp_addr_lo,
 330                            dmae->comp_val);
 331                 break;
 332         case DMAE_CMD_DST_GRC:
 333                 if (src_type == DMAE_CMD_SRC_PCI)
 334                         DP(msglvl, "DMAE: opcode 0x%08x\n"
 335                            "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
 336                            "comp_addr [%x:%08x], comp_val 0x%08x\n",
 337                            dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
 338                            dmae->len, dmae->dst_addr_lo >> 2,
 339                            dmae->comp_addr_hi, dmae->comp_addr_lo,
 340                            dmae->comp_val);
 341                 else
 342                         DP(msglvl, "DMAE: opcode 0x%08x\n"
 343                            "src [%08x], len [%d*4], dst [%08x]\n"
 344                            "comp_addr [%x:%08x], comp_val 0x%08x\n",
 345                            dmae->opcode, dmae->src_addr_lo >> 2,
 346                            dmae->len, dmae->dst_addr_lo >> 2,
 347                            dmae->comp_addr_hi, dmae->comp_addr_lo,
 348                            dmae->comp_val);
 349                 break;
 350         default:
 351                 if (src_type == DMAE_CMD_SRC_PCI)
 352                         DP(msglvl, "DMAE: opcode 0x%08x\n"
 353                            DP_LEVEL "src_addr [%x:%08x]  len [%d * 4]  "
 354                                     "dst_addr [none]\n"
 355                            DP_LEVEL "comp_addr [%x:%08x]  comp_val 0x%08x\n",
 356                            dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
 357                            dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
 358                            dmae->comp_val);
 359                 else
 360                         DP(msglvl, "DMAE: opcode 0x%08x\n"
 361                            DP_LEVEL "src_addr [%08x]  len [%d * 4]  "
 362                                     "dst_addr [none]\n"
 363                            DP_LEVEL "comp_addr [%x:%08x]  comp_val 0x%08x\n",
 364                            dmae->opcode, dmae->src_addr_lo >> 2,
 365                            dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
 366                            dmae->comp_val);
 367                 break;
 368         }
 369
 370 }
 371
 372 /* copy command into DMAE command memory and set DMAE command go */
 373 void bnx2x_post_dmae(struct bnx2x *bp, struct dmae_command *dmae, int idx)
 374 {
 375         u32 cmd_offset;
 376         int i;
 377
 378         cmd_offset = (DMAE_REG_CMD_MEM + sizeof(struct dmae_command) * idx);
 379         for (i = 0; i < (sizeof(struct dmae_command)/4); i++) {
 380                 REG_WR(bp, cmd_offset + i*4, *(((u32 *)dmae) + i));
 381
 382                 DP(BNX2X_MSG_OFF, "DMAE cmd[%d].%d (0x%08x) : 0x%08x\n",
 383                    idx, i, cmd_offset + i*4, *(((u32 *)dmae) + i));
 384         }
 385         REG_WR(bp, dmae_reg_go_c[idx], 1);
 386 }
 387
 388 u32 bnx2x_dmae_opcode_add_comp(u32 opcode, u8 comp_type)
 389 {
 390         return opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
 391                            DMAE_CMD_C_ENABLE);
 392 }
 393
 394 u32 bnx2x_dmae_opcode_clr_src_reset(u32 opcode)
 395 {
 396         return opcode & ~DMAE_CMD_SRC_RESET;
 397 }
 398
 399 u32 bnx2x_dmae_opcode(struct bnx2x *bp, u8 src_type, u8 dst_type,
 400                              bool with_comp, u8 comp_type)
 401 {
 402         u32 opcode = 0;
 403
 404         opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
 405                    (dst_type << DMAE_COMMAND_DST_SHIFT));
 406
 407         opcode |= (DMAE_CMD_SRC_RESET | DMAE_CMD_DST_RESET);
 408
 409         opcode |= (BP_PORT(bp) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
 410         opcode |= ((BP_E1HVN(bp) << DMAE_CMD_E1HVN_SHIFT) |
 411                    (BP_E1HVN(bp) << DMAE_COMMAND_DST_VN_SHIFT));
 412         opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
 413
 414 #ifdef __BIG_ENDIAN
 415         opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
 416 #else
 417         opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
 418 #endif
 419         if (with_comp)
 420                 opcode = bnx2x_dmae_opcode_add_comp(opcode, comp_type);
 421         return opcode;
 422 }
 423
 424 static void bnx2x_prep_dmae_with_comp(struct bnx2x *bp,
 425                                       struct dmae_command *dmae,
 426                                       u8 src_type, u8 dst_type)
 427 {
 428         memset(dmae, 0, sizeof(struct dmae_command));
 429
 430         /* set the opcode */
 431         dmae->opcode = bnx2x_dmae_opcode(bp, src_type, dst_type,
 432                                          true, DMAE_COMP_PCI);
 433
 434         /* fill in the completion parameters */
 435         dmae->comp_addr_lo = U64_LO(bnx2x_sp_mapping(bp, wb_comp));
 436         dmae->comp_addr_hi = U64_HI(bnx2x_sp_mapping(bp, wb_comp));
 437         dmae->comp_val = DMAE_COMP_VAL;
 438 }
 439
 440 /* issue a dmae command over the init-channel and wailt for completion */
 441 static int bnx2x_issue_dmae_with_comp(struct bnx2x *bp,
 442                                       struct dmae_command *dmae)
 443 {
 444         u32 *wb_comp = bnx2x_sp(bp, wb_comp);
 445         int cnt = CHIP_REV_IS_SLOW(bp) ? (400000) : 4000;
 446         int rc = 0;
 447
 448         DP(BNX2X_MSG_OFF, "data before [0x%08x 0x%08x 0x%08x 0x%08x]\n",
 449            bp->slowpath->wb_data[0], bp->slowpath->wb_data[1],
 450            bp->slowpath->wb_data[2], bp->slowpath->wb_data[3]);
 451
 452         /*
 453          * Lock the dmae channel. Disable BHs to prevent a dead-lock
 454          * as long as this code is called both from syscall context and
 455          * from ndo_set_rx_mode() flow that may be called from BH.
 456          */
 457         spin_lock_bh(&bp->dmae_lock);
 458
 459         /* reset completion */
 460         *wb_comp = 0;
 461
 462         /* post the command on the channel used for initializations */
 463         bnx2x_post_dmae(bp, dmae, INIT_DMAE_C(bp));
 464
 465         /* wait for completion */
 466         udelay(5);
 467         while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
 468                 DP(BNX2X_MSG_OFF, "wb_comp 0x%08x\n", *wb_comp);
 469
 470                 if (!cnt) {
 471                         BNX2X_ERR("DMAE timeout!\n");
 472                         rc = DMAE_TIMEOUT;
 473                         goto unlock;
 474                 }
 475                 cnt--;
 476                 udelay(50);
 477         }
 478         if (*wb_comp & DMAE_PCI_ERR_FLAG) {
 479                 BNX2X_ERR("DMAE PCI error!\n");
 480                 rc = DMAE_PCI_ERROR;
 481         }
 482
 483         DP(BNX2X_MSG_OFF, "data after [0x%08x 0x%08x 0x%08x 0x%08x]\n",
 484            bp->slowpath->wb_data[0], bp->slowpath->wb_data[1],
 485            bp->slowpath->wb_data[2], bp->slowpath->wb_data[3]);
 486
 487 unlock:
 488         spin_unlock_bh(&bp->dmae_lock);
 489         return rc;
 490 }
 491
 492 void bnx2x_write_dmae(struct bnx2x *bp, dma_addr_t dma_addr, u32 dst_addr,
 493                       u32 len32)
 494 {
 495         struct dmae_command dmae;
 496
 497         if (!bp->dmae_ready) {
 498                 u32 *data = bnx2x_sp(bp, wb_data[0]);
 499
 500                 DP(BNX2X_MSG_OFF, "DMAE is not ready (dst_addr %08x  len32 %d)"
 501                    "  using indirect\n", dst_addr, len32);
 502                 bnx2x_init_ind_wr(bp, dst_addr, data, len32);
 503                 return;
 504         }
 505
 506         /* set opcode and fixed command fields */
 507         bnx2x_prep_dmae_with_comp(bp, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
 508
 509         /* fill in addresses and len */
 510         dmae.src_addr_lo = U64_LO(dma_addr);
 511         dmae.src_addr_hi = U64_HI(dma_addr);
 512         dmae.dst_addr_lo = dst_addr >> 2;
 513         dmae.dst_addr_hi = 0;
 514         dmae.len = len32;
 515
 516         bnx2x_dp_dmae(bp, &dmae, BNX2X_MSG_OFF);
 517
 518         /* issue the command and wait for completion */
 519         bnx2x_issue_dmae_with_comp(bp, &dmae);
 520 }
 521
 522 void bnx2x_read_dmae(struct bnx2x *bp, u32 src_addr, u32 len32)
 523 {
 524         struct dmae_command dmae;
 525
 526         if (!bp->dmae_ready) {
 527                 u32 *data = bnx2x_sp(bp, wb_data[0]);
 528                 int i;
 529
 530                 DP(BNX2X_MSG_OFF, "DMAE is not ready (src_addr %08x  len32 %d)"
 531                    "  using indirect\n", src_addr, len32);
 532                 for (i = 0; i < len32; i++)
 533                         data[i] = bnx2x_reg_rd_ind(bp, src_addr + i*4);
 534                 return;
 535         }
 536
 537         /* set opcode and fixed command fields */
 538         bnx2x_prep_dmae_with_comp(bp, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
 539
 540         /* fill in addresses and len */
 541         dmae.src_addr_lo = src_addr >> 2;
 542         dmae.src_addr_hi = 0;
 543         dmae.dst_addr_lo = U64_LO(bnx2x_sp_mapping(bp, wb_data));
 544         dmae.dst_addr_hi = U64_HI(bnx2x_sp_mapping(bp, wb_data));
 545         dmae.len = len32;
 546
 547         bnx2x_dp_dmae(bp, &dmae, BNX2X_MSG_OFF);
 548
 549         /* issue the command and wait for completion */
 550         bnx2x_issue_dmae_with_comp(bp, &dmae);
 551 }
 552
 553 static void bnx2x_write_dmae_phys_len(struct bnx2x *bp, dma_addr_t phys_addr,
 554                                       u32 addr, u32 len)
 555 {
 556         int dmae_wr_max = DMAE_LEN32_WR_MAX(bp);
 557         int offset = 0;
 558
 559         while (len > dmae_wr_max) {
 560                 bnx2x_write_dmae(bp, phys_addr + offset,
 561                                  addr + offset, dmae_wr_max);
 562                 offset += dmae_wr_max * 4;
 563                 len -= dmae_wr_max;
 564         }
 565
 566         bnx2x_write_dmae(bp, phys_addr + offset, addr + offset, len);
 567 }
 568
 569 /* used only for slowpath so not inlined */
 570 static void bnx2x_wb_wr(struct bnx2x *bp, int reg, u32 val_hi, u32 val_lo)
 571 {
 572         u32 wb_write[2];
 573
 574         wb_write[0] = val_hi;
 575         wb_write[1] = val_lo;
 576         REG_WR_DMAE(bp, reg, wb_write, 2);
 577 }
 578
 579 #ifdef USE_WB_RD
 580 static u64 bnx2x_wb_rd(struct bnx2x *bp, int reg)
 581 {
 582         u32 wb_data[2];
 583
 584         REG_RD_DMAE(bp, reg, wb_data, 2);
 585
 586         return HILO_U64(wb_data[0], wb_data[1]);
 587 }
 588 #endif
 589
 590 static int bnx2x_mc_assert(struct bnx2x *bp)
 591 {
 592         char last_idx;
 593         int i, rc = 0;
 594         u32 row0, row1, row2, row3;
 595
 596         /* XSTORM */
 597         last_idx = REG_RD8(bp, BAR_XSTRORM_INTMEM +
 598                            XSTORM_ASSERT_LIST_INDEX_OFFSET);
 599         if (last_idx)
 600                 BNX2X_ERR("XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
 601
 602         /* print the asserts */
 603         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
 604
 605                 row0 = REG_RD(bp, BAR_XSTRORM_INTMEM +
 606                               XSTORM_ASSERT_LIST_OFFSET(i));
 607                 row1 = REG_RD(bp, BAR_XSTRORM_INTMEM +
 608                               XSTORM_ASSERT_LIST_OFFSET(i) + 4);
 609                 row2 = REG_RD(bp, BAR_XSTRORM_INTMEM +
 610                               XSTORM_ASSERT_LIST_OFFSET(i) + 8);
 611                 row3 = REG_RD(bp, BAR_XSTRORM_INTMEM +
 612                               XSTORM_ASSERT_LIST_OFFSET(i) + 12);
 613
 614                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
 615                         BNX2X_ERR("XSTORM_ASSERT_INDEX 0x%x = 0x%08x"
 616                                   " 0x%08x 0x%08x 0x%08x\n",
 617                                   i, row3, row2, row1, row0);
 618                         rc++;
 619                 } else {
 620                         break;
 621                 }
 622         }
 623
 624         /* TSTORM */
 625         last_idx = REG_RD8(bp, BAR_TSTRORM_INTMEM +
 626                            TSTORM_ASSERT_LIST_INDEX_OFFSET);
 627         if (last_idx)
 628                 BNX2X_ERR("TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
 629
 630         /* print the asserts */
 631         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
 632
 633                 row0 = REG_RD(bp, BAR_TSTRORM_INTMEM +
 634                               TSTORM_ASSERT_LIST_OFFSET(i));
 635                 row1 = REG_RD(bp, BAR_TSTRORM_INTMEM +
 636                               TSTORM_ASSERT_LIST_OFFSET(i) + 4);
 637                 row2 = REG_RD(bp, BAR_TSTRORM_INTMEM +
 638                               TSTORM_ASSERT_LIST_OFFSET(i) + 8);
 639                 row3 = REG_RD(bp, BAR_TSTRORM_INTMEM +
 640                               TSTORM_ASSERT_LIST_OFFSET(i) + 12);
 641
 642                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
 643                         BNX2X_ERR("TSTORM_ASSERT_INDEX 0x%x = 0x%08x"
 644                                   " 0x%08x 0x%08x 0x%08x\n",
 645                                   i, row3, row2, row1, row0);
 646                         rc++;
 647                 } else {
 648                         break;
 649                 }
 650         }
 651
 652         /* CSTORM */
 653         last_idx = REG_RD8(bp, BAR_CSTRORM_INTMEM +
 654                            CSTORM_ASSERT_LIST_INDEX_OFFSET);
 655         if (last_idx)
 656                 BNX2X_ERR("CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
 657
 658         /* print the asserts */
 659         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
 660
 661                 row0 = REG_RD(bp, BAR_CSTRORM_INTMEM +
 662                               CSTORM_ASSERT_LIST_OFFSET(i));
 663                 row1 = REG_RD(bp, BAR_CSTRORM_INTMEM +
 664                               CSTORM_ASSERT_LIST_OFFSET(i) + 4);
 665                 row2 = REG_RD(bp, BAR_CSTRORM_INTMEM +
 666                               CSTORM_ASSERT_LIST_OFFSET(i) + 8);
 667                 row3 = REG_RD(bp, BAR_CSTRORM_INTMEM +
 668                               CSTORM_ASSERT_LIST_OFFSET(i) + 12);
 669
 670                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
 671                         BNX2X_ERR("CSTORM_ASSERT_INDEX 0x%x = 0x%08x"
 672                                   " 0x%08x 0x%08x 0x%08x\n",
 673                                   i, row3, row2, row1, row0);
 674                         rc++;
 675                 } else {
 676                         break;
 677                 }
 678         }
 679
 680         /* USTORM */
 681         last_idx = REG_RD8(bp, BAR_USTRORM_INTMEM +
 682                            USTORM_ASSERT_LIST_INDEX_OFFSET);
 683         if (last_idx)
 684                 BNX2X_ERR("USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
 685
 686         /* print the asserts */
 687         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
 688
 689                 row0 = REG_RD(bp, BAR_USTRORM_INTMEM +
 690                               USTORM_ASSERT_LIST_OFFSET(i));
 691                 row1 = REG_RD(bp, BAR_USTRORM_INTMEM +
 692                               USTORM_ASSERT_LIST_OFFSET(i) + 4);
 693                 row2 = REG_RD(bp, BAR_USTRORM_INTMEM +
 694                               USTORM_ASSERT_LIST_OFFSET(i) + 8);
 695                 row3 = REG_RD(bp, BAR_USTRORM_INTMEM +
 696                               USTORM_ASSERT_LIST_OFFSET(i) + 12);
 697
 698                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
 699                         BNX2X_ERR("USTORM_ASSERT_INDEX 0x%x = 0x%08x"
 700                                   " 0x%08x 0x%08x 0x%08x\n",
 701                                   i, row3, row2, row1, row0);
 702                         rc++;
 703                 } else {
 704                         break;
 705                 }
 706         }
 707
 708         return rc;
 709 }
 710
 711 void bnx2x_fw_dump_lvl(struct bnx2x *bp, const char *lvl)
 712 {
 713         u32 addr, val;
 714         u32 mark, offset;
 715         __be32 data[9];
 716         int word;
 717         u32 trace_shmem_base;
 718         if (BP_NOMCP(bp)) {
 719                 BNX2X_ERR("NO MCP - can not dump\n");
 720                 return;
 721         }
 722         netdev_printk(lvl, bp->dev, "bc %d.%d.%d\n",
 723                 (bp->common.bc_ver & 0xff0000) >> 16,
 724                 (bp->common.bc_ver & 0xff00) >> 8,
 725                 (bp->common.bc_ver & 0xff));
 726
 727         val = REG_RD(bp, MCP_REG_MCPR_CPU_PROGRAM_COUNTER);
 728         if (val == REG_RD(bp, MCP_REG_MCPR_CPU_PROGRAM_COUNTER))
 729                 printk("%s" "MCP PC at 0x%x\n", lvl, val);
 730
 731         if (BP_PATH(bp) == 0)
 732                 trace_shmem_base = bp->common.shmem_base;
 733         else
 734                 trace_shmem_base = SHMEM2_RD(bp, other_shmem_base_addr);
 735         addr = trace_shmem_base - 0x0800 + 4;
 736         mark = REG_RD(bp, addr);
 737         mark = (CHIP_IS_E1x(bp) ? MCP_REG_MCPR_SCRATCH : MCP_A_REG_MCPR_SCRATCH)
 738                         + ((mark + 0x3) & ~0x3) - 0x08000000;
 739         printk("%s" "begin fw dump (mark 0x%x)\n", lvl, mark);
 740
 741         printk("%s", lvl);
 742         for (offset = mark; offset <= trace_shmem_base; offset += 0x8*4) {
 743                 for (word = 0; word < 8; word++)
 744                         data[word] = htonl(REG_RD(bp, offset + 4*word));
 745                 data[8] = 0x0;
 746                 pr_cont("%s", (char *)data);
 747         }
 748         for (offset = addr + 4; offset <= mark; offset += 0x8*4) {
 749                 for (word = 0; word < 8; word++)
 750                         data[word] = htonl(REG_RD(bp, offset + 4*word));
 751                 data[8] = 0x0;
 752                 pr_cont("%s", (char *)data);
 753         }
 754         printk("%s" "end of fw dump\n", lvl);
 755 }
 756
 757 static inline void bnx2x_fw_dump(struct bnx2x *bp)
 758 {
 759         bnx2x_fw_dump_lvl(bp, KERN_ERR);
 760 }
 761
 762 void bnx2x_panic_dump(struct bnx2x *bp)
 763 {
 764         int i;
 765         u16 j;
 766         struct hc_sp_status_block_data sp_sb_data;
 767         int func = BP_FUNC(bp);
 768 #ifdef BNX2X_STOP_ON_ERROR
 769         u16 start = 0, end = 0;
 770         u8 cos;
 771 #endif
 772
 773         bp->stats_state = STATS_STATE_DISABLED;
 774         DP(BNX2X_MSG_STATS, "stats_state - DISABLED\n");
 775
 776         BNX2X_ERR("begin crash dump -----------------\n");
 777
 778         /* Indices */
 779         /* Common */
 780         BNX2X_ERR("def_idx(0x%x)  def_att_idx(0x%x)  attn_state(0x%x)"
 781                   "  spq_prod_idx(0x%x) next_stats_cnt(0x%x)\n",
 782                   bp->def_idx, bp->def_att_idx, bp->attn_state,
 783                   bp->spq_prod_idx, bp->stats_counter);
 784         BNX2X_ERR("DSB: attn bits(0x%x)  ack(0x%x)  id(0x%x)  idx(0x%x)\n",
 785                   bp->def_status_blk->atten_status_block.attn_bits,
 786                   bp->def_status_blk->atten_status_block.attn_bits_ack,
 787                   bp->def_status_blk->atten_status_block.status_block_id,
 788                   bp->def_status_blk->atten_status_block.attn_bits_index);
 789         BNX2X_ERR("     def (");
 790         for (i = 0; i < HC_SP_SB_MAX_INDICES; i++)
 791                 pr_cont("0x%x%s",
 792                        bp->def_status_blk->sp_sb.index_values[i],
 793                        (i == HC_SP_SB_MAX_INDICES - 1) ? ")  " : " ");
 794
 795         for (i = 0; i < sizeof(struct hc_sp_status_block_data)/sizeof(u32); i++)
 796                 *((u32 *)&sp_sb_data + i) = REG_RD(bp, BAR_CSTRORM_INTMEM +
 797                         CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(func) +
 798                         i*sizeof(u32));
 799
 800         pr_cont("igu_sb_id(0x%x)  igu_seg_id(0x%x) "
 801                          "pf_id(0x%x)  vnic_id(0x%x)  "
 802                          "vf_id(0x%x)  vf_valid (0x%x) "
 803                          "state(0x%x)\n",
 804                sp_sb_data.igu_sb_id,
 805                sp_sb_data.igu_seg_id,
 806                sp_sb_data.p_func.pf_id,
 807                sp_sb_data.p_func.vnic_id,
 808                sp_sb_data.p_func.vf_id,
 809                sp_sb_data.p_func.vf_valid,
 810                sp_sb_data.state);
 811
 812
 813         for_each_eth_queue(bp, i) {
 814                 struct bnx2x_fastpath *fp = &bp->fp[i];
 815                 int loop;
 816                 struct hc_status_block_data_e2 sb_data_e2;
 817                 struct hc_status_block_data_e1x sb_data_e1x;
 818                 struct hc_status_block_sm  *hc_sm_p =
 819                         CHIP_IS_E1x(bp) ?
 820                         sb_data_e1x.common.state_machine :
 821                         sb_data_e2.common.state_machine;
 822                 struct hc_index_data *hc_index_p =
 823                         CHIP_IS_E1x(bp) ?
 824                         sb_data_e1x.index_data :
 825                         sb_data_e2.index_data;
 826                 u8 data_size, cos;
 827                 u32 *sb_data_p;
 828                 struct bnx2x_fp_txdata txdata;
 829
 830                 /* Rx */
 831                 BNX2X_ERR("fp%d: rx_bd_prod(0x%x)  rx_bd_cons(0x%x)"
 832                           "  rx_comp_prod(0x%x)"
 833                           "  rx_comp_cons(0x%x)  *rx_cons_sb(0x%x)\n",
 834                           i, fp->rx_bd_prod, fp->rx_bd_cons,
 835                           fp->rx_comp_prod,
 836                           fp->rx_comp_cons, le16_to_cpu(*fp->rx_cons_sb));
 837                 BNX2X_ERR("     rx_sge_prod(0x%x)  last_max_sge(0x%x)"
 838                           "  fp_hc_idx(0x%x)\n",
 839                           fp->rx_sge_prod, fp->last_max_sge,
 840                           le16_to_cpu(fp->fp_hc_idx));
 841
 842                 /* Tx */
 843                 for_each_cos_in_tx_queue(fp, cos)
 844                 {
 845                         txdata = fp->txdata[cos];
 846                         BNX2X_ERR("fp%d: tx_pkt_prod(0x%x)  tx_pkt_cons(0x%x)"
 847                                   "  tx_bd_prod(0x%x)  tx_bd_cons(0x%x)"
 848                                   "  *tx_cons_sb(0x%x)\n",
 849                                   i, txdata.tx_pkt_prod,
 850                                   txdata.tx_pkt_cons, txdata.tx_bd_prod,
 851                                   txdata.tx_bd_cons,
 852                                   le16_to_cpu(*txdata.tx_cons_sb));
 853                 }
 854
 855                 loop = CHIP_IS_E1x(bp) ?
 856                         HC_SB_MAX_INDICES_E1X : HC_SB_MAX_INDICES_E2;
 857
 858                 /* host sb data */
 859
 860 #ifdef BCM_CNIC
 861                 if (IS_FCOE_FP(fp))
 862                         continue;
 863 #endif
 864                 BNX2X_ERR("     run indexes (");
 865                 for (j = 0; j < HC_SB_MAX_SM; j++)
 866                         pr_cont("0x%x%s",
 867                                fp->sb_running_index[j],
 868                                (j == HC_SB_MAX_SM - 1) ? ")" : " ");
 869
 870                 BNX2X_ERR("     indexes (");
 871                 for (j = 0; j < loop; j++)
 872                         pr_cont("0x%x%s",
 873                                fp->sb_index_values[j],
 874                                (j == loop - 1) ? ")" : " ");
 875                 /* fw sb data */
 876                 data_size = CHIP_IS_E1x(bp) ?
 877                         sizeof(struct hc_status_block_data_e1x) :
 878                         sizeof(struct hc_status_block_data_e2);
 879                 data_size /= sizeof(u32);
 880                 sb_data_p = CHIP_IS_E1x(bp) ?
 881                         (u32 *)&sb_data_e1x :
 882                         (u32 *)&sb_data_e2;
 883                 /* copy sb data in here */
 884                 for (j = 0; j < data_size; j++)
 885                         *(sb_data_p + j) = REG_RD(bp, BAR_CSTRORM_INTMEM +
 886                                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fp->fw_sb_id) +
 887                                 j * sizeof(u32));
 888
 889                 if (!CHIP_IS_E1x(bp)) {
 890                         pr_cont("pf_id(0x%x)  vf_id(0x%x)  vf_valid(0x%x) "
 891                                 "vnic_id(0x%x)  same_igu_sb_1b(0x%x) "
 892                                 "state(0x%x)\n",
 893                                 sb_data_e2.common.p_func.pf_id,
 894                                 sb_data_e2.common.p_func.vf_id,
 895                                 sb_data_e2.common.p_func.vf_valid,
 896                                 sb_data_e2.common.p_func.vnic_id,
 897                                 sb_data_e2.common.same_igu_sb_1b,
 898                                 sb_data_e2.common.state);
 899                 } else {
 900                         pr_cont("pf_id(0x%x)  vf_id(0x%x)  vf_valid(0x%x) "
 901                                 "vnic_id(0x%x)  same_igu_sb_1b(0x%x) "
 902                                 "state(0x%x)\n",
 903                                 sb_data_e1x.common.p_func.pf_id,
 904                                 sb_data_e1x.common.p_func.vf_id,
 905                                 sb_data_e1x.common.p_func.vf_valid,
 906                                 sb_data_e1x.common.p_func.vnic_id,
 907                                 sb_data_e1x.common.same_igu_sb_1b,
 908                                 sb_data_e1x.common.state);
 909                 }
 910
 911                 /* SB_SMs data */
 912                 for (j = 0; j < HC_SB_MAX_SM; j++) {
 913                         pr_cont("SM[%d] __flags (0x%x) "
 914                                "igu_sb_id (0x%x)  igu_seg_id(0x%x) "
 915                                "time_to_expire (0x%x) "
 916                                "timer_value(0x%x)\n", j,
 917                                hc_sm_p[j].__flags,
 918                                hc_sm_p[j].igu_sb_id,
 919                                hc_sm_p[j].igu_seg_id,
 920                                hc_sm_p[j].time_to_expire,
 921                                hc_sm_p[j].timer_value);
 922                 }
 923
 924                 /* Indecies data */
 925                 for (j = 0; j < loop; j++) {
 926                         pr_cont("INDEX[%d] flags (0x%x) "
 927                                          "timeout (0x%x)\n", j,
 928                                hc_index_p[j].flags,
 929                                hc_index_p[j].timeout);
 930                 }
 931         }
 932
 933 #ifdef BNX2X_STOP_ON_ERROR
 934         /* Rings */
 935         /* Rx */
 936         for_each_rx_queue(bp, i) {
 937                 struct bnx2x_fastpath *fp = &bp->fp[i];
 938
 939                 start = RX_BD(le16_to_cpu(*fp->rx_cons_sb) - 10);
 940                 end = RX_BD(le16_to_cpu(*fp->rx_cons_sb) + 503);
 941                 for (j = start; j != end; j = RX_BD(j + 1)) {
 942                         u32 *rx_bd = (u32 *)&fp->rx_desc_ring[j];
 943                         struct sw_rx_bd *sw_bd = &fp->rx_buf_ring[j];
 944
 945                         BNX2X_ERR("fp%d: rx_bd[%x]=[%x:%x]  sw_bd=[%p]\n",
 946                                   i, j, rx_bd[1], rx_bd[0], sw_bd->skb);
 947                 }
 948
 949                 start = RX_SGE(fp->rx_sge_prod);
 950                 end = RX_SGE(fp->last_max_sge);
 951                 for (j = start; j != end; j = RX_SGE(j + 1)) {
 952                         u32 *rx_sge = (u32 *)&fp->rx_sge_ring[j];
 953                         struct sw_rx_page *sw_page = &fp->rx_page_ring[j];
 954
 955                         BNX2X_ERR("fp%d: rx_sge[%x]=[%x:%x]  sw_page=[%p]\n",
 956                                   i, j, rx_sge[1], rx_sge[0], sw_page->page);
 957                 }
 958
 959                 start = RCQ_BD(fp->rx_comp_cons - 10);
 960                 end = RCQ_BD(fp->rx_comp_cons + 503);
 961                 for (j = start; j != end; j = RCQ_BD(j + 1)) {
 962                         u32 *cqe = (u32 *)&fp->rx_comp_ring[j];
 963
 964                         BNX2X_ERR("fp%d: cqe[%x]=[%x:%x:%x:%x]\n",
 965                                   i, j, cqe[0], cqe[1], cqe[2], cqe[3]);
 966                 }
 967         }
 968
 969         /* Tx */
 970         for_each_tx_queue(bp, i) {
 971                 struct bnx2x_fastpath *fp = &bp->fp[i];
 972                 for_each_cos_in_tx_queue(fp, cos) {
 973                         struct bnx2x_fp_txdata *txdata = &fp->txdata[cos];
 974
 975                         start = TX_BD(le16_to_cpu(*txdata->tx_cons_sb) - 10);
 976                         end = TX_BD(le16_to_cpu(*txdata->tx_cons_sb) + 245);
 977                         for (j = start; j != end; j = TX_BD(j + 1)) {
 978                                 struct sw_tx_bd *sw_bd =
 979                                         &txdata->tx_buf_ring[j];
 980
 981                                 BNX2X_ERR("fp%d: txdata %d, "
 982                                           "packet[%x]=[%p,%x]\n",
 983                                           i, cos, j, sw_bd->skb,
 984                                           sw_bd->first_bd);
 985                         }
 986
 987                         start = TX_BD(txdata->tx_bd_cons - 10);
 988                         end = TX_BD(txdata->tx_bd_cons + 254);
 989                         for (j = start; j != end; j = TX_BD(j + 1)) {
 990                                 u32 *tx_bd = (u32 *)&txdata->tx_desc_ring[j];
 991
 992                                 BNX2X_ERR("fp%d: txdata %d, tx_bd[%x]="
 993                                           "[%x:%x:%x:%x]\n",
 994                                           i, cos, j, tx_bd[0], tx_bd[1],
 995                                           tx_bd[2], tx_bd[3]);
 996                         }
 997                 }
 998         }
 999 #endif
1000         bnx2x_fw_dump(bp);
1001         bnx2x_mc_assert(bp);
1002         BNX2X_ERR("end crash dump -----------------\n");
1003 }
1004
1005 /*
1006  * FLR Support for E2
1007  *
1008  * bnx2x_pf_flr_clnup() is called during nic_load in the per function HW
1009  * initialization.
1010  */
1011 #define FLR_WAIT_USEC           10000   /* 10 miliseconds */
1012 #define FLR_WAIT_INTERAVAL      50      /* usec */
1013 #define FLR_POLL_CNT            (FLR_WAIT_USEC/FLR_WAIT_INTERAVAL) /* 200 */
1014
1015 struct pbf_pN_buf_regs {
1016         int pN;
1017         u32 init_crd;
1018         u32 crd;
1019         u32 crd_freed;
1020 };
1021
1022 struct pbf_pN_cmd_regs {
1023         int pN;
1024         u32 lines_occup;
1025         u32 lines_freed;
1026 };
1027
1028 static void bnx2x_pbf_pN_buf_flushed(struct bnx2x *bp,
1029                                      struct pbf_pN_buf_regs *regs,
1030                                      u32 poll_count)
1031 {
1032         u32 init_crd, crd, crd_start, crd_freed, crd_freed_start;
1033         u32 cur_cnt = poll_count;
1034
1035         crd_freed = crd_freed_start = REG_RD(bp, regs->crd_freed);
1036         crd = crd_start = REG_RD(bp, regs->crd);
1037         init_crd = REG_RD(bp, regs->init_crd);
1038
1039         DP(BNX2X_MSG_SP, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
1040         DP(BNX2X_MSG_SP, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
1041         DP(BNX2X_MSG_SP, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
1042
1043         while ((crd != init_crd) && ((u32)SUB_S32(crd_freed, crd_freed_start) <
1044                (init_crd - crd_start))) {
1045                 if (cur_cnt--) {
1046                         udelay(FLR_WAIT_INTERAVAL);
1047                         crd = REG_RD(bp, regs->crd);
1048                         crd_freed = REG_RD(bp, regs->crd_freed);
1049                 } else {
1050                         DP(BNX2X_MSG_SP, "PBF tx buffer[%d] timed out\n",
1051                            regs->pN);
1052                         DP(BNX2X_MSG_SP, "CREDIT[%d]      : c:%x\n",
1053                            regs->pN, crd);
1054                         DP(BNX2X_MSG_SP, "CREDIT_FREED[%d]: c:%x\n",
1055                            regs->pN, crd_freed);
1056                         break;
1057                 }
1058         }
1059         DP(BNX2X_MSG_SP, "Waited %d*%d usec for PBF tx buffer[%d]\n",
1060            poll_count-cur_cnt, FLR_WAIT_INTERAVAL, regs->pN);
1061 }
1062
1063 static void bnx2x_pbf_pN_cmd_flushed(struct bnx2x *bp,
1064                                      struct pbf_pN_cmd_regs *regs,
1065                                      u32 poll_count)
1066 {
1067         u32 occup, to_free, freed, freed_start;
1068         u32 cur_cnt = poll_count;
1069
1070         occup = to_free = REG_RD(bp, regs->lines_occup);
1071         freed = freed_start = REG_RD(bp, regs->lines_freed);
1072
1073         DP(BNX2X_MSG_SP, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
1074         DP(BNX2X_MSG_SP, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
1075
1076         while (occup && ((u32)SUB_S32(freed, freed_start) < to_free)) {
1077                 if (cur_cnt--) {
1078                         udelay(FLR_WAIT_INTERAVAL);
1079                         occup = REG_RD(bp, regs->lines_occup);
1080                         freed = REG_RD(bp, regs->lines_freed);
1081                 } else {
1082                         DP(BNX2X_MSG_SP, "PBF cmd queue[%d] timed out\n",
1083                            regs->pN);
1084                         DP(BNX2X_MSG_SP, "OCCUPANCY[%d]   : s:%x\n",
1085                            regs->pN, occup);
1086                         DP(BNX2X_MSG_SP, "LINES_FREED[%d] : s:%x\n",
1087                            regs->pN, freed);
1088                         break;
1089                 }
1090         }
1091         DP(BNX2X_MSG_SP, "Waited %d*%d usec for PBF cmd queue[%d]\n",
1092            poll_count-cur_cnt, FLR_WAIT_INTERAVAL, regs->pN);
1093 }
1094
1095 static inline u32 bnx2x_flr_clnup_reg_poll(struct bnx2x *bp, u32 reg,
1096                                      u32 expected, u32 poll_count)
1097 {
1098         u32 cur_cnt = poll_count;
1099         u32 val;
1100
1101         while ((val = REG_RD(bp, reg)) != expected && cur_cnt--)
1102                 udelay(FLR_WAIT_INTERAVAL);
1103
1104         return val;
1105 }
1106
1107 static inline int bnx2x_flr_clnup_poll_hw_counter(struct bnx2x *bp, u32 reg,
1108                                                   char *msg, u32 poll_cnt)
1109 {
1110         u32 val = bnx2x_flr_clnup_reg_poll(bp, reg, 0, poll_cnt);
1111         if (val != 0) {
1112                 BNX2X_ERR("%s usage count=%d\n", msg, val);
1113                 return 1;
1114         }
1115         return 0;
1116 }
1117
1118 static u32 bnx2x_flr_clnup_poll_count(struct bnx2x *bp)
1119 {
1120         /* adjust polling timeout */
1121         if (CHIP_REV_IS_EMUL(bp))
1122                 return FLR_POLL_CNT * 2000;
1123
1124         if (CHIP_REV_IS_FPGA(bp))
1125                 return FLR_POLL_CNT * 120;
1126
1127         return FLR_POLL_CNT;
1128 }
1129
1130 static void bnx2x_tx_hw_flushed(struct bnx2x *bp, u32 poll_count)
1131 {
1132         struct pbf_pN_cmd_regs cmd_regs[] = {
1133                 {0, (CHIP_IS_E3B0(bp)) ?
1134                         PBF_REG_TQ_OCCUPANCY_Q0 :
1135                         PBF_REG_P0_TQ_OCCUPANCY,
1136                     (CHIP_IS_E3B0(bp)) ?
1137                         PBF_REG_TQ_LINES_FREED_CNT_Q0 :
1138                         PBF_REG_P0_TQ_LINES_FREED_CNT},
1139                 {1, (CHIP_IS_E3B0(bp)) ?
1140                         PBF_REG_TQ_OCCUPANCY_Q1 :
1141                         PBF_REG_P1_TQ_OCCUPANCY,
1142                     (CHIP_IS_E3B0(bp)) ?
1143                         PBF_REG_TQ_LINES_FREED_CNT_Q1 :
1144                         PBF_REG_P1_TQ_LINES_FREED_CNT},
1145                 {4, (CHIP_IS_E3B0(bp)) ?
1146                         PBF_REG_TQ_OCCUPANCY_LB_Q :
1147                         PBF_REG_P4_TQ_OCCUPANCY,
1148                     (CHIP_IS_E3B0(bp)) ?
1149                         PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
1150                         PBF_REG_P4_TQ_LINES_FREED_CNT}
1151         };
1152
1153         struct pbf_pN_buf_regs buf_regs[] = {
1154                 {0, (CHIP_IS_E3B0(bp)) ?
1155                         PBF_REG_INIT_CRD_Q0 :
1156                         PBF_REG_P0_INIT_CRD ,
1157                     (CHIP_IS_E3B0(bp)) ?
1158                         PBF_REG_CREDIT_Q0 :
1159                         PBF_REG_P0_CREDIT,
1160                     (CHIP_IS_E3B0(bp)) ?
1161                         PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
1162                         PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
1163                 {1, (CHIP_IS_E3B0(bp)) ?
1164                         PBF_REG_INIT_CRD_Q1 :
1165                         PBF_REG_P1_INIT_CRD,
1166                     (CHIP_IS_E3B0(bp)) ?
1167                         PBF_REG_CREDIT_Q1 :
1168                         PBF_REG_P1_CREDIT,
1169                     (CHIP_IS_E3B0(bp)) ?
1170                         PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
1171                         PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
1172                 {4, (CHIP_IS_E3B0(bp)) ?
1173                         PBF_REG_INIT_CRD_LB_Q :
1174                         PBF_REG_P4_INIT_CRD,
1175                     (CHIP_IS_E3B0(bp)) ?
1176                         PBF_REG_CREDIT_LB_Q :
1177                         PBF_REG_P4_CREDIT,
1178                     (CHIP_IS_E3B0(bp)) ?
1179                         PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
1180                         PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
1181         };
1182
1183         int i;
1184
1185         /* Verify the command queues are flushed P0, P1, P4 */
1186         for (i = 0; i < ARRAY_SIZE(cmd_regs); i++)
1187                 bnx2x_pbf_pN_cmd_flushed(bp, &cmd_regs[i], poll_count);
1188
1189
1190         /* Verify the transmission buffers are flushed P0, P1, P4 */
1191         for (i = 0; i < ARRAY_SIZE(buf_regs); i++)
1192                 bnx2x_pbf_pN_buf_flushed(bp, &buf_regs[i], poll_count);
1193 }
1194
1195 #define OP_GEN_PARAM(param) \
1196         (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
1197
1198 #define OP_GEN_TYPE(type) \
1199         (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
1200
1201 #define OP_GEN_AGG_VECT(index) \
1202         (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
1203
1204
1205 static inline int bnx2x_send_final_clnup(struct bnx2x *bp, u8 clnup_func,
1206                                          u32 poll_cnt)
1207 {
1208         struct sdm_op_gen op_gen = {0};
1209
1210         u32 comp_addr = BAR_CSTRORM_INTMEM +
1211                         CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func);
1212         int ret = 0;
1213
1214         if (REG_RD(bp, comp_addr)) {
1215                 BNX2X_ERR("Cleanup complete is not 0\n");
1216                 return 1;
1217         }
1218
1219         op_gen.command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
1220         op_gen.command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
1221         op_gen.command |= OP_GEN_AGG_VECT(clnup_func);
1222         op_gen.command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
1223
1224         DP(BNX2X_MSG_SP, "FW Final cleanup\n");
1225         REG_WR(bp, XSDM_REG_OPERATION_GEN, op_gen.command);
1226
1227         if (bnx2x_flr_clnup_reg_poll(bp, comp_addr, 1, poll_cnt) != 1) {
1228                 BNX2X_ERR("FW final cleanup did not succeed\n");
1229                 ret = 1;
1230         }
1231         /* Zero completion for nxt FLR */
1232         REG_WR(bp, comp_addr, 0);
1233
1234         return ret;
1235 }
1236
1237 static inline u8 bnx2x_is_pcie_pending(struct pci_dev *dev)
1238 {
1239         int pos;
1240         u16 status;
1241
1242         pos = pci_pcie_cap(dev);
1243         if (!pos)
1244                 return false;
1245
1246         pci_read_config_word(dev, pos + PCI_EXP_DEVSTA, &status);
1247         return status & PCI_EXP_DEVSTA_TRPND;
1248 }
1249
1250 /* PF FLR specific routines
1251 */
1252 static int bnx2x_poll_hw_usage_counters(struct bnx2x *bp, u32 poll_cnt)
1253 {
1254
1255         /* wait for CFC PF usage-counter to zero (includes all the VFs) */
1256         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1257                         CFC_REG_NUM_LCIDS_INSIDE_PF,
1258                         "CFC PF usage counter timed out",
1259                         poll_cnt))
1260                 return 1;
1261
1262
1263         /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
1264         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1265                         DORQ_REG_PF_USAGE_CNT,
1266                         "DQ PF usage counter timed out",
1267                         poll_cnt))
1268                 return 1;
1269
1270         /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
1271         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1272                         QM_REG_PF_USG_CNT_0 + 4*BP_FUNC(bp),
1273                         "QM PF usage counter timed out",
1274                         poll_cnt))
1275                 return 1;
1276
1277         /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
1278         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1279                         TM_REG_LIN0_VNIC_UC + 4*BP_PORT(bp),
1280                         "Timers VNIC usage counter timed out",
1281                         poll_cnt))
1282                 return 1;
1283         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1284                         TM_REG_LIN0_NUM_SCANS + 4*BP_PORT(bp),
1285                         "Timers NUM_SCANS usage counter timed out",
1286                         poll_cnt))
1287                 return 1;
1288
1289         /* Wait DMAE PF usage counter to zero */
1290         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1291                         dmae_reg_go_c[INIT_DMAE_C(bp)],
1292                         "DMAE dommand register timed out",
1293                         poll_cnt))
1294                 return 1;
1295
1296         return 0;
1297 }
1298
1299 static void bnx2x_hw_enable_status(struct bnx2x *bp)
1300 {
1301         u32 val;
1302
1303         val = REG_RD(bp, CFC_REG_WEAK_ENABLE_PF);
1304         DP(BNX2X_MSG_SP, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
1305
1306         val = REG_RD(bp, PBF_REG_DISABLE_PF);
1307         DP(BNX2X_MSG_SP, "PBF_REG_DISABLE_PF is 0x%x\n", val);
1308
1309         val = REG_RD(bp, IGU_REG_PCI_PF_MSI_EN);
1310         DP(BNX2X_MSG_SP, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
1311
1312         val = REG_RD(bp, IGU_REG_PCI_PF_MSIX_EN);
1313         DP(BNX2X_MSG_SP, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
1314
1315         val = REG_RD(bp, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
1316         DP(BNX2X_MSG_SP, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
1317
1318         val = REG_RD(bp, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
1319         DP(BNX2X_MSG_SP, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
1320
1321         val = REG_RD(bp, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
1322         DP(BNX2X_MSG_SP, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
1323
1324         val = REG_RD(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
1325         DP(BNX2X_MSG_SP, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n",
1326            val);
1327 }
1328
1329 static int bnx2x_pf_flr_clnup(struct bnx2x *bp)
1330 {
1331         u32 poll_cnt = bnx2x_flr_clnup_poll_count(bp);
1332
1333         DP(BNX2X_MSG_SP, "Cleanup after FLR PF[%d]\n", BP_ABS_FUNC(bp));
1334
1335         /* Re-enable PF target read access */
1336         REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
1337
1338         /* Poll HW usage counters */
1339         if (bnx2x_poll_hw_usage_counters(bp, poll_cnt))
1340                 return -EBUSY;
1341
1342         /* Zero the igu 'trailing edge' and 'leading edge' */
1343
1344         /* Send the FW cleanup command */
1345         if (bnx2x_send_final_clnup(bp, (u8)BP_FUNC(bp), poll_cnt))
1346                 return -EBUSY;
1347
1348         /* ATC cleanup */
1349
1350         /* Verify TX hw is flushed */
1351         bnx2x_tx_hw_flushed(bp, poll_cnt);
1352
1353         /* Wait 100ms (not adjusted according to platform) */
1354         msleep(100);
1355
1356         /* Verify no pending pci transactions */
1357         if (bnx2x_is_pcie_pending(bp->pdev))
1358                 BNX2X_ERR("PCIE Transactions still pending\n");
1359
1360         /* Debug */
1361         bnx2x_hw_enable_status(bp);
1362
1363         /*
1364          * Master enable - Due to WB DMAE writes performed before this
1365          * register is re-initialized as part of the regular function init
1366          */
1367         REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
1368
1369         return 0;
1370 }
1371
1372 static void bnx2x_hc_int_enable(struct bnx2x *bp)
1373 {
1374         int port = BP_PORT(bp);
1375         u32 addr = port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
1376         u32 val = REG_RD(bp, addr);
1377         int msix = (bp->flags & USING_MSIX_FLAG) ? 1 : 0;
1378         int msi = (bp->flags & USING_MSI_FLAG) ? 1 : 0;
1379
1380         if (msix) {
1381                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1382                          HC_CONFIG_0_REG_INT_LINE_EN_0);
1383                 val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1384                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1385         } else if (msi) {
1386                 val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
1387                 val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1388                         HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1389                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1390         } else {
1391                 val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1392                         HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1393                         HC_CONFIG_0_REG_INT_LINE_EN_0 |
1394                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1395
1396                 if (!CHIP_IS_E1(bp)) {
1397                         DP(NETIF_MSG_INTR, "write %x to HC %d (addr 0x%x)\n",
1398                            val, port, addr);
1399
1400                         REG_WR(bp, addr, val);
1401
1402                         val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
1403                 }
1404         }
1405
1406         if (CHIP_IS_E1(bp))
1407                 REG_WR(bp, HC_REG_INT_MASK + port*4, 0x1FFFF);
1408
1409         DP(NETIF_MSG_INTR, "write %x to HC %d (addr 0x%x)  mode %s\n",
1410            val, port, addr, (msix ? "MSI-X" : (msi ? "MSI" : "INTx")));
1411
1412         REG_WR(bp, addr, val);
1413         /*
1414          * Ensure that HC_CONFIG is written before leading/trailing edge config
1415          */
1416         mmiowb();
1417         barrier();
1418
1419         if (!CHIP_IS_E1(bp)) {
1420                 /* init leading/trailing edge */
1421                 if (IS_MF(bp)) {
1422                         val = (0xee0f | (1 << (BP_E1HVN(bp) + 4)));
1423                         if (bp->port.pmf)
1424                                 /* enable nig and gpio3 attention */
1425                                 val |= 0x1100;
1426                 } else
1427                         val = 0xffff;
1428
1429                 REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, val);
1430                 REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, val);
1431         }
1432
1433         /* Make sure that interrupts are indeed enabled from here on */
1434         mmiowb();
1435 }
1436
1437 static void bnx2x_igu_int_enable(struct bnx2x *bp)
1438 {
1439         u32 val;
1440         int msix = (bp->flags & USING_MSIX_FLAG) ? 1 : 0;
1441         int msi = (bp->flags & USING_MSI_FLAG) ? 1 : 0;
1442
1443         val = REG_RD(bp, IGU_REG_PF_CONFIGURATION);
1444
1445         if (msix) {
1446                 val &= ~(IGU_PF_CONF_INT_LINE_EN |
1447                          IGU_PF_CONF_SINGLE_ISR_EN);
1448                 val |= (IGU_PF_CONF_FUNC_EN |
1449                         IGU_PF_CONF_MSI_MSIX_EN |
1450                         IGU_PF_CONF_ATTN_BIT_EN);
1451         } else if (msi) {
1452                 val &= ~IGU_PF_CONF_INT_LINE_EN;
1453                 val |= (IGU_PF_CONF_FUNC_EN |
1454                         IGU_PF_CONF_MSI_MSIX_EN |
1455                         IGU_PF_CONF_ATTN_BIT_EN |
1456                         IGU_PF_CONF_SINGLE_ISR_EN);
1457         } else {
1458                 val &= ~IGU_PF_CONF_MSI_MSIX_EN;
1459                 val |= (IGU_PF_CONF_FUNC_EN |
1460                         IGU_PF_CONF_INT_LINE_EN |
1461                         IGU_PF_CONF_ATTN_BIT_EN |
1462                         IGU_PF_CONF_SINGLE_ISR_EN);
1463         }
1464
1465         DP(NETIF_MSG_INTR, "write 0x%x to IGU  mode %s\n",
1466            val, (msix ? "MSI-X" : (msi ? "MSI" : "INTx")));
1467
1468         REG_WR(bp, IGU_REG_PF_CONFIGURATION, val);
1469
1470         barrier();
1471
1472         /* init leading/trailing edge */
1473         if (IS_MF(bp)) {
1474                 val = (0xee0f | (1 << (BP_E1HVN(bp) + 4)));
1475                 if (bp->port.pmf)
1476                         /* enable nig and gpio3 attention */
1477                         val |= 0x1100;
1478         } else
1479                 val = 0xffff;
1480
1481         REG_WR(bp, IGU_REG_TRAILING_EDGE_LATCH, val);
1482         REG_WR(bp, IGU_REG_LEADING_EDGE_LATCH, val);
1483
1484         /* Make sure that interrupts are indeed enabled from here on */
1485         mmiowb();
1486 }
1487
1488 void bnx2x_int_enable(struct bnx2x *bp)
1489 {
1490         if (bp->common.int_block == INT_BLOCK_HC)
1491                 bnx2x_hc_int_enable(bp);
1492         else
1493                 bnx2x_igu_int_enable(bp);
1494 }
1495
1496 static void bnx2x_hc_int_disable(struct bnx2x *bp)
1497 {
1498         int port = BP_PORT(bp);
1499         u32 addr = port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
1500         u32 val = REG_RD(bp, addr);
1501
1502         /*
1503          * in E1 we must use only PCI configuration space to disable
1504          * MSI/MSIX capablility
1505          * It's forbitten to disable IGU_PF_CONF_MSI_MSIX_EN in HC block
1506          */
1507         if (CHIP_IS_E1(bp)) {
1508                 /*  Since IGU_PF_CONF_MSI_MSIX_EN still always on
1509                  *  Use mask register to prevent from HC sending interrupts
1510                  *  after we exit the function
1511                  */
1512                 REG_WR(bp, HC_REG_INT_MASK + port*4, 0);
1513
1514                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1515                          HC_CONFIG_0_REG_INT_LINE_EN_0 |
1516                          HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1517         } else
1518                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1519                          HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1520                          HC_CONFIG_0_REG_INT_LINE_EN_0 |
1521                          HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1522
1523         DP(NETIF_MSG_INTR, "write %x to HC %d (addr 0x%x)\n",
1524            val, port, addr);
1525
1526         /* flush all outstanding writes */
1527         mmiowb();
1528
1529         REG_WR(bp, addr, val);
1530         if (REG_RD(bp, addr) != val)
1531                 BNX2X_ERR("BUG! proper val not read from IGU!\n");
1532 }
1533
1534 static void bnx2x_igu_int_disable(struct bnx2x *bp)
1535 {
1536         u32 val = REG_RD(bp, IGU_REG_PF_CONFIGURATION);
1537
1538         val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
1539                  IGU_PF_CONF_INT_LINE_EN |
1540                  IGU_PF_CONF_ATTN_BIT_EN);
1541
1542         DP(NETIF_MSG_INTR, "write %x to IGU\n", val);
1543
1544         /* flush all outstanding writes */
1545         mmiowb();
1546
1547         REG_WR(bp, IGU_REG_PF_CONFIGURATION, val);
1548         if (REG_RD(bp, IGU_REG_PF_CONFIGURATION) != val)
1549                 BNX2X_ERR("BUG! proper val not read from IGU!\n");
1550 }
1551
1552 void bnx2x_int_disable(struct bnx2x *bp)
1553 {
1554         if (bp->common.int_block == INT_BLOCK_HC)
1555                 bnx2x_hc_int_disable(bp);
1556         else
1557                 bnx2x_igu_int_disable(bp);
1558 }
1559
1560 void bnx2x_int_disable_sync(struct bnx2x *bp, int disable_hw)
1561 {
1562         int msix = (bp->flags & USING_MSIX_FLAG) ? 1 : 0;
1563         int i, offset;
1564
1565         if (disable_hw)
1566                 /* prevent the HW from sending interrupts */
1567                 bnx2x_int_disable(bp);
1568
1569         /* make sure all ISRs are done */
1570         if (msix) {
1571                 synchronize_irq(bp->msix_table[0].vector);
1572                 offset = 1;
1573 #ifdef BCM_CNIC
1574                 offset++;
1575 #endif
1576                 for_each_eth_queue(bp, i)
1577                         synchronize_irq(bp->msix_table[offset++].vector);
1578         } else
1579                 synchronize_irq(bp->pdev->irq);
1580
1581         /* make sure sp_task is not running */
1582         cancel_delayed_work(&bp->sp_task);
1583         cancel_delayed_work(&bp->period_task);
1584         flush_workqueue(bnx2x_wq);
1585 }
1586
1587 /* fast path */
1588
1589 /*
1590  * General service functions
1591  */
1592
1593 /* Return true if succeeded to acquire the lock */
1594 static bool bnx2x_trylock_hw_lock(struct bnx2x *bp, u32 resource)
1595 {
1596         u32 lock_status;
1597         u32 resource_bit = (1 << resource);
1598         int func = BP_FUNC(bp);
1599         u32 hw_lock_control_reg;
1600
1601         DP(NETIF_MSG_HW, "Trying to take a lock on resource %d\n", resource);
1602
1603         /* Validating that the resource is within range */
1604         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1605                 DP(NETIF_MSG_HW,
1606                    "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1607                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1608                 return false;
1609         }
1610
1611         if (func <= 5)
1612                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1613         else
1614                 hw_lock_control_reg =
1615                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1616
1617         /* Try to acquire the lock */
1618         REG_WR(bp, hw_lock_control_reg + 4, resource_bit);
1619         lock_status = REG_RD(bp, hw_lock_control_reg);
1620         if (lock_status & resource_bit)
1621                 return true;
1622
1623         DP(NETIF_MSG_HW, "Failed to get a lock on resource %d\n", resource);
1624         return false;
1625 }
1626
1627 /**
1628  * bnx2x_get_leader_lock_resource - get the recovery leader resource id
1629  *
1630  * @bp: driver handle
1631  *
1632  * Returns the recovery leader resource id according to the engine this function
1633  * belongs to. Currently only only 2 engines is supported.
1634  */
1635 static inline int bnx2x_get_leader_lock_resource(struct bnx2x *bp)
1636 {
1637         if (BP_PATH(bp))
1638                 return HW_LOCK_RESOURCE_RECOVERY_LEADER_1;
1639         else
1640                 return HW_LOCK_RESOURCE_RECOVERY_LEADER_0;
1641 }
1642
1643 /**
1644  * bnx2x_trylock_leader_lock- try to aquire a leader lock.
1645  *
1646  * @bp: driver handle
1647  *
1648  * Tries to aquire a leader lock for cuurent engine.
1649  */
1650 static inline bool bnx2x_trylock_leader_lock(struct bnx2x *bp)
1651 {
1652         return bnx2x_trylock_hw_lock(bp, bnx2x_get_leader_lock_resource(bp));
1653 }
1654
1655 #ifdef BCM_CNIC
1656 static void bnx2x_cnic_cfc_comp(struct bnx2x *bp, int cid, u8 err);
1657 #endif
1658
1659 void bnx2x_sp_event(struct bnx2x_fastpath *fp, union eth_rx_cqe *rr_cqe)
1660 {
1661         struct bnx2x *bp = fp->bp;
1662         int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
1663         int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
1664         enum bnx2x_queue_cmd drv_cmd = BNX2X_Q_CMD_MAX;
1665         struct bnx2x_queue_sp_obj *q_obj = &fp->q_obj;
1666
1667         DP(BNX2X_MSG_SP,
1668            "fp %d  cid %d  got ramrod #%d  state is %x  type is %d\n",
1669            fp->index, cid, command, bp->state,
1670            rr_cqe->ramrod_cqe.ramrod_type);
1671
1672         switch (command) {
1673         case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
1674                 DP(NETIF_MSG_IFUP, "got UPDATE ramrod. CID %d\n", cid);
1675                 drv_cmd = BNX2X_Q_CMD_UPDATE;
1676                 break;
1677         case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
1678                 DP(NETIF_MSG_IFUP, "got MULTI[%d] setup ramrod\n", cid);
1679                 drv_cmd = BNX2X_Q_CMD_SETUP;
1680                 break;
1681
1682         case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
1683                 DP(NETIF_MSG_IFUP, "got MULTI[%d] tx-only setup ramrod\n", cid);
1684                 drv_cmd = BNX2X_Q_CMD_SETUP_TX_ONLY;
1685                 break;
1686
1687         case (RAMROD_CMD_ID_ETH_HALT):
1688                 DP(NETIF_MSG_IFDOWN, "got MULTI[%d] halt ramrod\n", cid);
1689                 drv_cmd = BNX2X_Q_CMD_HALT;
1690                 break;
1691
1692         case (RAMROD_CMD_ID_ETH_TERMINATE):
1693                 DP(NETIF_MSG_IFDOWN, "got MULTI[%d] teminate ramrod\n", cid);
1694                 drv_cmd = BNX2X_Q_CMD_TERMINATE;
1695                 break;
1696
1697         case (RAMROD_CMD_ID_ETH_EMPTY):
1698                 DP(NETIF_MSG_IFDOWN, "got MULTI[%d] empty ramrod\n", cid);
1699                 drv_cmd = BNX2X_Q_CMD_EMPTY;
1700                 break;
1701
1702         default:
1703                 BNX2X_ERR("unexpected MC reply (%d) on fp[%d]\n",
1704                           command, fp->index);
1705                 return;
1706         }
1707
1708         if ((drv_cmd != BNX2X_Q_CMD_MAX) &&
1709             q_obj->complete_cmd(bp, q_obj, drv_cmd))
1710                 /* q_obj->complete_cmd() failure means that this was
1711                  * an unexpected completion.
1712                  *
1713                  * In this case we don't want to increase the bp->spq_left
1714                  * because apparently we haven't sent this command the first
1715                  * place.
1716                  */
1717 #ifdef BNX2X_STOP_ON_ERROR
1718                 bnx2x_panic();
1719 #else
1720                 return;
1721 #endif
1722
1723         smp_mb__before_atomic_inc();
1724         atomic_inc(&bp->cq_spq_left);
1725         /* push the change in bp->spq_left and towards the memory */
1726         smp_mb__after_atomic_inc();
1727
1728         return;
1729 }
1730
1731 void bnx2x_update_rx_prod(struct bnx2x *bp, struct bnx2x_fastpath *fp,
1732                         u16 bd_prod, u16 rx_comp_prod, u16 rx_sge_prod)
1733 {
1734         u32 start = BAR_USTRORM_INTMEM + fp->ustorm_rx_prods_offset;
1735
1736         bnx2x_update_rx_prod_gen(bp, fp, bd_prod, rx_comp_prod, rx_sge_prod,
1737                                  start);
1738 }
1739
1740 irqreturn_t bnx2x_interrupt(int irq, void *dev_instance)
1741 {
1742         struct bnx2x *bp = netdev_priv(dev_instance);
1743         u16 status = bnx2x_ack_int(bp);
1744         u16 mask;
1745         int i;
1746         u8 cos;
1747
1748         /* Return here if interrupt is shared and it's not for us */
1749         if (unlikely(status == 0)) {
1750                 DP(NETIF_MSG_INTR, "not our interrupt!\n");
1751                 return IRQ_NONE;
1752         }
1753         DP(NETIF_MSG_INTR, "got an interrupt  status 0x%x\n", status);
1754
1755 #ifdef BNX2X_STOP_ON_ERROR
1756         if (unlikely(bp->panic))
1757                 return IRQ_HANDLED;
1758 #endif
1759
1760         for_each_eth_queue(bp, i) {
1761                 struct bnx2x_fastpath *fp = &bp->fp[i];
1762
1763                 mask = 0x2 << (fp->index + CNIC_PRESENT);
1764                 if (status & mask) {
1765                         /* Handle Rx or Tx according to SB id */
1766                         prefetch(fp->rx_cons_sb);
1767                         for_each_cos_in_tx_queue(fp, cos)
1768                                 prefetch(fp->txdata[cos].tx_cons_sb);
1769                         prefetch(&fp->sb_running_index[SM_RX_ID]);
1770                         napi_schedule(&bnx2x_fp(bp, fp->index, napi));
1771                         status &= ~mask;
1772                 }
1773         }
1774
1775 #ifdef BCM_CNIC
1776         mask = 0x2;
1777         if (status & (mask | 0x1)) {
1778                 struct cnic_ops *c_ops = NULL;
1779
1780                 if (likely(bp->state == BNX2X_STATE_OPEN)) {
1781                         rcu_read_lock();
1782                         c_ops = rcu_dereference(bp->cnic_ops);
1783                         if (c_ops)
1784                                 c_ops->cnic_handler(bp->cnic_data, NULL);
1785                         rcu_read_unlock();
1786                 }
1787
1788                 status &= ~mask;
1789         }
1790 #endif
1791
1792         if (unlikely(status & 0x1)) {
1793                 queue_delayed_work(bnx2x_wq, &bp->sp_task, 0);
1794
1795                 status &= ~0x1;
1796                 if (!status)
1797                         return IRQ_HANDLED;
1798         }
1799
1800         if (unlikely(status))
1801                 DP(NETIF_MSG_INTR, "got an unknown interrupt! (status 0x%x)\n",
1802                    status);
1803
1804         return IRQ_HANDLED;
1805 }
1806
1807 /* Link */
1808
1809 /*
1810  * General service functions
1811  */
1812
1813 int bnx2x_acquire_hw_lock(struct bnx2x *bp, u32 resource)
1814 {
1815         u32 lock_status;
1816         u32 resource_bit = (1 << resource);
1817         int func = BP_FUNC(bp);
1818         u32 hw_lock_control_reg;
1819         int cnt;
1820
1821         /* Validating that the resource is within range */
1822         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1823                 DP(NETIF_MSG_HW,
1824                    "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1825                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1826                 return -EINVAL;
1827         }
1828
1829         if (func <= 5) {
1830                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1831         } else {
1832                 hw_lock_control_reg =
1833                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1834         }
1835
1836         /* Validating that the resource is not already taken */
1837         lock_status = REG_RD(bp, hw_lock_control_reg);
1838         if (lock_status & resource_bit) {
1839                 DP(NETIF_MSG_HW, "lock_status 0x%x  resource_bit 0x%x\n",
1840                    lock_status, resource_bit);
1841                 return -EEXIST;
1842         }
1843
1844         /* Try for 5 second every 5ms */
1845         for (cnt = 0; cnt < 1000; cnt++) {
1846                 /* Try to acquire the lock */
1847                 REG_WR(bp, hw_lock_control_reg + 4, resource_bit);
1848                 lock_status = REG_RD(bp, hw_lock_control_reg);
1849                 if (lock_status & resource_bit)
1850                         return 0;
1851
1852                 msleep(5);
1853         }
1854         DP(NETIF_MSG_HW, "Timeout\n");
1855         return -EAGAIN;
1856 }
1857
1858 int bnx2x_release_leader_lock(struct bnx2x *bp)
1859 {
1860         return bnx2x_release_hw_lock(bp, bnx2x_get_leader_lock_resource(bp));
1861 }
1862
1863 int bnx2x_release_hw_lock(struct bnx2x *bp, u32 resource)
1864 {
1865         u32 lock_status;
1866         u32 resource_bit = (1 << resource);
1867         int func = BP_FUNC(bp);
1868         u32 hw_lock_control_reg;
1869
1870         DP(NETIF_MSG_HW, "Releasing a lock on resource %d\n", resource);
1871
1872         /* Validating that the resource is within range */
1873         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1874                 DP(NETIF_MSG_HW,
1875                    "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1876                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1877                 return -EINVAL;
1878         }
1879
1880         if (func <= 5) {
1881                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1882         } else {
1883                 hw_lock_control_reg =
1884                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1885         }
1886
1887         /* Validating that the resource is currently taken */
1888         lock_status = REG_RD(bp, hw_lock_control_reg);
1889         if (!(lock_status & resource_bit)) {
1890                 DP(NETIF_MSG_HW, "lock_status 0x%x  resource_bit 0x%x\n",
1891                    lock_status, resource_bit);
1892                 return -EFAULT;
1893         }
1894
1895         REG_WR(bp, hw_lock_control_reg, resource_bit);
1896         return 0;
1897 }
1898
1899
1900 int bnx2x_get_gpio(struct bnx2x *bp, int gpio_num, u8 port)
1901 {
1902         /* The GPIO should be swapped if swap register is set and active */
1903         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
1904                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
1905         int gpio_shift = gpio_num +
1906                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
1907         u32 gpio_mask = (1 << gpio_shift);
1908         u32 gpio_reg;
1909         int value;
1910
1911         if (gpio_num > MISC_REGISTERS_GPIO_3) {
1912                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
1913                 return -EINVAL;
1914         }
1915
1916         /* read GPIO value */
1917         gpio_reg = REG_RD(bp, MISC_REG_GPIO);
1918
1919         /* get the requested pin value */
1920         if ((gpio_reg & gpio_mask) == gpio_mask)
1921                 value = 1;
1922         else
1923                 value = 0;
1924
1925         DP(NETIF_MSG_LINK, "pin %d  value 0x%x\n", gpio_num, value);
1926
1927         return value;
1928 }
1929
1930 int bnx2x_set_gpio(struct bnx2x *bp, int gpio_num, u32 mode, u8 port)
1931 {
1932         /* The GPIO should be swapped if swap register is set and active */
1933         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
1934                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
1935         int gpio_shift = gpio_num +
1936                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
1937         u32 gpio_mask = (1 << gpio_shift);
1938         u32 gpio_reg;
1939
1940         if (gpio_num > MISC_REGISTERS_GPIO_3) {
1941                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
1942                 return -EINVAL;
1943         }
1944
1945         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1946         /* read GPIO and mask except the float bits */
1947         gpio_reg = (REG_RD(bp, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
1948
1949         switch (mode) {
1950         case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1951                 DP(NETIF_MSG_LINK, "Set GPIO %d (shift %d) -> output low\n",
1952                    gpio_num, gpio_shift);
1953                 /* clear FLOAT and set CLR */
1954                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1955                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
1956                 break;
1957
1958         case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
1959                 DP(NETIF_MSG_LINK, "Set GPIO %d (shift %d) -> output high\n",
1960                    gpio_num, gpio_shift);
1961                 /* clear FLOAT and set SET */
1962                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1963                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
1964                 break;
1965
1966         case MISC_REGISTERS_GPIO_INPUT_HI_Z:
1967                 DP(NETIF_MSG_LINK, "Set GPIO %d (shift %d) -> input\n",
1968                    gpio_num, gpio_shift);
1969                 /* set FLOAT */
1970                 gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1971                 break;
1972
1973         default:
1974                 break;
1975         }
1976
1977         REG_WR(bp, MISC_REG_GPIO, gpio_reg);
1978         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1979
1980         return 0;
1981 }
1982
1983 int bnx2x_set_mult_gpio(struct bnx2x *bp, u8 pins, u32 mode)
1984 {
1985         u32 gpio_reg = 0;
1986         int rc = 0;
1987
1988         /* Any port swapping should be handled by caller. */
1989
1990         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1991         /* read GPIO and mask except the float bits */
1992         gpio_reg = REG_RD(bp, MISC_REG_GPIO);
1993         gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
1994         gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
1995         gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
1996
1997         switch (mode) {
1998         case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1999                 DP(NETIF_MSG_LINK, "Set GPIO 0x%x -> output low\n", pins);
2000                 /* set CLR */
2001                 gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2002                 break;
2003
2004         case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2005                 DP(NETIF_MSG_LINK, "Set GPIO 0x%x -> output high\n", pins);
2006                 /* set SET */
2007                 gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2008                 break;
2009
2010         case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2011                 DP(NETIF_MSG_LINK, "Set GPIO 0x%x -> input\n", pins);
2012                 /* set FLOAT */
2013                 gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2014                 break;
2015
2016         default:
2017                 BNX2X_ERR("Invalid GPIO mode assignment %d\n", mode);
2018                 rc = -EINVAL;
2019                 break;
2020         }
2021
2022         if (rc == 0)
2023                 REG_WR(bp, MISC_REG_GPIO, gpio_reg);
2024
2025         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
2026
2027         return rc;
2028 }
2029
2030 int bnx2x_set_gpio_int(struct bnx2x *bp, int gpio_num, u32 mode, u8 port)
2031 {
2032         /* The GPIO should be swapped if swap register is set and active */
2033         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
2034                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
2035         int gpio_shift = gpio_num +
2036                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
2037         u32 gpio_mask = (1 << gpio_shift);
2038         u32 gpio_reg;
2039
2040         if (gpio_num > MISC_REGISTERS_GPIO_3) {
2041                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
2042                 return -EINVAL;
2043         }
2044
2045         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
2046         /* read GPIO int */
2047         gpio_reg = REG_RD(bp, MISC_REG_GPIO_INT);
2048
2049         switch (mode) {
2050         case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2051                 DP(NETIF_MSG_LINK, "Clear GPIO INT %d (shift %d) -> "
2052                                    "output low\n", gpio_num, gpio_shift);
2053                 /* clear SET and set CLR */
2054                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2055                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2056                 break;
2057
2058         case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2059                 DP(NETIF_MSG_LINK, "Set GPIO INT %d (shift %d) -> "
2060                                    "output high\n", gpio_num, gpio_shift);
2061                 /* clear CLR and set SET */
2062                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2063                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2064                 break;
2065
2066         default:
2067                 break;
2068         }
2069
2070         REG_WR(bp, MISC_REG_GPIO_INT, gpio_reg);
2071         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
2072
2073         return 0;
2074 }
2075
2076 static int bnx2x_set_spio(struct bnx2x *bp, int spio_num, u32 mode)
2077 {
2078         u32 spio_mask = (1 << spio_num);
2079         u32 spio_reg;
2080
2081         if ((spio_num < MISC_REGISTERS_SPIO_4) ||
2082             (spio_num > MISC_REGISTERS_SPIO_7)) {
2083                 BNX2X_ERR("Invalid SPIO %d\n", spio_num);
2084                 return -EINVAL;
2085         }
2086
2087         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_SPIO);
2088         /* read SPIO and mask except the float bits */
2089         spio_reg = (REG_RD(bp, MISC_REG_SPIO) & MISC_REGISTERS_SPIO_FLOAT);
2090
2091         switch (mode) {
2092         case MISC_REGISTERS_SPIO_OUTPUT_LOW:
2093                 DP(NETIF_MSG_LINK, "Set SPIO %d -> output low\n", spio_num);
2094                 /* clear FLOAT and set CLR */
2095                 spio_reg &= ~(spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
2096                 spio_reg |=  (spio_mask << MISC_REGISTERS_SPIO_CLR_POS);
2097                 break;
2098
2099         case MISC_REGISTERS_SPIO_OUTPUT_HIGH:
2100                 DP(NETIF_MSG_LINK, "Set SPIO %d -> output high\n", spio_num);
2101                 /* clear FLOAT and set SET */
2102                 spio_reg &= ~(spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
2103                 spio_reg |=  (spio_mask << MISC_REGISTERS_SPIO_SET_POS);
2104                 break;
2105
2106         case MISC_REGISTERS_SPIO_INPUT_HI_Z:
2107                 DP(NETIF_MSG_LINK, "Set SPIO %d -> input\n", spio_num);
2108                 /* set FLOAT */
2109                 spio_reg |= (spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
2110                 break;
2111
2112         default:
2113                 break;
2114         }
2115
2116         REG_WR(bp, MISC_REG_SPIO, spio_reg);
2117         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_SPIO);
2118
2119         return 0;
2120 }
2121
2122 void bnx2x_calc_fc_adv(struct bnx2x *bp)
2123 {
2124         u8 cfg_idx = bnx2x_get_link_cfg_idx(bp);
2125         switch (bp->link_vars.ieee_fc &
2126                 MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
2127         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
2128                 bp->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
2129                                                    ADVERTISED_Pause);
2130                 break;
2131
2132         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
2133                 bp->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
2134                                                   ADVERTISED_Pause);
2135                 break;
2136
2137         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
2138                 bp->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
2139                 break;
2140
2141         default:
2142                 bp->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
2143                                                    ADVERTISED_Pause);
2144                 break;
2145         }
2146 }
2147
2148 u8 bnx2x_initial_phy_init(struct bnx2x *bp, int load_mode)
2149 {
2150         if (!BP_NOMCP(bp)) {
2151                 u8 rc;
2152                 int cfx_idx = bnx2x_get_link_cfg_idx(bp);
2153                 u16 req_line_speed = bp->link_params.req_line_speed[cfx_idx];
2154                 /* Initialize link parameters structure variables */
2155                 /* It is recommended to turn off RX FC for jumbo frames
2156                    for better performance */
2157                 if ((CHIP_IS_E1x(bp)) && (bp->dev->mtu > 5000))
2158                         bp->link_params.req_fc_auto_adv = BNX2X_FLOW_CTRL_TX;
2159                 else
2160                         bp->link_params.req_fc_auto_adv = BNX2X_FLOW_CTRL_BOTH;
2161
2162                 bnx2x_acquire_phy_lock(bp);
2163
2164                 if (load_mode == LOAD_DIAG) {
2165                         bp->link_params.loopback_mode = LOOPBACK_XGXS;
2166                         bp->link_params.req_line_speed[cfx_idx] = SPEED_10000;
2167                 }
2168
2169                 rc = bnx2x_phy_init(&bp->link_params, &bp->link_vars);
2170
2171                 bnx2x_release_phy_lock(bp);
2172
2173                 bnx2x_calc_fc_adv(bp);
2174
2175                 if (CHIP_REV_IS_SLOW(bp) && bp->link_vars.link_up) {
2176                         bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2177                         bnx2x_link_report(bp);
2178                 } else
2179                         queue_delayed_work(bnx2x_wq, &bp->period_task, 0);
2180                 bp->link_params.req_line_speed[cfx_idx] = req_line_speed;
2181                 return rc;
2182         }
2183         BNX2X_ERR("Bootcode is missing - can not initialize link\n");
2184         return -EINVAL;
2185 }
2186
2187 void bnx2x_link_set(struct bnx2x *bp)
2188 {
2189         if (!BP_NOMCP(bp)) {
2190                 bnx2x_acquire_phy_lock(bp);
2191                 bnx2x_link_reset(&bp->link_params, &bp->link_vars, 1);
2192                 bnx2x_phy_init(&bp->link_params, &bp->link_vars);
2193                 bnx2x_release_phy_lock(bp);
2194
2195                 bnx2x_calc_fc_adv(bp);
2196         } else
2197                 BNX2X_ERR("Bootcode is missing - can not set link\n");
2198 }
2199
2200 static void bnx2x__link_reset(struct bnx2x *bp)
2201 {
2202         if (!BP_NOMCP(bp)) {
2203                 bnx2x_acquire_phy_lock(bp);
2204                 bnx2x_link_reset(&bp->link_params, &bp->link_vars, 1);
2205                 bnx2x_release_phy_lock(bp);
2206         } else
2207                 BNX2X_ERR("Bootcode is missing - can not reset link\n");
2208 }
2209
2210 u8 bnx2x_link_test(struct bnx2x *bp, u8 is_serdes)
2211 {
2212         u8 rc = 0;
2213
2214         if (!BP_NOMCP(bp)) {
2215                 bnx2x_acquire_phy_lock(bp);
2216                 rc = bnx2x_test_link(&bp->link_params, &bp->link_vars,
2217                                      is_serdes);
2218                 bnx2x_release_phy_lock(bp);
2219         } else
2220                 BNX2X_ERR("Bootcode is missing - can not test link\n");
2221
2222         return rc;
2223 }
2224
2225 static void bnx2x_init_port_minmax(struct bnx2x *bp)
2226 {
2227         u32 r_param = bp->link_vars.line_speed / 8;
2228         u32 fair_periodic_timeout_usec;
2229         u32 t_fair;
2230
2231         memset(&(bp->cmng.rs_vars), 0,
2232                sizeof(struct rate_shaping_vars_per_port));
2233         memset(&(bp->cmng.fair_vars), 0, sizeof(struct fairness_vars_per_port));
2234
2235         /* 100 usec in SDM ticks = 25 since each tick is 4 usec */
2236         bp->cmng.rs_vars.rs_periodic_timeout = RS_PERIODIC_TIMEOUT_USEC / 4;
2237
2238         /* this is the threshold below which no timer arming will occur
2239            1.25 coefficient is for the threshold to be a little bigger
2240            than the real time, to compensate for timer in-accuracy */
2241         bp->cmng.rs_vars.rs_threshold =
2242                                 (RS_PERIODIC_TIMEOUT_USEC * r_param * 5) / 4;
2243
2244         /* resolution of fairness timer */
2245         fair_periodic_timeout_usec = QM_ARB_BYTES / r_param;
2246         /* for 10G it is 1000usec. for 1G it is 10000usec. */
2247         t_fair = T_FAIR_COEF / bp->link_vars.line_speed;
2248
2249         /* this is the threshold below which we won't arm the timer anymore */
2250         bp->cmng.fair_vars.fair_threshold = QM_ARB_BYTES;
2251
2252         /* we multiply by 1e3/8 to get bytes/msec.
2253            We don't want the credits to pass a credit
2254            of the t_fair*FAIR_MEM (algorithm resolution) */
2255         bp->cmng.fair_vars.upper_bound = r_param * t_fair * FAIR_MEM;
2256         /* since each tick is 4 usec */
2257         bp->cmng.fair_vars.fairness_timeout = fair_periodic_timeout_usec / 4;
2258 }
2259
2260 /* Calculates the sum of vn_min_rates.
2261    It's needed for further normalizing of the min_rates.
2262    Returns:
2263      sum of vn_min_rates.
2264        or
2265      0 - if all the min_rates are 0.
2266      In the later case fainess algorithm should be deactivated.
2267      If not all min_rates are zero then those that are zeroes will be set to 1.
2268  */
2269 static void bnx2x_calc_vn_weight_sum(struct bnx2x *bp)
2270 {
2271         int all_zero = 1;
2272         int vn;
2273
2274         bp->vn_weight_sum = 0;
2275         for (vn = VN_0; vn < E1HVN_MAX; vn++) {
2276                 u32 vn_cfg = bp->mf_config[vn];
2277                 u32 vn_min_rate = ((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
2278                                    FUNC_MF_CFG_MIN_BW_SHIFT) * 100;
2279
2280                 /* Skip hidden vns */
2281                 if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE)
2282                         continue;
2283
2284                 /* If min rate is zero - set it to 1 */
2285                 if (!vn_min_rate)
2286                         vn_min_rate = DEF_MIN_RATE;
2287                 else
2288                         all_zero = 0;
2289
2290                 bp->vn_weight_sum += vn_min_rate;
2291         }
2292
2293         /* if ETS or all min rates are zeros - disable fairness */
2294         if (BNX2X_IS_ETS_ENABLED(bp)) {
2295                 bp->cmng.flags.cmng_enables &=
2296                                         ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
2297                 DP(NETIF_MSG_IFUP, "Fairness will be disabled due to ETS\n");
2298         } else if (all_zero) {
2299                 bp->cmng.flags.cmng_enables &=
2300                                         ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
2301                 DP(NETIF_MSG_IFUP, "All MIN values are zeroes"
2302                    "  fairness will be disabled\n");
2303         } else
2304                 bp->cmng.flags.cmng_enables |=
2305                                         CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
2306 }
2307
2308 static void bnx2x_init_vn_minmax(struct bnx2x *bp, int vn)
2309 {
2310         struct rate_shaping_vars_per_vn m_rs_vn;
2311         struct fairness_vars_per_vn m_fair_vn;
2312         u32 vn_cfg = bp->mf_config[vn];
2313         int func = 2*vn + BP_PORT(bp);
2314         u16 vn_min_rate, vn_max_rate;
2315         int i;
2316
2317         /* If function is hidden - set min and max to zeroes */
2318         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
2319                 vn_min_rate = 0;
2320                 vn_max_rate = 0;
2321
2322         } else {
2323                 u32 maxCfg = bnx2x_extract_max_cfg(bp, vn_cfg);
2324
2325                 vn_min_rate = ((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
2326                                 FUNC_MF_CFG_MIN_BW_SHIFT) * 100;
2327                 /* If fairness is enabled (not all min rates are zeroes) and
2328                    if current min rate is zero - set it to 1.
2329                    This is a requirement of the algorithm. */
2330                 if (bp->vn_weight_sum && (vn_min_rate == 0))
2331                         vn_min_rate = DEF_MIN_RATE;
2332
2333                 if (IS_MF_SI(bp))
2334                         /* maxCfg in percents of linkspeed */
2335                         vn_max_rate = (bp->link_vars.line_speed * maxCfg) / 100;
2336                 else
2337                         /* maxCfg is absolute in 100Mb units */
2338                         vn_max_rate = maxCfg * 100;
2339         }
2340
2341         DP(NETIF_MSG_IFUP,
2342            "func %d: vn_min_rate %d  vn_max_rate %d  vn_weight_sum %d\n",
2343            func, vn_min_rate, vn_max_rate, bp->vn_weight_sum);
2344
2345         memset(&m_rs_vn, 0, sizeof(struct rate_shaping_vars_per_vn));
2346         memset(&m_fair_vn, 0, sizeof(struct fairness_vars_per_vn));
2347
2348         /* global vn counter - maximal Mbps for this vn */
2349         m_rs_vn.vn_counter.rate = vn_max_rate;
2350
2351         /* quota - number of bytes transmitted in this period */
2352         m_rs_vn.vn_counter.quota =
2353                                 (vn_max_rate * RS_PERIODIC_TIMEOUT_USEC) / 8;
2354
2355         if (bp->vn_weight_sum) {
2356                 /* credit for each period of the fairness algorithm:
2357                    number of bytes in T_FAIR (the vn share the port rate).
2358                    vn_weight_sum should not be larger than 10000, thus
2359                    T_FAIR_COEF / (8 * vn_weight_sum) will always be greater
2360                    than zero */
2361                 m_fair_vn.vn_credit_delta =
2362                         max_t(u32, (vn_min_rate * (T_FAIR_COEF /
2363                                                    (8 * bp->vn_weight_sum))),
2364                               (bp->cmng.fair_vars.fair_threshold +
2365                                                         MIN_ABOVE_THRESH));
2366                 DP(NETIF_MSG_IFUP, "m_fair_vn.vn_credit_delta %d\n",
2367                    m_fair_vn.vn_credit_delta);
2368         }
2369
2370         /* Store it to internal memory */
2371         for (i = 0; i < sizeof(struct rate_shaping_vars_per_vn)/4; i++)
2372                 REG_WR(bp, BAR_XSTRORM_INTMEM +
2373                        XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func) + i * 4,
2374                        ((u32 *)(&m_rs_vn))[i]);
2375
2376         for (i = 0; i < sizeof(struct fairness_vars_per_vn)/4; i++)
2377                 REG_WR(bp, BAR_XSTRORM_INTMEM +
2378                        XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func) + i * 4,
2379                        ((u32 *)(&m_fair_vn))[i]);
2380 }
2381
2382 static int bnx2x_get_cmng_fns_mode(struct bnx2x *bp)
2383 {
2384         if (CHIP_REV_IS_SLOW(bp))
2385                 return CMNG_FNS_NONE;
2386         if (IS_MF(bp))
2387                 return CMNG_FNS_MINMAX;
2388
2389         return CMNG_FNS_NONE;
2390 }
2391
2392 void bnx2x_read_mf_cfg(struct bnx2x *bp)
2393 {
2394         int vn, n = (CHIP_MODE_IS_4_PORT(bp) ? 2 : 1);
2395
2396         if (BP_NOMCP(bp))
2397                 return; /* what should be the default bvalue in this case */
2398
2399         /* For 2 port configuration the absolute function number formula
2400          * is:
2401          *      abs_func = 2 * vn + BP_PORT + BP_PATH
2402          *
2403          *      and there are 4 functions per port
2404          *
2405          * For 4 port configuration it is
2406          *      abs_func = 4 * vn + 2 * BP_PORT + BP_PATH
2407          *
2408          *      and there are 2 functions per port
2409          */
2410         for (vn = VN_0; vn < E1HVN_MAX; vn++) {
2411                 int /*abs*/func = n * (2 * vn + BP_PORT(bp)) + BP_PATH(bp);
2412
2413                 if (func >= E1H_FUNC_MAX)
2414                         break;
2415
2416                 bp->mf_config[vn] =
2417                         MF_CFG_RD(bp, func_mf_config[func].config);
2418         }
2419 }
2420
2421 static void bnx2x_cmng_fns_init(struct bnx2x *bp, u8 read_cfg, u8 cmng_type)
2422 {
2423
2424         if (cmng_type == CMNG_FNS_MINMAX) {
2425                 int vn;
2426
2427                 /* clear cmng_enables */
2428                 bp->cmng.flags.cmng_enables = 0;
2429
2430                 /* read mf conf from shmem */
2431                 if (read_cfg)
2432                         bnx2x_read_mf_cfg(bp);
2433
2434                 /* Init rate shaping and fairness contexts */
2435                 bnx2x_init_port_minmax(bp);
2436
2437                 /* vn_weight_sum and enable fairness if not 0 */
2438                 bnx2x_calc_vn_weight_sum(bp);
2439
2440                 /* calculate and set min-max rate for each vn */
2441                 if (bp->port.pmf)
2442                         for (vn = VN_0; vn < E1HVN_MAX; vn++)
2443                                 bnx2x_init_vn_minmax(bp, vn);
2444
2445                 /* always enable rate shaping and fairness */
2446                 bp->cmng.flags.cmng_enables |=
2447                                         CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
2448                 if (!bp->vn_weight_sum)
2449                         DP(NETIF_MSG_IFUP, "All MIN values are zeroes"
2450                                    "  fairness will be disabled\n");
2451                 return;
2452         }
2453
2454         /* rate shaping and fairness are disabled */
2455         DP(NETIF_MSG_IFUP,
2456            "rate shaping and fairness are disabled\n");
2457 }
2458
2459 static inline void bnx2x_link_sync_notify(struct bnx2x *bp)
2460 {
2461         int port = BP_PORT(bp);
2462         int func;
2463         int vn;
2464
2465         /* Set the attention towards other drivers on the same port */
2466         for (vn = VN_0; vn < E1HVN_MAX; vn++) {
2467                 if (vn == BP_E1HVN(bp))
2468                         continue;
2469
2470                 func = ((vn << 1) | port);
2471                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_0 +
2472                        (LINK_SYNC_ATTENTION_BIT_FUNC_0 + func)*4, 1);
2473         }
2474 }
2475
2476 /* This function is called upon link interrupt */
2477 static void bnx2x_link_attn(struct bnx2x *bp)
2478 {
2479         /* Make sure that we are synced with the current statistics */
2480         bnx2x_stats_handle(bp, STATS_EVENT_STOP);
2481
2482         bnx2x_link_update(&bp->link_params, &bp->link_vars);
2483
2484         if (bp->link_vars.link_up) {
2485
2486                 /* dropless flow control */
2487                 if (!CHIP_IS_E1(bp) && bp->dropless_fc) {
2488                         int port = BP_PORT(bp);
2489                         u32 pause_enabled = 0;
2490
2491                         if (bp->link_vars.flow_ctrl & BNX2X_FLOW_CTRL_TX)
2492                                 pause_enabled = 1;
2493
2494                         REG_WR(bp, BAR_USTRORM_INTMEM +
2495                                USTORM_ETH_PAUSE_ENABLED_OFFSET(port),
2496                                pause_enabled);
2497                 }
2498
2499                 if (bp->link_vars.mac_type != MAC_TYPE_EMAC) {
2500                         struct host_port_stats *pstats;
2501
2502                         pstats = bnx2x_sp(bp, port_stats);
2503                         /* reset old mac stats */
2504                         memset(&(pstats->mac_stx[0]), 0,
2505                                sizeof(struct mac_stx));
2506                 }
2507                 if (bp->state == BNX2X_STATE_OPEN)
2508                         bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2509         }
2510
2511         if (bp->link_vars.link_up && bp->link_vars.line_speed) {
2512                 int cmng_fns = bnx2x_get_cmng_fns_mode(bp);
2513
2514                 if (cmng_fns != CMNG_FNS_NONE) {
2515                         bnx2x_cmng_fns_init(bp, false, cmng_fns);
2516                         storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
2517                 } else
2518                         /* rate shaping and fairness are disabled */
2519                         DP(NETIF_MSG_IFUP,
2520                            "single function mode without fairness\n");
2521         }
2522
2523         __bnx2x_link_report(bp);
2524
2525         if (IS_MF(bp))
2526                 bnx2x_link_sync_notify(bp);
2527 }
2528
2529 void bnx2x__link_status_update(struct bnx2x *bp)
2530 {
2531         if (bp->state != BNX2X_STATE_OPEN)
2532                 return;
2533
2534         bnx2x_link_status_update(&bp->link_params, &bp->link_vars);
2535
2536         if (bp->link_vars.link_up)
2537                 bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2538         else
2539                 bnx2x_stats_handle(bp, STATS_EVENT_STOP);
2540
2541         /* indicate link status */
2542         bnx2x_link_report(bp);
2543 }
2544
2545 static void bnx2x_pmf_update(struct bnx2x *bp)
2546 {
2547         int port = BP_PORT(bp);
2548         u32 val;
2549
2550         bp->port.pmf = 1;
2551         DP(NETIF_MSG_LINK, "pmf %d\n", bp->port.pmf);
2552
2553         /*
2554          * We need the mb() to ensure the ordering between the writing to
2555          * bp->port.pmf here and reading it from the bnx2x_periodic_task().
2556          */
2557         smp_mb();
2558
2559         /* queue a periodic task */
2560         queue_delayed_work(bnx2x_wq, &bp->period_task, 0);
2561
2562         bnx2x_dcbx_pmf_update(bp);
2563
2564         /* enable nig attention */
2565         val = (0xff0f | (1 << (BP_E1HVN(bp) + 4)));
2566         if (bp->common.int_block == INT_BLOCK_HC) {
2567                 REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, val);
2568                 REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, val);
2569         } else if (!CHIP_IS_E1x(bp)) {
2570                 REG_WR(bp, IGU_REG_TRAILING_EDGE_LATCH, val);
2571                 REG_WR(bp, IGU_REG_LEADING_EDGE_LATCH, val);
2572         }
2573
2574         bnx2x_stats_handle(bp, STATS_EVENT_PMF);
2575 }
2576
2577 /* end of Link */
2578
2579 /* slow path */
2580
2581 /*
2582  * General service functions
2583  */
2584
2585 /* send the MCP a request, block until there is a reply */
2586 u32 bnx2x_fw_command(struct bnx2x *bp, u32 command, u32 param)
2587 {
2588         int mb_idx = BP_FW_MB_IDX(bp);
2589         u32 seq;
2590         u32 rc = 0;
2591         u32 cnt = 1;
2592         u8 delay = CHIP_REV_IS_SLOW(bp) ? 100 : 10;
2593
2594         mutex_lock(&bp->fw_mb_mutex);
2595         seq = ++bp->fw_seq;
2596         SHMEM_WR(bp, func_mb[mb_idx].drv_mb_param, param);
2597         SHMEM_WR(bp, func_mb[mb_idx].drv_mb_header, (command | seq));
2598
2599         DP(BNX2X_MSG_MCP, "wrote command (%x) to FW MB param 0x%08x\n",
2600                         (command | seq), param);
2601
2602         do {
2603                 /* let the FW do it's magic ... */
2604                 msleep(delay);
2605
2606                 rc = SHMEM_RD(bp, func_mb[mb_idx].fw_mb_header);
2607
2608                 /* Give the FW up to 5 second (500*10ms) */
2609         } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2610
2611         DP(BNX2X_MSG_MCP, "[after %d ms] read (%x) seq is (%x) from FW MB\n",
2612            cnt*delay, rc, seq);
2613
2614         /* is this a reply to our command? */
2615         if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK))
2616                 rc &= FW_MSG_CODE_MASK;
2617         else {
2618                 /* FW BUG! */
2619                 BNX2X_ERR("FW failed to respond!\n");
2620                 bnx2x_fw_dump(bp);
2621                 rc = 0;
2622         }
2623         mutex_unlock(&bp->fw_mb_mutex);
2624
2625         return rc;
2626 }
2627
2628 static u8 stat_counter_valid(struct bnx2x *bp, struct bnx2x_fastpath *fp)
2629 {
2630 #ifdef BCM_CNIC
2631         /* Statistics are not supported for CNIC Clients at the moment */
2632         if (IS_FCOE_FP(fp))
2633                 return false;
2634 #endif
2635         return true;
2636 }
2637
2638 void bnx2x_func_init(struct bnx2x *bp, struct bnx2x_func_init_params *p)
2639 {
2640         if (CHIP_IS_E1x(bp)) {
2641                 struct tstorm_eth_function_common_config tcfg = {0};
2642
2643                 storm_memset_func_cfg(bp, &tcfg, p->func_id);
2644         }
2645
2646         /* Enable the function in the FW */
2647         storm_memset_vf_to_pf(bp, p->func_id, p->pf_id);
2648         storm_memset_func_en(bp, p->func_id, 1);
2649
2650         /* spq */
2651         if (p->func_flgs & FUNC_FLG_SPQ) {
2652                 storm_memset_spq_addr(bp, p->spq_map, p->func_id);
2653                 REG_WR(bp, XSEM_REG_FAST_MEMORY +
2654                        XSTORM_SPQ_PROD_OFFSET(p->func_id), p->spq_prod);
2655         }
2656 }
2657
2658 /**
2659  * bnx2x_get_tx_only_flags - Return common flags
2660  *
2661  * @bp          device handle
2662  * @fp          queue handle
2663  * @zero_stats  TRUE if statistics zeroing is needed
2664  *
2665  * Return the flags that are common for the Tx-only and not normal connections.
2666  */
2667 static inline unsigned long bnx2x_get_common_flags(struct bnx2x *bp,
2668                                                    struct bnx2x_fastpath *fp,
2669                                                    bool zero_stats)
2670 {
2671         unsigned long flags = 0;
2672
2673         /* PF driver will always initialize the Queue to an ACTIVE state */
2674         __set_bit(BNX2X_Q_FLG_ACTIVE, &flags);
2675
2676         /* tx only connections collect statistics (on the same index as the
2677          *  parent connection). The statistics are zeroed when the parent
2678          *  connection is initialized.
2679          */
2680         if (stat_counter_valid(bp, fp)) {
2681                 __set_bit(BNX2X_Q_FLG_STATS, &flags);
2682                 if (zero_stats)
2683                         __set_bit(BNX2X_Q_FLG_ZERO_STATS, &flags);
2684         }
2685
2686         return flags;
2687 }
2688
2689 static inline unsigned long bnx2x_get_q_flags(struct bnx2x *bp,
2690                                               struct bnx2x_fastpath *fp,
2691                                               bool leading)
2692 {
2693         unsigned long flags = 0;
2694
2695         /* calculate other queue flags */
2696         if (IS_MF_SD(bp))
2697                 __set_bit(BNX2X_Q_FLG_OV, &flags);
2698
2699         if (IS_FCOE_FP(fp))
2700                 __set_bit(BNX2X_Q_FLG_FCOE, &flags);
2701
2702         if (!fp->disable_tpa) {
2703                 __set_bit(BNX2X_Q_FLG_TPA, &flags);
2704                 __set_bit(BNX2X_Q_FLG_TPA_IPV6, &flags);
2705         }
2706
2707         if (leading) {
2708                 __set_bit(BNX2X_Q_FLG_LEADING_RSS, &flags);
2709                 __set_bit(BNX2X_Q_FLG_MCAST, &flags);
2710         }
2711
2712         /* Always set HW VLAN stripping */
2713         __set_bit(BNX2X_Q_FLG_VLAN, &flags);
2714
2715
2716         return flags | bnx2x_get_common_flags(bp, fp, true);
2717 }
2718
2719 static void bnx2x_pf_q_prep_general(struct bnx2x *bp,
2720         struct bnx2x_fastpath *fp, struct bnx2x_general_setup_params *gen_init,
2721         u8 cos)
2722 {
2723         gen_init->stat_id = bnx2x_stats_id(fp);
2724         gen_init->spcl_id = fp->cl_id;
2725
2726         /* Always use mini-jumbo MTU for FCoE L2 ring */
2727         if (IS_FCOE_FP(fp))
2728                 gen_init->mtu = BNX2X_FCOE_MINI_JUMBO_MTU;
2729         else
2730                 gen_init->mtu = bp->dev->mtu;
2731
2732         gen_init->cos = cos;
2733 }
2734
2735 static void bnx2x_pf_rx_q_prep(struct bnx2x *bp,
2736         struct bnx2x_fastpath *fp, struct rxq_pause_params *pause,
2737         struct bnx2x_rxq_setup_params *rxq_init)
2738 {
2739         u8 max_sge = 0;
2740         u16 sge_sz = 0;
2741         u16 tpa_agg_size = 0;
2742
2743         if (!fp->disable_tpa) {
2744                 pause->sge_th_hi = 250;
2745                 pause->sge_th_lo = 150;
2746                 tpa_agg_size = min_t(u32,
2747                         (min_t(u32, 8, MAX_SKB_FRAGS) *
2748                         SGE_PAGE_SIZE * PAGES_PER_SGE), 0xffff);
2749                 max_sge = SGE_PAGE_ALIGN(bp->dev->mtu) >>
2750                         SGE_PAGE_SHIFT;
2751                 max_sge = ((max_sge + PAGES_PER_SGE - 1) &
2752                           (~(PAGES_PER_SGE-1))) >> PAGES_PER_SGE_SHIFT;
2753                 sge_sz = (u16)min_t(u32, SGE_PAGE_SIZE * PAGES_PER_SGE,
2754                                     0xffff);
2755         }
2756
2757         /* pause - not for e1 */
2758         if (!CHIP_IS_E1(bp)) {
2759                 pause->bd_th_hi = 350;
2760                 pause->bd_th_lo = 250;
2761                 pause->rcq_th_hi = 350;
2762                 pause->rcq_th_lo = 250;
2763
2764                 pause->pri_map = 1;
2765         }
2766
2767         /* rxq setup */
2768         rxq_init->dscr_map = fp->rx_desc_mapping;
2769         rxq_init->sge_map = fp->rx_sge_mapping;
2770         rxq_init->rcq_map = fp->rx_comp_mapping;
2771         rxq_init->rcq_np_map = fp->rx_comp_mapping + BCM_PAGE_SIZE;
2772
2773         /* This should be a maximum number of data bytes that may be
2774          * placed on the BD (not including paddings).
2775          */
2776         rxq_init->buf_sz = fp->rx_buf_size - BNX2X_FW_RX_ALIGN -
2777                 IP_HEADER_ALIGNMENT_PADDING;
2778
2779         rxq_init->cl_qzone_id = fp->cl_qzone_id;
2780         rxq_init->tpa_agg_sz = tpa_agg_size;
2781         rxq_init->sge_buf_sz = sge_sz;
2782         rxq_init->max_sges_pkt = max_sge;
2783         rxq_init->rss_engine_id = BP_FUNC(bp);
2784
2785         /* Maximum number or simultaneous TPA aggregation for this Queue.
2786          *
2787          * For PF Clients it should be the maximum avaliable number.
2788          * VF driver(s) may want to define it to a smaller value.
2789          */
2790         rxq_init->max_tpa_queues =
2791                 (CHIP_IS_E1(bp) ? ETH_MAX_AGGREGATION_QUEUES_E1 :
2792                 ETH_MAX_AGGREGATION_QUEUES_E1H_E2);
2793
2794         rxq_init->cache_line_log = BNX2X_RX_ALIGN_SHIFT;
2795         rxq_init->fw_sb_id = fp->fw_sb_id;
2796
2797         if (IS_FCOE_FP(fp))
2798                 rxq_init->sb_cq_index = HC_SP_INDEX_ETH_FCOE_RX_CQ_CONS;
2799         else
2800                 rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
2801 }
2802
2803 static void bnx2x_pf_tx_q_prep(struct bnx2x *bp,
2804         struct bnx2x_fastpath *fp, struct bnx2x_txq_setup_params *txq_init,
2805         u8 cos)
2806 {
2807         txq_init->dscr_map = fp->txdata[cos].tx_desc_mapping;
2808         txq_init->sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
2809         txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
2810         txq_init->fw_sb_id = fp->fw_sb_id;
2811
2812         /*
2813          * set the tss leading client id for TX classfication ==
2814          * leading RSS client id
2815          */
2816         txq_init->tss_leading_cl_id = bnx2x_fp(bp, 0, cl_id);
2817
2818         if (IS_FCOE_FP(fp)) {
2819                 txq_init->sb_cq_index = HC_SP_INDEX_ETH_FCOE_TX_CQ_CONS;
2820                 txq_init->traffic_type = LLFC_TRAFFIC_TYPE_FCOE;
2821         }
2822 }
2823
2824 static void bnx2x_pf_init(struct bnx2x *bp)
2825 {
2826         struct bnx2x_func_init_params func_init = {0};
2827         struct event_ring_data eq_data = { {0} };
2828         u16 flags;
2829
2830         if (!CHIP_IS_E1x(bp)) {
2831                 /* reset IGU PF statistics: MSIX + ATTN */
2832                 /* PF */
2833                 REG_WR(bp, IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
2834                            BNX2X_IGU_STAS_MSG_VF_CNT*4 +
2835                            (CHIP_MODE_IS_4_PORT(bp) ?
2836                                 BP_FUNC(bp) : BP_VN(bp))*4, 0);
2837                 /* ATTN */
2838                 REG_WR(bp, IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
2839                            BNX2X_IGU_STAS_MSG_VF_CNT*4 +
2840                            BNX2X_IGU_STAS_MSG_PF_CNT*4 +
2841                            (CHIP_MODE_IS_4_PORT(bp) ?
2842                                 BP_FUNC(bp) : BP_VN(bp))*4, 0);
2843         }
2844
2845         /* function setup flags */
2846         flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
2847
2848         /* This flag is relevant for E1x only.
2849          * E2 doesn't have a TPA configuration in a function level.
2850          */
2851         flags |= (bp->flags & TPA_ENABLE_FLAG) ? FUNC_FLG_TPA : 0;
2852
2853         func_init.func_flgs = flags;
2854         func_init.pf_id = BP_FUNC(bp);
2855         func_init.func_id = BP_FUNC(bp);
2856         func_init.spq_map = bp->spq_mapping;
2857         func_init.spq_prod = bp->spq_prod_idx;
2858
2859         bnx2x_func_init(bp, &func_init);
2860
2861         memset(&(bp->cmng), 0, sizeof(struct cmng_struct_per_port));
2862
2863         /*
2864          * Congestion management values depend on the link rate
2865          * There is no active link so initial link rate is set to 10 Gbps.
2866          * When the link comes up The congestion management values are
2867          * re-calculated according to the actual link rate.
2868          */
2869         bp->link_vars.line_speed = SPEED_10000;
2870         bnx2x_cmng_fns_init(bp, true, bnx2x_get_cmng_fns_mode(bp));
2871
2872         /* Only the PMF sets the HW */
2873         if (bp->port.pmf)
2874                 storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
2875
2876         /* init Event Queue */
2877         eq_data.base_addr.hi = U64_HI(bp->eq_mapping);
2878         eq_data.base_addr.lo = U64_LO(bp->eq_mapping);
2879         eq_data.producer = bp->eq_prod;
2880         eq_data.index_id = HC_SP_INDEX_EQ_CONS;
2881         eq_data.sb_id = DEF_SB_ID;
2882         storm_memset_eq_data(bp, &eq_data, BP_FUNC(bp));
2883 }
2884
2885
2886 static void bnx2x_e1h_disable(struct bnx2x *bp)
2887 {
2888         int port = BP_PORT(bp);
2889
2890         bnx2x_tx_disable(bp);
2891
2892         REG_WR(bp, NIG_REG_LLH0_FUNC_EN + port*8, 0);
2893 }
2894
2895 static void bnx2x_e1h_enable(struct bnx2x *bp)
2896 {
2897         int port = BP_PORT(bp);
2898
2899         REG_WR(bp, NIG_REG_LLH0_FUNC_EN + port*8, 1);
2900
2901         /* Tx queue should be only reenabled */
2902         netif_tx_wake_all_queues(bp->dev);
2903
2904         /*
2905          * Should not call netif_carrier_on since it will be called if the link
2906          * is up when checking for link state
2907          */
2908 }
2909
2910 /* called due to MCP event (on pmf):
2911  *      reread new bandwidth configuration
2912  *      configure FW
2913  *      notify others function about the change
2914  */
2915 static inline void bnx2x_config_mf_bw(struct bnx2x *bp)
2916 {
2917         if (bp->link_vars.link_up) {
2918                 bnx2x_cmng_fns_init(bp, true, CMNG_FNS_MINMAX);
2919                 bnx2x_link_sync_notify(bp);
2920         }
2921         storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
2922 }
2923
2924 static inline void bnx2x_set_mf_bw(struct bnx2x *bp)
2925 {
2926         bnx2x_config_mf_bw(bp);
2927         bnx2x_fw_command(bp, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
2928 }
2929
2930 static void bnx2x_dcc_event(struct bnx2x *bp, u32 dcc_event)
2931 {
2932         DP(BNX2X_MSG_MCP, "dcc_event 0x%x\n", dcc_event);
2933
2934         if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
2935
2936                 /*
2937                  * This is the only place besides the function initialization
2938                  * where the bp->flags can change so it is done without any
2939                  * locks
2940                  */
2941                 if (bp->mf_config[BP_VN(bp)] & FUNC_MF_CFG_FUNC_DISABLED) {
2942                         DP(NETIF_MSG_IFDOWN, "mf_cfg function disabled\n");
2943                         bp->flags |= MF_FUNC_DIS;
2944
2945                         bnx2x_e1h_disable(bp);
2946                 } else {
2947                         DP(NETIF_MSG_IFUP, "mf_cfg function enabled\n");
2948                         bp->flags &= ~MF_FUNC_DIS;
2949
2950                         bnx2x_e1h_enable(bp);
2951                 }
2952                 dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
2953         }
2954         if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
2955                 bnx2x_config_mf_bw(bp);
2956                 dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
2957         }
2958
2959         /* Report results to MCP */
2960         if (dcc_event)
2961                 bnx2x_fw_command(bp, DRV_MSG_CODE_DCC_FAILURE, 0);
2962         else
2963                 bnx2x_fw_command(bp, DRV_MSG_CODE_DCC_OK, 0);
2964 }
2965
2966 /* must be called under the spq lock */
2967 static inline struct eth_spe *bnx2x_sp_get_next(struct bnx2x *bp)
2968 {
2969         struct eth_spe *next_spe = bp->spq_prod_bd;
2970
2971         if (bp->spq_prod_bd == bp->spq_last_bd) {
2972                 bp->spq_prod_bd = bp->spq;
2973                 bp->spq_prod_idx = 0;
2974                 DP(NETIF_MSG_TIMER, "end of spq\n");
2975         } else {
2976                 bp->spq_prod_bd++;
2977                 bp->spq_prod_idx++;
2978         }
2979         return next_spe;
2980 }
2981
2982 /* must be called under the spq lock */
2983 static inline void bnx2x_sp_prod_update(struct bnx2x *bp)
2984 {
2985         int func = BP_FUNC(bp);
2986
2987         /*
2988          * Make sure that BD data is updated before writing the producer:
2989          * BD data is written to the memory, the producer is read from the
2990          * memory, thus we need a full memory barrier to ensure the ordering.
2991          */
2992         mb();
2993
2994         REG_WR16(bp, BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func),
2995                  bp->spq_prod_idx);
2996         mmiowb();
2997 }
2998
2999 /**
3000  * bnx2x_is_contextless_ramrod - check if the current command ends on EQ
3001  *
3002  * @cmd:        command to check
3003  * @cmd_type:   command type
3004  */
3005 static inline bool bnx2x_is_contextless_ramrod(int cmd, int cmd_type)
3006 {
3007         if ((cmd_type == NONE_CONNECTION_TYPE) ||
3008             (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
3009             (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
3010             (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
3011             (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
3012             (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
3013             (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE))
3014                 return true;
3015         else
3016                 return false;
3017
3018 }
3019
3020
3021 /**
3022  * bnx2x_sp_post - place a single command on an SP ring
3023  *
3024  * @bp:         driver handle
3025  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
3026  * @cid:        SW CID the command is related to
3027  * @data_hi:    command private data address (high 32 bits)
3028  * @data_lo:    command private data address (low 32 bits)
3029  * @cmd_type:   command type (e.g. NONE, ETH)
3030  *
3031  * SP data is handled as if it's always an address pair, thus data fields are
3032  * not swapped to little endian in upper functions. Instead this function swaps
3033  * data as if it's two u32 fields.
3034  */
3035 int bnx2x_sp_post(struct bnx2x *bp, int command, int cid,
3036                   u32 data_hi, u32 data_lo, int cmd_type)
3037 {
3038         struct eth_spe *spe;
3039         u16 type;
3040         bool common = bnx2x_is_contextless_ramrod(command, cmd_type);
3041
3042 #ifdef BNX2X_STOP_ON_ERROR
3043         if (unlikely(bp->panic))
3044                 return -EIO;
3045 #endif
3046
3047         spin_lock_bh(&bp->spq_lock);
3048
3049         if (common) {
3050                 if (!atomic_read(&bp->eq_spq_left)) {
3051                         BNX2X_ERR("BUG! EQ ring full!\n");
3052                         spin_unlock_bh(&bp->spq_lock);
3053                         bnx2x_panic();
3054                         return -EBUSY;
3055                 }
3056         } else if (!atomic_read(&bp->cq_spq_left)) {
3057                         BNX2X_ERR("BUG! SPQ ring full!\n");
3058                         spin_unlock_bh(&bp->spq_lock);
3059                         bnx2x_panic();
3060                         return -EBUSY;
3061         }
3062
3063         spe = bnx2x_sp_get_next(bp);
3064
3065         /* CID needs port number to be encoded int it */
3066         spe->hdr.conn_and_cmd_data =
3067                         cpu_to_le32((command << SPE_HDR_CMD_ID_SHIFT) |
3068                                     HW_CID(bp, cid));
3069
3070         type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
3071
3072         type |= ((BP_FUNC(bp) << SPE_HDR_FUNCTION_ID_SHIFT) &
3073                  SPE_HDR_FUNCTION_ID);
3074
3075         spe->hdr.type = cpu_to_le16(type);
3076
3077         spe->data.update_data_addr.hi = cpu_to_le32(data_hi);
3078         spe->data.update_data_addr.lo = cpu_to_le32(data_lo);
3079
3080         /* stats ramrod has it's own slot on the spq */
3081         if (command != RAMROD_CMD_ID_COMMON_STAT_QUERY) {
3082                 /*
3083                  * It's ok if the actual decrement is issued towards the memory
3084                  * somewhere between the spin_lock and spin_unlock. Thus no
3085                  * more explict memory barrier is needed.
3086                  */
3087                 if (common)
3088                         atomic_dec(&bp->eq_spq_left);
3089                 else
3090                         atomic_dec(&bp->cq_spq_left);
3091         }
3092
3093
3094         DP(BNX2X_MSG_SP/*NETIF_MSG_TIMER*/,
3095            "SPQE[%x] (%x:%x)  command %d  hw_cid %x  data (%x:%x) "
3096            "type(0x%x) left (ETH, COMMON) (%x,%x)\n",
3097            bp->spq_prod_idx, (u32)U64_HI(bp->spq_mapping),
3098            (u32)(U64_LO(bp->spq_mapping) +
3099            (void *)bp->spq_prod_bd - (void *)bp->spq), command,
3100            HW_CID(bp, cid), data_hi, data_lo, type,
3101            atomic_read(&bp->cq_spq_left), atomic_read(&bp->eq_spq_left));
3102
3103         bnx2x_sp_prod_update(bp);
3104         spin_unlock_bh(&bp->spq_lock);
3105         return 0;
3106 }
3107
3108 /* acquire split MCP access lock register */
3109 static int bnx2x_acquire_alr(struct bnx2x *bp)
3110 {
3111         u32 j, val;
3112         int rc = 0;
3113
3114         might_sleep();
3115         for (j = 0; j < 1000; j++) {
3116                 val = (1UL << 31);
3117                 REG_WR(bp, GRCBASE_MCP + 0x9c, val);
3118                 val = REG_RD(bp, GRCBASE_MCP + 0x9c);
3119                 if (val & (1L << 31))
3120                         break;
3121
3122                 msleep(5);
3123         }
3124         if (!(val & (1L << 31))) {
3125                 BNX2X_ERR("Cannot acquire MCP access lock register\n");
3126                 rc = -EBUSY;
3127         }
3128
3129         return rc;
3130 }
3131
3132 /* release split MCP access lock register */
3133 static void bnx2x_release_alr(struct bnx2x *bp)
3134 {
3135         REG_WR(bp, GRCBASE_MCP + 0x9c, 0);
3136 }
3137
3138 #define BNX2X_DEF_SB_ATT_IDX    0x0001
3139 #define BNX2X_DEF_SB_IDX        0x0002
3140
3141 static inline u16 bnx2x_update_dsb_idx(struct bnx2x *bp)
3142 {
3143         struct host_sp_status_block *def_sb = bp->def_status_blk;
3144         u16 rc = 0;
3145
3146         barrier(); /* status block is written to by the chip */
3147         if (bp->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
3148                 bp->def_att_idx = def_sb->atten_status_block.attn_bits_index;
3149                 rc |= BNX2X_DEF_SB_ATT_IDX;
3150         }
3151
3152         if (bp->def_idx != def_sb->sp_sb.running_index) {
3153                 bp->def_idx = def_sb->sp_sb.running_index;
3154                 rc |= BNX2X_DEF_SB_IDX;
3155         }
3156
3157         /* Do not reorder: indecies reading should complete before handling */
3158         barrier();
3159         return rc;
3160 }
3161
3162 /*
3163  * slow path service functions
3164  */
3165
3166 static void bnx2x_attn_int_asserted(struct bnx2x *bp, u32 asserted)
3167 {
3168         int port = BP_PORT(bp);
3169         u32 aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
3170                               MISC_REG_AEU_MASK_ATTN_FUNC_0;
3171         u32 nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
3172                                        NIG_REG_MASK_INTERRUPT_PORT0;
3173         u32 aeu_mask;
3174         u32 nig_mask = 0;
3175         u32 reg_addr;
3176
3177         if (bp->attn_state & asserted)
3178                 BNX2X_ERR("IGU ERROR\n");
3179
3180         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
3181         aeu_mask = REG_RD(bp, aeu_addr);
3182
3183         DP(NETIF_MSG_HW, "aeu_mask %x  newly asserted %x\n",
3184            aeu_mask, asserted);
3185         aeu_mask &= ~(asserted & 0x3ff);
3186         DP(NETIF_MSG_HW, "new mask %x\n", aeu_mask);
3187
3188         REG_WR(bp, aeu_addr, aeu_mask);
3189         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
3190
3191         DP(NETIF_MSG_HW, "attn_state %x\n", bp->attn_state);
3192         bp->attn_state |= asserted;
3193         DP(NETIF_MSG_HW, "new state %x\n", bp->attn_state);
3194
3195         if (asserted & ATTN_HARD_WIRED_MASK) {
3196                 if (asserted & ATTN_NIG_FOR_FUNC) {
3197
3198                         bnx2x_acquire_phy_lock(bp);
3199
3200                         /* save nig interrupt mask */
3201                         nig_mask = REG_RD(bp, nig_int_mask_addr);
3202
3203                         /* If nig_mask is not set, no need to call the update
3204                          * function.
3205                          */
3206                         if (nig_mask) {
3207                                 REG_WR(bp, nig_int_mask_addr, 0);
3208
3209                                 bnx2x_link_attn(bp);
3210                         }
3211
3212                         /* handle unicore attn? */
3213                 }
3214                 if (asserted & ATTN_SW_TIMER_4_FUNC)
3215                         DP(NETIF_MSG_HW, "ATTN_SW_TIMER_4_FUNC!\n");
3216
3217                 if (asserted & GPIO_2_FUNC)
3218                         DP(NETIF_MSG_HW, "GPIO_2_FUNC!\n");
3219
3220                 if (asserted & GPIO_3_FUNC)
3221                         DP(NETIF_MSG_HW, "GPIO_3_FUNC!\n");
3222
3223                 if (asserted & GPIO_4_FUNC)
3224                         DP(NETIF_MSG_HW, "GPIO_4_FUNC!\n");
3225
3226                 if (port == 0) {
3227                         if (asserted & ATTN_GENERAL_ATTN_1) {
3228                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_1!\n");
3229                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
3230                         }
3231                         if (asserted & ATTN_GENERAL_ATTN_2) {
3232                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_2!\n");
3233                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
3234                         }
3235                         if (asserted & ATTN_GENERAL_ATTN_3) {
3236                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_3!\n");
3237                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
3238                         }
3239                 } else {
3240                         if (asserted & ATTN_GENERAL_ATTN_4) {
3241                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_4!\n");
3242                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
3243                         }
3244                         if (asserted & ATTN_GENERAL_ATTN_5) {
3245                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_5!\n");
3246                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
3247                         }
3248                         if (asserted & ATTN_GENERAL_ATTN_6) {
3249                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_6!\n");
3250                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
3251                         }
3252                 }
3253
3254         } /* if hardwired */
3255
3256         if (bp->common.int_block == INT_BLOCK_HC)
3257                 reg_addr = (HC_REG_COMMAND_REG + port*32 +
3258                             COMMAND_REG_ATTN_BITS_SET);
3259         else
3260                 reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
3261
3262         DP(NETIF_MSG_HW, "about to mask 0x%08x at %s addr 0x%x\n", asserted,
3263            (bp->common.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
3264         REG_WR(bp, reg_addr, asserted);
3265
3266         /* now set back the mask */
3267         if (asserted & ATTN_NIG_FOR_FUNC) {
3268                 REG_WR(bp, nig_int_mask_addr, nig_mask);
3269                 bnx2x_release_phy_lock(bp);
3270         }
3271 }
3272
3273 static inline void bnx2x_fan_failure(struct bnx2x *bp)
3274 {
3275         int port = BP_PORT(bp);
3276         u32 ext_phy_config;
3277         /* mark the failure */
3278         ext_phy_config =
3279                 SHMEM_RD(bp,
3280                          dev_info.port_hw_config[port].external_phy_config);
3281
3282         ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
3283         ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
3284         SHMEM_WR(bp, dev_info.port_hw_config[port].external_phy_config,
3285                  ext_phy_config);
3286
3287         /* log the failure */
3288         netdev_err(bp->dev, "Fan Failure on Network Controller has caused"
3289                " the driver to shutdown the card to prevent permanent"
3290                " damage.  Please contact OEM Support for assistance\n");
3291 }
3292
3293 static inline void bnx2x_attn_int_deasserted0(struct bnx2x *bp, u32 attn)
3294 {
3295         int port = BP_PORT(bp);
3296         int reg_offset;
3297         u32 val;
3298
3299         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
3300                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
3301
3302         if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
3303
3304                 val = REG_RD(bp, reg_offset);
3305                 val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
3306                 REG_WR(bp, reg_offset, val);
3307
3308                 BNX2X_ERR("SPIO5 hw attention\n");
3309
3310                 /* Fan failure attention */
3311                 bnx2x_hw_reset_phy(&bp->link_params);
3312                 bnx2x_fan_failure(bp);
3313         }
3314
3315         if ((attn & bp->link_vars.aeu_int_mask) && bp->port.pmf) {
3316                 bnx2x_acquire_phy_lock(bp);
3317                 bnx2x_handle_module_detect_int(&bp->link_params);
3318                 bnx2x_release_phy_lock(bp);
3319         }
3320
3321         if (attn & HW_INTERRUT_ASSERT_SET_0) {
3322
3323                 val = REG_RD(bp, reg_offset);
3324                 val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
3325                 REG_WR(bp, reg_offset, val);
3326
3327                 BNX2X_ERR("FATAL HW block attention set0 0x%x\n",
3328                           (u32)(attn & HW_INTERRUT_ASSERT_SET_0));
3329                 bnx2x_panic();
3330         }
3331 }
3332
3333 static inline void bnx2x_attn_int_deasserted1(struct bnx2x *bp, u32 attn)
3334 {
3335         u32 val;
3336
3337         if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
3338
3339                 val = REG_RD(bp, DORQ_REG_DORQ_INT_STS_CLR);
3340                 BNX2X_ERR("DB hw attention 0x%x\n", val);
3341                 /* DORQ discard attention */
3342                 if (val & 0x2)
3343                         BNX2X_ERR("FATAL error from DORQ\n");
3344         }
3345
3346         if (attn & HW_INTERRUT_ASSERT_SET_1) {
3347
3348                 int port = BP_PORT(bp);
3349                 int reg_offset;
3350
3351                 reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
3352                                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
3353
3354                 val = REG_RD(bp, reg_offset);
3355                 val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
3356                 REG_WR(bp, reg_offset, val);
3357
3358                 BNX2X_ERR("FATAL HW block attention set1 0x%x\n",
3359                           (u32)(attn & HW_INTERRUT_ASSERT_SET_1));
3360                 bnx2x_panic();
3361         }
3362 }
3363
3364 static inline void bnx2x_attn_int_deasserted2(struct bnx2x *bp, u32 attn)
3365 {
3366         u32 val;
3367
3368         if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
3369
3370                 val = REG_RD(bp, CFC_REG_CFC_INT_STS_CLR);
3371                 BNX2X_ERR("CFC hw attention 0x%x\n", val);
3372                 /* CFC error attention */
3373                 if (val & 0x2)
3374                         BNX2X_ERR("FATAL error from CFC\n");
3375         }
3376
3377         if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
3378                 val = REG_RD(bp, PXP_REG_PXP_INT_STS_CLR_0);
3379                 BNX2X_ERR("PXP hw attention-0 0x%x\n", val);
3380                 /* RQ_USDMDP_FIFO_OVERFLOW */
3381                 if (val & 0x18000)
3382                         BNX2X_ERR("FATAL error from PXP\n");
3383
3384                 if (!CHIP_IS_E1x(bp)) {
3385                         val = REG_RD(bp, PXP_REG_PXP_INT_STS_CLR_1);
3386                         BNX2X_ERR("PXP hw attention-1 0x%x\n", val);
3387                 }
3388         }
3389
3390         if (attn & HW_INTERRUT_ASSERT_SET_2) {
3391
3392                 int port = BP_PORT(bp);
3393                 int reg_offset;
3394
3395                 reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
3396                                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
3397
3398                 val = REG_RD(bp, reg_offset);
3399                 val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
3400                 REG_WR(bp, reg_offset, val);
3401
3402                 BNX2X_ERR("FATAL HW block attention set2 0x%x\n",
3403                           (u32)(attn & HW_INTERRUT_ASSERT_SET_2));
3404                 bnx2x_panic();
3405         }
3406 }
3407
3408 static inline void bnx2x_attn_int_deasserted3(struct bnx2x *bp, u32 attn)
3409 {
3410         u32 val;
3411
3412         if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
3413
3414                 if (attn & BNX2X_PMF_LINK_ASSERT) {
3415                         int func = BP_FUNC(bp);
3416
3417                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
3418                         bp->mf_config[BP_VN(bp)] = MF_CFG_RD(bp,
3419                                         func_mf_config[BP_ABS_FUNC(bp)].config);
3420                         val = SHMEM_RD(bp,
3421                                        func_mb[BP_FW_MB_IDX(bp)].drv_status);
3422                         if (val & DRV_STATUS_DCC_EVENT_MASK)
3423                                 bnx2x_dcc_event(bp,
3424                                             (val & DRV_STATUS_DCC_EVENT_MASK));
3425
3426                         if (val & DRV_STATUS_SET_MF_BW)
3427                                 bnx2x_set_mf_bw(bp);
3428
3429                         if ((bp->port.pmf == 0) && (val & DRV_STATUS_PMF))
3430                                 bnx2x_pmf_update(bp);
3431
3432                         if (bp->port.pmf &&
3433                             (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
3434                                 bp->dcbx_enabled > 0)
3435                                 /* start dcbx state machine */
3436                                 bnx2x_dcbx_set_params(bp,
3437                                         BNX2X_DCBX_STATE_NEG_RECEIVED);
3438                         if (bp->link_vars.periodic_flags &
3439                             PERIODIC_FLAGS_LINK_EVENT) {
3440                                 /*  sync with link */
3441                                 bnx2x_acquire_phy_lock(bp);
3442                                 bp->link_vars.periodic_flags &=
3443                                         ~PERIODIC_FLAGS_LINK_EVENT;
3444                                 bnx2x_release_phy_lock(bp);
3445                                 if (IS_MF(bp))
3446                                         bnx2x_link_sync_notify(bp);
3447                                 bnx2x_link_report(bp);
3448                         }
3449                         /* Always call it here: bnx2x_link_report() will
3450                          * prevent the link indication duplication.
3451                          */
3452                         bnx2x__link_status_update(bp);
3453                 } else if (attn & BNX2X_MC_ASSERT_BITS) {
3454
3455                         BNX2X_ERR("MC assert!\n");
3456                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_10, 0);
3457                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_9, 0);
3458                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_8, 0);
3459                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_7, 0);
3460                         bnx2x_panic();
3461
3462                 } else if (attn & BNX2X_MCP_ASSERT) {
3463
3464                         BNX2X_ERR("MCP assert!\n");
3465                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_11, 0);
3466                         bnx2x_fw_dump(bp);
3467
3468                 } else
3469                         BNX2X_ERR("Unknown HW assert! (attn 0x%x)\n", attn);
3470         }
3471
3472         if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
3473                 BNX2X_ERR("LATCHED attention 0x%08x (masked)\n", attn);
3474                 if (attn & BNX2X_GRC_TIMEOUT) {
3475                         val = CHIP_IS_E1(bp) ? 0 :
3476                                         REG_RD(bp, MISC_REG_GRC_TIMEOUT_ATTN);
3477                         BNX2X_ERR("GRC time-out 0x%08x\n", val);
3478                 }
3479                 if (attn & BNX2X_GRC_RSV) {
3480                         val = CHIP_IS_E1(bp) ? 0 :
3481                                         REG_RD(bp, MISC_REG_GRC_RSV_ATTN);
3482                         BNX2X_ERR("GRC reserved 0x%08x\n", val);
3483                 }
3484                 REG_WR(bp, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
3485         }
3486 }
3487
3488 /*
3489  * Bits map:
3490  * 0-7   - Engine0 load counter.
3491  * 8-15  - Engine1 load counter.
3492  * 16    - Engine0 RESET_IN_PROGRESS bit.
3493  * 17    - Engine1 RESET_IN_PROGRESS bit.
3494  * 18    - Engine0 ONE_IS_LOADED. Set when there is at least one active function
3495  *         on the engine
3496  * 19    - Engine1 ONE_IS_LOADED.
3497  * 20    - Chip reset flow bit. When set none-leader must wait for both engines
3498  *         leader to complete (check for both RESET_IN_PROGRESS bits and not for
3499  *         just the one belonging to its engine).
3500  *
3501  */
3502 #define BNX2X_RECOVERY_GLOB_REG         MISC_REG_GENERIC_POR_1
3503
3504 #define BNX2X_PATH0_LOAD_CNT_MASK       0x000000ff
3505 #define BNX2X_PATH0_LOAD_CNT_SHIFT      0
3506 #define BNX2X_PATH1_LOAD_CNT_MASK       0x0000ff00
3507 #define BNX2X_PATH1_LOAD_CNT_SHIFT      8
3508 #define BNX2X_PATH0_RST_IN_PROG_BIT     0x00010000
3509 #define BNX2X_PATH1_RST_IN_PROG_BIT     0x00020000
3510 #define BNX2X_GLOBAL_RESET_BIT          0x00040000
3511
3512 /*
3513  * Set the GLOBAL_RESET bit.
3514  *
3515  * Should be run under rtnl lock
3516  */
3517 void bnx2x_set_reset_global(struct bnx2x *bp)
3518 {
3519         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3520
3521         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val | BNX2X_GLOBAL_RESET_BIT);
3522         barrier();
3523         mmiowb();
3524 }
3525
3526 /*
3527  * Clear the GLOBAL_RESET bit.
3528  *
3529  * Should be run under rtnl lock
3530  */
3531 static inline void bnx2x_clear_reset_global(struct bnx2x *bp)
3532 {
3533         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3534
3535         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val & (~BNX2X_GLOBAL_RESET_BIT));
3536         barrier();
3537         mmiowb();
3538 }
3539
3540 /*
3541  * Checks the GLOBAL_RESET bit.
3542  *
3543  * should be run under rtnl lock
3544  */
3545 static inline bool bnx2x_reset_is_global(struct bnx2x *bp)
3546 {
3547         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3548
3549         DP(NETIF_MSG_HW, "GEN_REG_VAL=0x%08x\n", val);
3550         return (val & BNX2X_GLOBAL_RESET_BIT) ? true : false;
3551 }
3552
3553 /*
3554  * Clear RESET_IN_PROGRESS bit for the current engine.
3555  *
3556  * Should be run under rtnl lock
3557  */
3558 static inline void bnx2x_set_reset_done(struct bnx2x *bp)
3559 {
3560         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3561         u32 bit = BP_PATH(bp) ?
3562                 BNX2X_PATH1_RST_IN_PROG_BIT : BNX2X_PATH0_RST_IN_PROG_BIT;
3563
3564         /* Clear the bit */
3565         val &= ~bit;
3566         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3567         barrier();
3568         mmiowb();
3569 }
3570
3571 /*
3572  * Set RESET_IN_PROGRESS for the current engine.
3573  *
3574  * should be run under rtnl lock
3575  */
3576 void bnx2x_set_reset_in_progress(struct bnx2x *bp)
3577 {
3578         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3579         u32 bit = BP_PATH(bp) ?
3580                 BNX2X_PATH1_RST_IN_PROG_BIT : BNX2X_PATH0_RST_IN_PROG_BIT;
3581
3582         /* Set the bit */
3583         val |= bit;
3584         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3585         barrier();
3586         mmiowb();
3587 }
3588
3589 /*
3590  * Checks the RESET_IN_PROGRESS bit for the given engine.
3591  * should be run under rtnl lock
3592  */
3593 bool bnx2x_reset_is_done(struct bnx2x *bp, int engine)
3594 {
3595         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3596         u32 bit = engine ?
3597                 BNX2X_PATH1_RST_IN_PROG_BIT : BNX2X_PATH0_RST_IN_PROG_BIT;
3598
3599         /* return false if bit is set */
3600         return (val & bit) ? false : true;
3601 }
3602
3603 /*
3604  * Increment the load counter for the current engine.
3605  *
3606  * should be run under rtnl lock
3607  */
3608 void bnx2x_inc_load_cnt(struct bnx2x *bp)
3609 {
3610         u32 val1, val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3611         u32 mask = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_MASK :
3612                              BNX2X_PATH0_LOAD_CNT_MASK;
3613         u32 shift = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_SHIFT :
3614                              BNX2X_PATH0_LOAD_CNT_SHIFT;
3615
3616         DP(NETIF_MSG_HW, "Old GEN_REG_VAL=0x%08x\n", val);
3617
3618         /* get the current counter value */
3619         val1 = (val & mask) >> shift;
3620
3621         /* increment... */
3622         val1++;
3623
3624         /* clear the old value */
3625         val &= ~mask;
3626
3627         /* set the new one */
3628         val |= ((val1 << shift) & mask);
3629
3630         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3631         barrier();
3632         mmiowb();
3633 }
3634
3635 /**
3636  * bnx2x_dec_load_cnt - decrement the load counter
3637  *
3638  * @bp:         driver handle
3639  *
3640  * Should be run under rtnl lock.
3641  * Decrements the load counter for the current engine. Returns
3642  * the new counter value.
3643  */
3644 u32 bnx2x_dec_load_cnt(struct bnx2x *bp)
3645 {
3646         u32 val1, val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3647         u32 mask = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_MASK :
3648                              BNX2X_PATH0_LOAD_CNT_MASK;
3649         u32 shift = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_SHIFT :
3650                              BNX2X_PATH0_LOAD_CNT_SHIFT;
3651
3652         DP(NETIF_MSG_HW, "Old GEN_REG_VAL=0x%08x\n", val);
3653
3654         /* get the current counter value */
3655         val1 = (val & mask) >> shift;
3656
3657         /* decrement... */
3658         val1--;
3659
3660         /* clear the old value */
3661         val &= ~mask;
3662
3663         /* set the new one */
3664         val |= ((val1 << shift) & mask);
3665
3666         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3667         barrier();
3668         mmiowb();
3669
3670         return val1;
3671 }
3672
3673 /*
3674  * Read the load counter for the current engine.
3675  *
3676  * should be run under rtnl lock
3677  */
3678 static inline u32 bnx2x_get_load_cnt(struct bnx2x *bp, int engine)
3679 {
3680         u32 mask = (engine ? BNX2X_PATH1_LOAD_CNT_MASK :
3681                              BNX2X_PATH0_LOAD_CNT_MASK);
3682         u32 shift = (engine ? BNX2X_PATH1_LOAD_CNT_SHIFT :
3683                              BNX2X_PATH0_LOAD_CNT_SHIFT);
3684         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3685
3686         DP(NETIF_MSG_HW, "GLOB_REG=0x%08x\n", val);
3687
3688         val = (val & mask) >> shift;
3689
3690         DP(NETIF_MSG_HW, "load_cnt for engine %d = %d\n", engine, val);
3691
3692         return val;
3693 }
3694
3695 /*
3696  * Reset the load counter for the current engine.
3697  *
3698  * should be run under rtnl lock
3699  */
3700 static inline void bnx2x_clear_load_cnt(struct bnx2x *bp)
3701 {
3702         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3703         u32 mask = (BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_MASK :
3704                              BNX2X_PATH0_LOAD_CNT_MASK);
3705
3706         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val & (~mask));
3707 }
3708
3709 static inline void _print_next_block(int idx, const char *blk)
3710 {
3711         if (idx)
3712                 pr_cont(", ");
3713         pr_cont("%s", blk);
3714 }
3715
3716 static inline int bnx2x_check_blocks_with_parity0(u32 sig, int par_num,
3717                                                   bool print)
3718 {
3719         int i = 0;
3720         u32 cur_bit = 0;
3721         for (i = 0; sig; i++) {
3722                 cur_bit = ((u32)0x1 << i);
3723                 if (sig & cur_bit) {
3724                         switch (cur_bit) {
3725                         case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
3726                                 if (print)
3727                                         _print_next_block(par_num++, "BRB");
3728                                 break;
3729                         case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
3730                                 if (print)
3731                                         _print_next_block(par_num++, "PARSER");
3732                                 break;
3733                         case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
3734                                 if (print)
3735                                         _print_next_block(par_num++, "TSDM");
3736                                 break;
3737                         case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
3738                                 if (print)
3739                                         _print_next_block(par_num++,
3740                                                           "SEARCHER");
3741                                 break;
3742                         case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
3743                                 if (print)
3744                                         _print_next_block(par_num++, "TCM");
3745                                 break;
3746                         case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
3747                                 if (print)
3748                                         _print_next_block(par_num++, "TSEMI");
3749                                 break;
3750                         case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
3751                                 if (print)
3752                                         _print_next_block(par_num++, "XPB");
3753                                 break;
3754                         }
3755
3756                         /* Clear the bit */
3757                         sig &= ~cur_bit;
3758                 }
3759         }
3760
3761         return par_num;
3762 }
3763
3764 static inline int bnx2x_check_blocks_with_parity1(u32 sig, int par_num,
3765                                                   bool *global, bool print)
3766 {
3767         int i = 0;
3768         u32 cur_bit = 0;
3769         for (i = 0; sig; i++) {
3770                 cur_bit = ((u32)0x1 << i);
3771                 if (sig & cur_bit) {
3772                         switch (cur_bit) {
3773                         case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
3774                                 if (print)
3775                                         _print_next_block(par_num++, "PBF");
3776                                 break;
3777                         case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
3778                                 if (print)
3779                                         _print_next_block(par_num++, "QM");
3780                                 break;
3781                         case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
3782                                 if (print)
3783                                         _print_next_block(par_num++, "TM");
3784                                 break;
3785                         case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
3786                                 if (print)
3787                                         _print_next_block(par_num++, "XSDM");
3788                                 break;
3789                         case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
3790                                 if (print)
3791                                         _print_next_block(par_num++, "XCM");
3792                                 break;
3793                         case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
3794                                 if (print)
3795                                         _print_next_block(par_num++, "XSEMI");
3796                                 break;
3797                         case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
3798                                 if (print)
3799                                         _print_next_block(par_num++,
3800                                                           "DOORBELLQ");
3801                                 break;
3802                         case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
3803                                 if (print)
3804                                         _print_next_block(par_num++, "NIG");
3805                                 break;
3806                         case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
3807                                 if (print)
3808                                         _print_next_block(par_num++,
3809                                                           "VAUX PCI CORE");
3810                                 *global = true;
3811                                 break;
3812                         case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
3813                                 if (print)
3814                                         _print_next_block(par_num++, "DEBUG");
3815                                 break;
3816                         case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
3817                                 if (print)
3818                                         _print_next_block(par_num++, "USDM");
3819                                 break;
3820                         case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
3821                                 if (print)
3822                                         _print_next_block(par_num++, "USEMI");
3823                                 break;
3824                         case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
3825                                 if (print)
3826                                         _print_next_block(par_num++, "UPB");
3827                                 break;
3828                         case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
3829                                 if (print)
3830                                         _print_next_block(par_num++, "CSDM");
3831                                 break;
3832                         }
3833
3834                         /* Clear the bit */
3835                         sig &= ~cur_bit;
3836                 }
3837         }
3838
3839         return par_num;
3840 }
3841
3842 static inline int bnx2x_check_blocks_with_parity2(u32 sig, int par_num,
3843                                                   bool print)
3844 {
3845         int i = 0;
3846         u32 cur_bit = 0;
3847         for (i = 0; sig; i++) {
3848                 cur_bit = ((u32)0x1 << i);
3849                 if (sig & cur_bit) {
3850                         switch (cur_bit) {
3851                         case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
3852                                 if (print)
3853                                         _print_next_block(par_num++, "CSEMI");
3854                                 break;
3855                         case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
3856                                 if (print)
3857                                         _print_next_block(par_num++, "PXP");
3858                                 break;
3859                         case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
3860                                 if (print)
3861                                         _print_next_block(par_num++,
3862                                         "PXPPCICLOCKCLIENT");
3863                                 break;
3864                         case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
3865                                 if (print)
3866                                         _print_next_block(par_num++, "CFC");
3867                                 break;
3868                         case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
3869                                 if (print)
3870                                         _print_next_block(par_num++, "CDU");
3871                                 break;
3872                         case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
3873                                 if (print)
3874                                         _print_next_block(par_num++, "DMAE");
3875                                 break;
3876                         case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
3877                                 if (print)
3878                                         _print_next_block(par_num++, "IGU");
3879                                 break;
3880                         case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
3881                                 if (print)
3882                                         _print_next_block(par_num++, "MISC");
3883                                 break;
3884                         }
3885
3886                         /* Clear the bit */
3887                         sig &= ~cur_bit;
3888                 }
3889         }
3890
3891         return par_num;
3892 }
3893
3894 static inline int bnx2x_check_blocks_with_parity3(u32 sig, int par_num,
3895                                                   bool *global, bool print)
3896 {
3897         int i = 0;
3898         u32 cur_bit = 0;
3899         for (i = 0; sig; i++) {
3900                 cur_bit = ((u32)0x1 << i);
3901                 if (sig & cur_bit) {
3902                         switch (cur_bit) {
3903                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
3904                                 if (print)
3905                                         _print_next_block(par_num++, "MCP ROM");
3906                                 *global = true;
3907                                 break;
3908                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
3909                                 if (print)
3910                                         _print_next_block(par_num++,
3911                                                           "MCP UMP RX");
3912                                 *global = true;
3913                                 break;
3914                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
3915                                 if (print)
3916                                         _print_next_block(par_num++,
3917                                                           "MCP UMP TX");
3918                                 *global = true;
3919                                 break;
3920                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
3921                                 if (print)
3922                                         _print_next_block(par_num++,
3923                                                           "MCP SCPAD");
3924                                 *global = true;
3925                                 break;
3926                         }
3927
3928                         /* Clear the bit */
3929                         sig &= ~cur_bit;
3930                 }
3931         }
3932
3933         return par_num;
3934 }
3935
3936 static inline bool bnx2x_parity_attn(struct bnx2x *bp, bool *global, bool print,
3937                                      u32 sig0, u32 sig1, u32 sig2, u32 sig3)
3938 {
3939         if ((sig0 & HW_PRTY_ASSERT_SET_0) || (sig1 & HW_PRTY_ASSERT_SET_1) ||
3940             (sig2 & HW_PRTY_ASSERT_SET_2) || (sig3 & HW_PRTY_ASSERT_SET_3)) {
3941                 int par_num = 0;
3942                 DP(NETIF_MSG_HW, "Was parity error: HW block parity attention: "
3943                         "[0]:0x%08x [1]:0x%08x "
3944                         "[2]:0x%08x [3]:0x%08x\n",
3945                           sig0 & HW_PRTY_ASSERT_SET_0,
3946                           sig1 & HW_PRTY_ASSERT_SET_1,
3947                           sig2 & HW_PRTY_ASSERT_SET_2,
3948                           sig3 & HW_PRTY_ASSERT_SET_3);
3949                 if (print)
3950                         netdev_err(bp->dev,
3951                                    "Parity errors detected in blocks: ");
3952                 par_num = bnx2x_check_blocks_with_parity0(
3953                         sig0 & HW_PRTY_ASSERT_SET_0, par_num, print);
3954                 par_num = bnx2x_check_blocks_with_parity1(
3955                         sig1 & HW_PRTY_ASSERT_SET_1, par_num, global, print);
3956                 par_num = bnx2x_check_blocks_with_parity2(
3957                         sig2 & HW_PRTY_ASSERT_SET_2, par_num, print);
3958                 par_num = bnx2x_check_blocks_with_parity3(
3959                         sig3 & HW_PRTY_ASSERT_SET_3, par_num, global, print);
3960                 if (print)
3961                         pr_cont("\n");
3962                 return true;
3963         } else
3964                 return false;
3965 }
3966
3967 /**
3968  * bnx2x_chk_parity_attn - checks for parity attentions.
3969  *
3970  * @bp:         driver handle
3971  * @global:     true if there was a global attention
3972  * @print:      show parity attention in syslog
3973  */
3974 bool bnx2x_chk_parity_attn(struct bnx2x *bp, bool *global, bool print)
3975 {
3976         struct attn_route attn;
3977         int port = BP_PORT(bp);
3978
3979         attn.sig[0] = REG_RD(bp,
3980                 MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
3981                              port*4);
3982         attn.sig[1] = REG_RD(bp,
3983                 MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 +
3984                              port*4);
3985         attn.sig[2] = REG_RD(bp,
3986                 MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 +
3987                              port*4);
3988         attn.sig[3] = REG_RD(bp,
3989                 MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 +
3990                              port*4);
3991
3992         return bnx2x_parity_attn(bp, global, print, attn.sig[0], attn.sig[1],
3993                                  attn.sig[2], attn.sig[3]);
3994 }
3995
3996
3997 static inline void bnx2x_attn_int_deasserted4(struct bnx2x *bp, u32 attn)
3998 {
3999         u32 val;
4000         if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
4001
4002                 val = REG_RD(bp, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
4003                 BNX2X_ERR("PGLUE hw attention 0x%x\n", val);
4004                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
4005                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
4006                                   "ADDRESS_ERROR\n");
4007                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
4008                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
4009                                   "INCORRECT_RCV_BEHAVIOR\n");
4010                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
4011                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
4012                                   "WAS_ERROR_ATTN\n");
4013                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
4014                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
4015                                   "VF_LENGTH_VIOLATION_ATTN\n");
4016                 if (val &
4017                     PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
4018                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
4019                                   "VF_GRC_SPACE_VIOLATION_ATTN\n");
4020                 if (val &
4021                     PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
4022                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
4023                                   "VF_MSIX_BAR_VIOLATION_ATTN\n");
4024                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
4025                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
4026                                   "TCPL_ERROR_ATTN\n");
4027                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
4028                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
4029                                   "TCPL_IN_TWO_RCBS_ATTN\n");
4030                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
4031                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
4032                                   "CSSNOOP_FIFO_OVERFLOW\n");
4033         }
4034         if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
4035                 val = REG_RD(bp, ATC_REG_ATC_INT_STS_CLR);
4036                 BNX2X_ERR("ATC hw attention 0x%x\n", val);
4037                 if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
4038                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
4039                 if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
4040                         BNX2X_ERR("ATC_ATC_INT_STS_REG"
4041                                   "_ATC_TCPL_TO_NOT_PEND\n");
4042                 if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
4043                         BNX2X_ERR("ATC_ATC_INT_STS_REG_"
4044                                   "ATC_GPA_MULTIPLE_HITS\n");
4045                 if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
4046                         BNX2X_ERR("ATC_ATC_INT_STS_REG_"
4047                                   "ATC_RCPL_TO_EMPTY_CNT\n");
4048                 if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
4049                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
4050                 if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
4051                         BNX2X_ERR("ATC_ATC_INT_STS_REG_"
4052                                   "ATC_IREQ_LESS_THAN_STU\n");
4053         }
4054
4055         if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
4056                     AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
4057                 BNX2X_ERR("FATAL parity attention set4 0x%x\n",
4058                 (u32)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
4059                     AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
4060         }
4061
4062 }
4063
4064 static void bnx2x_attn_int_deasserted(struct bnx2x *bp, u32 deasserted)
4065 {
4066         struct attn_route attn, *group_mask;
4067         int port = BP_PORT(bp);
4068         int index;
4069         u32 reg_addr;
4070         u32 val;
4071         u32 aeu_mask;
4072         bool global = false;
4073
4074         /* need to take HW lock because MCP or other port might also
4075            try to handle this event */
4076         bnx2x_acquire_alr(bp);
4077
4078         if (bnx2x_chk_parity_attn(bp, &global, true)) {
4079 #ifndef BNX2X_STOP_ON_ERROR
4080                 bp->recovery_state = BNX2X_RECOVERY_INIT;
4081                 schedule_delayed_work(&bp->sp_rtnl_task, 0);
4082                 /* Disable HW interrupts */
4083                 bnx2x_int_disable(bp);
4084                 /* In case of parity errors don't handle attentions so that
4085                  * other function would "see" parity errors.
4086                  */
4087 #else
4088                 bnx2x_panic();
4089 #endif
4090                 bnx2x_release_alr(bp);
4091                 return;
4092         }
4093
4094         attn.sig[0] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
4095         attn.sig[1] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
4096         attn.sig[2] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
4097         attn.sig[3] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
4098         if (!CHIP_IS_E1x(bp))
4099                 attn.sig[4] =
4100                       REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
4101         else
4102                 attn.sig[4] = 0;
4103
4104         DP(NETIF_MSG_HW, "attn: %08x %08x %08x %08x %08x\n",
4105            attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
4106
4107         for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
4108                 if (deasserted & (1 << index)) {
4109                         group_mask = &bp->attn_group[index];
4110
4111                         DP(NETIF_MSG_HW, "group[%d]: %08x %08x "
4112                                          "%08x %08x %08x\n",
4113                            index,
4114                            group_mask->sig[0], group_mask->sig[1],
4115                            group_mask->sig[2], group_mask->sig[3],
4116                            group_mask->sig[4]);
4117
4118                         bnx2x_attn_int_deasserted4(bp,
4119                                         attn.sig[4] & group_mask->sig[4]);
4120                         bnx2x_attn_int_deasserted3(bp,
4121                                         attn.sig[3] & group_mask->sig[3]);
4122                         bnx2x_attn_int_deasserted1(bp,
4123                                         attn.sig[1] & group_mask->sig[1]);
4124                         bnx2x_attn_int_deasserted2(bp,
4125                                         attn.sig[2] & group_mask->sig[2]);
4126                         bnx2x_attn_int_deasserted0(bp,
4127                                         attn.sig[0] & group_mask->sig[0]);
4128                 }
4129         }
4130
4131         bnx2x_release_alr(bp);
4132
4133         if (bp->common.int_block == INT_BLOCK_HC)
4134                 reg_addr = (HC_REG_COMMAND_REG + port*32 +
4135                             COMMAND_REG_ATTN_BITS_CLR);
4136         else
4137                 reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
4138
4139         val = ~deasserted;
4140         DP(NETIF_MSG_HW, "about to mask 0x%08x at %s addr 0x%x\n", val,
4141            (bp->common.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
4142         REG_WR(bp, reg_addr, val);
4143
4144         if (~bp->attn_state & deasserted)
4145                 BNX2X_ERR("IGU ERROR\n");
4146
4147         reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4148                           MISC_REG_AEU_MASK_ATTN_FUNC_0;
4149
4150         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
4151         aeu_mask = REG_RD(bp, reg_addr);
4152
4153         DP(NETIF_MSG_HW, "aeu_mask %x  newly deasserted %x\n",
4154            aeu_mask, deasserted);
4155         aeu_mask |= (deasserted & 0x3ff);
4156         DP(NETIF_MSG_HW, "new mask %x\n", aeu_mask);
4157
4158         REG_WR(bp, reg_addr, aeu_mask);
4159         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
4160
4161         DP(NETIF_MSG_HW, "attn_state %x\n", bp->attn_state);
4162         bp->attn_state &= ~deasserted;
4163         DP(NETIF_MSG_HW, "new state %x\n", bp->attn_state);
4164 }
4165
4166 static void bnx2x_attn_int(struct bnx2x *bp)
4167 {
4168         /* read local copy of bits */
4169         u32 attn_bits = le32_to_cpu(bp->def_status_blk->atten_status_block.
4170                                                                 attn_bits);
4171         u32 attn_ack = le32_to_cpu(bp->def_status_blk->atten_status_block.
4172                                                                 attn_bits_ack);
4173         u32 attn_state = bp->attn_state;
4174
4175         /* look for changed bits */
4176         u32 asserted   =  attn_bits & ~attn_ack & ~attn_state;
4177         u32 deasserted = ~attn_bits &  attn_ack &  attn_state;
4178
4179         DP(NETIF_MSG_HW,
4180            "attn_bits %x  attn_ack %x  asserted %x  deasserted %x\n",
4181            attn_bits, attn_ack, asserted, deasserted);
4182
4183         if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state))
4184                 BNX2X_ERR("BAD attention state\n");
4185
4186         /* handle bits that were raised */
4187         if (asserted)
4188                 bnx2x_attn_int_asserted(bp, asserted);
4189
4190         if (deasserted)
4191                 bnx2x_attn_int_deasserted(bp, deasserted);
4192 }
4193
4194 void bnx2x_igu_ack_sb(struct bnx2x *bp, u8 igu_sb_id, u8 segment,
4195                       u16 index, u8 op, u8 update)
4196 {
4197         u32 igu_addr = BAR_IGU_INTMEM + (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
4198
4199         bnx2x_igu_ack_sb_gen(bp, igu_sb_id, segment, index, op, update,
4200                              igu_addr);
4201 }
4202
4203 static inline void bnx2x_update_eq_prod(struct bnx2x *bp, u16 prod)
4204 {
4205         /* No memory barriers */
4206         storm_memset_eq_prod(bp, prod, BP_FUNC(bp));
4207         mmiowb(); /* keep prod updates ordered */
4208 }
4209
4210 #ifdef BCM_CNIC
4211 static int  bnx2x_cnic_handle_cfc_del(struct bnx2x *bp, u32 cid,
4212                                       union event_ring_elem *elem)
4213 {
4214         u8 err = elem->message.error;
4215
4216         if (!bp->cnic_eth_dev.starting_cid  ||
4217             (cid < bp->cnic_eth_dev.starting_cid &&
4218             cid != bp->cnic_eth_dev.iscsi_l2_cid))
4219                 return 1;
4220
4221         DP(BNX2X_MSG_SP, "got delete ramrod for CNIC CID %d\n", cid);
4222
4223         if (unlikely(err)) {
4224
4225                 BNX2X_ERR("got delete ramrod for CNIC CID %d with error!\n",
4226                           cid);
4227                 bnx2x_panic_dump(bp);
4228         }
4229         bnx2x_cnic_cfc_comp(bp, cid, err);
4230         return 0;
4231 }
4232 #endif
4233
4234 static inline void bnx2x_handle_mcast_eqe(struct bnx2x *bp)
4235 {
4236         struct bnx2x_mcast_ramrod_params rparam;
4237         int rc;
4238
4239         memset(&rparam, 0, sizeof(rparam));
4240
4241         rparam.mcast_obj = &bp->mcast_obj;
4242
4243         netif_addr_lock_bh(bp->dev);
4244
4245         /* Clear pending state for the last command */
4246         bp->mcast_obj.raw.clear_pending(&bp->mcast_obj.raw);
4247
4248         /* If there are pending mcast commands - send them */
4249         if (bp->mcast_obj.check_pending(&bp->mcast_obj)) {
4250                 rc = bnx2x_config_mcast(bp, &rparam, BNX2X_MCAST_CMD_CONT);
4251                 if (rc < 0)
4252                         BNX2X_ERR("Failed to send pending mcast commands: %d\n",
4253                                   rc);
4254         }
4255
4256         netif_addr_unlock_bh(bp->dev);
4257 }
4258
4259 static inline void bnx2x_handle_classification_eqe(struct bnx2x *bp,
4260                                                    union event_ring_elem *elem)
4261 {
4262         unsigned long ramrod_flags = 0;
4263         int rc = 0;
4264         u32 cid = elem->message.data.eth_event.echo & BNX2X_SWCID_MASK;
4265         struct bnx2x_vlan_mac_obj *vlan_mac_obj;
4266
4267         /* Always push next commands out, don't wait here */
4268         __set_bit(RAMROD_CONT, &ramrod_flags);
4269
4270         switch (elem->message.data.eth_event.echo >> BNX2X_SWCID_SHIFT) {
4271         case BNX2X_FILTER_MAC_PENDING:
4272 #ifdef BCM_CNIC
4273                 if (cid == BNX2X_ISCSI_ETH_CID)
4274                         vlan_mac_obj = &bp->iscsi_l2_mac_obj;
4275                 else
4276 #endif
4277                         vlan_mac_obj = &bp->fp[cid].mac_obj;
4278
4279                 break;
4280                 vlan_mac_obj = &bp->fp[cid].mac_obj;
4281
4282         case BNX2X_FILTER_MCAST_PENDING:
4283                 /* This is only relevant for 57710 where multicast MACs are
4284                  * configured as unicast MACs using the same ramrod.
4285                  */
4286                 bnx2x_handle_mcast_eqe(bp);
4287                 return;
4288         default:
4289                 BNX2X_ERR("Unsupported classification command: %d\n",
4290                           elem->message.data.eth_event.echo);
4291                 return;
4292         }
4293
4294         rc = vlan_mac_obj->complete(bp, vlan_mac_obj, elem, &ramrod_flags);
4295
4296         if (rc < 0)
4297                 BNX2X_ERR("Failed to schedule new commands: %d\n", rc);
4298         else if (rc > 0)
4299                 DP(BNX2X_MSG_SP, "Scheduled next pending commands...\n");
4300
4301 }
4302
4303 #ifdef BCM_CNIC
4304 static void bnx2x_set_iscsi_eth_rx_mode(struct bnx2x *bp, bool start);
4305 #endif
4306
4307 static inline void bnx2x_handle_rx_mode_eqe(struct bnx2x *bp)
4308 {
4309         netif_addr_lock_bh(bp->dev);
4310
4311         clear_bit(BNX2X_FILTER_RX_MODE_PENDING, &bp->sp_state);
4312
4313         /* Send rx_mode command again if was requested */
4314         if (test_and_clear_bit(BNX2X_FILTER_RX_MODE_SCHED, &bp->sp_state))
4315                 bnx2x_set_storm_rx_mode(bp);
4316 #ifdef BCM_CNIC
4317         else if (test_and_clear_bit(BNX2X_FILTER_ISCSI_ETH_START_SCHED,
4318                                     &bp->sp_state))
4319                 bnx2x_set_iscsi_eth_rx_mode(bp, true);
4320         else if (test_and_clear_bit(BNX2X_FILTER_ISCSI_ETH_STOP_SCHED,
4321                                     &bp->sp_state))
4322                 bnx2x_set_iscsi_eth_rx_mode(bp, false);
4323 #endif
4324
4325         netif_addr_unlock_bh(bp->dev);
4326 }
4327
4328 static inline struct bnx2x_queue_sp_obj *bnx2x_cid_to_q_obj(
4329         struct bnx2x *bp, u32 cid)
4330 {
4331         DP(BNX2X_MSG_SP, "retrieving fp from cid %d", cid);
4332 #ifdef BCM_CNIC
4333         if (cid == BNX2X_FCOE_ETH_CID)
4334                 return &bnx2x_fcoe(bp, q_obj);
4335         else
4336 #endif
4337                 return &bnx2x_fp(bp, CID_TO_FP(cid), q_obj);
4338 }
4339
4340 static void bnx2x_eq_int(struct bnx2x *bp)
4341 {
4342         u16 hw_cons, sw_cons, sw_prod;
4343         union event_ring_elem *elem;
4344         u32 cid;
4345         u8 opcode;
4346         int spqe_cnt = 0;
4347         struct bnx2x_queue_sp_obj *q_obj;
4348         struct bnx2x_func_sp_obj *f_obj = &bp->func_obj;
4349         struct bnx2x_raw_obj *rss_raw = &bp->rss_conf_obj.raw;
4350
4351         hw_cons = le16_to_cpu(*bp->eq_cons_sb);
4352
4353         /* The hw_cos range is 1-255, 257 - the sw_cons range is 0-254, 256.
4354          * when we get the the next-page we nned to adjust so the loop
4355          * condition below will be met. The next element is the size of a
4356          * regular element and hence incrementing by 1
4357          */
4358         if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE)
4359                 hw_cons++;
4360
4361         /* This function may never run in parallel with itself for a
4362          * specific bp, thus there is no need in "paired" read memory
4363          * barrier here.
4364          */
4365         sw_cons = bp->eq_cons;
4366         sw_prod = bp->eq_prod;
4367
4368         DP(BNX2X_MSG_SP, "EQ:  hw_cons %u  sw_cons %u bp->cq_spq_left %u\n",
4369                         hw_cons, sw_cons, atomic_read(&bp->eq_spq_left));
4370
4371         for (; sw_cons != hw_cons;
4372               sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
4373
4374
4375                 elem = &bp->eq_ring[EQ_DESC(sw_cons)];
4376
4377                 cid = SW_CID(elem->message.data.cfc_del_event.cid);
4378                 opcode = elem->message.opcode;
4379
4380
4381                 /* handle eq element */
4382                 switch (opcode) {
4383                 case EVENT_RING_OPCODE_STAT_QUERY:
4384                         DP(NETIF_MSG_TIMER, "got statistics comp event %d\n",
4385                            bp->stats_comp++);
4386                         /* nothing to do with stats comp */
4387                         continue;
4388
4389                 case EVENT_RING_OPCODE_CFC_DEL:
4390                         /* handle according to cid range */
4391                         /*
4392                          * we may want to verify here that the bp state is
4393                          * HALTING
4394                          */
4395                         DP(NETIF_MSG_IFDOWN,
4396                            "got delete ramrod for MULTI[%d]\n", cid);
4397 #ifdef BCM_CNIC
4398                         if (!bnx2x_cnic_handle_cfc_del(bp, cid, elem))
4399                                 goto next_spqe;
4400 #endif
4401                         q_obj = bnx2x_cid_to_q_obj(bp, cid);
4402
4403                         if (q_obj->complete_cmd(bp, q_obj, BNX2X_Q_CMD_CFC_DEL))
4404                                 break;
4405
4406
4407
4408                         goto next_spqe;
4409
4410                 case EVENT_RING_OPCODE_STOP_TRAFFIC:
4411                         DP(NETIF_MSG_IFUP, "got STOP TRAFFIC\n");
4412                         if (f_obj->complete_cmd(bp, f_obj,
4413                                                 BNX2X_F_CMD_TX_STOP))
4414                                 break;
4415                         bnx2x_dcbx_set_params(bp, BNX2X_DCBX_STATE_TX_PAUSED);
4416                         goto next_spqe;
4417
4418                 case EVENT_RING_OPCODE_START_TRAFFIC:
4419                         DP(NETIF_MSG_IFUP, "got START TRAFFIC\n");
4420                         if (f_obj->complete_cmd(bp, f_obj,
4421                                                 BNX2X_F_CMD_TX_START))
4422                                 break;
4423                         bnx2x_dcbx_set_params(bp, BNX2X_DCBX_STATE_TX_RELEASED);
4424                         goto next_spqe;
4425                 case EVENT_RING_OPCODE_FUNCTION_START:
4426                         DP(NETIF_MSG_IFUP, "got FUNC_START ramrod\n");
4427                         if (f_obj->complete_cmd(bp, f_obj, BNX2X_F_CMD_START))
4428                                 break;
4429
4430                         goto next_spqe;
4431
4432                 case EVENT_RING_OPCODE_FUNCTION_STOP:
4433                         DP(NETIF_MSG_IFDOWN, "got FUNC_STOP ramrod\n");
4434                         if (f_obj->complete_cmd(bp, f_obj, BNX2X_F_CMD_STOP))
4435                                 break;
4436
4437                         goto next_spqe;
4438                 }
4439
4440                 switch (opcode | bp->state) {
4441                 case (EVENT_RING_OPCODE_RSS_UPDATE_RULES |
4442                       BNX2X_STATE_OPEN):
4443                 case (EVENT_RING_OPCODE_RSS_UPDATE_RULES |
4444                       BNX2X_STATE_OPENING_WAIT4_PORT):
4445                         cid = elem->message.data.eth_event.echo &
4446                                 BNX2X_SWCID_MASK;
4447                         DP(NETIF_MSG_IFUP, "got RSS_UPDATE ramrod. CID %d\n",
4448                            cid);
4449                         rss_raw->clear_pending(rss_raw);
4450                         break;
4451
4452                 case (EVENT_RING_OPCODE_SET_MAC | BNX2X_STATE_OPEN):
4453                 case (EVENT_RING_OPCODE_SET_MAC | BNX2X_STATE_DIAG):
4454                 case (EVENT_RING_OPCODE_SET_MAC |
4455                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4456                 case (EVENT_RING_OPCODE_CLASSIFICATION_RULES |
4457                       BNX2X_STATE_OPEN):
4458                 case (EVENT_RING_OPCODE_CLASSIFICATION_RULES |
4459                       BNX2X_STATE_DIAG):
4460                 case (EVENT_RING_OPCODE_CLASSIFICATION_RULES |
4461                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4462                         DP(NETIF_MSG_IFUP, "got (un)set mac ramrod\n");
4463                         bnx2x_handle_classification_eqe(bp, elem);
4464                         break;
4465
4466                 case (EVENT_RING_OPCODE_MULTICAST_RULES |
4467                       BNX2X_STATE_OPEN):
4468                 case (EVENT_RING_OPCODE_MULTICAST_RULES |
4469                       BNX2X_STATE_DIAG):
4470                 case (EVENT_RING_OPCODE_MULTICAST_RULES |
4471                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4472                         DP(NETIF_MSG_IFUP, "got mcast ramrod\n");
4473                         bnx2x_handle_mcast_eqe(bp);
4474                         break;
4475
4476                 case (EVENT_RING_OPCODE_FILTERS_RULES |
4477                       BNX2X_STATE_OPEN):
4478                 case (EVENT_RING_OPCODE_FILTERS_RULES |
4479                       BNX2X_STATE_DIAG):
4480                 case (EVENT_RING_OPCODE_FILTERS_RULES |
4481                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4482                         DP(NETIF_MSG_IFUP, "got rx_mode ramrod\n");
4483                         bnx2x_handle_rx_mode_eqe(bp);
4484                         break;
4485                 default:
4486                         /* unknown event log error and continue */
4487                         BNX2X_ERR("Unknown EQ event %d, bp->state 0x%x\n",
4488                                   elem->message.opcode, bp->state);
4489                 }
4490 next_spqe:
4491                 spqe_cnt++;
4492         } /* for */
4493
4494         smp_mb__before_atomic_inc();
4495         atomic_add(spqe_cnt, &bp->eq_spq_left);
4496
4497         bp->eq_cons = sw_cons;
4498         bp->eq_prod = sw_prod;
4499         /* Make sure that above mem writes were issued towards the memory */
4500         smp_wmb();
4501
4502         /* update producer */
4503         bnx2x_update_eq_prod(bp, bp->eq_prod);
4504 }
4505
4506 static void bnx2x_sp_task(struct work_struct *work)
4507 {
4508         struct bnx2x *bp = container_of(work, struct bnx2x, sp_task.work);
4509         u16 status;
4510
4511         status = bnx2x_update_dsb_idx(bp);
4512 /*      if (status == 0)                                     */
4513 /*              BNX2X_ERR("spurious slowpath interrupt!\n"); */
4514
4515         DP(NETIF_MSG_INTR, "got a slowpath interrupt (status 0x%x)\n", status);
4516
4517         /* HW attentions */
4518         if (status & BNX2X_DEF_SB_ATT_IDX) {
4519                 bnx2x_attn_int(bp);
4520                 status &= ~BNX2X_DEF_SB_ATT_IDX;
4521         }
4522
4523         /* SP events: STAT_QUERY and others */
4524         if (status & BNX2X_DEF_SB_IDX) {
4525 #ifdef BCM_CNIC
4526                 struct bnx2x_fastpath *fp = bnx2x_fcoe_fp(bp);
4527
4528                 if ((!NO_FCOE(bp)) &&
4529                         (bnx2x_has_rx_work(fp) || bnx2x_has_tx_work(fp))) {
4530                         /*
4531                          * Prevent local bottom-halves from running as
4532                          * we are going to change the local NAPI list.
4533                          */
4534                         local_bh_disable();
4535                         napi_schedule(&bnx2x_fcoe(bp, napi));
4536                         local_bh_enable();
4537                 }
4538 #endif
4539                 /* Handle EQ completions */
4540                 bnx2x_eq_int(bp);
4541
4542                 bnx2x_ack_sb(bp, bp->igu_dsb_id, USTORM_ID,
4543                         le16_to_cpu(bp->def_idx), IGU_INT_NOP, 1);
4544
4545                 status &= ~BNX2X_DEF_SB_IDX;
4546         }
4547
4548         if (unlikely(status))
4549                 DP(NETIF_MSG_INTR, "got an unknown interrupt! (status 0x%x)\n",
4550                    status);
4551
4552         bnx2x_ack_sb(bp, bp->igu_dsb_id, ATTENTION_ID,
4553              le16_to_cpu(bp->def_att_idx), IGU_INT_ENABLE, 1);
4554 }
4555
4556 irqreturn_t bnx2x_msix_sp_int(int irq, void *dev_instance)
4557 {
4558         struct net_device *dev = dev_instance;
4559         struct bnx2x *bp = netdev_priv(dev);
4560
4561         bnx2x_ack_sb(bp, bp->igu_dsb_id, USTORM_ID, 0,
4562                      IGU_INT_DISABLE, 0);
4563
4564 #ifdef BNX2X_STOP_ON_ERROR
4565         if (unlikely(bp->panic))
4566                 return IRQ_HANDLED;
4567 #endif
4568
4569 #ifdef BCM_CNIC
4570         {
4571                 struct cnic_ops *c_ops;
4572
4573                 rcu_read_lock();
4574                 c_ops = rcu_dereference(bp->cnic_ops);
4575                 if (c_ops)
4576                         c_ops->cnic_handler(bp->cnic_data, NULL);
4577                 rcu_read_unlock();
4578         }
4579 #endif
4580         queue_delayed_work(bnx2x_wq, &bp->sp_task, 0);
4581
4582         return IRQ_HANDLED;
4583 }
4584
4585 /* end of slow path */
4586
4587
4588 void bnx2x_drv_pulse(struct bnx2x *bp)
4589 {
4590         SHMEM_WR(bp, func_mb[BP_FW_MB_IDX(bp)].drv_pulse_mb,
4591                  bp->fw_drv_pulse_wr_seq);
4592 }
4593
4594
4595 static void bnx2x_timer(unsigned long data)
4596 {
4597         u8 cos;
4598         struct bnx2x *bp = (struct bnx2x *) data;
4599
4600         if (!netif_running(bp->dev))
4601                 return;
4602
4603         if (poll) {
4604                 struct bnx2x_fastpath *fp = &bp->fp[0];
4605
4606                 for_each_cos_in_tx_queue(fp, cos)
4607                         bnx2x_tx_int(bp, &fp->txdata[cos]);
4608                 bnx2x_rx_int(fp, 1000);
4609         }
4610
4611         if (!BP_NOMCP(bp)) {
4612                 int mb_idx = BP_FW_MB_IDX(bp);
4613                 u32 drv_pulse;
4614                 u32 mcp_pulse;
4615
4616                 ++bp->fw_drv_pulse_wr_seq;
4617                 bp->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
4618                 /* TBD - add SYSTEM_TIME */
4619                 drv_pulse = bp->fw_drv_pulse_wr_seq;
4620                 bnx2x_drv_pulse(bp);
4621
4622                 mcp_pulse = (SHMEM_RD(bp, func_mb[mb_idx].mcp_pulse_mb) &
4623                              MCP_PULSE_SEQ_MASK);
4624                 /* The delta between driver pulse and mcp response
4625                  * should be 1 (before mcp response) or 0 (after mcp response)
4626                  */
4627                 if ((drv_pulse != mcp_pulse) &&
4628                     (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
4629                         /* someone lost a heartbeat... */
4630                         BNX2X_ERR("drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
4631                                   drv_pulse, mcp_pulse);
4632                 }
4633         }
4634
4635         if (bp->state == BNX2X_STATE_OPEN)
4636                 bnx2x_stats_handle(bp, STATS_EVENT_UPDATE);
4637
4638         mod_timer(&bp->timer, jiffies + bp->current_interval);
4639 }
4640
4641 /* end of Statistics */
4642
4643 /* nic init */
4644
4645 /*
4646  * nic init service functions
4647  */
4648
4649 static inline void bnx2x_fill(struct bnx2x *bp, u32 addr, int fill, u32 len)
4650 {
4651         u32 i;
4652         if (!(len%4) && !(addr%4))
4653                 for (i = 0; i < len; i += 4)
4654                         REG_WR(bp, addr + i, fill);
4655         else
4656                 for (i = 0; i < len; i++)
4657                         REG_WR8(bp, addr + i, fill);
4658
4659 }
4660
4661 /* helper: writes FP SP data to FW - data_size in dwords */
4662 static inline void bnx2x_wr_fp_sb_data(struct bnx2x *bp,
4663                                        int fw_sb_id,
4664                                        u32 *sb_data_p,
4665                                        u32 data_size)
4666 {
4667         int index;
4668         for (index = 0; index < data_size; index++)
4669                 REG_WR(bp, BAR_CSTRORM_INTMEM +
4670                         CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
4671                         sizeof(u32)*index,
4672                         *(sb_data_p + index));
4673 }
4674
4675 static inline void bnx2x_zero_fp_sb(struct bnx2x *bp, int fw_sb_id)
4676 {
4677         u32 *sb_data_p;
4678         u32 data_size = 0;
4679         struct hc_status_block_data_e2 sb_data_e2;
4680         struct hc_status_block_data_e1x sb_data_e1x;
4681
4682         /* disable the function first */
4683         if (!CHIP_IS_E1x(bp)) {
4684                 memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
4685                 sb_data_e2.common.state = SB_DISABLED;
4686                 sb_data_e2.common.p_func.vf_valid = false;
4687                 sb_data_p = (u32 *)&sb_data_e2;
4688                 data_size = sizeof(struct hc_status_block_data_e2)/sizeof(u32);
4689         } else {
4690                 memset(&sb_data_e1x, 0,
4691                        sizeof(struct hc_status_block_data_e1x));
4692                 sb_data_e1x.common.state = SB_DISABLED;
4693                 sb_data_e1x.common.p_func.vf_valid = false;
4694                 sb_data_p = (u32 *)&sb_data_e1x;
4695                 data_size = sizeof(struct hc_status_block_data_e1x)/sizeof(u32);
4696         }
4697         bnx2x_wr_fp_sb_data(bp, fw_sb_id, sb_data_p, data_size);
4698
4699         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
4700                         CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id), 0,
4701                         CSTORM_STATUS_BLOCK_SIZE);
4702         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
4703                         CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id), 0,
4704                         CSTORM_SYNC_BLOCK_SIZE);
4705 }
4706
4707 /* helper:  writes SP SB data to FW */
4708 static inline void bnx2x_wr_sp_sb_data(struct bnx2x *bp,
4709                 struct hc_sp_status_block_data *sp_sb_data)
4710 {
4711         int func = BP_FUNC(bp);
4712         int i;
4713         for (i = 0; i < sizeof(struct hc_sp_status_block_data)/sizeof(u32); i++)
4714                 REG_WR(bp, BAR_CSTRORM_INTMEM +
4715                         CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(func) +
4716                         i*sizeof(u32),
4717                         *((u32 *)sp_sb_data + i));
4718 }
4719
4720 static inline void bnx2x_zero_sp_sb(struct bnx2x *bp)
4721 {
4722         int func = BP_FUNC(bp);
4723         struct hc_sp_status_block_data sp_sb_data;
4724         memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
4725
4726         sp_sb_data.state = SB_DISABLED;
4727         sp_sb_data.p_func.vf_valid = false;
4728
4729         bnx2x_wr_sp_sb_data(bp, &sp_sb_data);
4730
4731         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
4732                         CSTORM_SP_STATUS_BLOCK_OFFSET(func), 0,
4733                         CSTORM_SP_STATUS_BLOCK_SIZE);
4734         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
4735                         CSTORM_SP_SYNC_BLOCK_OFFSET(func), 0,
4736                         CSTORM_SP_SYNC_BLOCK_SIZE);
4737
4738 }
4739
4740
4741 static inline
4742 void bnx2x_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
4743                                            int igu_sb_id, int igu_seg_id)
4744 {
4745         hc_sm->igu_sb_id = igu_sb_id;
4746         hc_sm->igu_seg_id = igu_seg_id;
4747         hc_sm->timer_value = 0xFF;
4748         hc_sm->time_to_expire = 0xFFFFFFFF;
4749 }
4750
4751 static void bnx2x_init_sb(struct bnx2x *bp, dma_addr_t mapping, int vfid,
4752                           u8 vf_valid, int fw_sb_id, int igu_sb_id)
4753 {
4754         int igu_seg_id;
4755
4756         struct hc_status_block_data_e2 sb_data_e2;
4757         struct hc_status_block_data_e1x sb_data_e1x;
4758         struct hc_status_block_sm  *hc_sm_p;
4759         int data_size;
4760         u32 *sb_data_p;
4761
4762         if (CHIP_INT_MODE_IS_BC(bp))
4763                 igu_seg_id = HC_SEG_ACCESS_NORM;
4764         else
4765                 igu_seg_id = IGU_SEG_ACCESS_NORM;
4766
4767         bnx2x_zero_fp_sb(bp, fw_sb_id);
4768
4769         if (!CHIP_IS_E1x(bp)) {
4770                 memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
4771                 sb_data_e2.common.state = SB_ENABLED;
4772                 sb_data_e2.common.p_func.pf_id = BP_FUNC(bp);
4773                 sb_data_e2.common.p_func.vf_id = vfid;
4774                 sb_data_e2.common.p_func.vf_valid = vf_valid;
4775                 sb_data_e2.common.p_func.vnic_id = BP_VN(bp);
4776                 sb_data_e2.common.same_igu_sb_1b = true;
4777                 sb_data_e2.common.host_sb_addr.hi = U64_HI(mapping);
4778                 sb_data_e2.common.host_sb_addr.lo = U64_LO(mapping);
4779                 hc_sm_p = sb_data_e2.common.state_machine;
4780                 sb_data_p = (u32 *)&sb_data_e2;
4781                 data_size = sizeof(struct hc_status_block_data_e2)/sizeof(u32);
4782         } else {
4783                 memset(&sb_data_e1x, 0,
4784                        sizeof(struct hc_status_block_data_e1x));
4785                 sb_data_e1x.common.state = SB_ENABLED;
4786                 sb_data_e1x.common.p_func.pf_id = BP_FUNC(bp);
4787                 sb_data_e1x.common.p_func.vf_id = 0xff;
4788                 sb_data_e1x.common.p_func.vf_valid = false;
4789                 sb_data_e1x.common.p_func.vnic_id = BP_VN(bp);
4790                 sb_data_e1x.common.same_igu_sb_1b = true;
4791                 sb_data_e1x.common.host_sb_addr.hi = U64_HI(mapping);
4792                 sb_data_e1x.common.host_sb_addr.lo = U64_LO(mapping);
4793                 hc_sm_p = sb_data_e1x.common.state_machine;
4794                 sb_data_p = (u32 *)&sb_data_e1x;
4795                 data_size = sizeof(struct hc_status_block_data_e1x)/sizeof(u32);
4796         }
4797
4798         bnx2x_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID],
4799                                        igu_sb_id, igu_seg_id);
4800         bnx2x_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID],
4801                                        igu_sb_id, igu_seg_id);
4802
4803         DP(NETIF_MSG_HW, "Init FW SB %d\n", fw_sb_id);
4804
4805         /* write indecies to HW */
4806         bnx2x_wr_fp_sb_data(bp, fw_sb_id, sb_data_p, data_size);
4807 }
4808
4809 static void bnx2x_update_coalesce_sb(struct bnx2x *bp, u8 fw_sb_id,
4810                                      u16 tx_usec, u16 rx_usec)
4811 {
4812         bnx2x_update_coalesce_sb_index(bp, fw_sb_id, HC_INDEX_ETH_RX_CQ_CONS,
4813                                     false, rx_usec);
4814         bnx2x_update_coalesce_sb_index(bp, fw_sb_id,
4815                                        HC_INDEX_ETH_TX_CQ_CONS_COS0, false,
4816                                        tx_usec);
4817         bnx2x_update_coalesce_sb_index(bp, fw_sb_id,
4818                                        HC_INDEX_ETH_TX_CQ_CONS_COS1, false,
4819                                        tx_usec);
4820         bnx2x_update_coalesce_sb_index(bp, fw_sb_id,
4821                                        HC_INDEX_ETH_TX_CQ_CONS_COS2, false,
4822                                        tx_usec);
4823 }
4824
4825 static void bnx2x_init_def_sb(struct bnx2x *bp)
4826 {
4827         struct host_sp_status_block *def_sb = bp->def_status_blk;
4828         dma_addr_t mapping = bp->def_status_blk_mapping;
4829         int igu_sp_sb_index;
4830         int igu_seg_id;
4831         int port = BP_PORT(bp);
4832         int func = BP_FUNC(bp);
4833         int reg_offset;
4834         u64 section;
4835         int index;
4836         struct hc_sp_status_block_data sp_sb_data;
4837         memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
4838
4839         if (CHIP_INT_MODE_IS_BC(bp)) {
4840                 igu_sp_sb_index = DEF_SB_IGU_ID;
4841                 igu_seg_id = HC_SEG_ACCESS_DEF;
4842         } else {
4843                 igu_sp_sb_index = bp->igu_dsb_id;
4844                 igu_seg_id = IGU_SEG_ACCESS_DEF;
4845         }
4846
4847         /* ATTN */
4848         section = ((u64)mapping) + offsetof(struct host_sp_status_block,
4849                                             atten_status_block);
4850         def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
4851
4852         bp->attn_state = 0;
4853
4854         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
4855                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
4856         for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
4857                 int sindex;
4858                 /* take care of sig[0]..sig[4] */
4859                 for (sindex = 0; sindex < 4; sindex++)
4860                         bp->attn_group[index].sig[sindex] =
4861                            REG_RD(bp, reg_offset + sindex*0x4 + 0x10*index);
4862
4863                 if (!CHIP_IS_E1x(bp))
4864                         /*
4865                          * enable5 is separate from the rest of the registers,
4866                          * and therefore the address skip is 4
4867                          * and not 16 between the different groups
4868                          */
4869                         bp->attn_group[index].sig[4] = REG_RD(bp,
4870                                         reg_offset + 0x10 + 0x4*index);
4871                 else
4872                         bp->attn_group[index].sig[4] = 0;
4873         }
4874
4875         if (bp->common.int_block == INT_BLOCK_HC) {
4876                 reg_offset = (port ? HC_REG_ATTN_MSG1_ADDR_L :
4877                                      HC_REG_ATTN_MSG0_ADDR_L);
4878
4879                 REG_WR(bp, reg_offset, U64_LO(section));
4880                 REG_WR(bp, reg_offset + 4, U64_HI(section));
4881         } else if (!CHIP_IS_E1x(bp)) {
4882                 REG_WR(bp, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
4883                 REG_WR(bp, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
4884         }
4885
4886         section = ((u64)mapping) + offsetof(struct host_sp_status_block,
4887                                             sp_sb);
4888
4889         bnx2x_zero_sp_sb(bp);
4890
4891         sp_sb_data.state                = SB_ENABLED;
4892         sp_sb_data.host_sb_addr.lo      = U64_LO(section);
4893         sp_sb_data.host_sb_addr.hi      = U64_HI(section);
4894         sp_sb_data.igu_sb_id            = igu_sp_sb_index;
4895         sp_sb_data.igu_seg_id           = igu_seg_id;
4896         sp_sb_data.p_func.pf_id         = func;
4897         sp_sb_data.p_func.vnic_id       = BP_VN(bp);
4898         sp_sb_data.p_func.vf_id         = 0xff;
4899
4900         bnx2x_wr_sp_sb_data(bp, &sp_sb_data);
4901
4902         bnx2x_ack_sb(bp, bp->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
4903 }
4904
4905 void bnx2x_update_coalesce(struct bnx2x *bp)
4906 {
4907         int i;
4908
4909         for_each_eth_queue(bp, i)
4910                 bnx2x_update_coalesce_sb(bp, bp->fp[i].fw_sb_id,
4911                                          bp->tx_ticks, bp->rx_ticks);
4912 }
4913
4914 static void bnx2x_init_sp_ring(struct bnx2x *bp)
4915 {
4916         spin_lock_init(&bp->spq_lock);
4917         atomic_set(&bp->cq_spq_left, MAX_SPQ_PENDING);
4918
4919         bp->spq_prod_idx = 0;
4920         bp->dsb_sp_prod = BNX2X_SP_DSB_INDEX;
4921         bp->spq_prod_bd = bp->spq;
4922         bp->spq_last_bd = bp->spq_prod_bd + MAX_SP_DESC_CNT;
4923 }
4924
4925 static void bnx2x_init_eq_ring(struct bnx2x *bp)
4926 {
4927         int i;
4928         for (i = 1; i <= NUM_EQ_PAGES; i++) {
4929                 union event_ring_elem *elem =
4930                         &bp->eq_ring[EQ_DESC_CNT_PAGE * i - 1];
4931
4932                 elem->next_page.addr.hi =
4933                         cpu_to_le32(U64_HI(bp->eq_mapping +
4934                                    BCM_PAGE_SIZE * (i % NUM_EQ_PAGES)));
4935                 elem->next_page.addr.lo =
4936                         cpu_to_le32(U64_LO(bp->eq_mapping +
4937                                    BCM_PAGE_SIZE*(i % NUM_EQ_PAGES)));
4938         }
4939         bp->eq_cons = 0;
4940         bp->eq_prod = NUM_EQ_DESC;
4941         bp->eq_cons_sb = BNX2X_EQ_INDEX;
4942         /* we want a warning message before it gets rought... */
4943         atomic_set(&bp->eq_spq_left,
4944                 min_t(int, MAX_SP_DESC_CNT - MAX_SPQ_PENDING, NUM_EQ_DESC) - 1);
4945 }
4946
4947
4948 /* called with netif_addr_lock_bh() */
4949 void bnx2x_set_q_rx_mode(struct bnx2x *bp, u8 cl_id,
4950                          unsigned long rx_mode_flags,
4951                          unsigned long rx_accept_flags,
4952                          unsigned long tx_accept_flags,
4953                          unsigned long ramrod_flags)
4954 {
4955         struct bnx2x_rx_mode_ramrod_params ramrod_param;
4956         int rc;
4957
4958         memset(&ramrod_param, 0, sizeof(ramrod_param));
4959
4960         /* Prepare ramrod parameters */
4961         ramrod_param.cid = 0;
4962         ramrod_param.cl_id = cl_id;
4963         ramrod_param.rx_mode_obj = &bp->rx_mode_obj;
4964         ramrod_param.func_id = BP_FUNC(bp);
4965
4966         ramrod_param.pstate = &bp->sp_state;
4967         ramrod_param.state = BNX2X_FILTER_RX_MODE_PENDING;
4968
4969         ramrod_param.rdata = bnx2x_sp(bp, rx_mode_rdata);
4970         ramrod_param.rdata_mapping = bnx2x_sp_mapping(bp, rx_mode_rdata);
4971
4972         set_bit(BNX2X_FILTER_RX_MODE_PENDING, &bp->sp_state);
4973
4974         ramrod_param.ramrod_flags = ramrod_flags;
4975         ramrod_param.rx_mode_flags = rx_mode_flags;
4976
4977         ramrod_param.rx_accept_flags = rx_accept_flags;
4978         ramrod_param.tx_accept_flags = tx_accept_flags;
4979
4980         rc = bnx2x_config_rx_mode(bp, &ramrod_param);
4981         if (rc < 0) {
4982                 BNX2X_ERR("Set rx_mode %d failed\n", bp->rx_mode);
4983                 return;
4984         }
4985 }
4986
4987 /* called with netif_addr_lock_bh() */
4988 void bnx2x_set_storm_rx_mode(struct bnx2x *bp)
4989 {
4990         unsigned long rx_mode_flags = 0, ramrod_flags = 0;
4991         unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
4992
4993 #ifdef BCM_CNIC
4994         if (!NO_FCOE(bp))
4995
4996                 /* Configure rx_mode of FCoE Queue */
4997                 __set_bit(BNX2X_RX_MODE_FCOE_ETH, &rx_mode_flags);
4998 #endif
4999
5000         switch (bp->rx_mode) {
5001         case BNX2X_RX_MODE_NONE:
5002                 /*
5003                  * 'drop all' supersedes any accept flags that may have been
5004                  * passed to the function.
5005                  */
5006                 break;
5007         case BNX2X_RX_MODE_NORMAL:
5008                 __set_bit(BNX2X_ACCEPT_UNICAST, &rx_accept_flags);
5009                 __set_bit(BNX2X_ACCEPT_MULTICAST, &rx_accept_flags);
5010                 __set_bit(BNX2X_ACCEPT_BROADCAST, &rx_accept_flags);
5011
5012                 /* internal switching mode */
5013                 __set_bit(BNX2X_ACCEPT_UNICAST, &tx_accept_flags);
5014                 __set_bit(BNX2X_ACCEPT_MULTICAST, &tx_accept_flags);
5015                 __set_bit(BNX2X_ACCEPT_BROADCAST, &tx_accept_flags);
5016
5017                 break;
5018         case BNX2X_RX_MODE_ALLMULTI:
5019                 __set_bit(BNX2X_ACCEPT_UNICAST, &rx_accept_flags);
5020                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &rx_accept_flags);
5021                 __set_bit(BNX2X_ACCEPT_BROADCAST, &rx_accept_flags);
5022
5023                 /* internal switching mode */
5024                 __set_bit(BNX2X_ACCEPT_UNICAST, &tx_accept_flags);
5025                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &tx_accept_flags);
5026                 __set_bit(BNX2X_ACCEPT_BROADCAST, &tx_accept_flags);
5027
5028                 break;
5029         case BNX2X_RX_MODE_PROMISC:
5030                 /* According to deffinition of SI mode, iface in promisc mode
5031                  * should receive matched and unmatched (in resolution of port)
5032                  * unicast packets.
5033                  */
5034                 __set_bit(BNX2X_ACCEPT_UNMATCHED, &rx_accept_flags);
5035                 __set_bit(BNX2X_ACCEPT_UNICAST, &rx_accept_flags);
5036                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &rx_accept_flags);
5037                 __set_bit(BNX2X_ACCEPT_BROADCAST, &rx_accept_flags);
5038
5039                 /* internal switching mode */
5040                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &tx_accept_flags);
5041                 __set_bit(BNX2X_ACCEPT_BROADCAST, &tx_accept_flags);
5042
5043                 if (IS_MF_SI(bp))
5044                         __set_bit(BNX2X_ACCEPT_ALL_UNICAST, &tx_accept_flags);
5045                 else
5046                         __set_bit(BNX2X_ACCEPT_UNICAST, &tx_accept_flags);
5047
5048                 break;
5049         default:
5050                 BNX2X_ERR("Unknown rx_mode: %d\n", bp->rx_mode);
5051                 return;
5052         }
5053
5054         if (bp->rx_mode != BNX2X_RX_MODE_NONE) {
5055                 __set_bit(BNX2X_ACCEPT_ANY_VLAN, &rx_accept_flags);
5056                 __set_bit(BNX2X_ACCEPT_ANY_VLAN, &tx_accept_flags);
5057         }
5058
5059         __set_bit(RAMROD_RX, &ramrod_flags);
5060         __set_bit(RAMROD_TX, &ramrod_flags);
5061
5062         bnx2x_set_q_rx_mode(bp, bp->fp->cl_id, rx_mode_flags, rx_accept_flags,
5063                             tx_accept_flags, ramrod_flags);
5064 }
5065
5066 static void bnx2x_init_internal_common(struct bnx2x *bp)
5067 {
5068         int i;
5069
5070         if (IS_MF_SI(bp))
5071                 /*
5072                  * In switch independent mode, the TSTORM needs to accept
5073                  * packets that failed classification, since approximate match
5074                  * mac addresses aren't written to NIG LLH
5075                  */
5076                 REG_WR8(bp, BAR_TSTRORM_INTMEM +
5077                             TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET, 2);
5078         else if (!CHIP_IS_E1(bp)) /* 57710 doesn't support MF */
5079                 REG_WR8(bp, BAR_TSTRORM_INTMEM +
5080                             TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET, 0);
5081
5082         /* Zero this manually as its initialization is
5083            currently missing in the initTool */
5084         for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++)
5085                 REG_WR(bp, BAR_USTRORM_INTMEM +
5086                        USTORM_AGG_DATA_OFFSET + i * 4, 0);
5087         if (!CHIP_IS_E1x(bp)) {
5088                 REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET,
5089                         CHIP_INT_MODE_IS_BC(bp) ?
5090                         HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
5091         }
5092 }
5093
5094 static void bnx2x_init_internal(struct bnx2x *bp, u32 load_code)
5095 {
5096         switch (load_code) {
5097         case FW_MSG_CODE_DRV_LOAD_COMMON:
5098         case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
5099                 bnx2x_init_internal_common(bp);
5100                 /* no break */
5101
5102         case FW_MSG_CODE_DRV_LOAD_PORT:
5103                 /* nothing to do */
5104                 /* no break */
5105
5106         case FW_MSG_CODE_DRV_LOAD_FUNCTION:
5107                 /* internal memory per function is
5108                    initialized inside bnx2x_pf_init */
5109                 break;
5110
5111         default:
5112                 BNX2X_ERR("Unknown load_code (0x%x) from MCP\n", load_code);
5113                 break;
5114         }
5115 }
5116
5117 static inline u8 bnx2x_fp_igu_sb_id(struct bnx2x_fastpath *fp)
5118 {
5119         return fp->bp->igu_base_sb + fp->index + CNIC_PRESENT;
5120 }
5121
5122 static inline u8 bnx2x_fp_fw_sb_id(struct bnx2x_fastpath *fp)
5123 {
5124         return fp->bp->base_fw_ndsb + fp->index + CNIC_PRESENT;
5125 }
5126
5127 static inline u8 bnx2x_fp_cl_id(struct bnx2x_fastpath *fp)
5128 {
5129         if (CHIP_IS_E1x(fp->bp))
5130                 return BP_L_ID(fp->bp) + fp->index;
5131         else    /* We want Client ID to be the same as IGU SB ID for 57712 */
5132                 return bnx2x_fp_igu_sb_id(fp);
5133 }
5134
5135 static void bnx2x_init_eth_fp(struct bnx2x *bp, int fp_idx)
5136 {
5137         struct bnx2x_fastpath *fp = &bp->fp[fp_idx];
5138         u8 cos;
5139         unsigned long q_type = 0;
5140         u32 cids[BNX2X_MULTI_TX_COS] = { 0 };
5141
5142         fp->cid = fp_idx;
5143         fp->cl_id = bnx2x_fp_cl_id(fp);
5144         fp->fw_sb_id = bnx2x_fp_fw_sb_id(fp);
5145         fp->igu_sb_id = bnx2x_fp_igu_sb_id(fp);
5146         /* qZone id equals to FW (per path) client id */
5147         fp->cl_qzone_id  = bnx2x_fp_qzone_id(fp);
5148
5149         /* init shortcut */
5150         fp->ustorm_rx_prods_offset = bnx2x_rx_ustorm_prods_offset(fp);
5151         /* Setup SB indicies */
5152         fp->rx_cons_sb = BNX2X_RX_SB_INDEX;
5153
5154         /* Configure Queue State object */
5155         __set_bit(BNX2X_Q_TYPE_HAS_RX, &q_type);
5156         __set_bit(BNX2X_Q_TYPE_HAS_TX, &q_type);
5157
5158         BUG_ON(fp->max_cos > BNX2X_MULTI_TX_COS);
5159
5160         /* init tx data */
5161         for_each_cos_in_tx_queue(fp, cos) {
5162                 bnx2x_init_txdata(bp, &fp->txdata[cos],
5163                                   CID_COS_TO_TX_ONLY_CID(fp->cid, cos),
5164                                   FP_COS_TO_TXQ(fp, cos),
5165                                   BNX2X_TX_SB_INDEX_BASE + cos);
5166                 cids[cos] = fp->txdata[cos].cid;
5167         }
5168
5169         bnx2x_init_queue_obj(bp, &fp->q_obj, fp->cl_id, cids, fp->max_cos,
5170                              BP_FUNC(bp), bnx2x_sp(bp, q_rdata),
5171                              bnx2x_sp_mapping(bp, q_rdata), q_type);
5172
5173         /**
5174          * Configure classification DBs: Always enable Tx switching
5175          */
5176         bnx2x_init_vlan_mac_fp_objs(fp, BNX2X_OBJ_TYPE_RX_TX);
5177
5178         DP(NETIF_MSG_IFUP, "queue[%d]:  bnx2x_init_sb(%p,%p)  "
5179                                    "cl_id %d  fw_sb %d  igu_sb %d\n",
5180                    fp_idx, bp, fp->status_blk.e2_sb, fp->cl_id, fp->fw_sb_id,
5181                    fp->igu_sb_id);
5182         bnx2x_init_sb(bp, fp->status_blk_mapping, BNX2X_VF_ID_INVALID, false,
5183                       fp->fw_sb_id, fp->igu_sb_id);
5184
5185         bnx2x_update_fpsb_idx(fp);
5186 }
5187
5188 void bnx2x_nic_init(struct bnx2x *bp, u32 load_code)
5189 {
5190         int i;
5191
5192         for_each_eth_queue(bp, i)
5193                 bnx2x_init_eth_fp(bp, i);
5194 #ifdef BCM_CNIC
5195         if (!NO_FCOE(bp))
5196                 bnx2x_init_fcoe_fp(bp);
5197
5198         bnx2x_init_sb(bp, bp->cnic_sb_mapping,
5199                       BNX2X_VF_ID_INVALID, false,
5200                       bnx2x_cnic_fw_sb_id(bp), bnx2x_cnic_igu_sb_id(bp));
5201
5202 #endif
5203
5204         /* Initialize MOD_ABS interrupts */
5205         bnx2x_init_mod_abs_int(bp, &bp->link_vars, bp->common.chip_id,
5206                                bp->common.shmem_base, bp->common.shmem2_base,
5207                                BP_PORT(bp));
5208         /* ensure status block indices were read */
5209         rmb();
5210
5211         bnx2x_init_def_sb(bp);
5212         bnx2x_update_dsb_idx(bp);
5213         bnx2x_init_rx_rings(bp);
5214         bnx2x_init_tx_rings(bp);
5215         bnx2x_init_sp_ring(bp);
5216         bnx2x_init_eq_ring(bp);
5217         bnx2x_init_internal(bp, load_code);
5218         bnx2x_pf_init(bp);
5219         bnx2x_stats_init(bp);
5220
5221         /* flush all before enabling interrupts */
5222         mb();
5223         mmiowb();
5224
5225         bnx2x_int_enable(bp);
5226
5227         /* Check for SPIO5 */
5228         bnx2x_attn_int_deasserted0(bp,
5229                 REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + BP_PORT(bp)*4) &
5230                                    AEU_INPUTS_ATTN_BITS_SPIO5);
5231 }
5232
5233 /* end of nic init */
5234
5235 /*
5236  * gzip service functions
5237  */
5238
5239 static int bnx2x_gunzip_init(struct bnx2x *bp)
5240 {
5241         bp->gunzip_buf = dma_alloc_coherent(&bp->pdev->dev, FW_BUF_SIZE,
5242                                             &bp->gunzip_mapping, GFP_KERNEL);
5243         if (bp->gunzip_buf  == NULL)
5244                 goto gunzip_nomem1;
5245
5246         bp->strm = kmalloc(sizeof(*bp->strm), GFP_KERNEL);
5247         if (bp->strm  == NULL)
5248                 goto gunzip_nomem2;
5249
5250         bp->strm->workspace = vmalloc(zlib_inflate_workspacesize());
5251         if (bp->strm->workspace == NULL)
5252                 goto gunzip_nomem3;
5253
5254         return 0;
5255
5256 gunzip_nomem3:
5257         kfree(bp->strm);
5258         bp->strm = NULL;
5259
5260 gunzip_nomem2:
5261         dma_free_coherent(&bp->pdev->dev, FW_BUF_SIZE, bp->gunzip_buf,
5262                           bp->gunzip_mapping);
5263         bp->gunzip_buf = NULL;
5264
5265 gunzip_nomem1:
5266         netdev_err(bp->dev, "Cannot allocate firmware buffer for"
5267                " un-compression\n");
5268         return -ENOMEM;
5269 }
5270
5271 static void bnx2x_gunzip_end(struct bnx2x *bp)
5272 {
5273         if (bp->strm) {
5274                 vfree(bp->strm->workspace);
5275                 kfree(bp->strm);
5276                 bp->strm = NULL;
5277         }
5278
5279         if (bp->gunzip_buf) {
5280                 dma_free_coherent(&bp->pdev->dev, FW_BUF_SIZE, bp->gunzip_buf,
5281                                   bp->gunzip_mapping);
5282                 bp->gunzip_buf = NULL;
5283         }
5284 }
5285
5286 static int bnx2x_gunzip(struct bnx2x *bp, const u8 *zbuf, int len)
5287 {
5288         int n, rc;
5289
5290         /* check gzip header */
5291         if ((zbuf[0] != 0x1f) || (zbuf[1] != 0x8b) || (zbuf[2] != Z_DEFLATED)) {
5292                 BNX2X_ERR("Bad gzip header\n");
5293                 return -EINVAL;
5294         }
5295
5296         n = 10;
5297
5298 #define FNAME                           0x8
5299
5300         if (zbuf[3] & FNAME)
5301                 while ((zbuf[n++] != 0) && (n < len));
5302
5303         bp->strm->next_in = (typeof(bp->strm->next_in))zbuf + n;
5304         bp->strm->avail_in = len - n;
5305         bp->strm->next_out = bp->gunzip_buf;
5306         bp->strm->avail_out = FW_BUF_SIZE;
5307
5308         rc = zlib_inflateInit2(bp->strm, -MAX_WBITS);
5309         if (rc != Z_OK)
5310                 return rc;
5311
5312         rc = zlib_inflate(bp->strm, Z_FINISH);
5313         if ((rc != Z_OK) && (rc != Z_STREAM_END))
5314                 netdev_err(bp->dev, "Firmware decompression error: %s\n",
5315                            bp->strm->msg);
5316
5317         bp->gunzip_outlen = (FW_BUF_SIZE - bp->strm->avail_out);
5318         if (bp->gunzip_outlen & 0x3)
5319                 netdev_err(bp->dev, "Firmware decompression error:"
5320                                     " gunzip_outlen (%d) not aligned\n",
5321                                 bp->gunzip_outlen);
5322         bp->gunzip_outlen >>= 2;
5323
5324         zlib_inflateEnd(bp->strm);
5325
5326         if (rc == Z_STREAM_END)
5327                 return 0;
5328
5329         return rc;
5330 }
5331
5332 /* nic load/unload */
5333
5334 /*
5335  * General service functions
5336  */
5337
5338 /* send a NIG loopback debug packet */
5339 static void bnx2x_lb_pckt(struct bnx2x *bp)
5340 {
5341         u32 wb_write[3];
5342
5343         /* Ethernet source and destination addresses */
5344         wb_write[0] = 0x55555555;
5345         wb_write[1] = 0x55555555;
5346         wb_write[2] = 0x20;             /* SOP */
5347         REG_WR_DMAE(bp, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
5348
5349         /* NON-IP protocol */
5350         wb_write[0] = 0x09000000;
5351         wb_write[1] = 0x55555555;
5352         wb_write[2] = 0x10;             /* EOP, eop_bvalid = 0 */
5353         REG_WR_DMAE(bp, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
5354 }
5355
5356 /* some of the internal memories
5357  * are not directly readable from the driver
5358  * to test them we send debug packets
5359  */
5360 static int bnx2x_int_mem_test(struct bnx2x *bp)
5361 {
5362         int factor;
5363         int count, i;
5364         u32 val = 0;
5365
5366         if (CHIP_REV_IS_FPGA(bp))
5367                 factor = 120;
5368         else if (CHIP_REV_IS_EMUL(bp))
5369                 factor = 200;
5370         else
5371                 factor = 1;
5372
5373         /* Disable inputs of parser neighbor blocks */
5374         REG_WR(bp, TSDM_REG_ENABLE_IN1, 0x0);
5375         REG_WR(bp, TCM_REG_PRS_IFEN, 0x0);
5376         REG_WR(bp, CFC_REG_DEBUG0, 0x1);
5377         REG_WR(bp, NIG_REG_PRS_REQ_IN_EN, 0x0);
5378
5379         /*  Write 0 to parser credits for CFC search request */
5380         REG_WR(bp, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
5381
5382         /* send Ethernet packet */
5383         bnx2x_lb_pckt(bp);
5384
5385         /* TODO do i reset NIG statistic? */
5386         /* Wait until NIG register shows 1 packet of size 0x10 */
5387         count = 1000 * factor;
5388         while (count) {
5389
5390                 bnx2x_read_dmae(bp, NIG_REG_STAT2_BRB_OCTET, 2);
5391                 val = *bnx2x_sp(bp, wb_data[0]);
5392                 if (val == 0x10)
5393                         break;
5394
5395                 msleep(10);
5396                 count--;
5397         }
5398         if (val != 0x10) {
5399                 BNX2X_ERR("NIG timeout  val = 0x%x\n", val);
5400                 return -1;
5401         }
5402
5403         /* Wait until PRS register shows 1 packet */
5404         count = 1000 * factor;
5405         while (count) {
5406                 val = REG_RD(bp, PRS_REG_NUM_OF_PACKETS);
5407                 if (val == 1)
5408                         break;
5409
5410                 msleep(10);
5411                 count--;
5412         }
5413         if (val != 0x1) {
5414                 BNX2X_ERR("PRS timeout val = 0x%x\n", val);
5415                 return -2;
5416         }
5417
5418         /* Reset and init BRB, PRS */
5419         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
5420         msleep(50);
5421         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
5422         msleep(50);
5423         bnx2x_init_block(bp, BLOCK_BRB1, PHASE_COMMON);
5424         bnx2x_init_block(bp, BLOCK_PRS, PHASE_COMMON);
5425
5426         DP(NETIF_MSG_HW, "part2\n");
5427
5428         /* Disable inputs of parser neighbor blocks */
5429         REG_WR(bp, TSDM_REG_ENABLE_IN1, 0x0);
5430         REG_WR(bp, TCM_REG_PRS_IFEN, 0x0);
5431         REG_WR(bp, CFC_REG_DEBUG0, 0x1);
5432         REG_WR(bp, NIG_REG_PRS_REQ_IN_EN, 0x0);
5433
5434         /* Write 0 to parser credits for CFC search request */
5435         REG_WR(bp, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
5436
5437         /* send 10 Ethernet packets */
5438         for (i = 0; i < 10; i++)
5439                 bnx2x_lb_pckt(bp);
5440
5441         /* Wait until NIG register shows 10 + 1
5442            packets of size 11*0x10 = 0xb0 */
5443         count = 1000 * factor;
5444         while (count) {
5445
5446                 bnx2x_read_dmae(bp, NIG_REG_STAT2_BRB_OCTET, 2);
5447                 val = *bnx2x_sp(bp, wb_data[0]);
5448                 if (val == 0xb0)
5449                         break;
5450
5451                 msleep(10);
5452                 count--;
5453         }
5454         if (val != 0xb0) {
5455                 BNX2X_ERR("NIG timeout  val = 0x%x\n", val);
5456                 return -3;
5457         }
5458
5459         /* Wait until PRS register shows 2 packets */
5460         val = REG_RD(bp, PRS_REG_NUM_OF_PACKETS);
5461         if (val != 2)
5462                 BNX2X_ERR("PRS timeout  val = 0x%x\n", val);
5463
5464         /* Write 1 to parser credits for CFC search request */
5465         REG_WR(bp, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
5466
5467         /* Wait until PRS register shows 3 packets */
5468         msleep(10 * factor);
5469         /* Wait until NIG register shows 1 packet of size 0x10 */
5470         val = REG_RD(bp, PRS_REG_NUM_OF_PACKETS);
5471         if (val != 3)
5472                 BNX2X_ERR("PRS timeout  val = 0x%x\n", val);
5473
5474         /* clear NIG EOP FIFO */
5475         for (i = 0; i < 11; i++)
5476                 REG_RD(bp, NIG_REG_INGRESS_EOP_LB_FIFO);
5477         val = REG_RD(bp, NIG_REG_INGRESS_EOP_LB_EMPTY);
5478         if (val != 1) {
5479                 BNX2X_ERR("clear of NIG failed\n");
5480                 return -4;
5481         }
5482
5483         /* Reset and init BRB, PRS, NIG */
5484         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
5485         msleep(50);
5486         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
5487         msleep(50);
5488         bnx2x_init_block(bp, BLOCK_BRB1, PHASE_COMMON);
5489         bnx2x_init_block(bp, BLOCK_PRS, PHASE_COMMON);
5490 #ifndef BCM_CNIC
5491         /* set NIC mode */
5492         REG_WR(bp, PRS_REG_NIC_MODE, 1);
5493 #endif
5494
5495         /* Enable inputs of parser neighbor blocks */
5496         REG_WR(bp, TSDM_REG_ENABLE_IN1, 0x7fffffff);
5497         REG_WR(bp, TCM_REG_PRS_IFEN, 0x1);
5498         REG_WR(bp, CFC_REG_DEBUG0, 0x0);
5499         REG_WR(bp, NIG_REG_PRS_REQ_IN_EN, 0x1);
5500
5501         DP(NETIF_MSG_HW, "done\n");
5502
5503         return 0; /* OK */
5504 }
5505
5506 static void bnx2x_enable_blocks_attention(struct bnx2x *bp)
5507 {
5508         REG_WR(bp, PXP_REG_PXP_INT_MASK_0, 0);
5509         if (!CHIP_IS_E1x(bp))
5510                 REG_WR(bp, PXP_REG_PXP_INT_MASK_1, 0x40);
5511         else
5512                 REG_WR(bp, PXP_REG_PXP_INT_MASK_1, 0);
5513         REG_WR(bp, DORQ_REG_DORQ_INT_MASK, 0);
5514         REG_WR(bp, CFC_REG_CFC_INT_MASK, 0);
5515         /*
5516          * mask read length error interrupts in brb for parser
5517          * (parsing unit and 'checksum and crc' unit)
5518          * these errors are legal (PU reads fixed length and CAC can cause
5519          * read length error on truncated packets)
5520          */
5521         REG_WR(bp, BRB1_REG_BRB1_INT_MASK, 0xFC00);
5522         REG_WR(bp, QM_REG_QM_INT_MASK, 0);
5523         REG_WR(bp, TM_REG_TM_INT_MASK, 0);
5524         REG_WR(bp, XSDM_REG_XSDM_INT_MASK_0, 0);
5525         REG_WR(bp, XSDM_REG_XSDM_INT_MASK_1, 0);
5526         REG_WR(bp, XCM_REG_XCM_INT_MASK, 0);
5527 /*      REG_WR(bp, XSEM_REG_XSEM_INT_MASK_0, 0); */
5528 /*      REG_WR(bp, XSEM_REG_XSEM_INT_MASK_1, 0); */
5529         REG_WR(bp, USDM_REG_USDM_INT_MASK_0, 0);
5530         REG_WR(bp, USDM_REG_USDM_INT_MASK_1, 0);
5531         REG_WR(bp, UCM_REG_UCM_INT_MASK, 0);
5532 /*      REG_WR(bp, USEM_REG_USEM_INT_MASK_0, 0); */
5533 /*      REG_WR(bp, USEM_REG_USEM_INT_MASK_1, 0); */
5534         REG_WR(bp, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
5535         REG_WR(bp, CSDM_REG_CSDM_INT_MASK_0, 0);
5536         REG_WR(bp, CSDM_REG_CSDM_INT_MASK_1, 0);
5537         REG_WR(bp, CCM_REG_CCM_INT_MASK, 0);
5538 /*      REG_WR(bp, CSEM_REG_CSEM_INT_MASK_0, 0); */
5539 /*      REG_WR(bp, CSEM_REG_CSEM_INT_MASK_1, 0); */
5540
5541         if (CHIP_REV_IS_FPGA(bp))
5542                 REG_WR(bp, PXP2_REG_PXP2_INT_MASK_0, 0x580000);
5543         else if (!CHIP_IS_E1x(bp))
5544                 REG_WR(bp, PXP2_REG_PXP2_INT_MASK_0,
5545                            (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF
5546                                 | PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT
5547                                 | PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN
5548                                 | PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED
5549                                 | PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED));
5550         else
5551                 REG_WR(bp, PXP2_REG_PXP2_INT_MASK_0, 0x480000);
5552         REG_WR(bp, TSDM_REG_TSDM_INT_MASK_0, 0);
5553         REG_WR(bp, TSDM_REG_TSDM_INT_MASK_1, 0);
5554         REG_WR(bp, TCM_REG_TCM_INT_MASK, 0);
5555 /*      REG_WR(bp, TSEM_REG_TSEM_INT_MASK_0, 0); */
5556
5557         if (!CHIP_IS_E1x(bp))
5558                 /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
5559                 REG_WR(bp, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
5560
5561         REG_WR(bp, CDU_REG_CDU_INT_MASK, 0);
5562         REG_WR(bp, DMAE_REG_DMAE_INT_MASK, 0);
5563 /*      REG_WR(bp, MISC_REG_MISC_INT_MASK, 0); */
5564         REG_WR(bp, PBF_REG_PBF_INT_MASK, 0x18);         /* bit 3,4 masked */
5565 }
5566
5567 static void bnx2x_reset_common(struct bnx2x *bp)
5568 {
5569         u32 val = 0x1400;
5570
5571         /* reset_common */
5572         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
5573                0xd3ffff7f);
5574
5575         if (CHIP_IS_E3(bp)) {
5576                 val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
5577                 val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
5578         }
5579
5580         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR, val);
5581 }
5582
5583 static void bnx2x_setup_dmae(struct bnx2x *bp)
5584 {
5585         bp->dmae_ready = 0;
5586         spin_lock_init(&bp->dmae_lock);
5587 }
5588
5589 static void bnx2x_init_pxp(struct bnx2x *bp)
5590 {
5591         u16 devctl;
5592         int r_order, w_order;
5593
5594         pci_read_config_word(bp->pdev,
5595                              bp->pdev->pcie_cap + PCI_EXP_DEVCTL, &devctl);
5596         DP(NETIF_MSG_HW, "read 0x%x from devctl\n", devctl);
5597         w_order = ((devctl & PCI_EXP_DEVCTL_PAYLOAD) >> 5);
5598         if (bp->mrrs == -1)
5599                 r_order = ((devctl & PCI_EXP_DEVCTL_READRQ) >> 12);
5600         else {
5601                 DP(NETIF_MSG_HW, "force read order to %d\n", bp->mrrs);
5602                 r_order = bp->mrrs;
5603         }
5604
5605         bnx2x_init_pxp_arb(bp, r_order, w_order);
5606 }
5607
5608 static void bnx2x_setup_fan_failure_detection(struct bnx2x *bp)
5609 {
5610         int is_required;
5611         u32 val;
5612         int port;
5613
5614         if (BP_NOMCP(bp))
5615                 return;
5616
5617         is_required = 0;
5618         val = SHMEM_RD(bp, dev_info.shared_hw_config.config2) &
5619               SHARED_HW_CFG_FAN_FAILURE_MASK;
5620
5621         if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED)
5622                 is_required = 1;
5623
5624         /*
5625          * The fan failure mechanism is usually related to the PHY type since
5626          * the power consumption of the board is affected by the PHY. Currently,
5627          * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
5628          */
5629         else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE)
5630                 for (port = PORT_0; port < PORT_MAX; port++) {
5631                         is_required |=
5632                                 bnx2x_fan_failure_det_req(
5633                                         bp,
5634                                         bp->common.shmem_base,
5635                                         bp->common.shmem2_base,
5636                                         port);
5637                 }
5638
5639         DP(NETIF_MSG_HW, "fan detection setting: %d\n", is_required);
5640
5641         if (is_required == 0)
5642                 return;
5643
5644         /* Fan failure is indicated by SPIO 5 */
5645         bnx2x_set_spio(bp, MISC_REGISTERS_SPIO_5,
5646                        MISC_REGISTERS_SPIO_INPUT_HI_Z);
5647
5648         /* set to active low mode */
5649         val = REG_RD(bp, MISC_REG_SPIO_INT);
5650         val |= ((1 << MISC_REGISTERS_SPIO_5) <<
5651                                         MISC_REGISTERS_SPIO_INT_OLD_SET_POS);
5652         REG_WR(bp, MISC_REG_SPIO_INT, val);
5653
5654         /* enable interrupt to signal the IGU */
5655         val = REG_RD(bp, MISC_REG_SPIO_EVENT_EN);
5656         val |= (1 << MISC_REGISTERS_SPIO_5);
5657         REG_WR(bp, MISC_REG_SPIO_EVENT_EN, val);
5658 }
5659
5660 static void bnx2x_pretend_func(struct bnx2x *bp, u8 pretend_func_num)
5661 {
5662         u32 offset = 0;
5663
5664         if (CHIP_IS_E1(bp))
5665                 return;
5666         if (CHIP_IS_E1H(bp) && (pretend_func_num >= E1H_FUNC_MAX))
5667                 return;
5668
5669         switch (BP_ABS_FUNC(bp)) {
5670         case 0:
5671                 offset = PXP2_REG_PGL_PRETEND_FUNC_F0;
5672                 break;
5673         case 1:
5674                 offset = PXP2_REG_PGL_PRETEND_FUNC_F1;
5675                 break;
5676         case 2:
5677                 offset = PXP2_REG_PGL_PRETEND_FUNC_F2;
5678                 break;
5679         case 3:
5680                 offset = PXP2_REG_PGL_PRETEND_FUNC_F3;
5681                 break;
5682         case 4:
5683                 offset = PXP2_REG_PGL_PRETEND_FUNC_F4;
5684                 break;
5685         case 5:
5686                 offset = PXP2_REG_PGL_PRETEND_FUNC_F5;
5687                 break;
5688         case 6:
5689                 offset = PXP2_REG_PGL_PRETEND_FUNC_F6;
5690                 break;
5691         case 7:
5692                 offset = PXP2_REG_PGL_PRETEND_FUNC_F7;
5693                 break;
5694         default:
5695                 return;
5696         }
5697
5698         REG_WR(bp, offset, pretend_func_num);
5699         REG_RD(bp, offset);
5700         DP(NETIF_MSG_HW, "Pretending to func %d\n", pretend_func_num);
5701 }
5702
5703 void bnx2x_pf_disable(struct bnx2x *bp)
5704 {
5705         u32 val = REG_RD(bp, IGU_REG_PF_CONFIGURATION);
5706         val &= ~IGU_PF_CONF_FUNC_EN;
5707
5708         REG_WR(bp, IGU_REG_PF_CONFIGURATION, val);
5709         REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
5710         REG_WR(bp, CFC_REG_WEAK_ENABLE_PF, 0);
5711 }
5712
5713 static inline void bnx2x__common_init_phy(struct bnx2x *bp)
5714 {
5715         u32 shmem_base[2], shmem2_base[2];
5716         shmem_base[0] =  bp->common.shmem_base;
5717         shmem2_base[0] = bp->common.shmem2_base;
5718         if (!CHIP_IS_E1x(bp)) {
5719                 shmem_base[1] =
5720                         SHMEM2_RD(bp, other_shmem_base_addr);
5721                 shmem2_base[1] =
5722                         SHMEM2_RD(bp, other_shmem2_base_addr);
5723         }
5724         bnx2x_acquire_phy_lock(bp);
5725         bnx2x_common_init_phy(bp, shmem_base, shmem2_base,
5726                               bp->common.chip_id);
5727         bnx2x_release_phy_lock(bp);
5728 }
5729
5730 /**
5731  * bnx2x_init_hw_common - initialize the HW at the COMMON phase.
5732  *
5733  * @bp:         driver handle
5734  */
5735 static int bnx2x_init_hw_common(struct bnx2x *bp)
5736 {
5737         u32 val;
5738
5739         DP(BNX2X_MSG_MCP, "starting common init  func %d\n", BP_ABS_FUNC(bp));
5740
5741         bnx2x_reset_common(bp);
5742         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0xffffffff);
5743
5744         val = 0xfffc;
5745         if (CHIP_IS_E3(bp)) {
5746                 val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
5747                 val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
5748         }
5749         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET, val);
5750
5751         bnx2x_init_block(bp, BLOCK_MISC, PHASE_COMMON);
5752
5753         if (!CHIP_IS_E1x(bp)) {
5754                 u8 abs_func_id;
5755
5756                 /**
5757                  * 4-port mode or 2-port mode we need to turn of master-enable
5758                  * for everyone, after that, turn it back on for self.
5759                  * so, we disregard multi-function or not, and always disable
5760                  * for all functions on the given path, this means 0,2,4,6 for
5761                  * path 0 and 1,3,5,7 for path 1
5762                  */
5763                 for (abs_func_id = BP_PATH(bp);
5764                      abs_func_id < E2_FUNC_MAX*2; abs_func_id += 2) {
5765                         if (abs_func_id == BP_ABS_FUNC(bp)) {
5766                                 REG_WR(bp,
5767                                     PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER,
5768                                     1);
5769                                 continue;
5770                         }
5771
5772                         bnx2x_pretend_func(bp, abs_func_id);
5773                         /* clear pf enable */
5774                         bnx2x_pf_disable(bp);
5775                         bnx2x_pretend_func(bp, BP_ABS_FUNC(bp));
5776                 }
5777         }
5778
5779         bnx2x_init_block(bp, BLOCK_PXP, PHASE_COMMON);
5780         if (CHIP_IS_E1(bp)) {
5781                 /* enable HW interrupt from PXP on USDM overflow
5782                    bit 16 on INT_MASK_0 */
5783                 REG_WR(bp, PXP_REG_PXP_INT_MASK_0, 0);
5784         }
5785
5786         bnx2x_init_block(bp, BLOCK_PXP2, PHASE_COMMON);
5787         bnx2x_init_pxp(bp);
5788
5789 #ifdef __BIG_ENDIAN
5790         REG_WR(bp, PXP2_REG_RQ_QM_ENDIAN_M, 1);
5791         REG_WR(bp, PXP2_REG_RQ_TM_ENDIAN_M, 1);
5792         REG_WR(bp, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
5793         REG_WR(bp, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
5794         REG_WR(bp, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
5795         /* make sure this value is 0 */
5796         REG_WR(bp, PXP2_REG_RQ_HC_ENDIAN_M, 0);
5797
5798 /*      REG_WR(bp, PXP2_REG_RD_PBF_SWAP_MODE, 1); */
5799         REG_WR(bp, PXP2_REG_RD_QM_SWAP_MODE, 1);
5800         REG_WR(bp, PXP2_REG_RD_TM_SWAP_MODE, 1);
5801         REG_WR(bp, PXP2_REG_RD_SRC_SWAP_MODE, 1);
5802         REG_WR(bp, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
5803 #endif
5804
5805         bnx2x_ilt_init_page_size(bp, INITOP_SET);
5806
5807         if (CHIP_REV_IS_FPGA(bp) && CHIP_IS_E1H(bp))
5808                 REG_WR(bp, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
5809
5810         /* let the HW do it's magic ... */
5811         msleep(100);
5812         /* finish PXP init */
5813         val = REG_RD(bp, PXP2_REG_RQ_CFG_DONE);
5814         if (val != 1) {
5815                 BNX2X_ERR("PXP2 CFG failed\n");
5816                 return -EBUSY;
5817         }
5818         val = REG_RD(bp, PXP2_REG_RD_INIT_DONE);
5819         if (val != 1) {
5820                 BNX2X_ERR("PXP2 RD_INIT failed\n");
5821                 return -EBUSY;
5822         }
5823
5824         /* Timers bug workaround E2 only. We need to set the entire ILT to
5825          * have entries with value "0" and valid bit on.
5826          * This needs to be done by the first PF that is loaded in a path
5827          * (i.e. common phase)
5828          */
5829         if (!CHIP_IS_E1x(bp)) {
5830 /* In E2 there is a bug in the timers block that can cause function 6 / 7
5831  * (i.e. vnic3) to start even if it is marked as "scan-off".
5832  * This occurs when a different function (func2,3) is being marked
5833  * as "scan-off". Real-life scenario for example: if a driver is being
5834  * load-unloaded while func6,7 are down. This will cause the timer to access
5835  * the ilt, translate to a logical address and send a request to read/write.
5836  * Since the ilt for the function that is down is not valid, this will cause
5837  * a translation error which is unrecoverable.
5838  * The Workaround is intended to make sure that when this happens nothing fatal
5839  * will occur. The workaround:
5840  *      1.  First PF driver which loads on a path will:
5841  *              a.  After taking the chip out of reset, by using pretend,
5842  *                  it will write "0" to the following registers of
5843  *                  the other vnics.
5844  *                  REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
5845  *                  REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
5846  *                  REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
5847  *                  And for itself it will write '1' to
5848  *                  PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
5849  *                  dmae-operations (writing to pram for example.)
5850  *                  note: can be done for only function 6,7 but cleaner this
5851  *                        way.
5852  *              b.  Write zero+valid to the entire ILT.
5853  *              c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
5854  *                  VNIC3 (of that port). The range allocated will be the
5855  *                  entire ILT. This is needed to prevent  ILT range error.
5856  *      2.  Any PF driver load flow:
5857  *              a.  ILT update with the physical addresses of the allocated
5858  *                  logical pages.
5859  *              b.  Wait 20msec. - note that this timeout is needed to make
5860  *                  sure there are no requests in one of the PXP internal
5861  *                  queues with "old" ILT addresses.
5862  *              c.  PF enable in the PGLC.
5863  *              d.  Clear the was_error of the PF in the PGLC. (could have
5864  *                  occured while driver was down)
5865  *              e.  PF enable in the CFC (WEAK + STRONG)
5866  *              f.  Timers scan enable
5867  *      3.  PF driver unload flow:
5868  *              a.  Clear the Timers scan_en.
5869  *              b.  Polling for scan_on=0 for that PF.
5870  *              c.  Clear the PF enable bit in the PXP.
5871  *              d.  Clear the PF enable in the CFC (WEAK + STRONG)
5872  *              e.  Write zero+valid to all ILT entries (The valid bit must
5873  *                  stay set)
5874  *              f.  If this is VNIC 3 of a port then also init
5875  *                  first_timers_ilt_entry to zero and last_timers_ilt_entry
5876  *                  to the last enrty in the ILT.
5877  *
5878  *      Notes:
5879  *      Currently the PF error in the PGLC is non recoverable.
5880  *      In the future the there will be a recovery routine for this error.
5881  *      Currently attention is masked.
5882  *      Having an MCP lock on the load/unload process does not guarantee that
5883  *      there is no Timer disable during Func6/7 enable. This is because the
5884  *      Timers scan is currently being cleared by the MCP on FLR.
5885  *      Step 2.d can be done only for PF6/7 and the driver can also check if
5886  *      there is error before clearing it. But the flow above is simpler and
5887  *      more general.
5888  *      All ILT entries are written by zero+valid and not just PF6/7
5889  *      ILT entries since in the future the ILT entries allocation for
5890  *      PF-s might be dynamic.
5891  */
5892                 struct ilt_client_info ilt_cli;
5893                 struct bnx2x_ilt ilt;
5894                 memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
5895                 memset(&ilt, 0, sizeof(struct bnx2x_ilt));
5896
5897                 /* initialize dummy TM client */
5898                 ilt_cli.start = 0;
5899                 ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
5900                 ilt_cli.client_num = ILT_CLIENT_TM;
5901
5902                 /* Step 1: set zeroes to all ilt page entries with valid bit on
5903                  * Step 2: set the timers first/last ilt entry to point
5904                  * to the entire range to prevent ILT range error for 3rd/4th
5905                  * vnic (this code assumes existance of the vnic)
5906                  *
5907                  * both steps performed by call to bnx2x_ilt_client_init_op()
5908                  * with dummy TM client
5909                  *
5910                  * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
5911                  * and his brother are split registers
5912                  */
5913                 bnx2x_pretend_func(bp, (BP_PATH(bp) + 6));
5914                 bnx2x_ilt_client_init_op_ilt(bp, &ilt, &ilt_cli, INITOP_CLEAR);
5915                 bnx2x_pretend_func(bp, BP_ABS_FUNC(bp));
5916
5917                 REG_WR(bp, PXP2_REG_RQ_DRAM_ALIGN, BNX2X_PXP_DRAM_ALIGN);
5918                 REG_WR(bp, PXP2_REG_RQ_DRAM_ALIGN_RD, BNX2X_PXP_DRAM_ALIGN);
5919                 REG_WR(bp, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
5920         }
5921
5922
5923         REG_WR(bp, PXP2_REG_RQ_DISABLE_INPUTS, 0);
5924         REG_WR(bp, PXP2_REG_RD_DISABLE_INPUTS, 0);
5925
5926         if (!CHIP_IS_E1x(bp)) {
5927                 int factor = CHIP_REV_IS_EMUL(bp) ? 1000 :
5928                                 (CHIP_REV_IS_FPGA(bp) ? 400 : 0);
5929                 bnx2x_init_block(bp, BLOCK_PGLUE_B, PHASE_COMMON);
5930
5931                 bnx2x_init_block(bp, BLOCK_ATC, PHASE_COMMON);
5932
5933                 /* let the HW do it's magic ... */
5934                 do {
5935                         msleep(200);
5936                         val = REG_RD(bp, ATC_REG_ATC_INIT_DONE);
5937                 } while (factor-- && (val != 1));
5938
5939                 if (val != 1) {
5940                         BNX2X_ERR("ATC_INIT failed\n");
5941                         return -EBUSY;
5942                 }
5943         }
5944
5945         bnx2x_init_block(bp, BLOCK_DMAE, PHASE_COMMON);
5946
5947         /* clean the DMAE memory */
5948         bp->dmae_ready = 1;
5949         bnx2x_init_fill(bp, TSEM_REG_PRAM, 0, 8, 1);
5950
5951         bnx2x_init_block(bp, BLOCK_TCM, PHASE_COMMON);
5952
5953         bnx2x_init_block(bp, BLOCK_UCM, PHASE_COMMON);
5954
5955         bnx2x_init_block(bp, BLOCK_CCM, PHASE_COMMON);
5956
5957         bnx2x_init_block(bp, BLOCK_XCM, PHASE_COMMON);
5958
5959         bnx2x_read_dmae(bp, XSEM_REG_PASSIVE_BUFFER, 3);
5960         bnx2x_read_dmae(bp, CSEM_REG_PASSIVE_BUFFER, 3);
5961         bnx2x_read_dmae(bp, TSEM_REG_PASSIVE_BUFFER, 3);
5962         bnx2x_read_dmae(bp, USEM_REG_PASSIVE_BUFFER, 3);
5963
5964         bnx2x_init_block(bp, BLOCK_QM, PHASE_COMMON);
5965
5966
5967         /* QM queues pointers table */
5968         bnx2x_qm_init_ptr_table(bp, bp->qm_cid_count, INITOP_SET);
5969
5970         /* soft reset pulse */
5971         REG_WR(bp, QM_REG_SOFT_RESET, 1);
5972         REG_WR(bp, QM_REG_SOFT_RESET, 0);
5973
5974 #ifdef BCM_CNIC
5975         bnx2x_init_block(bp, BLOCK_TM, PHASE_COMMON);
5976 #endif
5977
5978         bnx2x_init_block(bp, BLOCK_DORQ, PHASE_COMMON);
5979         REG_WR(bp, DORQ_REG_DPM_CID_OFST, BNX2X_DB_SHIFT);
5980         if (!CHIP_REV_IS_SLOW(bp))
5981                 /* enable hw interrupt from doorbell Q */
5982                 REG_WR(bp, DORQ_REG_DORQ_INT_MASK, 0);
5983
5984         bnx2x_init_block(bp, BLOCK_BRB1, PHASE_COMMON);
5985
5986         bnx2x_init_block(bp, BLOCK_PRS, PHASE_COMMON);
5987         REG_WR(bp, PRS_REG_A_PRSU_20, 0xf);
5988
5989         if (!CHIP_IS_E1(bp))
5990                 REG_WR(bp, PRS_REG_E1HOV_MODE, bp->path_has_ovlan);
5991
5992         if (!CHIP_IS_E1x(bp) && !CHIP_IS_E3B0(bp))
5993                 /* Bit-map indicating which L2 hdrs may appear
5994                  * after the basic Ethernet header
5995                  */
5996                 REG_WR(bp, PRS_REG_HDRS_AFTER_BASIC,
5997                        bp->path_has_ovlan ? 7 : 6);
5998
5999         bnx2x_init_block(bp, BLOCK_TSDM, PHASE_COMMON);
6000         bnx2x_init_block(bp, BLOCK_CSDM, PHASE_COMMON);
6001         bnx2x_init_block(bp, BLOCK_USDM, PHASE_COMMON);
6002         bnx2x_init_block(bp, BLOCK_XSDM, PHASE_COMMON);
6003
6004         if (!CHIP_IS_E1x(bp)) {
6005                 /* reset VFC memories */
6006                 REG_WR(bp, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
6007                            VFC_MEMORIES_RST_REG_CAM_RST |
6008                            VFC_MEMORIES_RST_REG_RAM_RST);
6009                 REG_WR(bp, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
6010                            VFC_MEMORIES_RST_REG_CAM_RST |
6011                            VFC_MEMORIES_RST_REG_RAM_RST);
6012
6013                 msleep(20);
6014         }
6015
6016         bnx2x_init_block(bp, BLOCK_TSEM, PHASE_COMMON);
6017         bnx2x_init_block(bp, BLOCK_USEM, PHASE_COMMON);
6018         bnx2x_init_block(bp, BLOCK_CSEM, PHASE_COMMON);
6019         bnx2x_init_block(bp, BLOCK_XSEM, PHASE_COMMON);
6020
6021         /* sync semi rtc */
6022         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
6023                0x80000000);
6024         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
6025                0x80000000);
6026
6027         bnx2x_init_block(bp, BLOCK_UPB, PHASE_COMMON);
6028         bnx2x_init_block(bp, BLOCK_XPB, PHASE_COMMON);
6029         bnx2x_init_block(bp, BLOCK_PBF, PHASE_COMMON);
6030
6031         if (!CHIP_IS_E1x(bp))
6032                 REG_WR(bp, PBF_REG_HDRS_AFTER_BASIC,
6033                        bp->path_has_ovlan ? 7 : 6);
6034
6035         REG_WR(bp, SRC_REG_SOFT_RST, 1);
6036
6037         bnx2x_init_block(bp, BLOCK_SRC, PHASE_COMMON);
6038
6039 #ifdef BCM_CNIC
6040         REG_WR(bp, SRC_REG_KEYSEARCH_0, 0x63285672);
6041         REG_WR(bp, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
6042         REG_WR(bp, SRC_REG_KEYSEARCH_2, 0x223aef9b);
6043         REG_WR(bp, SRC_REG_KEYSEARCH_3, 0x26001e3a);
6044         REG_WR(bp, SRC_REG_KEYSEARCH_4, 0x7ae91116);
6045         REG_WR(bp, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
6046         REG_WR(bp, SRC_REG_KEYSEARCH_6, 0x298d8adf);
6047         REG_WR(bp, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
6048         REG_WR(bp, SRC_REG_KEYSEARCH_8, 0x1830f82f);
6049         REG_WR(bp, SRC_REG_KEYSEARCH_9, 0x01e46be7);
6050 #endif
6051         REG_WR(bp, SRC_REG_SOFT_RST, 0);
6052
6053         if (sizeof(union cdu_context) != 1024)
6054                 /* we currently assume that a context is 1024 bytes */
6055                 dev_alert(&bp->pdev->dev, "please adjust the size "
6056                                           "of cdu_context(%ld)\n",
6057                          (long)sizeof(union cdu_context));
6058
6059         bnx2x_init_block(bp, BLOCK_CDU, PHASE_COMMON);
6060         val = (4 << 24) + (0 << 12) + 1024;
6061         REG_WR(bp, CDU_REG_CDU_GLOBAL_PARAMS, val);
6062
6063         bnx2x_init_block(bp, BLOCK_CFC, PHASE_COMMON);
6064         REG_WR(bp, CFC_REG_INIT_REG, 0x7FF);
6065         /* enable context validation interrupt from CFC */
6066         REG_WR(bp, CFC_REG_CFC_INT_MASK, 0);
6067
6068         /* set the thresholds to prevent CFC/CDU race */
6069         REG_WR(bp, CFC_REG_DEBUG0, 0x20020000);
6070
6071         bnx2x_init_block(bp, BLOCK_HC, PHASE_COMMON);
6072
6073         if (!CHIP_IS_E1x(bp) && BP_NOMCP(bp))
6074                 REG_WR(bp, IGU_REG_RESET_MEMORIES, 0x36);
6075
6076         bnx2x_init_block(bp, BLOCK_IGU, PHASE_COMMON);
6077         bnx2x_init_block(bp, BLOCK_MISC_AEU, PHASE_COMMON);
6078
6079         /* Reset PCIE errors for debug */
6080         REG_WR(bp, 0x2814, 0xffffffff);
6081         REG_WR(bp, 0x3820, 0xffffffff);
6082
6083         if (!CHIP_IS_E1x(bp)) {
6084                 REG_WR(bp, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
6085                            (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
6086                                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
6087                 REG_WR(bp, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
6088                            (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
6089                                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
6090                                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
6091                 REG_WR(bp, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
6092                            (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
6093                                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
6094                                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
6095         }
6096
6097         bnx2x_init_block(bp, BLOCK_NIG, PHASE_COMMON);
6098         if (!CHIP_IS_E1(bp)) {
6099                 /* in E3 this done in per-port section */
6100                 if (!CHIP_IS_E3(bp))
6101                         REG_WR(bp, NIG_REG_LLH_MF_MODE, IS_MF(bp));
6102         }
6103         if (CHIP_IS_E1H(bp))
6104                 /* not applicable for E2 (and above ...) */
6105                 REG_WR(bp, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(bp));
6106
6107         if (CHIP_REV_IS_SLOW(bp))
6108                 msleep(200);
6109
6110         /* finish CFC init */
6111         val = reg_poll(bp, CFC_REG_LL_INIT_DONE, 1, 100, 10);
6112         if (val != 1) {
6113                 BNX2X_ERR("CFC LL_INIT failed\n");
6114                 return -EBUSY;
6115         }
6116         val = reg_poll(bp, CFC_REG_AC_INIT_DONE, 1, 100, 10);
6117         if (val != 1) {
6118                 BNX2X_ERR("CFC AC_INIT failed\n");
6119                 return -EBUSY;
6120         }
6121         val = reg_poll(bp, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
6122         if (val != 1) {
6123                 BNX2X_ERR("CFC CAM_INIT failed\n");
6124                 return -EBUSY;
6125         }
6126         REG_WR(bp, CFC_REG_DEBUG0, 0);
6127
6128         if (CHIP_IS_E1(bp)) {
6129                 /* read NIG statistic
6130                    to see if this is our first up since powerup */
6131                 bnx2x_read_dmae(bp, NIG_REG_STAT2_BRB_OCTET, 2);
6132                 val = *bnx2x_sp(bp, wb_data[0]);
6133
6134                 /* do internal memory self test */
6135                 if ((val == 0) && bnx2x_int_mem_test(bp)) {
6136                         BNX2X_ERR("internal mem self test failed\n");
6137                         return -EBUSY;
6138                 }
6139         }
6140
6141         bnx2x_setup_fan_failure_detection(bp);
6142
6143         /* clear PXP2 attentions */
6144         REG_RD(bp, PXP2_REG_PXP2_INT_STS_CLR_0);
6145
6146         bnx2x_enable_blocks_attention(bp);
6147         bnx2x_enable_blocks_parity(bp);
6148
6149         if (!BP_NOMCP(bp)) {
6150                 if (CHIP_IS_E1x(bp))
6151                         bnx2x__common_init_phy(bp);
6152         } else
6153                 BNX2X_ERR("Bootcode is missing - can not initialize link\n");
6154
6155         return 0;
6156 }
6157
6158 /**
6159  * bnx2x_init_hw_common_chip - init HW at the COMMON_CHIP phase.
6160  *
6161  * @bp:         driver handle
6162  */
6163 static int bnx2x_init_hw_common_chip(struct bnx2x *bp)
6164 {
6165         int rc = bnx2x_init_hw_common(bp);
6166
6167         if (rc)
6168                 return rc;
6169
6170         /* In E2 2-PORT mode, same ext phy is used for the two paths */
6171         if (!BP_NOMCP(bp))
6172                 bnx2x__common_init_phy(bp);
6173
6174         return 0;
6175 }
6176
6177 static int bnx2x_init_hw_port(struct bnx2x *bp)
6178 {
6179         int port = BP_PORT(bp);
6180         int init_phase = port ? PHASE_PORT1 : PHASE_PORT0;
6181         u32 low, high;
6182         u32 val;
6183
6184         bnx2x__link_reset(bp);
6185
6186         DP(BNX2X_MSG_MCP, "starting port init  port %d\n", port);
6187
6188         REG_WR(bp, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
6189
6190         bnx2x_init_block(bp, BLOCK_MISC, init_phase);
6191         bnx2x_init_block(bp, BLOCK_PXP, init_phase);
6192         bnx2x_init_block(bp, BLOCK_PXP2, init_phase);
6193
6194         /* Timers bug workaround: disables the pf_master bit in pglue at
6195          * common phase, we need to enable it here before any dmae access are
6196          * attempted. Therefore we manually added the enable-master to the
6197          * port phase (it also happens in the function phase)
6198          */
6199         if (!CHIP_IS_E1x(bp))
6200                 REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
6201
6202         bnx2x_init_block(bp, BLOCK_ATC, init_phase);
6203         bnx2x_init_block(bp, BLOCK_DMAE, init_phase);
6204         bnx2x_init_block(bp, BLOCK_PGLUE_B, init_phase);
6205         bnx2x_init_block(bp, BLOCK_QM, init_phase);
6206
6207         bnx2x_init_block(bp, BLOCK_TCM, init_phase);
6208         bnx2x_init_block(bp, BLOCK_UCM, init_phase);
6209         bnx2x_init_block(bp, BLOCK_CCM, init_phase);
6210         bnx2x_init_block(bp, BLOCK_XCM, init_phase);
6211
6212         /* QM cid (connection) count */
6213         bnx2x_qm_init_cid_count(bp, bp->qm_cid_count, INITOP_SET);
6214
6215 #ifdef BCM_CNIC
6216         bnx2x_init_block(bp, BLOCK_TM, init_phase);
6217         REG_WR(bp, TM_REG_LIN0_SCAN_TIME + port*4, 20);
6218         REG_WR(bp, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
6219 #endif
6220
6221         bnx2x_init_block(bp, BLOCK_DORQ, init_phase);
6222
6223         if (CHIP_IS_E1(bp) || CHIP_IS_E1H(bp)) {
6224                 bnx2x_init_block(bp, BLOCK_BRB1, init_phase);
6225
6226                 if (IS_MF(bp))
6227                         low = ((bp->flags & ONE_PORT_FLAG) ? 160 : 246);
6228                 else if (bp->dev->mtu > 4096) {
6229                         if (bp->flags & ONE_PORT_FLAG)
6230                                 low = 160;
6231                         else {
6232                                 val = bp->dev->mtu;
6233                                 /* (24*1024 + val*4)/256 */
6234                                 low = 96 + (val/64) +
6235                                                 ((val % 64) ? 1 : 0);
6236                         }
6237                 } else
6238                         low = ((bp->flags & ONE_PORT_FLAG) ? 80 : 160);
6239                 high = low + 56;        /* 14*1024/256 */
6240                 REG_WR(bp, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
6241                 REG_WR(bp, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
6242         }
6243
6244         if (CHIP_MODE_IS_4_PORT(bp))
6245                 REG_WR(bp, (BP_PORT(bp) ?
6246                             BRB1_REG_MAC_GUARANTIED_1 :
6247                             BRB1_REG_MAC_GUARANTIED_0), 40);
6248
6249
6250         bnx2x_init_block(bp, BLOCK_PRS, init_phase);
6251         if (CHIP_IS_E3B0(bp))
6252                 /* Ovlan exists only if we are in multi-function +
6253                  * switch-dependent mode, in switch-independent there
6254                  * is no ovlan headers
6255                  */
6256                 REG_WR(bp, BP_PORT(bp) ?
6257                        PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
6258                        PRS_REG_HDRS_AFTER_BASIC_PORT_0,
6259                        (bp->path_has_ovlan ? 7 : 6));
6260
6261         bnx2x_init_block(bp, BLOCK_TSDM, init_phase);
6262         bnx2x_init_block(bp, BLOCK_CSDM, init_phase);
6263         bnx2x_init_block(bp, BLOCK_USDM, init_phase);
6264         bnx2x_init_block(bp, BLOCK_XSDM, init_phase);
6265
6266         bnx2x_init_block(bp, BLOCK_TSEM, init_phase);
6267         bnx2x_init_block(bp, BLOCK_USEM, init_phase);
6268         bnx2x_init_block(bp, BLOCK_CSEM, init_phase);
6269         bnx2x_init_block(bp, BLOCK_XSEM, init_phase);
6270
6271         bnx2x_init_block(bp, BLOCK_UPB, init_phase);
6272         bnx2x_init_block(bp, BLOCK_XPB, init_phase);
6273
6274         bnx2x_init_block(bp, BLOCK_PBF, init_phase);
6275
6276         if (CHIP_IS_E1x(bp)) {
6277                 /* configure PBF to work without PAUSE mtu 9000 */
6278                 REG_WR(bp, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
6279
6280                 /* update threshold */
6281                 REG_WR(bp, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
6282                 /* update init credit */
6283                 REG_WR(bp, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
6284
6285                 /* probe changes */
6286                 REG_WR(bp, PBF_REG_INIT_P0 + port*4, 1);
6287                 udelay(50);
6288                 REG_WR(bp, PBF_REG_INIT_P0 + port*4, 0);
6289         }
6290
6291 #ifdef BCM_CNIC
6292         bnx2x_init_block(bp, BLOCK_SRC, init_phase);
6293 #endif
6294         bnx2x_init_block(bp, BLOCK_CDU, init_phase);
6295         bnx2x_init_block(bp, BLOCK_CFC, init_phase);
6296
6297         if (CHIP_IS_E1(bp)) {
6298                 REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, 0);
6299                 REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, 0);
6300         }
6301         bnx2x_init_block(bp, BLOCK_HC, init_phase);
6302
6303         bnx2x_init_block(bp, BLOCK_IGU, init_phase);
6304
6305         bnx2x_init_block(bp, BLOCK_MISC_AEU, init_phase);
6306         /* init aeu_mask_attn_func_0/1:
6307          *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
6308          *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
6309          *             bits 4-7 are used for "per vn group attention" */
6310         val = IS_MF(bp) ? 0xF7 : 0x7;
6311         /* Enable DCBX attention for all but E1 */
6312         val |= CHIP_IS_E1(bp) ? 0 : 0x10;
6313         REG_WR(bp, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
6314
6315         bnx2x_init_block(bp, BLOCK_NIG, init_phase);
6316
6317         if (!CHIP_IS_E1x(bp)) {
6318                 /* Bit-map indicating which L2 hdrs may appear after the
6319                  * basic Ethernet header
6320                  */
6321                 REG_WR(bp, BP_PORT(bp) ?
6322                            NIG_REG_P1_HDRS_AFTER_BASIC :
6323                            NIG_REG_P0_HDRS_AFTER_BASIC,
6324                            IS_MF_SD(bp) ? 7 : 6);
6325
6326                 if (CHIP_IS_E3(bp))
6327                         REG_WR(bp, BP_PORT(bp) ?
6328                                    NIG_REG_LLH1_MF_MODE :
6329                                    NIG_REG_LLH_MF_MODE, IS_MF(bp));
6330         }
6331         if (!CHIP_IS_E3(bp))
6332                 REG_WR(bp, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
6333
6334         if (!CHIP_IS_E1(bp)) {
6335                 /* 0x2 disable mf_ov, 0x1 enable */
6336                 REG_WR(bp, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
6337                        (IS_MF_SD(bp) ? 0x1 : 0x2));
6338
6339                 if (!CHIP_IS_E1x(bp)) {
6340                         val = 0;
6341                         switch (bp->mf_mode) {
6342                         case MULTI_FUNCTION_SD:
6343                                 val = 1;
6344                                 break;
6345                         case MULTI_FUNCTION_SI:
6346                                 val = 2;
6347                                 break;
6348                         }
6349
6350                         REG_WR(bp, (BP_PORT(bp) ? NIG_REG_LLH1_CLS_TYPE :
6351                                                   NIG_REG_LLH0_CLS_TYPE), val);
6352                 }
6353                 {
6354                         REG_WR(bp, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
6355                         REG_WR(bp, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
6356                         REG_WR(bp, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
6357                 }
6358         }
6359
6360
6361         /* If SPIO5 is set to generate interrupts, enable it for this port */
6362         val = REG_RD(bp, MISC_REG_SPIO_EVENT_EN);
6363         if (val & (1 << MISC_REGISTERS_SPIO_5)) {
6364                 u32 reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
6365                                        MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
6366                 val = REG_RD(bp, reg_addr);
6367                 val |= AEU_INPUTS_ATTN_BITS_SPIO5;
6368                 REG_WR(bp, reg_addr, val);
6369         }
6370
6371         return 0;
6372 }
6373
6374 static void bnx2x_ilt_wr(struct bnx2x *bp, u32 index, dma_addr_t addr)
6375 {
6376         int reg;
6377
6378         if (CHIP_IS_E1(bp))
6379                 reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
6380         else
6381                 reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
6382
6383         bnx2x_wb_wr(bp, reg, ONCHIP_ADDR1(addr), ONCHIP_ADDR2(addr));
6384 }
6385
6386 static inline void bnx2x_igu_clear_sb(struct bnx2x *bp, u8 idu_sb_id)
6387 {
6388         bnx2x_igu_clear_sb_gen(bp, BP_FUNC(bp), idu_sb_id, true /*PF*/);
6389 }
6390
6391 static inline void bnx2x_clear_func_ilt(struct bnx2x *bp, u32 func)
6392 {
6393         u32 i, base = FUNC_ILT_BASE(func);
6394         for (i = base; i < base + ILT_PER_FUNC; i++)
6395                 bnx2x_ilt_wr(bp, i, 0);
6396 }
6397
6398 static int bnx2x_init_hw_func(struct bnx2x *bp)
6399 {
6400         int port = BP_PORT(bp);
6401         int func = BP_FUNC(bp);
6402         int init_phase = PHASE_PF0 + func;
6403         struct bnx2x_ilt *ilt = BP_ILT(bp);
6404         u16 cdu_ilt_start;
6405         u32 addr, val;
6406         u32 main_mem_base, main_mem_size, main_mem_prty_clr;
6407         int i, main_mem_width;
6408
6409         DP(BNX2X_MSG_MCP, "starting func init  func %d\n", func);
6410
6411         /* FLR cleanup - hmmm */
6412         if (!CHIP_IS_E1x(bp))
6413                 bnx2x_pf_flr_clnup(bp);
6414
6415         /* set MSI reconfigure capability */
6416         if (bp->common.int_block == INT_BLOCK_HC) {
6417                 addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
6418                 val = REG_RD(bp, addr);
6419                 val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
6420                 REG_WR(bp, addr, val);
6421         }
6422
6423         bnx2x_init_block(bp, BLOCK_PXP, init_phase);
6424         bnx2x_init_block(bp, BLOCK_PXP2, init_phase);
6425
6426         ilt = BP_ILT(bp);
6427         cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
6428
6429         for (i = 0; i < L2_ILT_LINES(bp); i++) {
6430                 ilt->lines[cdu_ilt_start + i].page =
6431                         bp->context.vcxt + (ILT_PAGE_CIDS * i);
6432                 ilt->lines[cdu_ilt_start + i].page_mapping =
6433                         bp->context.cxt_mapping + (CDU_ILT_PAGE_SZ * i);
6434                 /* cdu ilt pages are allocated manually so there's no need to
6435                 set the size */
6436         }
6437         bnx2x_ilt_init_op(bp, INITOP_SET);
6438
6439 #ifdef BCM_CNIC
6440         bnx2x_src_init_t2(bp, bp->t2, bp->t2_mapping, SRC_CONN_NUM);
6441
6442         /* T1 hash bits value determines the T1 number of entries */
6443         REG_WR(bp, SRC_REG_NUMBER_HASH_BITS0 + port*4, SRC_HASH_BITS);
6444 #endif
6445
6446 #ifndef BCM_CNIC
6447         /* set NIC mode */
6448         REG_WR(bp, PRS_REG_NIC_MODE, 1);
6449 #endif  /* BCM_CNIC */
6450
6451         if (!CHIP_IS_E1x(bp)) {
6452                 u32 pf_conf = IGU_PF_CONF_FUNC_EN;
6453
6454                 /* Turn on a single ISR mode in IGU if driver is going to use
6455                  * INT#x or MSI
6456                  */
6457                 if (!(bp->flags & USING_MSIX_FLAG))
6458                         pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
6459                 /*
6460                  * Timers workaround bug: function init part.
6461                  * Need to wait 20msec after initializing ILT,
6462                  * needed to make sure there are no requests in
6463                  * one of the PXP internal queues with "old" ILT addresses
6464                  */
6465                 msleep(20);
6466                 /*
6467                  * Master enable - Due to WB DMAE writes performed before this
6468                  * register is re-initialized as part of the regular function
6469                  * init
6470                  */
6471                 REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
6472                 /* Enable the function in IGU */
6473                 REG_WR(bp, IGU_REG_PF_CONFIGURATION, pf_conf);
6474         }
6475
6476         bp->dmae_ready = 1;
6477
6478         bnx2x_init_block(bp, BLOCK_PGLUE_B, init_phase);
6479
6480         if (!CHIP_IS_E1x(bp))
6481                 REG_WR(bp, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
6482
6483         bnx2x_init_block(bp, BLOCK_ATC, init_phase);
6484         bnx2x_init_block(bp, BLOCK_DMAE, init_phase);
6485         bnx2x_init_block(bp, BLOCK_NIG, init_phase);
6486         bnx2x_init_block(bp, BLOCK_SRC, init_phase);
6487         bnx2x_init_block(bp, BLOCK_MISC, init_phase);
6488         bnx2x_init_block(bp, BLOCK_TCM, init_phase);
6489         bnx2x_init_block(bp, BLOCK_UCM, init_phase);
6490         bnx2x_init_block(bp, BLOCK_CCM, init_phase);
6491         bnx2x_init_block(bp, BLOCK_XCM, init_phase);
6492         bnx2x_init_block(bp, BLOCK_TSEM, init_phase);
6493         bnx2x_init_block(bp, BLOCK_USEM, init_phase);
6494         bnx2x_init_block(bp, BLOCK_CSEM, init_phase);
6495         bnx2x_init_block(bp, BLOCK_XSEM, init_phase);
6496
6497         if (!CHIP_IS_E1x(bp))
6498                 REG_WR(bp, QM_REG_PF_EN, 1);
6499
6500         if (!CHIP_IS_E1x(bp)) {
6501                 REG_WR(bp, TSEM_REG_VFPF_ERR_NUM, BNX2X_MAX_NUM_OF_VFS + func);
6502                 REG_WR(bp, USEM_REG_VFPF_ERR_NUM, BNX2X_MAX_NUM_OF_VFS + func);
6503                 REG_WR(bp, CSEM_REG_VFPF_ERR_NUM, BNX2X_MAX_NUM_OF_VFS + func);
6504                 REG_WR(bp, XSEM_REG_VFPF_ERR_NUM, BNX2X_MAX_NUM_OF_VFS + func);
6505         }
6506         bnx2x_init_block(bp, BLOCK_QM, init_phase);
6507
6508         bnx2x_init_block(bp, BLOCK_TM, init_phase);
6509         bnx2x_init_block(bp, BLOCK_DORQ, init_phase);
6510         bnx2x_init_block(bp, BLOCK_BRB1, init_phase);
6511         bnx2x_init_block(bp, BLOCK_PRS, init_phase);
6512         bnx2x_init_block(bp, BLOCK_TSDM, init_phase);
6513         bnx2x_init_block(bp, BLOCK_CSDM, init_phase);
6514         bnx2x_init_block(bp, BLOCK_USDM, init_phase);
6515         bnx2x_init_block(bp, BLOCK_XSDM, init_phase);
6516         bnx2x_init_block(bp, BLOCK_UPB, init_phase);
6517         bnx2x_init_block(bp, BLOCK_XPB, init_phase);
6518         bnx2x_init_block(bp, BLOCK_PBF, init_phase);
6519         if (!CHIP_IS_E1x(bp))
6520                 REG_WR(bp, PBF_REG_DISABLE_PF, 0);
6521
6522         bnx2x_init_block(bp, BLOCK_CDU, init_phase);
6523
6524         bnx2x_init_block(bp, BLOCK_CFC, init_phase);
6525
6526         if (!CHIP_IS_E1x(bp))
6527                 REG_WR(bp, CFC_REG_WEAK_ENABLE_PF, 1);
6528
6529         if (IS_MF(bp)) {
6530                 REG_WR(bp, NIG_REG_LLH0_FUNC_EN + port*8, 1);
6531                 REG_WR(bp, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, bp->mf_ov);
6532         }
6533
6534         bnx2x_init_block(bp, BLOCK_MISC_AEU, init_phase);
6535
6536         /* HC init per function */
6537         if (bp->common.int_block == INT_BLOCK_HC) {
6538                 if (CHIP_IS_E1H(bp)) {
6539                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
6540
6541                         REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, 0);
6542                         REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, 0);
6543                 }
6544                 bnx2x_init_block(bp, BLOCK_HC, init_phase);
6545
6546         } else {
6547                 int num_segs, sb_idx, prod_offset;
6548
6549                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
6550
6551                 if (!CHIP_IS_E1x(bp)) {
6552                         REG_WR(bp, IGU_REG_LEADING_EDGE_LATCH, 0);
6553                         REG_WR(bp, IGU_REG_TRAILING_EDGE_LATCH, 0);
6554                 }
6555
6556                 bnx2x_init_block(bp, BLOCK_IGU, init_phase);
6557
6558                 if (!CHIP_IS_E1x(bp)) {
6559                         int dsb_idx = 0;
6560                         /**
6561                          * Producer memory:
6562                          * E2 mode: address 0-135 match to the mapping memory;
6563                          * 136 - PF0 default prod; 137 - PF1 default prod;
6564                          * 138 - PF2 default prod; 139 - PF3 default prod;
6565                          * 140 - PF0 attn prod;    141 - PF1 attn prod;
6566                          * 142 - PF2 attn prod;    143 - PF3 attn prod;
6567                          * 144-147 reserved.
6568                          *
6569                          * E1.5 mode - In backward compatible mode;
6570                          * for non default SB; each even line in the memory
6571                          * holds the U producer and each odd line hold
6572                          * the C producer. The first 128 producers are for
6573                          * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
6574                          * producers are for the DSB for each PF.
6575                          * Each PF has five segments: (the order inside each
6576                          * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
6577                          * 132-135 C prods; 136-139 X prods; 140-143 T prods;
6578                          * 144-147 attn prods;
6579                          */
6580                         /* non-default-status-blocks */
6581                         num_segs = CHIP_INT_MODE_IS_BC(bp) ?
6582                                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
6583                         for (sb_idx = 0; sb_idx < bp->igu_sb_cnt; sb_idx++) {
6584                                 prod_offset = (bp->igu_base_sb + sb_idx) *
6585                                         num_segs;
6586
6587                                 for (i = 0; i < num_segs; i++) {
6588                                         addr = IGU_REG_PROD_CONS_MEMORY +
6589                                                         (prod_offset + i) * 4;
6590                                         REG_WR(bp, addr, 0);
6591                                 }
6592                                 /* send consumer update with value 0 */
6593                                 bnx2x_ack_sb(bp, bp->igu_base_sb + sb_idx,
6594                                              USTORM_ID, 0, IGU_INT_NOP, 1);
6595                                 bnx2x_igu_clear_sb(bp,
6596                                                    bp->igu_base_sb + sb_idx);
6597                         }
6598
6599                         /* default-status-blocks */
6600                         num_segs = CHIP_INT_MODE_IS_BC(bp) ?
6601                                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
6602
6603                         if (CHIP_MODE_IS_4_PORT(bp))
6604                                 dsb_idx = BP_FUNC(bp);
6605                         else
6606                                 dsb_idx = BP_E1HVN(bp);
6607
6608                         prod_offset = (CHIP_INT_MODE_IS_BC(bp) ?
6609                                        IGU_BC_BASE_DSB_PROD + dsb_idx :
6610                                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
6611
6612                         for (i = 0; i < (num_segs * E1HVN_MAX);
6613                              i += E1HVN_MAX) {
6614                                 addr = IGU_REG_PROD_CONS_MEMORY +
6615                                                         (prod_offset + i)*4;
6616                                 REG_WR(bp, addr, 0);
6617                         }
6618                         /* send consumer update with 0 */
6619                         if (CHIP_INT_MODE_IS_BC(bp)) {
6620                                 bnx2x_ack_sb(bp, bp->igu_dsb_id,
6621                                              USTORM_ID, 0, IGU_INT_NOP, 1);
6622                                 bnx2x_ack_sb(bp, bp->igu_dsb_id,
6623                                              CSTORM_ID, 0, IGU_INT_NOP, 1);
6624                                 bnx2x_ack_sb(bp, bp->igu_dsb_id,
6625                                              XSTORM_ID, 0, IGU_INT_NOP, 1);
6626                                 bnx2x_ack_sb(bp, bp->igu_dsb_id,
6627                                              TSTORM_ID, 0, IGU_INT_NOP, 1);
6628                                 bnx2x_ack_sb(bp, bp->igu_dsb_id,
6629                                              ATTENTION_ID, 0, IGU_INT_NOP, 1);
6630                         } else {
6631                                 bnx2x_ack_sb(bp, bp->igu_dsb_id,
6632                                              USTORM_ID, 0, IGU_INT_NOP, 1);
6633                                 bnx2x_ack_sb(bp, bp->igu_dsb_id,
6634                                              ATTENTION_ID, 0, IGU_INT_NOP, 1);
6635                         }
6636                         bnx2x_igu_clear_sb(bp, bp->igu_dsb_id);
6637
6638                         /* !!! these should become driver const once
6639                            rf-tool supports split-68 const */
6640                         REG_WR(bp, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
6641                         REG_WR(bp, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
6642                         REG_WR(bp, IGU_REG_SB_MASK_LSB, 0);
6643                         REG_WR(bp, IGU_REG_SB_MASK_MSB, 0);
6644                         REG_WR(bp, IGU_REG_PBA_STATUS_LSB, 0);
6645                         REG_WR(bp, IGU_REG_PBA_STATUS_MSB, 0);
6646                 }
6647         }
6648
6649         /* Reset PCIE errors for debug */
6650         REG_WR(bp, 0x2114, 0xffffffff);
6651         REG_WR(bp, 0x2120, 0xffffffff);
6652
6653         if (CHIP_IS_E1x(bp)) {
6654                 main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
6655                 main_mem_base = HC_REG_MAIN_MEMORY +
6656                                 BP_PORT(bp) * (main_mem_size * 4);
6657                 main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
6658                 main_mem_width = 8;
6659
6660                 val = REG_RD(bp, main_mem_prty_clr);
6661                 if (val)
6662                         DP(BNX2X_MSG_MCP, "Hmmm... Parity errors in HC "
6663                                           "block during "
6664                                           "function init (0x%x)!\n", val);
6665
6666                 /* Clear "false" parity errors in MSI-X table */
6667                 for (i = main_mem_base;
6668                      i < main_mem_base + main_mem_size * 4;
6669                      i += main_mem_width) {
6670                         bnx2x_read_dmae(bp, i, main_mem_width / 4);
6671                         bnx2x_write_dmae(bp, bnx2x_sp_mapping(bp, wb_data),
6672                                          i, main_mem_width / 4);
6673                 }
6674                 /* Clear HC parity attention */
6675                 REG_RD(bp, main_mem_prty_clr);
6676         }
6677
6678 #ifdef BNX2X_STOP_ON_ERROR
6679         /* Enable STORMs SP logging */
6680         REG_WR8(bp, BAR_USTRORM_INTMEM +
6681                USTORM_RECORD_SLOW_PATH_OFFSET(BP_FUNC(bp)), 1);
6682         REG_WR8(bp, BAR_TSTRORM_INTMEM +
6683                TSTORM_RECORD_SLOW_PATH_OFFSET(BP_FUNC(bp)), 1);
6684         REG_WR8(bp, BAR_CSTRORM_INTMEM +
6685                CSTORM_RECORD_SLOW_PATH_OFFSET(BP_FUNC(bp)), 1);
6686         REG_WR8(bp, BAR_XSTRORM_INTMEM +
6687                XSTORM_RECORD_SLOW_PATH_OFFSET(BP_FUNC(bp)), 1);
6688 #endif
6689
6690         bnx2x_phy_probe(&bp->link_params);
6691
6692         return 0;
6693 }
6694
6695
6696 void bnx2x_free_mem(struct bnx2x *bp)
6697 {
6698         /* fastpath */
6699         bnx2x_free_fp_mem(bp);
6700         /* end of fastpath */
6701
6702         BNX2X_PCI_FREE(bp->def_status_blk, bp->def_status_blk_mapping,
6703                        sizeof(struct host_sp_status_block));
6704
6705         BNX2X_PCI_FREE(bp->fw_stats, bp->fw_stats_mapping,
6706                        bp->fw_stats_data_sz + bp->fw_stats_req_sz);
6707
6708         BNX2X_PCI_FREE(bp->slowpath, bp->slowpath_mapping,
6709                        sizeof(struct bnx2x_slowpath));
6710
6711         BNX2X_PCI_FREE(bp->context.vcxt, bp->context.cxt_mapping,
6712                        bp->context.size);
6713
6714         bnx2x_ilt_mem_op(bp, ILT_MEMOP_FREE);
6715
6716         BNX2X_FREE(bp->ilt->lines);
6717
6718 #ifdef BCM_CNIC
6719         if (!CHIP_IS_E1x(bp))
6720                 BNX2X_PCI_FREE(bp->cnic_sb.e2_sb, bp->cnic_sb_mapping,
6721                                sizeof(struct host_hc_status_block_e2));
6722         else
6723                 BNX2X_PCI_FREE(bp->cnic_sb.e1x_sb, bp->cnic_sb_mapping,
6724                                sizeof(struct host_hc_status_block_e1x));
6725
6726         BNX2X_PCI_FREE(bp->t2, bp->t2_mapping, SRC_T2_SZ);
6727 #endif
6728
6729         BNX2X_PCI_FREE(bp->spq, bp->spq_mapping, BCM_PAGE_SIZE);
6730
6731         BNX2X_PCI_FREE(bp->eq_ring, bp->eq_mapping,
6732                        BCM_PAGE_SIZE * NUM_EQ_PAGES);
6733 }
6734
6735 static inline int bnx2x_alloc_fw_stats_mem(struct bnx2x *bp)
6736 {
6737         int num_groups;
6738
6739         /* number of eth_queues */
6740         u8 num_queue_stats = BNX2X_NUM_ETH_QUEUES(bp);
6741
6742         /* Total number of FW statistics requests =
6743          * 1 for port stats + 1 for PF stats + num_eth_queues */
6744         bp->fw_stats_num = 2 + num_queue_stats;
6745
6746
6747         /* Request is built from stats_query_header and an array of
6748          * stats_query_cmd_group each of which contains
6749          * STATS_QUERY_CMD_COUNT rules. The real number or requests is
6750          * configured in the stats_query_header.
6751          */
6752         num_groups = (2 + num_queue_stats) / STATS_QUERY_CMD_COUNT +
6753                 (((2 + num_queue_stats) % STATS_QUERY_CMD_COUNT) ? 1 : 0);
6754
6755         bp->fw_stats_req_sz = sizeof(struct stats_query_header) +
6756                         num_groups * sizeof(struct stats_query_cmd_group);
6757
6758         /* Data for statistics requests + stats_conter
6759          *
6760          * stats_counter holds per-STORM counters that are incremented
6761          * when STORM has finished with the current request.
6762          */
6763         bp->fw_stats_data_sz = sizeof(struct per_port_stats) +
6764                 sizeof(struct per_pf_stats) +
6765                 sizeof(struct per_queue_stats) * num_queue_stats +
6766                 sizeof(struct stats_counter);
6767
6768         BNX2X_PCI_ALLOC(bp->fw_stats, &bp->fw_stats_mapping,
6769                         bp->fw_stats_data_sz + bp->fw_stats_req_sz);
6770
6771         /* Set shortcuts */
6772         bp->fw_stats_req = (struct bnx2x_fw_stats_req *)bp->fw_stats;
6773         bp->fw_stats_req_mapping = bp->fw_stats_mapping;
6774
6775         bp->fw_stats_data = (struct bnx2x_fw_stats_data *)
6776                 ((u8 *)bp->fw_stats + bp->fw_stats_req_sz);
6777
6778         bp->fw_stats_data_mapping = bp->fw_stats_mapping +
6779                                    bp->fw_stats_req_sz;
6780         return 0;
6781
6782 alloc_mem_err:
6783         BNX2X_PCI_FREE(bp->fw_stats, bp->fw_stats_mapping,
6784                        bp->fw_stats_data_sz + bp->fw_stats_req_sz);
6785         return -ENOMEM;
6786 }
6787
6788
6789 int bnx2x_alloc_mem(struct bnx2x *bp)
6790 {
6791 #ifdef BCM_CNIC
6792         if (!CHIP_IS_E1x(bp))
6793                 /* size = the status block + ramrod buffers */
6794                 BNX2X_PCI_ALLOC(bp->cnic_sb.e2_sb, &bp->cnic_sb_mapping,
6795                                 sizeof(struct host_hc_status_block_e2));
6796         else
6797                 BNX2X_PCI_ALLOC(bp->cnic_sb.e1x_sb, &bp->cnic_sb_mapping,
6798                                 sizeof(struct host_hc_status_block_e1x));
6799
6800         /* allocate searcher T2 table */
6801         BNX2X_PCI_ALLOC(bp->t2, &bp->t2_mapping, SRC_T2_SZ);
6802 #endif
6803
6804
6805         BNX2X_PCI_ALLOC(bp->def_status_blk, &bp->def_status_blk_mapping,
6806                         sizeof(struct host_sp_status_block));
6807
6808         BNX2X_PCI_ALLOC(bp->slowpath, &bp->slowpath_mapping,
6809                         sizeof(struct bnx2x_slowpath));
6810
6811         /* Allocated memory for FW statistics  */
6812         if (bnx2x_alloc_fw_stats_mem(bp))
6813                 goto alloc_mem_err;
6814
6815         bp->context.size = sizeof(union cdu_context) * BNX2X_L2_CID_COUNT(bp);
6816
6817         BNX2X_PCI_ALLOC(bp->context.vcxt, &bp->context.cxt_mapping,
6818                         bp->context.size);
6819
6820         BNX2X_ALLOC(bp->ilt->lines, sizeof(struct ilt_line) * ILT_MAX_LINES);
6821
6822         if (bnx2x_ilt_mem_op(bp, ILT_MEMOP_ALLOC))
6823                 goto alloc_mem_err;
6824
6825         /* Slow path ring */
6826         BNX2X_PCI_ALLOC(bp->spq, &bp->spq_mapping, BCM_PAGE_SIZE);
6827
6828         /* EQ */
6829         BNX2X_PCI_ALLOC(bp->eq_ring, &bp->eq_mapping,
6830                         BCM_PAGE_SIZE * NUM_EQ_PAGES);
6831
6832
6833         /* fastpath */
6834         /* need to be done at the end, since it's self adjusting to amount
6835          * of memory available for RSS queues
6836          */
6837         if (bnx2x_alloc_fp_mem(bp))
6838                 goto alloc_mem_err;
6839         return 0;
6840
6841 alloc_mem_err:
6842         bnx2x_free_mem(bp);
6843         return -ENOMEM;
6844 }
6845
6846 /*
6847  * Init service functions
6848  */
6849
6850 int bnx2x_set_mac_one(struct bnx2x *bp, u8 *mac,
6851                       struct bnx2x_vlan_mac_obj *obj, bool set,
6852                       int mac_type, unsigned long *ramrod_flags)
6853 {
6854         int rc;
6855         struct bnx2x_vlan_mac_ramrod_params ramrod_param;
6856
6857         memset(&ramrod_param, 0, sizeof(ramrod_param));
6858
6859         /* Fill general parameters */
6860         ramrod_param.vlan_mac_obj = obj;
6861         ramrod_param.ramrod_flags = *ramrod_flags;
6862
6863         /* Fill a user request section if needed */
6864         if (!test_bit(RAMROD_CONT, ramrod_flags)) {
6865                 memcpy(ramrod_param.user_req.u.mac.mac, mac, ETH_ALEN);
6866
6867                 __set_bit(mac_type, &ramrod_param.user_req.vlan_mac_flags);
6868
6869                 /* Set the command: ADD or DEL */
6870                 if (set)
6871                         ramrod_param.user_req.cmd = BNX2X_VLAN_MAC_ADD;
6872                 else
6873                         ramrod_param.user_req.cmd = BNX2X_VLAN_MAC_DEL;
6874         }
6875
6876         rc = bnx2x_config_vlan_mac(bp, &ramrod_param);
6877         if (rc < 0)
6878                 BNX2X_ERR("%s MAC failed\n", (set ? "Set" : "Del"));
6879         return rc;
6880 }
6881
6882 int bnx2x_del_all_macs(struct bnx2x *bp,
6883                        struct bnx2x_vlan_mac_obj *mac_obj,
6884                        int mac_type, bool wait_for_comp)
6885 {
6886         int rc;
6887         unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
6888
6889         /* Wait for completion of requested */
6890         if (wait_for_comp)
6891                 __set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
6892
6893         /* Set the mac type of addresses we want to clear */
6894         __set_bit(mac_type, &vlan_mac_flags);
6895
6896         rc = mac_obj->delete_all(bp, mac_obj, &vlan_mac_flags, &ramrod_flags);
6897         if (rc < 0)
6898                 BNX2X_ERR("Failed to delete MACs: %d\n", rc);
6899
6900         return rc;
6901 }
6902
6903 int bnx2x_set_eth_mac(struct bnx2x *bp, bool set)
6904 {
6905         unsigned long ramrod_flags = 0;
6906
6907         DP(NETIF_MSG_IFUP, "Adding Eth MAC\n");
6908
6909         __set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
6910         /* Eth MAC is set on RSS leading client (fp[0]) */
6911         return bnx2x_set_mac_one(bp, bp->dev->dev_addr, &bp->fp->mac_obj, set,
6912                                  BNX2X_ETH_MAC, &ramrod_flags);
6913 }
6914
6915 int bnx2x_setup_leading(struct bnx2x *bp)
6916 {
6917         return bnx2x_setup_queue(bp, &bp->fp[0], 1);
6918 }
6919
6920 /**
6921  * bnx2x_set_int_mode - configure interrupt mode
6922  *
6923  * @bp:         driver handle
6924  *
6925  * In case of MSI-X it will also try to enable MSI-X.
6926  */
6927 static void __devinit bnx2x_set_int_mode(struct bnx2x *bp)
6928 {
6929         switch (int_mode) {
6930         case INT_MODE_MSI:
6931                 bnx2x_enable_msi(bp);
6932                 /* falling through... */
6933         case INT_MODE_INTx:
6934                 bp->num_queues = 1 + NON_ETH_CONTEXT_USE;
6935                 DP(NETIF_MSG_IFUP, "set number of queues to 1\n");
6936                 break;
6937         default:
6938                 /* Set number of queues according to bp->multi_mode value */
6939                 bnx2x_set_num_queues(bp);
6940
6941                 DP(NETIF_MSG_IFUP, "set number of queues to %d\n",
6942                    bp->num_queues);
6943
6944                 /* if we can't use MSI-X we only need one fp,
6945                  * so try to enable MSI-X with the requested number of fp's
6946                  * and fallback to MSI or legacy INTx with one fp
6947                  */
6948                 if (bnx2x_enable_msix(bp)) {
6949                         /* failed to enable MSI-X */
6950                         if (bp->multi_mode)
6951                                 DP(NETIF_MSG_IFUP,
6952                                           "Multi requested but failed to "
6953                                           "enable MSI-X (%d), "
6954                                           "set number of queues to %d\n",
6955                                    bp->num_queues,
6956                                    1 + NON_ETH_CONTEXT_USE);
6957                         bp->num_queues = 1 + NON_ETH_CONTEXT_USE;
6958
6959                         /* Try to enable MSI */
6960                         if (!(bp->flags & DISABLE_MSI_FLAG))
6961                                 bnx2x_enable_msi(bp);
6962                 }
6963                 break;
6964         }
6965 }
6966
6967 /* must be called prioir to any HW initializations */
6968 static inline u16 bnx2x_cid_ilt_lines(struct bnx2x *bp)
6969 {
6970         return L2_ILT_LINES(bp);
6971 }
6972
6973 void bnx2x_ilt_set_info(struct bnx2x *bp)
6974 {
6975         struct ilt_client_info *ilt_client;
6976         struct bnx2x_ilt *ilt = BP_ILT(bp);
6977         u16 line = 0;
6978
6979         ilt->start_line = FUNC_ILT_BASE(BP_FUNC(bp));
6980         DP(BNX2X_MSG_SP, "ilt starts at line %d\n", ilt->start_line);
6981
6982         /* CDU */
6983         ilt_client = &ilt->clients[ILT_CLIENT_CDU];
6984         ilt_client->client_num = ILT_CLIENT_CDU;
6985         ilt_client->page_size = CDU_ILT_PAGE_SZ;
6986         ilt_client->flags = ILT_CLIENT_SKIP_MEM;
6987         ilt_client->start = line;
6988         line += bnx2x_cid_ilt_lines(bp);
6989 #ifdef BCM_CNIC
6990         line += CNIC_ILT_LINES;
6991 #endif
6992         ilt_client->end = line - 1;
6993
6994         DP(BNX2X_MSG_SP, "ilt client[CDU]: start %d, end %d, psz 0x%x, "
6995                                          "flags 0x%x, hw psz %d\n",
6996            ilt_client->start,
6997            ilt_client->end,
6998            ilt_client->page_size,
6999            ilt_client->flags,
7000            ilog2(ilt_client->page_size >> 12));
7001
7002         /* QM */
7003         if (QM_INIT(bp->qm_cid_count)) {
7004                 ilt_client = &ilt->clients[ILT_CLIENT_QM];
7005                 ilt_client->client_num = ILT_CLIENT_QM;
7006                 ilt_client->page_size = QM_ILT_PAGE_SZ;
7007                 ilt_client->flags = 0;
7008                 ilt_client->start = line;
7009
7010                 /* 4 bytes for each cid */
7011                 line += DIV_ROUND_UP(bp->qm_cid_count * QM_QUEUES_PER_FUNC * 4,
7012                                                          QM_ILT_PAGE_SZ);
7013
7014                 ilt_client->end = line - 1;
7015
7016                 DP(BNX2X_MSG_SP, "ilt client[QM]: start %d, end %d, psz 0x%x, "
7017                                                  "flags 0x%x, hw psz %d\n",
7018                    ilt_client->start,
7019                    ilt_client->end,
7020                    ilt_client->page_size,
7021                    ilt_client->flags,
7022                    ilog2(ilt_client->page_size >> 12));
7023
7024         }
7025         /* SRC */
7026         ilt_client = &ilt->clients[ILT_CLIENT_SRC];
7027 #ifdef BCM_CNIC
7028         ilt_client->client_num = ILT_CLIENT_SRC;
7029         ilt_client->page_size = SRC_ILT_PAGE_SZ;
7030         ilt_client->flags = 0;
7031         ilt_client->start = line;
7032         line += SRC_ILT_LINES;
7033         ilt_client->end = line - 1;
7034
7035         DP(BNX2X_MSG_SP, "ilt client[SRC]: start %d, end %d, psz 0x%x, "
7036                                          "flags 0x%x, hw psz %d\n",
7037            ilt_client->start,
7038            ilt_client->end,
7039            ilt_client->page_size,
7040            ilt_client->flags,
7041            ilog2(ilt_client->page_size >> 12));
7042
7043 #else
7044         ilt_client->flags = (ILT_CLIENT_SKIP_INIT | ILT_CLIENT_SKIP_MEM);
7045 #endif
7046
7047         /* TM */
7048         ilt_client = &ilt->clients[ILT_CLIENT_TM];
7049 #ifdef BCM_CNIC
7050         ilt_client->client_num = ILT_CLIENT_TM;
7051         ilt_client->page_size = TM_ILT_PAGE_SZ;
7052         ilt_client->flags = 0;
7053         ilt_client->start = line;
7054         line += TM_ILT_LINES;
7055         ilt_client->end = line - 1;
7056
7057         DP(BNX2X_MSG_SP, "ilt client[TM]: start %d, end %d, psz 0x%x, "
7058                                          "flags 0x%x, hw psz %d\n",
7059            ilt_client->start,
7060            ilt_client->end,
7061            ilt_client->page_size,
7062            ilt_client->flags,
7063            ilog2(ilt_client->page_size >> 12));
7064
7065 #else
7066         ilt_client->flags = (ILT_CLIENT_SKIP_INIT | ILT_CLIENT_SKIP_MEM);
7067 #endif
7068         BUG_ON(line > ILT_MAX_LINES);
7069 }
7070
7071 /**
7072  * bnx2x_pf_q_prep_init - prepare INIT transition parameters
7073  *
7074  * @bp:                 driver handle
7075  * @fp:                 pointer to fastpath
7076  * @init_params:        pointer to parameters structure
7077  *
7078  * parameters configured:
7079  *      - HC configuration
7080  *      - Queue's CDU context
7081  */
7082 static inline void bnx2x_pf_q_prep_init(struct bnx2x *bp,
7083         struct bnx2x_fastpath *fp, struct bnx2x_queue_init_params *init_params)
7084 {
7085
7086         u8 cos;
7087         /* FCoE Queue uses Default SB, thus has no HC capabilities */
7088         if (!IS_FCOE_FP(fp)) {
7089                 __set_bit(BNX2X_Q_FLG_HC, &init_params->rx.flags);
7090                 __set_bit(BNX2X_Q_FLG_HC, &init_params->tx.flags);
7091
7092                 /* If HC is supporterd, enable host coalescing in the transition
7093                  * to INIT state.
7094                  */
7095                 __set_bit(BNX2X_Q_FLG_HC_EN, &init_params->rx.flags);
7096                 __set_bit(BNX2X_Q_FLG_HC_EN, &init_params->tx.flags);
7097
7098                 /* HC rate */
7099                 init_params->rx.hc_rate = bp->rx_ticks ?
7100                         (1000000 / bp->rx_ticks) : 0;
7101                 init_params->tx.hc_rate = bp->tx_ticks ?
7102                         (1000000 / bp->tx_ticks) : 0;
7103
7104                 /* FW SB ID */
7105                 init_params->rx.fw_sb_id = init_params->tx.fw_sb_id =
7106                         fp->fw_sb_id;
7107
7108                 /*
7109                  * CQ index among the SB indices: FCoE clients uses the default
7110                  * SB, therefore it's different.
7111                  */
7112                 init_params->rx.sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
7113                 init_params->tx.sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS;
7114         }
7115
7116         /* set maximum number of COSs supported by this queue */
7117         init_params->max_cos = fp->max_cos;
7118
7119         DP(BNX2X_MSG_SP, "fp: %d setting queue params max cos to: %d",
7120             fp->index, init_params->max_cos);
7121
7122         /* set the context pointers queue object */
7123         for (cos = FIRST_TX_COS_INDEX; cos < init_params->max_cos; cos++)
7124                 init_params->cxts[cos] =
7125                         &bp->context.vcxt[fp->txdata[cos].cid].eth;
7126 }
7127
7128 int bnx2x_setup_tx_only(struct bnx2x *bp, struct bnx2x_fastpath *fp,
7129                         struct bnx2x_queue_state_params *q_params,
7130                         struct bnx2x_queue_setup_tx_only_params *tx_only_params,
7131                         int tx_index, bool leading)
7132 {
7133         memset(tx_only_params, 0, sizeof(*tx_only_params));
7134
7135         /* Set the command */
7136         q_params->cmd = BNX2X_Q_CMD_SETUP_TX_ONLY;
7137
7138         /* Set tx-only QUEUE flags: don't zero statistics */
7139         tx_only_params->flags = bnx2x_get_common_flags(bp, fp, false);
7140
7141         /* choose the index of the cid to send the slow path on */
7142         tx_only_params->cid_index = tx_index;
7143
7144         /* Set general TX_ONLY_SETUP parameters */
7145         bnx2x_pf_q_prep_general(bp, fp, &tx_only_params->gen_params, tx_index);
7146
7147         /* Set Tx TX_ONLY_SETUP parameters */
7148         bnx2x_pf_tx_q_prep(bp, fp, &tx_only_params->txq_params, tx_index);
7149
7150         DP(BNX2X_MSG_SP, "preparing to send tx-only ramrod for connection:"
7151                          "cos %d, primary cid %d, cid %d, "
7152                          "client id %d, sp-client id %d, flags %lx",
7153            tx_index, q_params->q_obj->cids[FIRST_TX_COS_INDEX],
7154            q_params->q_obj->cids[tx_index], q_params->q_obj->cl_id,
7155            tx_only_params->gen_params.spcl_id, tx_only_params->flags);
7156
7157         /* send the ramrod */
7158         return bnx2x_queue_state_change(bp, q_params);
7159 }
7160
7161
7162 /**
7163  * bnx2x_setup_queue - setup queue
7164  *
7165  * @bp:         driver handle
7166  * @fp:         pointer to fastpath
7167  * @leading:    is leading
7168  *
7169  * This function performs 2 steps in a Queue state machine
7170  *      actually: 1) RESET->INIT 2) INIT->SETUP
7171  */
7172
7173 int bnx2x_setup_queue(struct bnx2x *bp, struct bnx2x_fastpath *fp,
7174                        bool leading)
7175 {
7176         struct bnx2x_queue_state_params q_params = {0};
7177         struct bnx2x_queue_setup_params *setup_params =
7178                                                 &q_params.params.setup;
7179         struct bnx2x_queue_setup_tx_only_params *tx_only_params =
7180                                                 &q_params.params.tx_only;
7181         int rc;
7182         u8 tx_index;
7183
7184         DP(BNX2X_MSG_SP, "setting up queue %d", fp->index);
7185
7186         /* reset IGU state skip FCoE L2 queue */
7187         if (!IS_FCOE_FP(fp))
7188                 bnx2x_ack_sb(bp, fp->igu_sb_id, USTORM_ID, 0,
7189                              IGU_INT_ENABLE, 0);
7190
7191         q_params.q_obj = &fp->q_obj;
7192         /* We want to wait for completion in this context */
7193         __set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
7194
7195         /* Prepare the INIT parameters */
7196         bnx2x_pf_q_prep_init(bp, fp, &q_params.params.init);
7197
7198         /* Set the command */
7199         q_params.cmd = BNX2X_Q_CMD_INIT;
7200
7201         /* Change the state to INIT */
7202         rc = bnx2x_queue_state_change(bp, &q_params);
7203         if (rc) {
7204                 BNX2X_ERR("Queue(%d) INIT failed\n", fp->index);
7205                 return rc;
7206         }
7207
7208         DP(BNX2X_MSG_SP, "init complete");
7209
7210
7211         /* Now move the Queue to the SETUP state... */
7212         memset(setup_params, 0, sizeof(*setup_params));
7213
7214         /* Set QUEUE flags */
7215         setup_params->flags = bnx2x_get_q_flags(bp, fp, leading);
7216
7217         /* Set general SETUP parameters */
7218         bnx2x_pf_q_prep_general(bp, fp, &setup_params->gen_params,
7219                                 FIRST_TX_COS_INDEX);
7220
7221         bnx2x_pf_rx_q_prep(bp, fp, &setup_params->pause_params,
7222                             &setup_params->rxq_params);
7223
7224         bnx2x_pf_tx_q_prep(bp, fp, &setup_params->txq_params,
7225                            FIRST_TX_COS_INDEX);
7226
7227         /* Set the command */
7228         q_params.cmd = BNX2X_Q_CMD_SETUP;
7229
7230         /* Change the state to SETUP */
7231         rc = bnx2x_queue_state_change(bp, &q_params);
7232         if (rc) {
7233                 BNX2X_ERR("Queue(%d) SETUP failed\n", fp->index);
7234                 return rc;
7235         }
7236
7237         /* loop through the relevant tx-only indices */
7238         for (tx_index = FIRST_TX_ONLY_COS_INDEX;
7239               tx_index < fp->max_cos;
7240               tx_index++) {
7241
7242                 /* prepare and send tx-only ramrod*/
7243                 rc = bnx2x_setup_tx_only(bp, fp, &q_params,
7244                                           tx_only_params, tx_index, leading);
7245                 if (rc) {
7246                         BNX2X_ERR("Queue(%d.%d) TX_ONLY_SETUP failed\n",
7247                                   fp->index, tx_index);
7248                         return rc;
7249                 }
7250         }
7251
7252         return rc;
7253 }
7254
7255 static int bnx2x_stop_queue(struct bnx2x *bp, int index)
7256 {
7257         struct bnx2x_fastpath *fp = &bp->fp[index];
7258         struct bnx2x_fp_txdata *txdata;
7259         struct bnx2x_queue_state_params q_params = {0};
7260         int rc, tx_index;
7261
7262         DP(BNX2X_MSG_SP, "stopping queue %d cid %d", index, fp->cid);
7263
7264         q_params.q_obj = &fp->q_obj;
7265         /* We want to wait for completion in this context */
7266         __set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
7267
7268
7269         /* close tx-only connections */
7270         for (tx_index = FIRST_TX_ONLY_COS_INDEX;
7271              tx_index < fp->max_cos;
7272              tx_index++){
7273
7274                 /* ascertain this is a normal queue*/
7275                 txdata = &fp->txdata[tx_index];
7276
7277                 DP(BNX2X_MSG_SP, "stopping tx-only queue %d",
7278                                                         txdata->txq_index);
7279
7280                 /* send halt terminate on tx-only connection */
7281                 q_params.cmd = BNX2X_Q_CMD_TERMINATE;
7282                 memset(&q_params.params.terminate, 0,
7283                        sizeof(q_params.params.terminate));
7284                 q_params.params.terminate.cid_index = tx_index;
7285
7286                 rc = bnx2x_queue_state_change(bp, &q_params);
7287                 if (rc)
7288                         return rc;
7289
7290                 /* send halt terminate on tx-only connection */
7291                 q_params.cmd = BNX2X_Q_CMD_CFC_DEL;
7292                 memset(&q_params.params.cfc_del, 0,
7293                        sizeof(q_params.params.cfc_del));
7294                 q_params.params.cfc_del.cid_index = tx_index;
7295                 rc = bnx2x_queue_state_change(bp, &q_params);
7296                 if (rc)
7297                         return rc;
7298         }
7299         /* Stop the primary connection: */
7300         /* ...halt the connection */
7301         q_params.cmd = BNX2X_Q_CMD_HALT;
7302         rc = bnx2x_queue_state_change(bp, &q_params);
7303         if (rc)
7304                 return rc;
7305
7306         /* ...terminate the connection */
7307         q_params.cmd = BNX2X_Q_CMD_TERMINATE;
7308         memset(&q_params.params.terminate, 0,
7309                sizeof(q_params.params.terminate));
7310         q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
7311         rc = bnx2x_queue_state_change(bp, &q_params);
7312         if (rc)
7313                 return rc;
7314         /* ...delete cfc entry */
7315         q_params.cmd = BNX2X_Q_CMD_CFC_DEL;
7316         memset(&q_params.params.cfc_del, 0,
7317                sizeof(q_params.params.cfc_del));
7318         q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
7319         return bnx2x_queue_state_change(bp, &q_params);
7320 }
7321
7322
7323 static void bnx2x_reset_func(struct bnx2x *bp)
7324 {
7325         int port = BP_PORT(bp);
7326         int func = BP_FUNC(bp);
7327         int i;
7328
7329         /* Disable the function in the FW */
7330         REG_WR8(bp, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(func), 0);
7331         REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(func), 0);
7332         REG_WR8(bp, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(func), 0);
7333         REG_WR8(bp, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(func), 0);
7334
7335         /* FP SBs */
7336         for_each_eth_queue(bp, i) {
7337                 struct bnx2x_fastpath *fp = &bp->fp[i];
7338                 REG_WR8(bp, BAR_CSTRORM_INTMEM +
7339                            CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(fp->fw_sb_id),
7340                            SB_DISABLED);
7341         }
7342
7343 #ifdef BCM_CNIC
7344         /* CNIC SB */
7345         REG_WR8(bp, BAR_CSTRORM_INTMEM +
7346                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(bnx2x_cnic_fw_sb_id(bp)),
7347                 SB_DISABLED);
7348 #endif
7349         /* SP SB */
7350         REG_WR8(bp, BAR_CSTRORM_INTMEM +
7351                    CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(func),
7352                    SB_DISABLED);
7353
7354         for (i = 0; i < XSTORM_SPQ_DATA_SIZE / 4; i++)
7355                 REG_WR(bp, BAR_XSTRORM_INTMEM + XSTORM_SPQ_DATA_OFFSET(func),
7356                        0);
7357
7358         /* Configure IGU */
7359         if (bp->common.int_block == INT_BLOCK_HC) {
7360                 REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, 0);
7361                 REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, 0);
7362         } else {
7363                 REG_WR(bp, IGU_REG_LEADING_EDGE_LATCH, 0);
7364                 REG_WR(bp, IGU_REG_TRAILING_EDGE_LATCH, 0);
7365         }
7366
7367 #ifdef BCM_CNIC
7368         /* Disable Timer scan */
7369         REG_WR(bp, TM_REG_EN_LINEAR0_TIMER + port*4, 0);
7370         /*
7371          * Wait for at least 10ms and up to 2 second for the timers scan to
7372          * complete
7373          */
7374         for (i = 0; i < 200; i++) {
7375                 msleep(10);
7376                 if (!REG_RD(bp, TM_REG_LIN0_SCAN_ON + port*4))
7377                         break;
7378         }
7379 #endif
7380         /* Clear ILT */
7381         bnx2x_clear_func_ilt(bp, func);
7382
7383         /* Timers workaround bug for E2: if this is vnic-3,
7384          * we need to set the entire ilt range for this timers.
7385          */
7386         if (!CHIP_IS_E1x(bp) && BP_VN(bp) == 3) {
7387                 struct ilt_client_info ilt_cli;
7388                 /* use dummy TM client */
7389                 memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
7390                 ilt_cli.start = 0;
7391                 ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
7392                 ilt_cli.client_num = ILT_CLIENT_TM;
7393
7394                 bnx2x_ilt_boundry_init_op(bp, &ilt_cli, 0, INITOP_CLEAR);
7395         }
7396
7397         /* this assumes that reset_port() called before reset_func()*/
7398         if (!CHIP_IS_E1x(bp))
7399                 bnx2x_pf_disable(bp);
7400
7401         bp->dmae_ready = 0;
7402 }
7403
7404 static void bnx2x_reset_port(struct bnx2x *bp)
7405 {
7406         int port = BP_PORT(bp);
7407         u32 val;
7408
7409         /* Reset physical Link */
7410         bnx2x__link_reset(bp);
7411
7412         REG_WR(bp, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
7413
7414         /* Do not rcv packets to BRB */
7415         REG_WR(bp, NIG_REG_LLH0_BRB1_DRV_MASK + port*4, 0x0);
7416         /* Do not direct rcv packets that are not for MCP to the BRB */
7417         REG_WR(bp, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
7418                            NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
7419
7420         /* Configure AEU */
7421         REG_WR(bp, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, 0);
7422
7423         msleep(100);
7424         /* Check for BRB port occupancy */
7425         val = REG_RD(bp, BRB1_REG_PORT_NUM_OCC_BLOCKS_0 + port*4);
7426         if (val)
7427                 DP(NETIF_MSG_IFDOWN,
7428                    "BRB1 is not empty  %d blocks are occupied\n", val);
7429
7430         /* TODO: Close Doorbell port? */
7431 }
7432
7433 static inline int bnx2x_reset_hw(struct bnx2x *bp, u32 load_code)
7434 {
7435         struct bnx2x_func_state_params func_params = {0};
7436
7437         /* Prepare parameters for function state transitions */
7438         __set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
7439
7440         func_params.f_obj = &bp->func_obj;
7441         func_params.cmd = BNX2X_F_CMD_HW_RESET;
7442
7443         func_params.params.hw_init.load_phase = load_code;
7444
7445         return bnx2x_func_state_change(bp, &func_params);
7446 }
7447
7448 static inline int bnx2x_func_stop(struct bnx2x *bp)
7449 {
7450         struct bnx2x_func_state_params func_params = {0};
7451         int rc;
7452
7453         /* Prepare parameters for function state transitions */
7454         __set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
7455         func_params.f_obj = &bp->func_obj;
7456         func_params.cmd = BNX2X_F_CMD_STOP;
7457
7458         /*
7459          * Try to stop the function the 'good way'. If fails (in case
7460          * of a parity error during bnx2x_chip_cleanup()) and we are
7461          * not in a debug mode, perform a state transaction in order to
7462          * enable further HW_RESET transaction.
7463          */
7464         rc = bnx2x_func_state_change(bp, &func_params);
7465         if (rc) {
7466 #ifdef BNX2X_STOP_ON_ERROR
7467                 return rc;
7468 #else
7469                 BNX2X_ERR("FUNC_STOP ramrod failed. Running a dry "
7470                           "transaction\n");
7471                 __set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
7472                 return bnx2x_func_state_change(bp, &func_params);
7473 #endif
7474         }
7475
7476         return 0;
7477 }
7478
7479 /**
7480  * bnx2x_send_unload_req - request unload mode from the MCP.
7481  *
7482  * @bp:                 driver handle
7483  * @unload_mode:        requested function's unload mode
7484  *
7485  * Return unload mode returned by the MCP: COMMON, PORT or FUNC.
7486  */
7487 u32 bnx2x_send_unload_req(struct bnx2x *bp, int unload_mode)
7488 {
7489         u32 reset_code = 0;
7490         int port = BP_PORT(bp);
7491
7492         /* Select the UNLOAD request mode */
7493         if (unload_mode == UNLOAD_NORMAL)
7494                 reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
7495
7496         else if (bp->flags & NO_WOL_FLAG)
7497                 reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP;
7498
7499         else if (bp->wol) {
7500                 u32 emac_base = port ? GRCBASE_EMAC1 : GRCBASE_EMAC0;
7501                 u8 *mac_addr = bp->dev->dev_addr;
7502                 u32 val;
7503                 /* The mac address is written to entries 1-4 to
7504                    preserve entry 0 which is used by the PMF */
7505                 u8 entry = (BP_E1HVN(bp) + 1)*8;
7506
7507                 val = (mac_addr[0] << 8) | mac_addr[1];
7508                 EMAC_WR(bp, EMAC_REG_EMAC_MAC_MATCH + entry, val);
7509
7510                 val = (mac_addr[2] << 24) | (mac_addr[3] << 16) |
7511                       (mac_addr[4] << 8) | mac_addr[5];
7512                 EMAC_WR(bp, EMAC_REG_EMAC_MAC_MATCH + entry + 4, val);
7513
7514                 reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_EN;
7515
7516         } else
7517                 reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
7518
7519         /* Send the request to the MCP */
7520         if (!BP_NOMCP(bp))
7521                 reset_code = bnx2x_fw_command(bp, reset_code, 0);
7522         else {
7523                 int path = BP_PATH(bp);
7524
7525                 DP(NETIF_MSG_IFDOWN, "NO MCP - load counts[%d]      "
7526                                      "%d, %d, %d\n",
7527                    path, load_count[path][0], load_count[path][1],
7528                    load_count[path][2]);
7529                 load_count[path][0]--;
7530                 load_count[path][1 + port]--;
7531                 DP(NETIF_MSG_IFDOWN, "NO MCP - new load counts[%d]  "
7532                                      "%d, %d, %d\n",
7533                    path, load_count[path][0], load_count[path][1],
7534                    load_count[path][2]);
7535                 if (load_count[path][0] == 0)
7536                         reset_code = FW_MSG_CODE_DRV_UNLOAD_COMMON;
7537                 else if (load_count[path][1 + port] == 0)
7538                         reset_code = FW_MSG_CODE_DRV_UNLOAD_PORT;
7539                 else
7540                         reset_code = FW_MSG_CODE_DRV_UNLOAD_FUNCTION;
7541         }
7542
7543         return reset_code;
7544 }
7545
7546 /**
7547  * bnx2x_send_unload_done - send UNLOAD_DONE command to the MCP.
7548  *
7549  * @bp:         driver handle
7550  */
7551 void bnx2x_send_unload_done(struct bnx2x *bp)
7552 {
7553         /* Report UNLOAD_DONE to MCP */
7554         if (!BP_NOMCP(bp))
7555                 bnx2x_fw_command(bp, DRV_MSG_CODE_UNLOAD_DONE, 0);
7556 }
7557
7558 static inline int bnx2x_func_wait_started(struct bnx2x *bp)
7559 {
7560         int tout = 50;
7561         int msix = (bp->flags & USING_MSIX_FLAG) ? 1 : 0;
7562
7563         if (!bp->port.pmf)
7564                 return 0;
7565
7566         /*
7567          * (assumption: No Attention from MCP at this stage)
7568          * PMF probably in the middle of TXdisable/enable transaction
7569          * 1. Sync IRS for default SB
7570          * 2. Sync SP queue - this guarantes us that attention handling started
7571          * 3. Wait, that TXdisable/enable transaction completes
7572          *
7573          * 1+2 guranty that if DCBx attention was scheduled it already changed
7574          * pending bit of transaction from STARTED-->TX_STOPPED, if we alredy
7575          * received complettion for the transaction the state is TX_STOPPED.
7576          * State will return to STARTED after completion of TX_STOPPED-->STARTED
7577          * transaction.
7578          */
7579
7580         /* make sure default SB ISR is done */
7581         if (msix)
7582                 synchronize_irq(bp->msix_table[0].vector);
7583         else
7584                 synchronize_irq(bp->pdev->irq);
7585
7586         flush_workqueue(bnx2x_wq);
7587
7588         while (bnx2x_func_get_state(bp, &bp->func_obj) !=
7589                                 BNX2X_F_STATE_STARTED && tout--)
7590                 msleep(20);
7591
7592         if (bnx2x_func_get_state(bp, &bp->func_obj) !=
7593                                                 BNX2X_F_STATE_STARTED) {
7594 #ifdef BNX2X_STOP_ON_ERROR
7595                 return -EBUSY;
7596 #else
7597                 /*
7598                  * Failed to complete the transaction in a "good way"
7599                  * Force both transactions with CLR bit
7600                  */
7601                 struct bnx2x_func_state_params func_params = {0};
7602
7603                 DP(BNX2X_MSG_SP, "Hmmm... unexpected function state! "
7604                           "Forcing STARTED-->TX_ST0PPED-->STARTED\n");
7605
7606                 func_params.f_obj = &bp->func_obj;
7607                 __set_bit(RAMROD_DRV_CLR_ONLY,
7608                                         &func_params.ramrod_flags);
7609
7610                 /* STARTED-->TX_ST0PPED */
7611                 func_params.cmd = BNX2X_F_CMD_TX_STOP;
7612                 bnx2x_func_state_change(bp, &func_params);
7613
7614                 /* TX_ST0PPED-->STARTED */
7615                 func_params.cmd = BNX2X_F_CMD_TX_START;
7616                 return bnx2x_func_state_change(bp, &func_params);
7617 #endif
7618         }
7619
7620         return 0;
7621 }
7622
7623 void bnx2x_chip_cleanup(struct bnx2x *bp, int unload_mode)
7624 {
7625         int port = BP_PORT(bp);
7626         int i, rc = 0;
7627         u8 cos;
7628         struct bnx2x_mcast_ramrod_params rparam = {0};
7629         u32 reset_code;
7630
7631         /* Wait until tx fastpath tasks complete */
7632         for_each_tx_queue(bp, i) {
7633                 struct bnx2x_fastpath *fp = &bp->fp[i];
7634
7635                 for_each_cos_in_tx_queue(fp, cos)
7636                         rc = bnx2x_clean_tx_queue(bp, &fp->txdata[cos]);
7637 #ifdef BNX2X_STOP_ON_ERROR
7638                 if (rc)
7639                         return;
7640 #endif
7641         }
7642
7643         /* Give HW time to discard old tx messages */
7644         usleep_range(1000, 1000);
7645
7646         /* Clean all ETH MACs */
7647         rc = bnx2x_del_all_macs(bp, &bp->fp[0].mac_obj, BNX2X_ETH_MAC, false);
7648         if (rc < 0)
7649                 BNX2X_ERR("Failed to delete all ETH macs: %d\n", rc);
7650
7651         /* Clean up UC list  */
7652         rc = bnx2x_del_all_macs(bp, &bp->fp[0].mac_obj, BNX2X_UC_LIST_MAC,
7653                                 true);
7654         if (rc < 0)
7655                 BNX2X_ERR("Failed to schedule DEL commands for UC MACs list: "
7656                           "%d\n", rc);
7657
7658         /* Disable LLH */
7659         if (!CHIP_IS_E1(bp))
7660                 REG_WR(bp, NIG_REG_LLH0_FUNC_EN + port*8, 0);
7661
7662         /* Set "drop all" (stop Rx).
7663          * We need to take a netif_addr_lock() here in order to prevent
7664          * a race between the completion code and this code.
7665          */
7666         netif_addr_lock_bh(bp->dev);
7667         /* Schedule the rx_mode command */
7668         if (test_bit(BNX2X_FILTER_RX_MODE_PENDING, &bp->sp_state))
7669                 set_bit(BNX2X_FILTER_RX_MODE_SCHED, &bp->sp_state);
7670         else
7671                 bnx2x_set_storm_rx_mode(bp);
7672
7673         /* Cleanup multicast configuration */
7674         rparam.mcast_obj = &bp->mcast_obj;
7675         rc = bnx2x_config_mcast(bp, &rparam, BNX2X_MCAST_CMD_DEL);
7676         if (rc < 0)
7677                 BNX2X_ERR("Failed to send DEL multicast command: %d\n", rc);
7678
7679         netif_addr_unlock_bh(bp->dev);
7680
7681
7682
7683         /*
7684          * Send the UNLOAD_REQUEST to the MCP. This will return if
7685          * this function should perform FUNC, PORT or COMMON HW
7686          * reset.
7687          */
7688         reset_code = bnx2x_send_unload_req(bp, unload_mode);
7689
7690         /*
7691          * (assumption: No Attention from MCP at this stage)
7692          * PMF probably in the middle of TXdisable/enable transaction
7693          */
7694         rc = bnx2x_func_wait_started(bp);
7695         if (rc) {
7696                 BNX2X_ERR("bnx2x_func_wait_started failed\n");
7697 #ifdef BNX2X_STOP_ON_ERROR
7698                 return;
7699 #endif
7700         }
7701
7702         /* Close multi and leading connections
7703          * Completions for ramrods are collected in a synchronous way
7704          */
7705         for_each_queue(bp, i)
7706                 if (bnx2x_stop_queue(bp, i))
7707 #ifdef BNX2X_STOP_ON_ERROR
7708                         return;
7709 #else
7710                         goto unload_error;
7711 #endif
7712         /* If SP settings didn't get completed so far - something
7713          * very wrong has happen.
7714          */
7715         if (!bnx2x_wait_sp_comp(bp, ~0x0UL))
7716                 BNX2X_ERR("Hmmm... Common slow path ramrods got stuck!\n");
7717
7718 #ifndef BNX2X_STOP_ON_ERROR
7719 unload_error:
7720 #endif
7721         rc = bnx2x_func_stop(bp);
7722         if (rc) {
7723                 BNX2X_ERR("Function stop failed!\n");
7724 #ifdef BNX2X_STOP_ON_ERROR
7725                 return;
7726 #endif
7727         }
7728
7729         /* Disable HW interrupts, NAPI */
7730         bnx2x_netif_stop(bp, 1);
7731
7732         /* Release IRQs */
7733         bnx2x_free_irq(bp);
7734
7735         /* Reset the chip */
7736         rc = bnx2x_reset_hw(bp, reset_code);
7737         if (rc)
7738                 BNX2X_ERR("HW_RESET failed\n");
7739
7740
7741         /* Report UNLOAD_DONE to MCP */
7742         bnx2x_send_unload_done(bp);
7743 }
7744
7745 void bnx2x_disable_close_the_gate(struct bnx2x *bp)
7746 {
7747         u32 val;
7748
7749         DP(NETIF_MSG_HW, "Disabling \"close the gates\"\n");
7750
7751         if (CHIP_IS_E1(bp)) {
7752                 int port = BP_PORT(bp);
7753                 u32 addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
7754                         MISC_REG_AEU_MASK_ATTN_FUNC_0;
7755
7756                 val = REG_RD(bp, addr);
7757                 val &= ~(0x300);
7758                 REG_WR(bp, addr, val);
7759         } else {
7760                 val = REG_RD(bp, MISC_REG_AEU_GENERAL_MASK);
7761                 val &= ~(MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK |
7762                          MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK);
7763                 REG_WR(bp, MISC_REG_AEU_GENERAL_MASK, val);
7764         }
7765 }
7766
7767 /* Close gates #2, #3 and #4: */
7768 static void bnx2x_set_234_gates(struct bnx2x *bp, bool close)
7769 {
7770         u32 val;
7771
7772         /* Gates #2 and #4a are closed/opened for "not E1" only */
7773         if (!CHIP_IS_E1(bp)) {
7774                 /* #4 */
7775                 REG_WR(bp, PXP_REG_HST_DISCARD_DOORBELLS, !!close);
7776                 /* #2 */
7777                 REG_WR(bp, PXP_REG_HST_DISCARD_INTERNAL_WRITES, !!close);
7778         }
7779
7780         /* #3 */
7781         if (CHIP_IS_E1x(bp)) {
7782                 /* Prevent interrupts from HC on both ports */
7783                 val = REG_RD(bp, HC_REG_CONFIG_1);
7784                 REG_WR(bp, HC_REG_CONFIG_1,
7785                        (!close) ? (val | HC_CONFIG_1_REG_BLOCK_DISABLE_1) :
7786                        (val & ~(u32)HC_CONFIG_1_REG_BLOCK_DISABLE_1));
7787
7788                 val = REG_RD(bp, HC_REG_CONFIG_0);
7789                 REG_WR(bp, HC_REG_CONFIG_0,
7790                        (!close) ? (val | HC_CONFIG_0_REG_BLOCK_DISABLE_0) :
7791                        (val & ~(u32)HC_CONFIG_0_REG_BLOCK_DISABLE_0));
7792         } else {
7793                 /* Prevent incomming interrupts in IGU */
7794                 val = REG_RD(bp, IGU_REG_BLOCK_CONFIGURATION);
7795
7796                 REG_WR(bp, IGU_REG_BLOCK_CONFIGURATION,
7797                        (!close) ?
7798                        (val | IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE) :
7799                        (val & ~(u32)IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE));
7800         }
7801
7802         DP(NETIF_MSG_HW, "%s gates #2, #3 and #4\n",
7803                 close ? "closing" : "opening");
7804         mmiowb();
7805 }
7806
7807 #define SHARED_MF_CLP_MAGIC  0x80000000 /* `magic' bit */
7808
7809 static void bnx2x_clp_reset_prep(struct bnx2x *bp, u32 *magic_val)
7810 {
7811         /* Do some magic... */
7812         u32 val = MF_CFG_RD(bp, shared_mf_config.clp_mb);
7813         *magic_val = val & SHARED_MF_CLP_MAGIC;
7814         MF_CFG_WR(bp, shared_mf_config.clp_mb, val | SHARED_MF_CLP_MAGIC);
7815 }
7816
7817 /**
7818  * bnx2x_clp_reset_done - restore the value of the `magic' bit.
7819  *
7820  * @bp:         driver handle
7821  * @magic_val:  old value of the `magic' bit.
7822  */
7823 static void bnx2x_clp_reset_done(struct bnx2x *bp, u32 magic_val)
7824 {
7825         /* Restore the `magic' bit value... */
7826         u32 val = MF_CFG_RD(bp, shared_mf_config.clp_mb);
7827         MF_CFG_WR(bp, shared_mf_config.clp_mb,
7828                 (val & (~SHARED_MF_CLP_MAGIC)) | magic_val);
7829 }
7830
7831 /**
7832  * bnx2x_reset_mcp_prep - prepare for MCP reset.
7833  *
7834  * @bp:         driver handle
7835  * @magic_val:  old value of 'magic' bit.
7836  *
7837  * Takes care of CLP configurations.
7838  */
7839 static void bnx2x_reset_mcp_prep(struct bnx2x *bp, u32 *magic_val)
7840 {
7841         u32 shmem;
7842         u32 validity_offset;
7843
7844         DP(NETIF_MSG_HW, "Starting\n");
7845
7846         /* Set `magic' bit in order to save MF config */
7847         if (!CHIP_IS_E1(bp))
7848                 bnx2x_clp_reset_prep(bp, magic_val);
7849
7850         /* Get shmem offset */
7851         shmem = REG_RD(bp, MISC_REG_SHARED_MEM_ADDR);
7852         validity_offset = offsetof(struct shmem_region, validity_map[0]);
7853
7854         /* Clear validity map flags */
7855         if (shmem > 0)
7856                 REG_WR(bp, shmem + validity_offset, 0);
7857 }
7858
7859 #define MCP_TIMEOUT      5000   /* 5 seconds (in ms) */
7860 #define MCP_ONE_TIMEOUT  100    /* 100 ms */
7861
7862 /**
7863  * bnx2x_mcp_wait_one - wait for MCP_ONE_TIMEOUT
7864  *
7865  * @bp: driver handle
7866  */
7867 static inline void bnx2x_mcp_wait_one(struct bnx2x *bp)
7868 {
7869         /* special handling for emulation and FPGA,
7870            wait 10 times longer */
7871         if (CHIP_REV_IS_SLOW(bp))
7872                 msleep(MCP_ONE_TIMEOUT*10);
7873         else
7874                 msleep(MCP_ONE_TIMEOUT);
7875 }
7876
7877 /*
7878  * initializes bp->common.shmem_base and waits for validity signature to appear
7879  */
7880 static int bnx2x_init_shmem(struct bnx2x *bp)
7881 {
7882         int cnt = 0;
7883         u32 val = 0;
7884
7885         do {
7886                 bp->common.shmem_base = REG_RD(bp, MISC_REG_SHARED_MEM_ADDR);
7887                 if (bp->common.shmem_base) {
7888                         val = SHMEM_RD(bp, validity_map[BP_PORT(bp)]);
7889                         if (val & SHR_MEM_VALIDITY_MB)
7890                                 return 0;
7891                 }
7892
7893                 bnx2x_mcp_wait_one(bp);
7894
7895         } while (cnt++ < (MCP_TIMEOUT / MCP_ONE_TIMEOUT));
7896
7897         BNX2X_ERR("BAD MCP validity signature\n");
7898
7899         return -ENODEV;
7900 }
7901
7902 static int bnx2x_reset_mcp_comp(struct bnx2x *bp, u32 magic_val)
7903 {
7904         int rc = bnx2x_init_shmem(bp);
7905
7906         /* Restore the `magic' bit value */
7907         if (!CHIP_IS_E1(bp))
7908                 bnx2x_clp_reset_done(bp, magic_val);
7909
7910         return rc;
7911 }
7912
7913 static void bnx2x_pxp_prep(struct bnx2x *bp)
7914 {
7915         if (!CHIP_IS_E1(bp)) {
7916                 REG_WR(bp, PXP2_REG_RD_START_INIT, 0);
7917                 REG_WR(bp, PXP2_REG_RQ_RBC_DONE, 0);
7918                 mmiowb();
7919         }
7920 }
7921
7922 /*
7923  * Reset the whole chip except for:
7924  *      - PCIE core
7925  *      - PCI Glue, PSWHST, PXP/PXP2 RF (all controlled by
7926  *              one reset bit)
7927  *      - IGU
7928  *      - MISC (including AEU)
7929  *      - GRC
7930  *      - RBCN, RBCP
7931  */
7932 static void bnx2x_process_kill_chip_reset(struct bnx2x *bp, bool global)
7933 {
7934         u32 not_reset_mask1, reset_mask1, not_reset_mask2, reset_mask2;
7935         u32 global_bits2;
7936
7937         /*
7938          * Bits that have to be set in reset_mask2 if we want to reset 'global'
7939          * (per chip) blocks.
7940          */
7941         global_bits2 =
7942                 MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CPU |
7943                 MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CORE;
7944
7945         not_reset_mask1 =
7946                 MISC_REGISTERS_RESET_REG_1_RST_HC |
7947                 MISC_REGISTERS_RESET_REG_1_RST_PXPV |
7948                 MISC_REGISTERS_RESET_REG_1_RST_PXP;
7949
7950         not_reset_mask2 =
7951                 MISC_REGISTERS_RESET_REG_2_RST_PCI_MDIO |
7952                 MISC_REGISTERS_RESET_REG_2_RST_EMAC0_HARD_CORE |
7953                 MISC_REGISTERS_RESET_REG_2_RST_EMAC1_HARD_CORE |
7954                 MISC_REGISTERS_RESET_REG_2_RST_MISC_CORE |
7955                 MISC_REGISTERS_RESET_REG_2_RST_RBCN |
7956                 MISC_REGISTERS_RESET_REG_2_RST_GRC  |
7957                 MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_REG_HARD_CORE |
7958                 MISC_REGISTERS_RESET_REG_2_RST_MCP_N_HARD_CORE_RST_B;
7959
7960         reset_mask1 = 0xffffffff;
7961
7962         if (CHIP_IS_E1(bp))
7963                 reset_mask2 = 0xffff;
7964         else
7965                 reset_mask2 = 0x1ffff;
7966
7967         if (CHIP_IS_E3(bp)) {
7968                 reset_mask2 |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
7969                 reset_mask2 |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
7970         }
7971
7972         /* Don't reset global blocks unless we need to */
7973         if (!global)
7974                 reset_mask2 &= ~global_bits2;
7975
7976         /*
7977          * In case of attention in the QM, we need to reset PXP
7978          * (MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR) before QM
7979          * because otherwise QM reset would release 'close the gates' shortly
7980          * before resetting the PXP, then the PSWRQ would send a write
7981          * request to PGLUE. Then when PXP is reset, PGLUE would try to
7982          * read the payload data from PSWWR, but PSWWR would not
7983          * respond. The write queue in PGLUE would stuck, dmae commands
7984          * would not return. Therefore it's important to reset the second
7985          * reset register (containing the
7986          * MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR bit) before the
7987          * first one (containing the MISC_REGISTERS_RESET_REG_1_RST_QM
7988          * bit).
7989          */
7990         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
7991                reset_mask2 & (~not_reset_mask2));
7992
7993         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
7994                reset_mask1 & (~not_reset_mask1));
7995
7996         barrier();
7997         mmiowb();
7998
7999         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET, reset_mask2);
8000         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, reset_mask1);
8001         mmiowb();
8002 }
8003
8004 /**
8005  * bnx2x_er_poll_igu_vq - poll for pending writes bit.
8006  * It should get cleared in no more than 1s.
8007  *
8008  * @bp: driver handle
8009  *
8010  * It should get cleared in no more than 1s. Returns 0 if
8011  * pending writes bit gets cleared.
8012  */
8013 static int bnx2x_er_poll_igu_vq(struct bnx2x *bp)
8014 {
8015         u32 cnt = 1000;
8016         u32 pend_bits = 0;
8017
8018         do {
8019                 pend_bits  = REG_RD(bp, IGU_REG_PENDING_BITS_STATUS);
8020
8021                 if (pend_bits == 0)
8022                         break;
8023
8024                 usleep_range(1000, 1000);
8025         } while (cnt-- > 0);
8026
8027         if (cnt <= 0) {
8028                 BNX2X_ERR("Still pending IGU requests pend_bits=%x!\n",
8029                           pend_bits);
8030                 return -EBUSY;
8031         }
8032
8033         return 0;
8034 }
8035
8036 static int bnx2x_process_kill(struct bnx2x *bp, bool global)
8037 {
8038         int cnt = 1000;
8039         u32 val = 0;
8040         u32 sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1, pgl_exp_rom2;
8041
8042
8043         /* Empty the Tetris buffer, wait for 1s */
8044         do {
8045                 sr_cnt  = REG_RD(bp, PXP2_REG_RD_SR_CNT);
8046                 blk_cnt = REG_RD(bp, PXP2_REG_RD_BLK_CNT);
8047                 port_is_idle_0 = REG_RD(bp, PXP2_REG_RD_PORT_IS_IDLE_0);
8048                 port_is_idle_1 = REG_RD(bp, PXP2_REG_RD_PORT_IS_IDLE_1);
8049                 pgl_exp_rom2 = REG_RD(bp, PXP2_REG_PGL_EXP_ROM2);
8050                 if ((sr_cnt == 0x7e) && (blk_cnt == 0xa0) &&
8051                     ((port_is_idle_0 & 0x1) == 0x1) &&
8052                     ((port_is_idle_1 & 0x1) == 0x1) &&
8053                     (pgl_exp_rom2 == 0xffffffff))
8054                         break;
8055                 usleep_range(1000, 1000);
8056         } while (cnt-- > 0);
8057
8058         if (cnt <= 0) {
8059                 DP(NETIF_MSG_HW, "Tetris buffer didn't get empty or there"
8060                           " are still"
8061                           " outstanding read requests after 1s!\n");
8062                 DP(NETIF_MSG_HW, "sr_cnt=0x%08x, blk_cnt=0x%08x,"
8063                           " port_is_idle_0=0x%08x,"
8064                           " port_is_idle_1=0x%08x, pgl_exp_rom2=0x%08x\n",
8065                           sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1,
8066                           pgl_exp_rom2);
8067                 return -EAGAIN;
8068         }
8069
8070         barrier();
8071
8072         /* Close gates #2, #3 and #4 */
8073         bnx2x_set_234_gates(bp, true);
8074
8075         /* Poll for IGU VQs for 57712 and newer chips */
8076         if (!CHIP_IS_E1x(bp) && bnx2x_er_poll_igu_vq(bp))
8077                 return -EAGAIN;
8078
8079
8080         /* TBD: Indicate that "process kill" is in progress to MCP */
8081
8082         /* Clear "unprepared" bit */
8083         REG_WR(bp, MISC_REG_UNPREPARED, 0);
8084         barrier();
8085
8086         /* Make sure all is written to the chip before the reset */
8087         mmiowb();
8088
8089         /* Wait for 1ms to empty GLUE and PCI-E core queues,
8090          * PSWHST, GRC and PSWRD Tetris buffer.
8091          */
8092         usleep_range(1000, 1000);
8093
8094         /* Prepare to chip reset: */
8095         /* MCP */
8096         if (global)
8097                 bnx2x_reset_mcp_prep(bp, &val);
8098
8099         /* PXP */
8100         bnx2x_pxp_prep(bp);
8101         barrier();
8102
8103         /* reset the chip */
8104         bnx2x_process_kill_chip_reset(bp, global);
8105         barrier();
8106
8107         /* Recover after reset: */
8108         /* MCP */
8109         if (global && bnx2x_reset_mcp_comp(bp, val))
8110                 return -EAGAIN;
8111
8112         /* TBD: Add resetting the NO_MCP mode DB here */
8113
8114         /* PXP */
8115         bnx2x_pxp_prep(bp);
8116
8117         /* Open the gates #2, #3 and #4 */
8118         bnx2x_set_234_gates(bp, false);
8119
8120         /* TBD: IGU/AEU preparation bring back the AEU/IGU to a
8121          * reset state, re-enable attentions. */
8122
8123         return 0;
8124 }
8125
8126 int bnx2x_leader_reset(struct bnx2x *bp)
8127 {
8128         int rc = 0;
8129         bool global = bnx2x_reset_is_global(bp);
8130
8131         /* Try to recover after the failure */
8132         if (bnx2x_process_kill(bp, global)) {
8133                 netdev_err(bp->dev, "Something bad had happen on engine %d! "
8134                                     "Aii!\n", BP_PATH(bp));
8135                 rc = -EAGAIN;
8136                 goto exit_leader_reset;
8137         }
8138
8139         /*
8140          * Clear RESET_IN_PROGRES and RESET_GLOBAL bits and update the driver
8141          * state.
8142          */
8143         bnx2x_set_reset_done(bp);
8144         if (global)
8145                 bnx2x_clear_reset_global(bp);
8146
8147 exit_leader_reset:
8148         bp->is_leader = 0;
8149         bnx2x_release_leader_lock(bp);
8150         smp_mb();
8151         return rc;
8152 }
8153
8154 static inline void bnx2x_recovery_failed(struct bnx2x *bp)
8155 {
8156         netdev_err(bp->dev, "Recovery has failed. Power cycle is needed.\n");
8157
8158         /* Disconnect this device */
8159         netif_device_detach(bp->dev);
8160
8161         /*
8162          * Block ifup for all function on this engine until "process kill"
8163          * or power cycle.
8164          */
8165         bnx2x_set_reset_in_progress(bp);
8166
8167         /* Shut down the power */
8168         bnx2x_set_power_state(bp, PCI_D3hot);
8169
8170         bp->recovery_state = BNX2X_RECOVERY_FAILED;
8171
8172         smp_mb();
8173 }
8174
8175 /*
8176  * Assumption: runs under rtnl lock. This together with the fact
8177  * that it's called only from bnx2x_sp_rtnl() ensure that it
8178  * will never be called when netif_running(bp->dev) is false.
8179  */
8180 static void bnx2x_parity_recover(struct bnx2x *bp)
8181 {
8182         bool global = false;
8183
8184         DP(NETIF_MSG_HW, "Handling parity\n");
8185         while (1) {
8186                 switch (bp->recovery_state) {
8187                 case BNX2X_RECOVERY_INIT:
8188                         DP(NETIF_MSG_HW, "State is BNX2X_RECOVERY_INIT\n");
8189                         bnx2x_chk_parity_attn(bp, &global, false);
8190
8191                         /* Try to get a LEADER_LOCK HW lock */
8192                         if (bnx2x_trylock_leader_lock(bp)) {
8193                                 bnx2x_set_reset_in_progress(bp);
8194                                 /*
8195                                  * Check if there is a global attention and if
8196                                  * there was a global attention, set the global
8197                                  * reset bit.
8198                                  */
8199
8200                                 if (global)
8201                                         bnx2x_set_reset_global(bp);
8202
8203                                 bp->is_leader = 1;
8204                         }
8205
8206                         /* Stop the driver */
8207                         /* If interface has been removed - break */
8208                         if (bnx2x_nic_unload(bp, UNLOAD_RECOVERY))
8209                                 return;
8210
8211                         bp->recovery_state = BNX2X_RECOVERY_WAIT;
8212
8213                         /*
8214                          * Reset MCP command sequence number and MCP mail box
8215                          * sequence as we are going to reset the MCP.
8216                          */
8217                         if (global) {
8218                                 bp->fw_seq = 0;
8219                                 bp->fw_drv_pulse_wr_seq = 0;
8220                         }
8221
8222                         /* Ensure "is_leader", MCP command sequence and
8223                          * "recovery_state" update values are seen on other
8224                          * CPUs.
8225                          */
8226                         smp_mb();
8227                         break;
8228
8229                 case BNX2X_RECOVERY_WAIT:
8230                         DP(NETIF_MSG_HW, "State is BNX2X_RECOVERY_WAIT\n");
8231                         if (bp->is_leader) {
8232                                 int other_engine = BP_PATH(bp) ? 0 : 1;
8233                                 u32 other_load_counter =
8234                                         bnx2x_get_load_cnt(bp, other_engine);
8235                                 u32 load_counter =
8236                                         bnx2x_get_load_cnt(bp, BP_PATH(bp));
8237                                 global = bnx2x_reset_is_global(bp);
8238
8239                                 /*
8240                                  * In case of a parity in a global block, let
8241                                  * the first leader that performs a
8242                                  * leader_reset() reset the global blocks in
8243                                  * order to clear global attentions. Otherwise
8244                                  * the the gates will remain closed for that
8245                                  * engine.
8246                                  */
8247                                 if (load_counter ||
8248                                     (global && other_load_counter)) {
8249                                         /* Wait until all other functions get
8250                                          * down.
8251                                          */
8252                                         schedule_delayed_work(&bp->sp_rtnl_task,
8253                                                                 HZ/10);
8254                                         return;
8255                                 } else {
8256                                         /* If all other functions got down -
8257                                          * try to bring the chip back to
8258                                          * normal. In any case it's an exit
8259                                          * point for a leader.
8260                                          */
8261                                         if (bnx2x_leader_reset(bp)) {
8262                                                 bnx2x_recovery_failed(bp);
8263                                                 return;
8264                                         }
8265
8266                                         /* If we are here, means that the
8267                                          * leader has succeeded and doesn't
8268                                          * want to be a leader any more. Try
8269                                          * to continue as a none-leader.
8270                                          */
8271                                         break;
8272                                 }
8273                         } else { /* non-leader */
8274                                 if (!bnx2x_reset_is_done(bp, BP_PATH(bp))) {
8275                                         /* Try to get a LEADER_LOCK HW lock as
8276                                          * long as a former leader may have
8277                                          * been unloaded by the user or
8278                                          * released a leadership by another
8279                                          * reason.
8280                                          */
8281                                         if (bnx2x_trylock_leader_lock(bp)) {
8282                                                 /* I'm a leader now! Restart a
8283                                                  * switch case.
8284                                                  */
8285                                                 bp->is_leader = 1;
8286                                                 break;
8287                                         }
8288
8289                                         schedule_delayed_work(&bp->sp_rtnl_task,
8290                                                                 HZ/10);
8291                                         return;
8292
8293                                 } else {
8294                                         /*
8295                                          * If there was a global attention, wait
8296                                          * for it to be cleared.
8297                                          */
8298                                         if (bnx2x_reset_is_global(bp)) {
8299                                                 schedule_delayed_work(
8300                                                         &bp->sp_rtnl_task,
8301                                                         HZ/10);
8302                                                 return;
8303                                         }
8304
8305                                         if (bnx2x_nic_load(bp, LOAD_NORMAL))
8306                                                 bnx2x_recovery_failed(bp);
8307                                         else {
8308                                                 bp->recovery_state =
8309                                                         BNX2X_RECOVERY_DONE;
8310                                                 smp_mb();
8311                                         }
8312
8313                                         return;
8314                                 }
8315                         }
8316                 default:
8317                         return;
8318                 }
8319         }
8320 }
8321
8322 /* bnx2x_nic_unload() flushes the bnx2x_wq, thus reset task is
8323  * scheduled on a general queue in order to prevent a dead lock.
8324  */
8325 static void bnx2x_sp_rtnl_task(struct work_struct *work)
8326 {
8327         struct bnx2x *bp = container_of(work, struct bnx2x, sp_rtnl_task.work);
8328
8329         rtnl_lock();
8330
8331         if (!netif_running(bp->dev))
8332                 goto sp_rtnl_exit;
8333
8334         if (test_and_clear_bit(BNX2X_SP_RTNL_SETUP_TC, &bp->sp_rtnl_state))
8335                 bnx2x_setup_tc(bp->dev, bp->dcbx_port_params.ets.num_of_cos);
8336
8337         /* if stop on error is defined no recovery flows should be executed */
8338 #ifdef BNX2X_STOP_ON_ERROR
8339         BNX2X_ERR("recovery flow called but STOP_ON_ERROR defined "
8340                   "so reset not done to allow debug dump,\n"
8341                   "you will need to reboot when done\n");
8342         goto sp_rtnl_exit;
8343 #endif
8344
8345         if (unlikely(bp->recovery_state != BNX2X_RECOVERY_DONE)) {
8346                 /*
8347                  * Clear TX_TIMEOUT bit as we are going to reset the function
8348                  * anyway.
8349                  */
8350                 smp_mb__before_clear_bit();
8351                 clear_bit(BNX2X_SP_RTNL_TX_TIMEOUT, &bp->sp_rtnl_state);
8352                 smp_mb__after_clear_bit();
8353                 bnx2x_parity_recover(bp);
8354         } else if (test_and_clear_bit(BNX2X_SP_RTNL_TX_TIMEOUT,
8355                                     &bp->sp_rtnl_state)){
8356                 bnx2x_nic_unload(bp, UNLOAD_NORMAL);
8357                 bnx2x_nic_load(bp, LOAD_NORMAL);
8358         }
8359
8360 sp_rtnl_exit:
8361         rtnl_unlock();
8362 }
8363
8364 /* end of nic load/unload */
8365
8366 static void bnx2x_period_task(struct work_struct *work)
8367 {
8368         struct bnx2x *bp = container_of(work, struct bnx2x, period_task.work);
8369
8370         if (!netif_running(bp->dev))
8371                 goto period_task_exit;
8372
8373         if (CHIP_REV_IS_SLOW(bp)) {
8374                 BNX2X_ERR("period task called on emulation, ignoring\n");
8375                 goto period_task_exit;
8376         }
8377
8378         bnx2x_acquire_phy_lock(bp);
8379         /*
8380          * The barrier is needed to ensure the ordering between the writing to
8381          * the bp->port.pmf in the bnx2x_nic_load() or bnx2x_pmf_update() and
8382          * the reading here.
8383          */
8384         smp_mb();
8385         if (bp->port.pmf) {
8386                 bnx2x_period_func(&bp->link_params, &bp->link_vars);
8387
8388                 /* Re-queue task in 1 sec */
8389                 queue_delayed_work(bnx2x_wq, &bp->period_task, 1*HZ);
8390         }
8391
8392         bnx2x_release_phy_lock(bp);
8393 period_task_exit:
8394         return;
8395 }
8396
8397 /*
8398  * Init service functions
8399  */
8400
8401 static u32 bnx2x_get_pretend_reg(struct bnx2x *bp)
8402 {
8403         u32 base = PXP2_REG_PGL_PRETEND_FUNC_F0;
8404         u32 stride = PXP2_REG_PGL_PRETEND_FUNC_F1 - base;
8405         return base + (BP_ABS_FUNC(bp)) * stride;
8406 }
8407
8408 static void bnx2x_undi_int_disable_e1h(struct bnx2x *bp)
8409 {
8410         u32 reg = bnx2x_get_pretend_reg(bp);
8411
8412         /* Flush all outstanding writes */
8413         mmiowb();
8414
8415         /* Pretend to be function 0 */
8416         REG_WR(bp, reg, 0);
8417         REG_RD(bp, reg);        /* Flush the GRC transaction (in the chip) */
8418
8419         /* From now we are in the "like-E1" mode */
8420         bnx2x_int_disable(bp);
8421
8422         /* Flush all outstanding writes */
8423         mmiowb();
8424
8425         /* Restore the original function */
8426         REG_WR(bp, reg, BP_ABS_FUNC(bp));
8427         REG_RD(bp, reg);
8428 }
8429
8430 static inline void bnx2x_undi_int_disable(struct bnx2x *bp)
8431 {
8432         if (CHIP_IS_E1(bp))
8433                 bnx2x_int_disable(bp);
8434         else
8435                 bnx2x_undi_int_disable_e1h(bp);
8436 }
8437
8438 static void __devinit bnx2x_undi_unload(struct bnx2x *bp)
8439 {
8440         u32 val;
8441
8442         /* Check if there is any driver already loaded */
8443         val = REG_RD(bp, MISC_REG_UNPREPARED);
8444         if (val == 0x1) {
8445                 /* Check if it is the UNDI driver
8446                  * UNDI driver initializes CID offset for normal bell to 0x7
8447                  */
8448                 bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_UNDI);
8449                 val = REG_RD(bp, DORQ_REG_NORM_CID_OFST);
8450                 if (val == 0x7) {
8451                         u32 reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
8452                         /* save our pf_num */
8453                         int orig_pf_num = bp->pf_num;
8454                         int port;
8455                         u32 swap_en, swap_val, value;
8456
8457                         /* clear the UNDI indication */
8458                         REG_WR(bp, DORQ_REG_NORM_CID_OFST, 0);
8459
8460                         BNX2X_DEV_INFO("UNDI is active! reset device\n");
8461
8462                         /* try unload UNDI on port 0 */
8463                         bp->pf_num = 0;
8464                         bp->fw_seq =
8465                               (SHMEM_RD(bp, func_mb[bp->pf_num].drv_mb_header) &
8466                                 DRV_MSG_SEQ_NUMBER_MASK);
8467                         reset_code = bnx2x_fw_command(bp, reset_code, 0);
8468
8469                         /* if UNDI is loaded on the other port */
8470                         if (reset_code != FW_MSG_CODE_DRV_UNLOAD_COMMON) {
8471
8472                                 /* send "DONE" for previous unload */
8473                                 bnx2x_fw_command(bp,
8474                                                  DRV_MSG_CODE_UNLOAD_DONE, 0);
8475
8476                                 /* unload UNDI on port 1 */
8477                                 bp->pf_num = 1;
8478                                 bp->fw_seq =
8479                               (SHMEM_RD(bp, func_mb[bp->pf_num].drv_mb_header) &
8480                                         DRV_MSG_SEQ_NUMBER_MASK);
8481                                 reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
8482
8483                                 bnx2x_fw_command(bp, reset_code, 0);
8484                         }
8485
8486                         /* now it's safe to release the lock */
8487                         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_UNDI);
8488
8489                         bnx2x_undi_int_disable(bp);
8490                         port = BP_PORT(bp);
8491
8492                         /* close input traffic and wait for it */
8493                         /* Do not rcv packets to BRB */
8494                         REG_WR(bp, (port ? NIG_REG_LLH1_BRB1_DRV_MASK :
8495                                            NIG_REG_LLH0_BRB1_DRV_MASK), 0x0);
8496                         /* Do not direct rcv packets that are not for MCP to
8497                          * the BRB */
8498                         REG_WR(bp, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
8499                                            NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
8500                         /* clear AEU */
8501                         REG_WR(bp, (port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
8502                                            MISC_REG_AEU_MASK_ATTN_FUNC_0), 0);
8503                         msleep(10);
8504
8505                         /* save NIG port swap info */
8506                         swap_val = REG_RD(bp, NIG_REG_PORT_SWAP);
8507                         swap_en = REG_RD(bp, NIG_REG_STRAP_OVERRIDE);
8508                         /* reset device */
8509                         REG_WR(bp,
8510                                GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
8511                                0xd3ffffff);
8512
8513                         value = 0x1400;
8514                         if (CHIP_IS_E3(bp)) {
8515                                 value |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
8516                                 value |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
8517                         }
8518
8519                         REG_WR(bp,
8520                                GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
8521                                value);
8522
8523                         /* take the NIG out of reset and restore swap values */
8524                         REG_WR(bp,
8525                                GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
8526                                MISC_REGISTERS_RESET_REG_1_RST_NIG);
8527                         REG_WR(bp, NIG_REG_PORT_SWAP, swap_val);
8528                         REG_WR(bp, NIG_REG_STRAP_OVERRIDE, swap_en);
8529
8530                         /* send unload done to the MCP */
8531                         bnx2x_fw_command(bp, DRV_MSG_CODE_UNLOAD_DONE, 0);
8532
8533                         /* restore our func and fw_seq */
8534                         bp->pf_num = orig_pf_num;
8535                         bp->fw_seq =
8536                               (SHMEM_RD(bp, func_mb[bp->pf_num].drv_mb_header) &
8537                                 DRV_MSG_SEQ_NUMBER_MASK);
8538                 } else
8539                         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_UNDI);
8540         }
8541 }
8542
8543 static void __devinit bnx2x_get_common_hwinfo(struct bnx2x *bp)
8544 {
8545         u32 val, val2, val3, val4, id;
8546         u16 pmc;
8547
8548         /* Get the chip revision id and number. */
8549         /* chip num:16-31, rev:12-15, metal:4-11, bond_id:0-3 */
8550         val = REG_RD(bp, MISC_REG_CHIP_NUM);
8551         id = ((val & 0xffff) << 16);
8552         val = REG_RD(bp, MISC_REG_CHIP_REV);
8553         id |= ((val & 0xf) << 12);
8554         val = REG_RD(bp, MISC_REG_CHIP_METAL);
8555         id |= ((val & 0xff) << 4);
8556         val = REG_RD(bp, MISC_REG_BOND_ID);
8557         id |= (val & 0xf);
8558         bp->common.chip_id = id;
8559
8560         /* Set doorbell size */
8561         bp->db_size = (1 << BNX2X_DB_SHIFT);
8562
8563         if (!CHIP_IS_E1x(bp)) {
8564                 val = REG_RD(bp, MISC_REG_PORT4MODE_EN_OVWR);
8565                 if ((val & 1) == 0)
8566                         val = REG_RD(bp, MISC_REG_PORT4MODE_EN);
8567                 else
8568                         val = (val >> 1) & 1;
8569                 BNX2X_DEV_INFO("chip is in %s\n", val ? "4_PORT_MODE" :
8570                                                        "2_PORT_MODE");
8571                 bp->common.chip_port_mode = val ? CHIP_4_PORT_MODE :
8572                                                  CHIP_2_PORT_MODE;
8573
8574                 if (CHIP_MODE_IS_4_PORT(bp))
8575                         bp->pfid = (bp->pf_num >> 1);   /* 0..3 */
8576                 else
8577                         bp->pfid = (bp->pf_num & 0x6);  /* 0, 2, 4, 6 */
8578         } else {
8579                 bp->common.chip_port_mode = CHIP_PORT_MODE_NONE; /* N/A */
8580                 bp->pfid = bp->pf_num;                  /* 0..7 */
8581         }
8582
8583         bp->link_params.chip_id = bp->common.chip_id;
8584         BNX2X_DEV_INFO("chip ID is 0x%x\n", id);
8585
8586         val = (REG_RD(bp, 0x2874) & 0x55);
8587         if ((bp->common.chip_id & 0x1) ||
8588             (CHIP_IS_E1(bp) && val) || (CHIP_IS_E1H(bp) && (val == 0x55))) {
8589                 bp->flags |= ONE_PORT_FLAG;
8590                 BNX2X_DEV_INFO("single port device\n");
8591         }
8592
8593         val = REG_RD(bp, MCP_REG_MCPR_NVM_CFG4);
8594         bp->common.flash_size = (BNX2X_NVRAM_1MB_SIZE <<
8595                                  (val & MCPR_NVM_CFG4_FLASH_SIZE));
8596         BNX2X_DEV_INFO("flash_size 0x%x (%d)\n",
8597                        bp->common.flash_size, bp->common.flash_size);
8598
8599         bnx2x_init_shmem(bp);
8600
8601
8602
8603         bp->common.shmem2_base = REG_RD(bp, (BP_PATH(bp) ?
8604                                         MISC_REG_GENERIC_CR_1 :
8605                                         MISC_REG_GENERIC_CR_0));
8606
8607         bp->link_params.shmem_base = bp->common.shmem_base;
8608         bp->link_params.shmem2_base = bp->common.shmem2_base;
8609         BNX2X_DEV_INFO("shmem offset 0x%x  shmem2 offset 0x%x\n",
8610                        bp->common.shmem_base, bp->common.shmem2_base);
8611
8612         if (!bp->common.shmem_base) {
8613                 BNX2X_DEV_INFO("MCP not active\n");
8614                 bp->flags |= NO_MCP_FLAG;
8615                 return;
8616         }
8617
8618         bp->common.hw_config = SHMEM_RD(bp, dev_info.shared_hw_config.config);
8619         BNX2X_DEV_INFO("hw_config 0x%08x\n", bp->common.hw_config);
8620
8621         bp->link_params.hw_led_mode = ((bp->common.hw_config &
8622                                         SHARED_HW_CFG_LED_MODE_MASK) >>
8623                                        SHARED_HW_CFG_LED_MODE_SHIFT);
8624
8625         bp->link_params.feature_config_flags = 0;
8626         val = SHMEM_RD(bp, dev_info.shared_feature_config.config);
8627         if (val & SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED)
8628                 bp->link_params.feature_config_flags |=
8629                                 FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
8630         else
8631                 bp->link_params.feature_config_flags &=
8632                                 ~FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
8633
8634         val = SHMEM_RD(bp, dev_info.bc_rev) >> 8;
8635         bp->common.bc_ver = val;
8636         BNX2X_DEV_INFO("bc_ver %X\n", val);
8637         if (val < BNX2X_BC_VER) {
8638                 /* for now only warn
8639                  * later we might need to enforce this */
8640                 BNX2X_ERR("This driver needs bc_ver %X but found %X, "
8641                           "please upgrade BC\n", BNX2X_BC_VER, val);
8642         }
8643         bp->link_params.feature_config_flags |=
8644                                 (val >= REQ_BC_VER_4_VRFY_FIRST_PHY_OPT_MDL) ?
8645                                 FEATURE_CONFIG_BC_SUPPORTS_OPT_MDL_VRFY : 0;
8646
8647         bp->link_params.feature_config_flags |=
8648                 (val >= REQ_BC_VER_4_VRFY_SPECIFIC_PHY_OPT_MDL) ?
8649                 FEATURE_CONFIG_BC_SUPPORTS_DUAL_PHY_OPT_MDL_VRFY : 0;
8650
8651         bp->link_params.feature_config_flags |=
8652                 (val >= REQ_BC_VER_4_SFP_TX_DISABLE_SUPPORTED) ?
8653                 FEATURE_CONFIG_BC_SUPPORTS_SFP_TX_DISABLED : 0;
8654
8655         pci_read_config_word(bp->pdev, bp->pm_cap + PCI_PM_PMC, &pmc);
8656         bp->flags |= (pmc & PCI_PM_CAP_PME_D3cold) ? 0 : NO_WOL_FLAG;
8657
8658         BNX2X_DEV_INFO("%sWoL capable\n",
8659                        (bp->flags & NO_WOL_FLAG) ? "not " : "");
8660
8661         val = SHMEM_RD(bp, dev_info.shared_hw_config.part_num);
8662         val2 = SHMEM_RD(bp, dev_info.shared_hw_config.part_num[4]);
8663         val3 = SHMEM_RD(bp, dev_info.shared_hw_config.part_num[8]);
8664         val4 = SHMEM_RD(bp, dev_info.shared_hw_config.part_num[12]);
8665
8666         dev_info(&bp->pdev->dev, "part number %X-%X-%X-%X\n",
8667                  val, val2, val3, val4);
8668 }
8669
8670 #define IGU_FID(val)    GET_FIELD((val), IGU_REG_MAPPING_MEMORY_FID)
8671 #define IGU_VEC(val)    GET_FIELD((val), IGU_REG_MAPPING_MEMORY_VECTOR)
8672
8673 static void __devinit bnx2x_get_igu_cam_info(struct bnx2x *bp)
8674 {
8675         int pfid = BP_FUNC(bp);
8676         int vn = BP_E1HVN(bp);
8677         int igu_sb_id;
8678         u32 val;
8679         u8 fid, igu_sb_cnt = 0;
8680
8681         bp->igu_base_sb = 0xff;
8682         if (CHIP_INT_MODE_IS_BC(bp)) {
8683                 igu_sb_cnt = bp->igu_sb_cnt;
8684                 bp->igu_base_sb = (CHIP_MODE_IS_4_PORT(bp) ? pfid : vn) *
8685                         FP_SB_MAX_E1x;
8686
8687                 bp->igu_dsb_id =  E1HVN_MAX * FP_SB_MAX_E1x +
8688                         (CHIP_MODE_IS_4_PORT(bp) ? pfid : vn);
8689
8690                 return;
8691         }
8692
8693         /* IGU in normal mode - read CAM */
8694         for (igu_sb_id = 0; igu_sb_id < IGU_REG_MAPPING_MEMORY_SIZE;
8695              igu_sb_id++) {
8696                 val = REG_RD(bp, IGU_REG_MAPPING_MEMORY + igu_sb_id * 4);
8697                 if (!(val & IGU_REG_MAPPING_MEMORY_VALID))
8698                         continue;
8699                 fid = IGU_FID(val);
8700                 if ((fid & IGU_FID_ENCODE_IS_PF)) {
8701                         if ((fid & IGU_FID_PF_NUM_MASK) != pfid)
8702                                 continue;
8703                         if (IGU_VEC(val) == 0)
8704                                 /* default status block */
8705                                 bp->igu_dsb_id = igu_sb_id;
8706                         else {
8707                                 if (bp->igu_base_sb == 0xff)
8708                                         bp->igu_base_sb = igu_sb_id;
8709                                 igu_sb_cnt++;
8710                         }
8711                 }
8712         }
8713
8714 #ifdef CONFIG_PCI_MSI
8715         /*
8716          * It's expected that number of CAM entries for this functions is equal
8717          * to the number evaluated based on the MSI-X table size. We want a
8718          * harsh warning if these values are different!
8719          */
8720         WARN_ON(bp->igu_sb_cnt != igu_sb_cnt);
8721 #endif
8722
8723         if (igu_sb_cnt == 0)
8724                 BNX2X_ERR("CAM configuration error\n");
8725 }
8726
8727 static void __devinit bnx2x_link_settings_supported(struct bnx2x *bp,
8728                                                     u32 switch_cfg)
8729 {
8730         int cfg_size = 0, idx, port = BP_PORT(bp);
8731
8732         /* Aggregation of supported attributes of all external phys */
8733         bp->port.supported[0] = 0;
8734         bp->port.supported[1] = 0;
8735         switch (bp->link_params.num_phys) {
8736         case 1:
8737                 bp->port.supported[0] = bp->link_params.phy[INT_PHY].supported;
8738                 cfg_size = 1;
8739                 break;
8740         case 2:
8741                 bp->port.supported[0] = bp->link_params.phy[EXT_PHY1].supported;
8742                 cfg_size = 1;
8743                 break;
8744         case 3:
8745                 if (bp->link_params.multi_phy_config &
8746                     PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
8747                         bp->port.supported[1] =
8748                                 bp->link_params.phy[EXT_PHY1].supported;
8749                         bp->port.supported[0] =
8750                                 bp->link_params.phy[EXT_PHY2].supported;
8751                 } else {
8752                         bp->port.supported[0] =
8753                                 bp->link_params.phy[EXT_PHY1].supported;
8754                         bp->port.supported[1] =
8755                                 bp->link_params.phy[EXT_PHY2].supported;
8756                 }
8757                 cfg_size = 2;
8758                 break;
8759         }
8760
8761         if (!(bp->port.supported[0] || bp->port.supported[1])) {
8762                 BNX2X_ERR("NVRAM config error. BAD phy config."
8763                           "PHY1 config 0x%x, PHY2 config 0x%x\n",
8764                            SHMEM_RD(bp,
8765                            dev_info.port_hw_config[port].external_phy_config),
8766                            SHMEM_RD(bp,
8767                            dev_info.port_hw_config[port].external_phy_config2));
8768                         return;
8769         }
8770
8771         if (CHIP_IS_E3(bp))
8772                 bp->port.phy_addr = REG_RD(bp, MISC_REG_WC0_CTRL_PHY_ADDR);
8773         else {
8774                 switch (switch_cfg) {
8775                 case SWITCH_CFG_1G:
8776                         bp->port.phy_addr = REG_RD(
8777                                 bp, NIG_REG_SERDES0_CTRL_PHY_ADDR + port*0x10);
8778                         break;
8779                 case SWITCH_CFG_10G:
8780                         bp->port.phy_addr = REG_RD(
8781                                 bp, NIG_REG_XGXS0_CTRL_PHY_ADDR + port*0x18);
8782                         break;
8783                 default:
8784                         BNX2X_ERR("BAD switch_cfg link_config 0x%x\n",
8785                                   bp->port.link_config[0]);
8786                         return;
8787                 }
8788         }
8789         BNX2X_DEV_INFO("phy_addr 0x%x\n", bp->port.phy_addr);
8790         /* mask what we support according to speed_cap_mask per configuration */
8791         for (idx = 0; idx < cfg_size; idx++) {
8792                 if (!(bp->link_params.speed_cap_mask[idx] &
8793                                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF))
8794                         bp->port.supported[idx] &= ~SUPPORTED_10baseT_Half;
8795
8796                 if (!(bp->link_params.speed_cap_mask[idx] &
8797                                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL))
8798                         bp->port.supported[idx] &= ~SUPPORTED_10baseT_Full;
8799
8800                 if (!(bp->link_params.speed_cap_mask[idx] &
8801                                 PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF))
8802                         bp->port.supported[idx] &= ~SUPPORTED_100baseT_Half;
8803
8804                 if (!(bp->link_params.speed_cap_mask[idx] &
8805                                 PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL))
8806                         bp->port.supported[idx] &= ~SUPPORTED_100baseT_Full;
8807
8808                 if (!(bp->link_params.speed_cap_mask[idx] &
8809                                         PORT_HW_CFG_SPEED_CAPABILITY_D0_1G))
8810                         bp->port.supported[idx] &= ~(SUPPORTED_1000baseT_Half |
8811                                                      SUPPORTED_1000baseT_Full);
8812
8813                 if (!(bp->link_params.speed_cap_mask[idx] &
8814                                         PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G))
8815                         bp->port.supported[idx] &= ~SUPPORTED_2500baseX_Full;
8816
8817                 if (!(bp->link_params.speed_cap_mask[idx] &
8818                                         PORT_HW_CFG_SPEED_CAPABILITY_D0_10G))
8819                         bp->port.supported[idx] &= ~SUPPORTED_10000baseT_Full;
8820
8821         }
8822
8823         BNX2X_DEV_INFO("supported 0x%x 0x%x\n", bp->port.supported[0],
8824                        bp->port.supported[1]);
8825 }
8826
8827 static void __devinit bnx2x_link_settings_requested(struct bnx2x *bp)
8828 {
8829         u32 link_config, idx, cfg_size = 0;
8830         bp->port.advertising[0] = 0;
8831         bp->port.advertising[1] = 0;
8832         switch (bp->link_params.num_phys) {
8833         case 1:
8834         case 2:
8835                 cfg_size = 1;
8836                 break;
8837         case 3:
8838                 cfg_size = 2;
8839                 break;
8840         }
8841         for (idx = 0; idx < cfg_size; idx++) {
8842                 bp->link_params.req_duplex[idx] = DUPLEX_FULL;
8843                 link_config = bp->port.link_config[idx];
8844                 switch (link_config & PORT_FEATURE_LINK_SPEED_MASK) {
8845                 case PORT_FEATURE_LINK_SPEED_AUTO:
8846                         if (bp->port.supported[idx] & SUPPORTED_Autoneg) {
8847                                 bp->link_params.req_line_speed[idx] =
8848                                         SPEED_AUTO_NEG;
8849                                 bp->port.advertising[idx] |=
8850                                         bp->port.supported[idx];
8851                         } else {
8852                                 /* force 10G, no AN */
8853                                 bp->link_params.req_line_speed[idx] =
8854                                         SPEED_10000;
8855                                 bp->port.advertising[idx] |=
8856                                         (ADVERTISED_10000baseT_Full |
8857                                          ADVERTISED_FIBRE);
8858                                 continue;
8859                         }
8860                         break;
8861
8862                 case PORT_FEATURE_LINK_SPEED_10M_FULL:
8863                         if (bp->port.supported[idx] & SUPPORTED_10baseT_Full) {
8864                                 bp->link_params.req_line_speed[idx] =
8865                                         SPEED_10;
8866                                 bp->port.advertising[idx] |=
8867                                         (ADVERTISED_10baseT_Full |
8868                                          ADVERTISED_TP);
8869                         } else {
8870                                 BNX2X_ERR("NVRAM config error. "
8871                                             "Invalid link_config 0x%x"
8872                                             "  speed_cap_mask 0x%x\n",
8873                                             link_config,
8874                                     bp->link_params.speed_cap_mask[idx]);
8875                                 return;
8876                         }
8877                         break;
8878
8879                 case PORT_FEATURE_LINK_SPEED_10M_HALF:
8880                         if (bp->port.supported[idx] & SUPPORTED_10baseT_Half) {
8881                                 bp->link_params.req_line_speed[idx] =
8882                                         SPEED_10;
8883                                 bp->link_params.req_duplex[idx] =
8884                                         DUPLEX_HALF;
8885                                 bp->port.advertising[idx] |=
8886                                         (ADVERTISED_10baseT_Half |
8887                                          ADVERTISED_TP);
8888                         } else {
8889                                 BNX2X_ERR("NVRAM config error. "
8890                                             "Invalid link_config 0x%x"
8891                                             "  speed_cap_mask 0x%x\n",
8892                                             link_config,
8893                                           bp->link_params.speed_cap_mask[idx]);
8894                                 return;
8895                         }
8896                         break;
8897
8898                 case PORT_FEATURE_LINK_SPEED_100M_FULL:
8899                         if (bp->port.supported[idx] &
8900                             SUPPORTED_100baseT_Full) {
8901                                 bp->link_params.req_line_speed[idx] =
8902                                         SPEED_100;
8903                                 bp->port.advertising[idx] |=
8904                                         (ADVERTISED_100baseT_Full |
8905                                          ADVERTISED_TP);
8906                         } else {
8907                                 BNX2X_ERR("NVRAM config error. "
8908                                             "Invalid link_config 0x%x"
8909                                             "  speed_cap_mask 0x%x\n",
8910                                             link_config,
8911                                           bp->link_params.speed_cap_mask[idx]);
8912                                 return;
8913                         }
8914                         break;
8915
8916                 case PORT_FEATURE_LINK_SPEED_100M_HALF:
8917                         if (bp->port.supported[idx] &
8918                             SUPPORTED_100baseT_Half) {
8919                                 bp->link_params.req_line_speed[idx] =
8920                                                                 SPEED_100;
8921                                 bp->link_params.req_duplex[idx] =
8922                                                                 DUPLEX_HALF;
8923                                 bp->port.advertising[idx] |=
8924                                         (ADVERTISED_100baseT_Half |
8925                                          ADVERTISED_TP);
8926                         } else {
8927                                 BNX2X_ERR("NVRAM config error. "
8928                                     "Invalid link_config 0x%x"
8929                                     "  speed_cap_mask 0x%x\n",
8930                                     link_config,
8931                                     bp->link_params.speed_cap_mask[idx]);
8932                                 return;
8933                         }
8934                         break;
8935
8936                 case PORT_FEATURE_LINK_SPEED_1G:
8937                         if (bp->port.supported[idx] &
8938                             SUPPORTED_1000baseT_Full) {
8939                                 bp->link_params.req_line_speed[idx] =
8940                                         SPEED_1000;
8941                                 bp->port.advertising[idx] |=
8942                                         (ADVERTISED_1000baseT_Full |
8943                                          ADVERTISED_TP);
8944                         } else {
8945                                 BNX2X_ERR("NVRAM config error. "
8946                                     "Invalid link_config 0x%x"
8947                                     "  speed_cap_mask 0x%x\n",
8948                                     link_config,
8949                                     bp->link_params.speed_cap_mask[idx]);
8950                                 return;
8951                         }
8952                         break;
8953
8954                 case PORT_FEATURE_LINK_SPEED_2_5G:
8955                         if (bp->port.supported[idx] &
8956                             SUPPORTED_2500baseX_Full) {
8957                                 bp->link_params.req_line_speed[idx] =
8958                                         SPEED_2500;
8959                                 bp->port.advertising[idx] |=
8960                                         (ADVERTISED_2500baseX_Full |
8961                                                 ADVERTISED_TP);
8962                         } else {
8963                                 BNX2X_ERR("NVRAM config error. "
8964                                     "Invalid link_config 0x%x"
8965                                     "  speed_cap_mask 0x%x\n",
8966                                     link_config,
8967                                     bp->link_params.speed_cap_mask[idx]);
8968                                 return;
8969                         }
8970                         break;
8971
8972                 case PORT_FEATURE_LINK_SPEED_10G_CX4:
8973                         if (bp->port.supported[idx] &
8974                             SUPPORTED_10000baseT_Full) {
8975                                 bp->link_params.req_line_speed[idx] =
8976                                         SPEED_10000;
8977                                 bp->port.advertising[idx] |=
8978                                         (ADVERTISED_10000baseT_Full |
8979                                                 ADVERTISED_FIBRE);
8980                         } else {
8981                                 BNX2X_ERR("NVRAM config error. "
8982                                     "Invalid link_config 0x%x"
8983                                     "  speed_cap_mask 0x%x\n",
8984                                     link_config,
8985                                     bp->link_params.speed_cap_mask[idx]);
8986                                 return;
8987                         }
8988                         break;
8989                 case PORT_FEATURE_LINK_SPEED_20G:
8990                         bp->link_params.req_line_speed[idx] = SPEED_20000;
8991
8992                         break;
8993                 default:
8994                         BNX2X_ERR("NVRAM config error. "
8995                                   "BAD link speed link_config 0x%x\n",
8996                                   link_config);
8997                                 bp->link_params.req_line_speed[idx] =
8998                                                         SPEED_AUTO_NEG;
8999                                 bp->port.advertising[idx] =
9000                                                 bp->port.supported[idx];
9001                         break;
9002                 }
9003
9004                 bp->link_params.req_flow_ctrl[idx] = (link_config &
9005                                          PORT_FEATURE_FLOW_CONTROL_MASK);
9006                 if ((bp->link_params.req_flow_ctrl[idx] ==
9007                      BNX2X_FLOW_CTRL_AUTO) &&
9008                     !(bp->port.supported[idx] & SUPPORTED_Autoneg)) {
9009                         bp->link_params.req_flow_ctrl[idx] =
9010                                 BNX2X_FLOW_CTRL_NONE;
9011                 }
9012
9013                 BNX2X_DEV_INFO("req_line_speed %d  req_duplex %d req_flow_ctrl"
9014                                " 0x%x advertising 0x%x\n",
9015                                bp->link_params.req_line_speed[idx],
9016                                bp->link_params.req_duplex[idx],
9017                                bp->link_params.req_flow_ctrl[idx],
9018                                bp->port.advertising[idx]);
9019         }
9020 }
9021
9022 static void __devinit bnx2x_set_mac_buf(u8 *mac_buf, u32 mac_lo, u16 mac_hi)
9023 {
9024         mac_hi = cpu_to_be16(mac_hi);
9025         mac_lo = cpu_to_be32(mac_lo);
9026         memcpy(mac_buf, &mac_hi, sizeof(mac_hi));
9027         memcpy(mac_buf + sizeof(mac_hi), &mac_lo, sizeof(mac_lo));
9028 }
9029
9030 static void __devinit bnx2x_get_port_hwinfo(struct bnx2x *bp)
9031 {
9032         int port = BP_PORT(bp);
9033         u32 config;
9034         u32 ext_phy_type, ext_phy_config;
9035
9036         bp->link_params.bp = bp;
9037         bp->link_params.port = port;
9038
9039         bp->link_params.lane_config =
9040                 SHMEM_RD(bp, dev_info.port_hw_config[port].lane_config);
9041
9042         bp->link_params.speed_cap_mask[0] =
9043                 SHMEM_RD(bp,
9044                          dev_info.port_hw_config[port].speed_capability_mask);
9045         bp->link_params.speed_cap_mask[1] =
9046                 SHMEM_RD(bp,
9047                          dev_info.port_hw_config[port].speed_capability_mask2);
9048         bp->port.link_config[0] =
9049                 SHMEM_RD(bp, dev_info.port_feature_config[port].link_config);
9050
9051         bp->port.link_config[1] =
9052                 SHMEM_RD(bp, dev_info.port_feature_config[port].link_config2);
9053
9054         bp->link_params.multi_phy_config =
9055                 SHMEM_RD(bp, dev_info.port_hw_config[port].multi_phy_config);
9056         /* If the device is capable of WoL, set the default state according
9057          * to the HW
9058          */
9059         config = SHMEM_RD(bp, dev_info.port_feature_config[port].config);
9060         bp->wol = (!(bp->flags & NO_WOL_FLAG) &&
9061                    (config & PORT_FEATURE_WOL_ENABLED));
9062
9063         BNX2X_DEV_INFO("lane_config 0x%08x  "
9064                        "speed_cap_mask0 0x%08x  link_config0 0x%08x\n",
9065                        bp->link_params.lane_config,
9066                        bp->link_params.speed_cap_mask[0],
9067                        bp->port.link_config[0]);
9068
9069         bp->link_params.switch_cfg = (bp->port.link_config[0] &
9070                                       PORT_FEATURE_CONNECTED_SWITCH_MASK);
9071         bnx2x_phy_probe(&bp->link_params);
9072         bnx2x_link_settings_supported(bp, bp->link_params.switch_cfg);
9073
9074         bnx2x_link_settings_requested(bp);
9075
9076         /*
9077          * If connected directly, work with the internal PHY, otherwise, work
9078          * with the external PHY
9079          */
9080         ext_phy_config =
9081                 SHMEM_RD(bp,
9082                          dev_info.port_hw_config[port].external_phy_config);
9083         ext_phy_type = XGXS_EXT_PHY_TYPE(ext_phy_config);
9084         if (ext_phy_type == PORT_HW_CFG_XGXS_EXT_PHY_TYPE_DIRECT)
9085                 bp->mdio.prtad = bp->port.phy_addr;
9086
9087         else if ((ext_phy_type != PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE) &&
9088                  (ext_phy_type != PORT_HW_CFG_XGXS_EXT_PHY_TYPE_NOT_CONN))
9089                 bp->mdio.prtad =
9090                         XGXS_EXT_PHY_ADDR(ext_phy_config);
9091
9092         /*
9093          * Check if hw lock is required to access MDC/MDIO bus to the PHY(s)
9094          * In MF mode, it is set to cover self test cases
9095          */
9096         if (IS_MF(bp))
9097                 bp->port.need_hw_lock = 1;
9098         else
9099                 bp->port.need_hw_lock = bnx2x_hw_lock_required(bp,
9100                                                         bp->common.shmem_base,
9101                                                         bp->common.shmem2_base);
9102 }
9103
9104 #ifdef BCM_CNIC
9105 static void __devinit bnx2x_get_cnic_info(struct bnx2x *bp)
9106 {
9107         u32 max_iscsi_conn = FW_ENCODE_32BIT_PATTERN ^ SHMEM_RD(bp,
9108                                 drv_lic_key[BP_PORT(bp)].max_iscsi_conn);
9109         u32 max_fcoe_conn = FW_ENCODE_32BIT_PATTERN ^ SHMEM_RD(bp,
9110                                 drv_lic_key[BP_PORT(bp)].max_fcoe_conn);
9111
9112         /* Get the number of maximum allowed iSCSI and FCoE connections */
9113         bp->cnic_eth_dev.max_iscsi_conn =
9114                 (max_iscsi_conn & BNX2X_MAX_ISCSI_INIT_CONN_MASK) >>
9115                 BNX2X_MAX_ISCSI_INIT_CONN_SHIFT;
9116
9117         bp->cnic_eth_dev.max_fcoe_conn =
9118                 (max_fcoe_conn & BNX2X_MAX_FCOE_INIT_CONN_MASK) >>
9119                 BNX2X_MAX_FCOE_INIT_CONN_SHIFT;
9120
9121         BNX2X_DEV_INFO("max_iscsi_conn 0x%x max_fcoe_conn 0x%x\n",
9122                        bp->cnic_eth_dev.max_iscsi_conn,
9123                        bp->cnic_eth_dev.max_fcoe_conn);
9124
9125         /* If mamimum allowed number of connections is zero -
9126          * disable the feature.
9127          */
9128         if (!bp->cnic_eth_dev.max_iscsi_conn)
9129                 bp->flags |= NO_ISCSI_OOO_FLAG | NO_ISCSI_FLAG;
9130
9131         if (!bp->cnic_eth_dev.max_fcoe_conn)
9132                 bp->flags |= NO_FCOE_FLAG;
9133 }
9134 #endif
9135
9136 static void __devinit bnx2x_get_mac_hwinfo(struct bnx2x *bp)
9137 {
9138         u32 val, val2;
9139         int func = BP_ABS_FUNC(bp);
9140         int port = BP_PORT(bp);
9141 #ifdef BCM_CNIC
9142         u8 *iscsi_mac = bp->cnic_eth_dev.iscsi_mac;
9143         u8 *fip_mac = bp->fip_mac;
9144 #endif
9145
9146         /* Zero primary MAC configuration */
9147         memset(bp->dev->dev_addr, 0, ETH_ALEN);
9148
9149         if (BP_NOMCP(bp)) {
9150                 BNX2X_ERROR("warning: random MAC workaround active\n");
9151                 random_ether_addr(bp->dev->dev_addr);
9152         } else if (IS_MF(bp)) {
9153                 val2 = MF_CFG_RD(bp, func_mf_config[func].mac_upper);
9154                 val = MF_CFG_RD(bp, func_mf_config[func].mac_lower);
9155                 if ((val2 != FUNC_MF_CFG_UPPERMAC_DEFAULT) &&
9156                     (val != FUNC_MF_CFG_LOWERMAC_DEFAULT))
9157                         bnx2x_set_mac_buf(bp->dev->dev_addr, val, val2);
9158
9159 #ifdef BCM_CNIC
9160                 /* iSCSI and FCoE NPAR MACs: if there is no either iSCSI or
9161                  * FCoE MAC then the appropriate feature should be disabled.
9162                  */
9163                 if (IS_MF_SI(bp)) {
9164                         u32 cfg = MF_CFG_RD(bp, func_ext_config[func].func_cfg);
9165                         if (cfg & MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD) {
9166                                 val2 = MF_CFG_RD(bp, func_ext_config[func].
9167                                                      iscsi_mac_addr_upper);
9168                                 val = MF_CFG_RD(bp, func_ext_config[func].
9169                                                     iscsi_mac_addr_lower);
9170                                 bnx2x_set_mac_buf(iscsi_mac, val, val2);
9171                                 BNX2X_DEV_INFO("Read iSCSI MAC: "
9172                                                BNX2X_MAC_FMT"\n",
9173                                                BNX2X_MAC_PRN_LIST(iscsi_mac));
9174                         } else
9175                                 bp->flags |= NO_ISCSI_OOO_FLAG | NO_ISCSI_FLAG;
9176
9177                         if (cfg & MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD) {
9178                                 val2 = MF_CFG_RD(bp, func_ext_config[func].
9179                                                      fcoe_mac_addr_upper);
9180                                 val = MF_CFG_RD(bp, func_ext_config[func].
9181                                                     fcoe_mac_addr_lower);
9182                                 bnx2x_set_mac_buf(fip_mac, val, val2);
9183                                 BNX2X_DEV_INFO("Read FCoE L2 MAC to "
9184                                                BNX2X_MAC_FMT"\n",
9185                                                BNX2X_MAC_PRN_LIST(fip_mac));
9186
9187                         } else
9188                                 bp->flags |= NO_FCOE_FLAG;
9189                 }
9190 #endif
9191         } else {
9192                 /* in SF read MACs from port configuration */
9193                 val2 = SHMEM_RD(bp, dev_info.port_hw_config[port].mac_upper);
9194                 val = SHMEM_RD(bp, dev_info.port_hw_config[port].mac_lower);
9195                 bnx2x_set_mac_buf(bp->dev->dev_addr, val, val2);
9196
9197 #ifdef BCM_CNIC
9198                 val2 = SHMEM_RD(bp, dev_info.port_hw_config[port].
9199                                     iscsi_mac_upper);
9200                 val = SHMEM_RD(bp, dev_info.port_hw_config[port].
9201                                    iscsi_mac_lower);
9202                 bnx2x_set_mac_buf(iscsi_mac, val, val2);
9203 #endif
9204         }
9205
9206         memcpy(bp->link_params.mac_addr, bp->dev->dev_addr, ETH_ALEN);
9207         memcpy(bp->dev->perm_addr, bp->dev->dev_addr, ETH_ALEN);
9208
9209 #ifdef BCM_CNIC
9210         /* Set the FCoE MAC in modes other then MF_SI */
9211         if (!CHIP_IS_E1x(bp)) {
9212                 if (IS_MF_SD(bp))
9213                         memcpy(fip_mac, bp->dev->dev_addr, ETH_ALEN);
9214                 else if (!IS_MF(bp))
9215                         memcpy(fip_mac, iscsi_mac, ETH_ALEN);
9216         }
9217
9218         /* Disable iSCSI if MAC configuration is
9219          * invalid.
9220          */
9221         if (!is_valid_ether_addr(iscsi_mac)) {
9222                 bp->flags |= NO_ISCSI_FLAG;
9223                 memset(iscsi_mac, 0, ETH_ALEN);
9224         }
9225
9226         /* Disable FCoE if MAC configuration is
9227          * invalid.
9228          */
9229         if (!is_valid_ether_addr(fip_mac)) {
9230                 bp->flags |= NO_FCOE_FLAG;
9231                 memset(bp->fip_mac, 0, ETH_ALEN);
9232         }
9233 #endif
9234
9235         if (!is_valid_ether_addr(bp->dev->dev_addr))
9236                 dev_err(&bp->pdev->dev,
9237                         "bad Ethernet MAC address configuration: "
9238                         BNX2X_MAC_FMT", change it manually before bringing up "
9239                         "the appropriate network interface\n",
9240                         BNX2X_MAC_PRN_LIST(bp->dev->dev_addr));
9241 }
9242
9243 static int __devinit bnx2x_get_hwinfo(struct bnx2x *bp)
9244 {
9245         int /*abs*/func = BP_ABS_FUNC(bp);
9246         int vn;
9247         u32 val = 0;
9248         int rc = 0;
9249
9250         bnx2x_get_common_hwinfo(bp);
9251
9252         /*
9253          * initialize IGU parameters
9254          */
9255         if (CHIP_IS_E1x(bp)) {
9256                 bp->common.int_block = INT_BLOCK_HC;
9257
9258                 bp->igu_dsb_id = DEF_SB_IGU_ID;
9259                 bp->igu_base_sb = 0;
9260         } else {
9261                 bp->common.int_block = INT_BLOCK_IGU;
9262                 val = REG_RD(bp, IGU_REG_BLOCK_CONFIGURATION);
9263
9264                 if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
9265                         int tout = 5000;
9266
9267                         BNX2X_DEV_INFO("FORCING Normal Mode\n");
9268
9269                         val &= ~(IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN);
9270                         REG_WR(bp, IGU_REG_BLOCK_CONFIGURATION, val);
9271                         REG_WR(bp, IGU_REG_RESET_MEMORIES, 0x7f);
9272
9273                         while (tout && REG_RD(bp, IGU_REG_RESET_MEMORIES)) {
9274                                 tout--;
9275                                 usleep_range(1000, 1000);
9276                         }
9277
9278                         if (REG_RD(bp, IGU_REG_RESET_MEMORIES)) {
9279                                 dev_err(&bp->pdev->dev,
9280                                         "FORCING Normal Mode failed!!!\n");
9281                                 return -EPERM;
9282                         }
9283                 }
9284
9285                 if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
9286                         BNX2X_DEV_INFO("IGU Backward Compatible Mode\n");
9287                         bp->common.int_block |= INT_BLOCK_MODE_BW_COMP;
9288                 } else
9289                         BNX2X_DEV_INFO("IGU Normal Mode\n");
9290
9291                 bnx2x_get_igu_cam_info(bp);
9292
9293         }
9294
9295         /*
9296          * set base FW non-default (fast path) status block id, this value is
9297          * used to initialize the fw_sb_id saved on the fp/queue structure to
9298          * determine the id used by the FW.
9299          */
9300         if (CHIP_IS_E1x(bp))
9301                 bp->base_fw_ndsb = BP_PORT(bp) * FP_SB_MAX_E1x + BP_L_ID(bp);
9302         else /*
9303               * 57712 - we currently use one FW SB per IGU SB (Rx and Tx of
9304               * the same queue are indicated on the same IGU SB). So we prefer
9305               * FW and IGU SBs to be the same value.
9306               */
9307                 bp->base_fw_ndsb = bp->igu_base_sb;
9308
9309         BNX2X_DEV_INFO("igu_dsb_id %d  igu_base_sb %d  igu_sb_cnt %d\n"
9310                        "base_fw_ndsb %d\n", bp->igu_dsb_id, bp->igu_base_sb,
9311                        bp->igu_sb_cnt, bp->base_fw_ndsb);
9312
9313         /*
9314          * Initialize MF configuration
9315          */
9316
9317         bp->mf_ov = 0;
9318         bp->mf_mode = 0;
9319         vn = BP_E1HVN(bp);
9320
9321         if (!CHIP_IS_E1(bp) && !BP_NOMCP(bp)) {
9322                 BNX2X_DEV_INFO("shmem2base 0x%x, size %d, mfcfg offset %d\n",
9323                                bp->common.shmem2_base, SHMEM2_RD(bp, size),
9324                               (u32)offsetof(struct shmem2_region, mf_cfg_addr));
9325
9326                 if (SHMEM2_HAS(bp, mf_cfg_addr))
9327                         bp->common.mf_cfg_base = SHMEM2_RD(bp, mf_cfg_addr);
9328                 else
9329                         bp->common.mf_cfg_base = bp->common.shmem_base +
9330                                 offsetof(struct shmem_region, func_mb) +
9331                                 E1H_FUNC_MAX * sizeof(struct drv_func_mb);
9332                 /*
9333                  * get mf configuration:
9334                  * 1. existence of MF configuration
9335                  * 2. MAC address must be legal (check only upper bytes)
9336                  *    for  Switch-Independent mode;
9337                  *    OVLAN must be legal for Switch-Dependent mode
9338                  * 3. SF_MODE configures specific MF mode
9339                  */
9340                 if (bp->common.mf_cfg_base != SHMEM_MF_CFG_ADDR_NONE) {
9341                         /* get mf configuration */
9342                         val = SHMEM_RD(bp,
9343                                        dev_info.shared_feature_config.config);
9344                         val &= SHARED_FEAT_CFG_FORCE_SF_MODE_MASK;
9345
9346                         switch (val) {
9347                         case SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT:
9348                                 val = MF_CFG_RD(bp, func_mf_config[func].
9349                                                 mac_upper);
9350                                 /* check for legal mac (upper bytes)*/
9351                                 if (val != 0xffff) {
9352                                         bp->mf_mode = MULTI_FUNCTION_SI;
9353                                         bp->mf_config[vn] = MF_CFG_RD(bp,
9354                                                    func_mf_config[func].config);
9355                                 } else
9356                                         BNX2X_DEV_INFO("illegal MAC address "
9357                                                        "for SI\n");
9358                                 break;
9359                         case SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED:
9360                                 /* get OV configuration */
9361                                 val = MF_CFG_RD(bp,
9362                                         func_mf_config[FUNC_0].e1hov_tag);
9363                                 val &= FUNC_MF_CFG_E1HOV_TAG_MASK;
9364
9365                                 if (val != FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
9366                                         bp->mf_mode = MULTI_FUNCTION_SD;
9367                                         bp->mf_config[vn] = MF_CFG_RD(bp,
9368                                                 func_mf_config[func].config);
9369                                 } else
9370                                         BNX2X_DEV_INFO("illegal OV for SD\n");
9371                                 break;
9372                         default:
9373                                 /* Unknown configuration: reset mf_config */
9374                                 bp->mf_config[vn] = 0;
9375                                 BNX2X_DEV_INFO("unkown MF mode 0x%x\n", val);
9376                         }
9377                 }
9378
9379                 BNX2X_DEV_INFO("%s function mode\n",
9380                                IS_MF(bp) ? "multi" : "single");
9381
9382                 switch (bp->mf_mode) {
9383                 case MULTI_FUNCTION_SD:
9384                         val = MF_CFG_RD(bp, func_mf_config[func].e1hov_tag) &
9385                               FUNC_MF_CFG_E1HOV_TAG_MASK;
9386                         if (val != FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
9387                                 bp->mf_ov = val;
9388                                 bp->path_has_ovlan = true;
9389
9390                                 BNX2X_DEV_INFO("MF OV for func %d is %d "
9391                                                "(0x%04x)\n", func, bp->mf_ov,
9392                                                bp->mf_ov);
9393                         } else {
9394                                 dev_err(&bp->pdev->dev,
9395                                         "No valid MF OV for func %d, "
9396                                         "aborting\n", func);
9397                                 return -EPERM;
9398                         }
9399                         break;
9400                 case MULTI_FUNCTION_SI:
9401                         BNX2X_DEV_INFO("func %d is in MF "
9402                                        "switch-independent mode\n", func);
9403                         break;
9404                 default:
9405                         if (vn) {
9406                                 dev_err(&bp->pdev->dev,
9407                                         "VN %d is in a single function mode, "
9408                                         "aborting\n", vn);
9409                                 return -EPERM;
9410                         }
9411                         break;
9412                 }
9413
9414                 /* check if other port on the path needs ovlan:
9415                  * Since MF configuration is shared between ports
9416                  * Possible mixed modes are only
9417                  * {SF, SI} {SF, SD} {SD, SF} {SI, SF}
9418                  */
9419                 if (CHIP_MODE_IS_4_PORT(bp) &&
9420                     !bp->path_has_ovlan &&
9421                     !IS_MF(bp) &&
9422                     bp->common.mf_cfg_base != SHMEM_MF_CFG_ADDR_NONE) {
9423                         u8 other_port = !BP_PORT(bp);
9424                         u8 other_func = BP_PATH(bp) + 2*other_port;
9425                         val = MF_CFG_RD(bp,
9426                                         func_mf_config[other_func].e1hov_tag);
9427                         if (val != FUNC_MF_CFG_E1HOV_TAG_DEFAULT)
9428                                 bp->path_has_ovlan = true;
9429                 }
9430         }
9431
9432         /* adjust igu_sb_cnt to MF for E1x */
9433         if (CHIP_IS_E1x(bp) && IS_MF(bp))
9434                 bp->igu_sb_cnt /= E1HVN_MAX;
9435
9436         /* port info */
9437         bnx2x_get_port_hwinfo(bp);
9438
9439         if (!BP_NOMCP(bp)) {
9440                 bp->fw_seq =
9441                         (SHMEM_RD(bp, func_mb[BP_FW_MB_IDX(bp)].drv_mb_header) &
9442                          DRV_MSG_SEQ_NUMBER_MASK);
9443                 BNX2X_DEV_INFO("fw_seq 0x%08x\n", bp->fw_seq);
9444         }
9445
9446         /* Get MAC addresses */
9447         bnx2x_get_mac_hwinfo(bp);
9448
9449 #ifdef BCM_CNIC
9450         bnx2x_get_cnic_info(bp);
9451 #endif
9452
9453         /* Get current FW pulse sequence */
9454         if (!BP_NOMCP(bp)) {
9455                 int mb_idx = BP_FW_MB_IDX(bp);
9456
9457                 bp->fw_drv_pulse_wr_seq =
9458                                 (SHMEM_RD(bp, func_mb[mb_idx].drv_pulse_mb) &
9459                                  DRV_PULSE_SEQ_MASK);
9460                 BNX2X_DEV_INFO("drv_pulse 0x%x\n", bp->fw_drv_pulse_wr_seq);
9461         }
9462
9463         return rc;
9464 }
9465
9466 static void __devinit bnx2x_read_fwinfo(struct bnx2x *bp)
9467 {
9468         int cnt, i, block_end, rodi;
9469         char vpd_data[BNX2X_VPD_LEN+1];
9470         char str_id_reg[VENDOR_ID_LEN+1];
9471         char str_id_cap[VENDOR_ID_LEN+1];
9472         u8 len;
9473
9474         cnt = pci_read_vpd(bp->pdev, 0, BNX2X_VPD_LEN, vpd_data);
9475         memset(bp->fw_ver, 0, sizeof(bp->fw_ver));
9476
9477         if (cnt < BNX2X_VPD_LEN)
9478                 goto out_not_found;
9479
9480         i = pci_vpd_find_tag(vpd_data, 0, BNX2X_VPD_LEN,
9481                              PCI_VPD_LRDT_RO_DATA);
9482         if (i < 0)
9483                 goto out_not_found;
9484
9485
9486         block_end = i + PCI_VPD_LRDT_TAG_SIZE +
9487                     pci_vpd_lrdt_size(&vpd_data[i]);
9488
9489         i += PCI_VPD_LRDT_TAG_SIZE;
9490
9491         if (block_end > BNX2X_VPD_LEN)
9492                 goto out_not_found;
9493
9494         rodi = pci_vpd_find_info_keyword(vpd_data, i, block_end,
9495                                    PCI_VPD_RO_KEYWORD_MFR_ID);
9496         if (rodi < 0)
9497                 goto out_not_found;
9498
9499         len = pci_vpd_info_field_size(&vpd_data[rodi]);
9500
9501         if (len != VENDOR_ID_LEN)
9502                 goto out_not_found;
9503
9504         rodi += PCI_VPD_INFO_FLD_HDR_SIZE;
9505
9506         /* vendor specific info */
9507         snprintf(str_id_reg, VENDOR_ID_LEN + 1, "%04x", PCI_VENDOR_ID_DELL);
9508         snprintf(str_id_cap, VENDOR_ID_LEN + 1, "%04X", PCI_VENDOR_ID_DELL);
9509         if (!strncmp(str_id_reg, &vpd_data[rodi], VENDOR_ID_LEN) ||
9510             !strncmp(str_id_cap, &vpd_data[rodi], VENDOR_ID_LEN)) {
9511
9512                 rodi = pci_vpd_find_info_keyword(vpd_data, i, block_end,
9513                                                 PCI_VPD_RO_KEYWORD_VENDOR0);
9514                 if (rodi >= 0) {
9515                         len = pci_vpd_info_field_size(&vpd_data[rodi]);
9516
9517                         rodi += PCI_VPD_INFO_FLD_HDR_SIZE;
9518
9519                         if (len < 32 && (len + rodi) <= BNX2X_VPD_LEN) {
9520                                 memcpy(bp->fw_ver, &vpd_data[rodi], len);
9521                                 bp->fw_ver[len] = ' ';
9522                         }
9523                 }
9524                 return;
9525         }
9526 out_not_found:
9527         return;
9528 }
9529
9530 static void __devinit bnx2x_set_modes_bitmap(struct bnx2x *bp)
9531 {
9532         u32 flags = 0;
9533
9534         if (CHIP_REV_IS_FPGA(bp))
9535                 SET_FLAGS(flags, MODE_FPGA);
9536         else if (CHIP_REV_IS_EMUL(bp))
9537                 SET_FLAGS(flags, MODE_EMUL);
9538         else
9539                 SET_FLAGS(flags, MODE_ASIC);
9540
9541         if (CHIP_MODE_IS_4_PORT(bp))
9542                 SET_FLAGS(flags, MODE_PORT4);
9543         else
9544                 SET_FLAGS(flags, MODE_PORT2);
9545
9546         if (CHIP_IS_E2(bp))
9547                 SET_FLAGS(flags, MODE_E2);
9548         else if (CHIP_IS_E3(bp)) {
9549                 SET_FLAGS(flags, MODE_E3);
9550                 if (CHIP_REV(bp) == CHIP_REV_Ax)
9551                         SET_FLAGS(flags, MODE_E3_A0);
9552                 else /*if (CHIP_REV(bp) == CHIP_REV_Bx)*/
9553                         SET_FLAGS(flags, MODE_E3_B0 | MODE_COS3);
9554         }
9555
9556         if (IS_MF(bp)) {
9557                 SET_FLAGS(flags, MODE_MF);
9558                 switch (bp->mf_mode) {
9559                 case MULTI_FUNCTION_SD:
9560                         SET_FLAGS(flags, MODE_MF_SD);
9561                         break;
9562                 case MULTI_FUNCTION_SI:
9563                         SET_FLAGS(flags, MODE_MF_SI);
9564                         break;
9565                 }
9566         } else
9567                 SET_FLAGS(flags, MODE_SF);
9568
9569 #if defined(__LITTLE_ENDIAN)
9570         SET_FLAGS(flags, MODE_LITTLE_ENDIAN);
9571 #else /*(__BIG_ENDIAN)*/
9572         SET_FLAGS(flags, MODE_BIG_ENDIAN);
9573 #endif
9574         INIT_MODE_FLAGS(bp) = flags;
9575 }
9576
9577 static int __devinit bnx2x_init_bp(struct bnx2x *bp)
9578 {
9579         int func;
9580         int timer_interval;
9581         int rc;
9582
9583         mutex_init(&bp->port.phy_mutex);
9584         mutex_init(&bp->fw_mb_mutex);
9585         spin_lock_init(&bp->stats_lock);
9586 #ifdef BCM_CNIC
9587         mutex_init(&bp->cnic_mutex);
9588 #endif
9589
9590         INIT_DELAYED_WORK(&bp->sp_task, bnx2x_sp_task);
9591         INIT_DELAYED_WORK(&bp->sp_rtnl_task, bnx2x_sp_rtnl_task);
9592         INIT_DELAYED_WORK(&bp->period_task, bnx2x_period_task);
9593         rc = bnx2x_get_hwinfo(bp);
9594         if (rc)
9595                 return rc;
9596
9597         bnx2x_set_modes_bitmap(bp);
9598
9599         rc = bnx2x_alloc_mem_bp(bp);
9600         if (rc)
9601                 return rc;
9602
9603         bnx2x_read_fwinfo(bp);
9604
9605         func = BP_FUNC(bp);
9606
9607         /* need to reset chip if undi was active */
9608         if (!BP_NOMCP(bp))
9609                 bnx2x_undi_unload(bp);
9610
9611         if (CHIP_REV_IS_FPGA(bp))
9612                 dev_err(&bp->pdev->dev, "FPGA detected\n");
9613
9614         if (BP_NOMCP(bp) && (func == 0))
9615                 dev_err(&bp->pdev->dev, "MCP disabled, "
9616                                         "must load devices in order!\n");
9617
9618         bp->multi_mode = multi_mode;
9619
9620         /* Set TPA flags */
9621         if (disable_tpa) {
9622                 bp->flags &= ~TPA_ENABLE_FLAG;
9623                 bp->dev->features &= ~NETIF_F_LRO;
9624         } else {
9625                 bp->flags |= TPA_ENABLE_FLAG;
9626                 bp->dev->features |= NETIF_F_LRO;
9627         }
9628         bp->disable_tpa = disable_tpa;
9629
9630         if (CHIP_IS_E1(bp))
9631                 bp->dropless_fc = 0;
9632         else
9633                 bp->dropless_fc = dropless_fc;
9634
9635         bp->mrrs = mrrs;
9636
9637         bp->tx_ring_size = MAX_TX_AVAIL;
9638
9639         /* make sure that the numbers are in the right granularity */
9640         bp->tx_ticks = (50 / BNX2X_BTR) * BNX2X_BTR;
9641         bp->rx_ticks = (25 / BNX2X_BTR) * BNX2X_BTR;
9642
9643         timer_interval = (CHIP_REV_IS_SLOW(bp) ? 5*HZ : HZ);
9644         bp->current_interval = (poll ? poll : timer_interval);
9645
9646         init_timer(&bp->timer);
9647         bp->timer.expires = jiffies + bp->current_interval;
9648         bp->timer.data = (unsigned long) bp;
9649         bp->timer.function = bnx2x_timer;
9650
9651         bnx2x_dcbx_set_state(bp, true, BNX2X_DCBX_ENABLED_ON_NEG_ON);
9652         bnx2x_dcbx_init_params(bp);
9653
9654 #ifdef BCM_CNIC
9655         if (CHIP_IS_E1x(bp))
9656                 bp->cnic_base_cl_id = FP_SB_MAX_E1x;
9657         else
9658                 bp->cnic_base_cl_id = FP_SB_MAX_E2;
9659 #endif
9660
9661         /* multiple tx priority */
9662         if (CHIP_IS_E1x(bp))
9663                 bp->max_cos = BNX2X_MULTI_TX_COS_E1X;
9664         if (CHIP_IS_E2(bp) || CHIP_IS_E3A0(bp))
9665                 bp->max_cos = BNX2X_MULTI_TX_COS_E2_E3A0;
9666         if (CHIP_IS_E3B0(bp))
9667                 bp->max_cos = BNX2X_MULTI_TX_COS_E3B0;
9668
9669         return rc;
9670 }
9671
9672
9673 /****************************************************************************
9674 * General service functions
9675 ****************************************************************************/
9676
9677 /*
9678  * net_device service functions
9679  */
9680
9681 /* called with rtnl_lock */
9682 static int bnx2x_open(struct net_device *dev)
9683 {
9684         struct bnx2x *bp = netdev_priv(dev);
9685         bool global = false;
9686         int other_engine = BP_PATH(bp) ? 0 : 1;
9687         u32 other_load_counter, load_counter;
9688
9689         netif_carrier_off(dev);
9690
9691         bnx2x_set_power_state(bp, PCI_D0);
9692
9693         other_load_counter = bnx2x_get_load_cnt(bp, other_engine);
9694         load_counter = bnx2x_get_load_cnt(bp, BP_PATH(bp));
9695
9696         /*
9697          * If parity had happen during the unload, then attentions
9698          * and/or RECOVERY_IN_PROGRES may still be set. In this case we
9699          * want the first function loaded on the current engine to
9700          * complete the recovery.
9701          */
9702         if (!bnx2x_reset_is_done(bp, BP_PATH(bp)) ||
9703             bnx2x_chk_parity_attn(bp, &global, true))
9704                 do {
9705                         /*
9706                          * If there are attentions and they are in a global
9707                          * blocks, set the GLOBAL_RESET bit regardless whether
9708                          * it will be this function that will complete the
9709                          * recovery or not.
9710                          */
9711                         if (global)
9712                                 bnx2x_set_reset_global(bp);
9713
9714                         /*
9715                          * Only the first function on the current engine should
9716                          * try to recover in open. In case of attentions in
9717                          * global blocks only the first in the chip should try
9718                          * to recover.
9719                          */
9720                         if ((!load_counter &&
9721                              (!global || !other_load_counter)) &&
9722                             bnx2x_trylock_leader_lock(bp) &&
9723                             !bnx2x_leader_reset(bp)) {
9724                                 netdev_info(bp->dev, "Recovered in open\n");
9725                                 break;
9726                         }
9727
9728                         /* recovery has failed... */
9729                         bnx2x_set_power_state(bp, PCI_D3hot);
9730                         bp->recovery_state = BNX2X_RECOVERY_FAILED;
9731
9732                         netdev_err(bp->dev, "Recovery flow hasn't been properly"
9733                         " completed yet. Try again later. If u still see this"
9734                         " message after a few retries then power cycle is"
9735                         " required.\n");
9736
9737                         return -EAGAIN;
9738                 } while (0);
9739
9740         bp->recovery_state = BNX2X_RECOVERY_DONE;
9741         return bnx2x_nic_load(bp, LOAD_OPEN);
9742 }
9743
9744 /* called with rtnl_lock */
9745 static int bnx2x_close(struct net_device *dev)
9746 {
9747         struct bnx2x *bp = netdev_priv(dev);
9748
9749         /* Unload the driver, release IRQs */
9750         bnx2x_nic_unload(bp, UNLOAD_CLOSE);
9751
9752         /* Power off */
9753         bnx2x_set_power_state(bp, PCI_D3hot);
9754
9755         return 0;
9756 }
9757
9758 static inline int bnx2x_init_mcast_macs_list(struct bnx2x *bp,
9759                                          struct bnx2x_mcast_ramrod_params *p)
9760 {
9761         int mc_count = netdev_mc_count(bp->dev);
9762         struct bnx2x_mcast_list_elem *mc_mac =
9763                 kzalloc(sizeof(*mc_mac) * mc_count, GFP_ATOMIC);
9764         struct netdev_hw_addr *ha;
9765
9766         if (!mc_mac)
9767                 return -ENOMEM;
9768
9769         INIT_LIST_HEAD(&p->mcast_list);
9770
9771         netdev_for_each_mc_addr(ha, bp->dev) {
9772                 mc_mac->mac = bnx2x_mc_addr(ha);
9773                 list_add_tail(&mc_mac->link, &p->mcast_list);
9774                 mc_mac++;
9775         }
9776
9777         p->mcast_list_len = mc_count;
9778
9779         return 0;
9780 }
9781
9782 static inline void bnx2x_free_mcast_macs_list(
9783         struct bnx2x_mcast_ramrod_params *p)
9784 {
9785         struct bnx2x_mcast_list_elem *mc_mac =
9786                 list_first_entry(&p->mcast_list, struct bnx2x_mcast_list_elem,
9787                                  link);
9788
9789         WARN_ON(!mc_mac);
9790         kfree(mc_mac);
9791 }
9792
9793 /**
9794  * bnx2x_set_uc_list - configure a new unicast MACs list.
9795  *
9796  * @bp: driver handle
9797  *
9798  * We will use zero (0) as a MAC type for these MACs.
9799  */
9800 static inline int bnx2x_set_uc_list(struct bnx2x *bp)
9801 {
9802         int rc;
9803         struct net_device *dev = bp->dev;
9804         struct netdev_hw_addr *ha;
9805         struct bnx2x_vlan_mac_obj *mac_obj = &bp->fp->mac_obj;
9806         unsigned long ramrod_flags = 0;
9807
9808         /* First schedule a cleanup up of old configuration */
9809         rc = bnx2x_del_all_macs(bp, mac_obj, BNX2X_UC_LIST_MAC, false);
9810         if (rc < 0) {
9811                 BNX2X_ERR("Failed to schedule DELETE operations: %d\n", rc);
9812                 return rc;
9813         }
9814
9815         netdev_for_each_uc_addr(ha, dev) {
9816                 rc = bnx2x_set_mac_one(bp, bnx2x_uc_addr(ha), mac_obj, true,
9817                                        BNX2X_UC_LIST_MAC, &ramrod_flags);
9818                 if (rc < 0) {
9819                         BNX2X_ERR("Failed to schedule ADD operations: %d\n",
9820                                   rc);
9821                         return rc;
9822                 }
9823         }
9824
9825         /* Execute the pending commands */
9826         __set_bit(RAMROD_CONT, &ramrod_flags);
9827         return bnx2x_set_mac_one(bp, NULL, mac_obj, false /* don't care */,
9828                                  BNX2X_UC_LIST_MAC, &ramrod_flags);
9829 }
9830
9831 static inline int bnx2x_set_mc_list(struct bnx2x *bp)
9832 {
9833         struct net_device *dev = bp->dev;
9834         struct bnx2x_mcast_ramrod_params rparam = {0};
9835         int rc = 0;
9836
9837         rparam.mcast_obj = &bp->mcast_obj;
9838
9839         /* first, clear all configured multicast MACs */
9840         rc = bnx2x_config_mcast(bp, &rparam, BNX2X_MCAST_CMD_DEL);
9841         if (rc < 0) {
9842                 BNX2X_ERR("Failed to clear multicast "
9843                           "configuration: %d\n", rc);
9844                 return rc;
9845         }
9846
9847         /* then, configure a new MACs list */
9848         if (netdev_mc_count(dev)) {
9849                 rc = bnx2x_init_mcast_macs_list(bp, &rparam);
9850                 if (rc) {
9851                         BNX2X_ERR("Failed to create multicast MACs "
9852                                   "list: %d\n", rc);
9853                         return rc;
9854                 }
9855
9856                 /* Now add the new MACs */
9857                 rc = bnx2x_config_mcast(bp, &rparam,
9858                                         BNX2X_MCAST_CMD_ADD);
9859                 if (rc < 0)
9860                         BNX2X_ERR("Failed to set a new multicast "
9861                                   "configuration: %d\n", rc);
9862
9863                 bnx2x_free_mcast_macs_list(&rparam);
9864         }
9865
9866         return rc;
9867 }
9868
9869
9870 /* If bp->state is OPEN, should be called with netif_addr_lock_bh() */
9871 void bnx2x_set_rx_mode(struct net_device *dev)
9872 {
9873         struct bnx2x *bp = netdev_priv(dev);
9874         u32 rx_mode = BNX2X_RX_MODE_NORMAL;
9875
9876         if (bp->state != BNX2X_STATE_OPEN) {
9877                 DP(NETIF_MSG_IFUP, "state is %x, returning\n", bp->state);
9878                 return;
9879         }
9880
9881         DP(NETIF_MSG_IFUP, "dev->flags = %x\n", bp->dev->flags);
9882
9883         if (dev->flags & IFF_PROMISC)
9884                 rx_mode = BNX2X_RX_MODE_PROMISC;
9885         else if ((dev->flags & IFF_ALLMULTI) ||
9886                  ((netdev_mc_count(dev) > BNX2X_MAX_MULTICAST) &&
9887                   CHIP_IS_E1(bp)))
9888                 rx_mode = BNX2X_RX_MODE_ALLMULTI;
9889         else {
9890                 /* some multicasts */
9891                 if (bnx2x_set_mc_list(bp) < 0)
9892                         rx_mode = BNX2X_RX_MODE_ALLMULTI;
9893
9894                 if (bnx2x_set_uc_list(bp) < 0)
9895                         rx_mode = BNX2X_RX_MODE_PROMISC;
9896         }
9897
9898         bp->rx_mode = rx_mode;
9899
9900         /* Schedule the rx_mode command */
9901         if (test_bit(BNX2X_FILTER_RX_MODE_PENDING, &bp->sp_state)) {
9902                 set_bit(BNX2X_FILTER_RX_MODE_SCHED, &bp->sp_state);
9903                 return;
9904         }
9905
9906         bnx2x_set_storm_rx_mode(bp);
9907 }
9908
9909 /* called with rtnl_lock */
9910 static int bnx2x_mdio_read(struct net_device *netdev, int prtad,
9911                            int devad, u16 addr)
9912 {
9913         struct bnx2x *bp = netdev_priv(netdev);
9914         u16 value;
9915         int rc;
9916
9917         DP(NETIF_MSG_LINK, "mdio_read: prtad 0x%x, devad 0x%x, addr 0x%x\n",
9918            prtad, devad, addr);
9919
9920         /* The HW expects different devad if CL22 is used */
9921         devad = (devad == MDIO_DEVAD_NONE) ? DEFAULT_PHY_DEV_ADDR : devad;
9922
9923         bnx2x_acquire_phy_lock(bp);
9924         rc = bnx2x_phy_read(&bp->link_params, prtad, devad, addr, &value);
9925         bnx2x_release_phy_lock(bp);
9926         DP(NETIF_MSG_LINK, "mdio_read_val 0x%x rc = 0x%x\n", value, rc);
9927
9928         if (!rc)
9929                 rc = value;
9930         return rc;
9931 }
9932
9933 /* called with rtnl_lock */
9934 static int bnx2x_mdio_write(struct net_device *netdev, int prtad, int devad,
9935                             u16 addr, u16 value)
9936 {
9937         struct bnx2x *bp = netdev_priv(netdev);
9938         int rc;
9939
9940         DP(NETIF_MSG_LINK, "mdio_write: prtad 0x%x, devad 0x%x, addr 0x%x,"
9941                            " value 0x%x\n", prtad, devad, addr, value);
9942
9943         /* The HW expects different devad if CL22 is used */
9944         devad = (devad == MDIO_DEVAD_NONE) ? DEFAULT_PHY_DEV_ADDR : devad;
9945
9946         bnx2x_acquire_phy_lock(bp);
9947         rc = bnx2x_phy_write(&bp->link_params, prtad, devad, addr, value);
9948         bnx2x_release_phy_lock(bp);
9949         return rc;
9950 }
9951
9952 /* called with rtnl_lock */
9953 static int bnx2x_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
9954 {
9955         struct bnx2x *bp = netdev_priv(dev);
9956         struct mii_ioctl_data *mdio = if_mii(ifr);
9957
9958         DP(NETIF_MSG_LINK, "ioctl: phy id 0x%x, reg 0x%x, val_in 0x%x\n",
9959            mdio->phy_id, mdio->reg_num, mdio->val_in);
9960
9961         if (!netif_running(dev))
9962                 return -EAGAIN;
9963
9964         return mdio_mii_ioctl(&bp->mdio, mdio, cmd);
9965 }
9966
9967 #ifdef CONFIG_NET_POLL_CONTROLLER
9968 static void poll_bnx2x(struct net_device *dev)
9969 {
9970         struct bnx2x *bp = netdev_priv(dev);
9971
9972         disable_irq(bp->pdev->irq);
9973         bnx2x_interrupt(bp->pdev->irq, dev);
9974         enable_irq(bp->pdev->irq);
9975 }
9976 #endif
9977
9978 static const struct net_device_ops bnx2x_netdev_ops = {
9979         .ndo_open               = bnx2x_open,
9980         .ndo_stop               = bnx2x_close,
9981         .ndo_start_xmit         = bnx2x_start_xmit,
9982         .ndo_select_queue       = bnx2x_select_queue,
9983         .ndo_set_rx_mode        = bnx2x_set_rx_mode,
9984         .ndo_set_mac_address    = bnx2x_change_mac_addr,
9985         .ndo_validate_addr      = eth_validate_addr,
9986         .ndo_do_ioctl           = bnx2x_ioctl,
9987         .ndo_change_mtu         = bnx2x_change_mtu,
9988         .ndo_fix_features       = bnx2x_fix_features,
9989         .ndo_set_features       = bnx2x_set_features,
9990         .ndo_tx_timeout         = bnx2x_tx_timeout,
9991 #ifdef CONFIG_NET_POLL_CONTROLLER
9992         .ndo_poll_controller    = poll_bnx2x,
9993 #endif
9994         .ndo_setup_tc           = bnx2x_setup_tc,
9995
9996 };
9997
9998 static inline int bnx2x_set_coherency_mask(struct bnx2x *bp)
9999 {
10000         struct device *dev = &bp->pdev->dev;
10001
10002         if (dma_set_mask(dev, DMA_BIT_MASK(64)) == 0) {
10003                 bp->flags |= USING_DAC_FLAG;
10004                 if (dma_set_coherent_mask(dev, DMA_BIT_MASK(64)) != 0) {
10005                         dev_err(dev, "dma_set_coherent_mask failed, "
10006                                      "aborting\n");
10007                         return -EIO;
10008                 }
10009         } else if (dma_set_mask(dev, DMA_BIT_MASK(32)) != 0) {
10010                 dev_err(dev, "System does not support DMA, aborting\n");
10011                 return -EIO;
10012         }
10013
10014         return 0;
10015 }
10016
10017 static int __devinit bnx2x_init_dev(struct pci_dev *pdev,
10018                                     struct net_device *dev,
10019                                     unsigned long board_type)
10020 {
10021         struct bnx2x *bp;
10022         int rc;
10023
10024         SET_NETDEV_DEV(dev, &pdev->dev);
10025         bp = netdev_priv(dev);
10026
10027         bp->dev = dev;
10028         bp->pdev = pdev;
10029         bp->flags = 0;
10030         bp->pf_num = PCI_FUNC(pdev->devfn);
10031
10032         rc = pci_enable_device(pdev);
10033         if (rc) {
10034                 dev_err(&bp->pdev->dev,
10035                         "Cannot enable PCI device, aborting\n");
10036                 goto err_out;
10037         }
10038
10039         if (!(pci_resource_flags(pdev, 0) & IORESOURCE_MEM)) {
10040                 dev_err(&bp->pdev->dev,
10041                         "Cannot find PCI device base address, aborting\n");
10042                 rc = -ENODEV;
10043                 goto err_out_disable;
10044         }
10045
10046         if (!(pci_resource_flags(pdev, 2) & IORESOURCE_MEM)) {
10047                 dev_err(&bp->pdev->dev, "Cannot find second PCI device"
10048                        " base address, aborting\n");
10049                 rc = -ENODEV;
10050                 goto err_out_disable;
10051         }
10052
10053         if (atomic_read(&pdev->enable_cnt) == 1) {
10054                 rc = pci_request_regions(pdev, DRV_MODULE_NAME);
10055                 if (rc) {
10056                         dev_err(&bp->pdev->dev,
10057                                 "Cannot obtain PCI resources, aborting\n");
10058                         goto err_out_disable;
10059                 }
10060
10061                 pci_set_master(pdev);
10062                 pci_save_state(pdev);
10063         }
10064
10065         bp->pm_cap = pci_find_capability(pdev, PCI_CAP_ID_PM);
10066         if (bp->pm_cap == 0) {
10067                 dev_err(&bp->pdev->dev,
10068                         "Cannot find power management capability, aborting\n");
10069                 rc = -EIO;
10070                 goto err_out_release;
10071         }
10072
10073         if (!pci_is_pcie(pdev)) {
10074                 dev_err(&bp->pdev->dev, "Not PCI Express, aborting\n");
10075                 rc = -EIO;
10076                 goto err_out_release;
10077         }
10078
10079         rc = bnx2x_set_coherency_mask(bp);
10080         if (rc)
10081                 goto err_out_release;
10082
10083         dev->mem_start = pci_resource_start(pdev, 0);
10084         dev->base_addr = dev->mem_start;
10085         dev->mem_end = pci_resource_end(pdev, 0);
10086
10087         dev->irq = pdev->irq;
10088
10089         bp->regview = pci_ioremap_bar(pdev, 0);
10090         if (!bp->regview) {
10091                 dev_err(&bp->pdev->dev,
10092                         "Cannot map register space, aborting\n");
10093                 rc = -ENOMEM;
10094                 goto err_out_release;
10095         }
10096
10097         bnx2x_set_power_state(bp, PCI_D0);
10098
10099         /* clean indirect addresses */
10100         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS,
10101                                PCICFG_VENDOR_ID_OFFSET);
10102         REG_WR(bp, PXP2_REG_PGL_ADDR_88_F0 + BP_PORT(bp)*16, 0);
10103         REG_WR(bp, PXP2_REG_PGL_ADDR_8C_F0 + BP_PORT(bp)*16, 0);
10104         REG_WR(bp, PXP2_REG_PGL_ADDR_90_F0 + BP_PORT(bp)*16, 0);
10105         REG_WR(bp, PXP2_REG_PGL_ADDR_94_F0 + BP_PORT(bp)*16, 0);
10106
10107         /**
10108          * Enable internal target-read (in case we are probed after PF FLR).
10109          * Must be done prior to any BAR read access
10110          */
10111         REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
10112
10113         /* Reset the load counter */
10114         bnx2x_clear_load_cnt(bp);
10115
10116         dev->watchdog_timeo = TX_TIMEOUT;
10117
10118         dev->netdev_ops = &bnx2x_netdev_ops;
10119         bnx2x_set_ethtool_ops(dev);
10120
10121         dev->hw_features = NETIF_F_SG | NETIF_F_IP_CSUM | NETIF_F_IPV6_CSUM |
10122                 NETIF_F_TSO | NETIF_F_TSO_ECN | NETIF_F_TSO6 |
10123                 NETIF_F_RXCSUM | NETIF_F_LRO | NETIF_F_HW_VLAN_TX;
10124
10125         dev->vlan_features = NETIF_F_SG | NETIF_F_IP_CSUM | NETIF_F_IPV6_CSUM |
10126                 NETIF_F_TSO | NETIF_F_TSO_ECN | NETIF_F_TSO6 | NETIF_F_HIGHDMA;
10127
10128         dev->features |= dev->hw_features | NETIF_F_HW_VLAN_RX;
10129         if (bp->flags & USING_DAC_FLAG)
10130                 dev->features |= NETIF_F_HIGHDMA;
10131
10132         /* Add Loopback capability to the device */
10133         dev->hw_features |= NETIF_F_LOOPBACK;
10134
10135 #ifdef BCM_DCBNL
10136         dev->dcbnl_ops = &bnx2x_dcbnl_ops;
10137 #endif
10138
10139         /* get_port_hwinfo() will set prtad and mmds properly */
10140         bp->mdio.prtad = MDIO_PRTAD_NONE;
10141         bp->mdio.mmds = 0;
10142         bp->mdio.mode_support = MDIO_SUPPORTS_C45 | MDIO_EMULATE_C22;
10143         bp->mdio.dev = dev;
10144         bp->mdio.mdio_read = bnx2x_mdio_read;
10145         bp->mdio.mdio_write = bnx2x_mdio_write;
10146
10147         return 0;
10148
10149 err_out_release:
10150         if (atomic_read(&pdev->enable_cnt) == 1)
10151                 pci_release_regions(pdev);
10152
10153 err_out_disable:
10154         pci_disable_device(pdev);
10155         pci_set_drvdata(pdev, NULL);
10156
10157 err_out:
10158         return rc;
10159 }
10160
10161 static void __devinit bnx2x_get_pcie_width_speed(struct bnx2x *bp,
10162                                                  int *width, int *speed)
10163 {
10164         u32 val = REG_RD(bp, PCICFG_OFFSET + PCICFG_LINK_CONTROL);
10165
10166         *width = (val & PCICFG_LINK_WIDTH) >> PCICFG_LINK_WIDTH_SHIFT;
10167
10168         /* return value of 1=2.5GHz 2=5GHz */
10169         *speed = (val & PCICFG_LINK_SPEED) >> PCICFG_LINK_SPEED_SHIFT;
10170 }
10171
10172 static int bnx2x_check_firmware(struct bnx2x *bp)
10173 {
10174         const struct firmware *firmware = bp->firmware;
10175         struct bnx2x_fw_file_hdr *fw_hdr;
10176         struct bnx2x_fw_file_section *sections;
10177         u32 offset, len, num_ops;
10178         u16 *ops_offsets;
10179         int i;
10180         const u8 *fw_ver;
10181
10182         if (firmware->size < sizeof(struct bnx2x_fw_file_hdr))
10183                 return -EINVAL;
10184
10185         fw_hdr = (struct bnx2x_fw_file_hdr *)firmware->data;
10186         sections = (struct bnx2x_fw_file_section *)fw_hdr;
10187
10188         /* Make sure none of the offsets and sizes make us read beyond
10189          * the end of the firmware data */
10190         for (i = 0; i < sizeof(*fw_hdr) / sizeof(*sections); i++) {
10191                 offset = be32_to_cpu(sections[i].offset);
10192                 len = be32_to_cpu(sections[i].len);
10193                 if (offset + len > firmware->size) {
10194                         dev_err(&bp->pdev->dev,
10195                                 "Section %d length is out of bounds\n", i);
10196                         return -EINVAL;
10197                 }
10198         }
10199
10200         /* Likewise for the init_ops offsets */
10201         offset = be32_to_cpu(fw_hdr->init_ops_offsets.offset);
10202         ops_offsets = (u16 *)(firmware->data + offset);
10203         num_ops = be32_to_cpu(fw_hdr->init_ops.len) / sizeof(struct raw_op);
10204
10205         for (i = 0; i < be32_to_cpu(fw_hdr->init_ops_offsets.len) / 2; i++) {
10206                 if (be16_to_cpu(ops_offsets[i]) > num_ops) {
10207                         dev_err(&bp->pdev->dev,
10208                                 "Section offset %d is out of bounds\n", i);
10209                         return -EINVAL;
10210                 }
10211         }
10212
10213         /* Check FW version */
10214         offset = be32_to_cpu(fw_hdr->fw_version.offset);
10215         fw_ver = firmware->data + offset;
10216         if ((fw_ver[0] != BCM_5710_FW_MAJOR_VERSION) ||
10217             (fw_ver[1] != BCM_5710_FW_MINOR_VERSION) ||
10218             (fw_ver[2] != BCM_5710_FW_REVISION_VERSION) ||
10219             (fw_ver[3] != BCM_5710_FW_ENGINEERING_VERSION)) {
10220                 dev_err(&bp->pdev->dev,
10221                         "Bad FW version:%d.%d.%d.%d. Should be %d.%d.%d.%d\n",
10222                        fw_ver[0], fw_ver[1], fw_ver[2],
10223                        fw_ver[3], BCM_5710_FW_MAJOR_VERSION,
10224                        BCM_5710_FW_MINOR_VERSION,
10225                        BCM_5710_FW_REVISION_VERSION,
10226                        BCM_5710_FW_ENGINEERING_VERSION);
10227                 return -EINVAL;
10228         }
10229
10230         return 0;
10231 }
10232
10233 static inline void be32_to_cpu_n(const u8 *_source, u8 *_target, u32 n)
10234 {
10235         const __be32 *source = (const __be32 *)_source;
10236         u32 *target = (u32 *)_target;
10237         u32 i;
10238
10239         for (i = 0; i < n/4; i++)
10240                 target[i] = be32_to_cpu(source[i]);
10241 }
10242
10243 /*
10244    Ops array is stored in the following format:
10245    {op(8bit), offset(24bit, big endian), data(32bit, big endian)}
10246  */
10247 static inline void bnx2x_prep_ops(const u8 *_source, u8 *_target, u32 n)
10248 {
10249         const __be32 *source = (const __be32 *)_source;
10250         struct raw_op *target = (struct raw_op *)_target;
10251         u32 i, j, tmp;
10252
10253         for (i = 0, j = 0; i < n/8; i++, j += 2) {
10254                 tmp = be32_to_cpu(source[j]);
10255                 target[i].op = (tmp >> 24) & 0xff;
10256                 target[i].offset = tmp & 0xffffff;
10257                 target[i].raw_data = be32_to_cpu(source[j + 1]);
10258         }
10259 }
10260
10261 /**
10262  * IRO array is stored in the following format:
10263  * {base(24bit), m1(16bit), m2(16bit), m3(16bit), size(16bit) }
10264  */
10265 static inline void bnx2x_prep_iro(const u8 *_source, u8 *_target, u32 n)
10266 {
10267         const __be32 *source = (const __be32 *)_source;
10268         struct iro *target = (struct iro *)_target;
10269         u32 i, j, tmp;
10270
10271         for (i = 0, j = 0; i < n/sizeof(struct iro); i++) {
10272                 target[i].base = be32_to_cpu(source[j]);
10273                 j++;
10274                 tmp = be32_to_cpu(source[j]);
10275                 target[i].m1 = (tmp >> 16) & 0xffff;
10276                 target[i].m2 = tmp & 0xffff;
10277                 j++;
10278                 tmp = be32_to_cpu(source[j]);
10279                 target[i].m3 = (tmp >> 16) & 0xffff;
10280                 target[i].size = tmp & 0xffff;
10281                 j++;
10282         }
10283 }
10284
10285 static inline void be16_to_cpu_n(const u8 *_source, u8 *_target, u32 n)
10286 {
10287         const __be16 *source = (const __be16 *)_source;
10288         u16 *target = (u16 *)_target;
10289         u32 i;
10290
10291         for (i = 0; i < n/2; i++)
10292                 target[i] = be16_to_cpu(source[i]);
10293 }
10294
10295 #define BNX2X_ALLOC_AND_SET(arr, lbl, func)                             \
10296 do {                                                                    \
10297         u32 len = be32_to_cpu(fw_hdr->arr.len);                         \
10298         bp->arr = kmalloc(len, GFP_KERNEL);                             \
10299         if (!bp->arr) {                                                 \
10300                 pr_err("Failed to allocate %d bytes for "#arr"\n", len); \
10301                 goto lbl;                                               \
10302         }                                                               \
10303         func(bp->firmware->data + be32_to_cpu(fw_hdr->arr.offset),      \
10304              (u8 *)bp->arr, len);                                       \
10305 } while (0)
10306
10307 int bnx2x_init_firmware(struct bnx2x *bp)
10308 {
10309         const char *fw_file_name;
10310         struct bnx2x_fw_file_hdr *fw_hdr;
10311         int rc;
10312
10313         if (CHIP_IS_E1(bp))
10314                 fw_file_name = FW_FILE_NAME_E1;
10315         else if (CHIP_IS_E1H(bp))
10316                 fw_file_name = FW_FILE_NAME_E1H;
10317         else if (!CHIP_IS_E1x(bp))
10318                 fw_file_name = FW_FILE_NAME_E2;
10319         else {
10320                 BNX2X_ERR("Unsupported chip revision\n");
10321                 return -EINVAL;
10322         }
10323
10324         BNX2X_DEV_INFO("Loading %s\n", fw_file_name);
10325
10326         rc = request_firmware(&bp->firmware, fw_file_name, &bp->pdev->dev);
10327         if (rc) {
10328                 BNX2X_ERR("Can't load firmware file %s\n", fw_file_name);
10329                 goto request_firmware_exit;
10330         }
10331
10332         rc = bnx2x_check_firmware(bp);
10333         if (rc) {
10334                 BNX2X_ERR("Corrupt firmware file %s\n", fw_file_name);
10335                 goto request_firmware_exit;
10336         }
10337
10338         fw_hdr = (struct bnx2x_fw_file_hdr *)bp->firmware->data;
10339
10340         /* Initialize the pointers to the init arrays */
10341         /* Blob */
10342         BNX2X_ALLOC_AND_SET(init_data, request_firmware_exit, be32_to_cpu_n);
10343
10344         /* Opcodes */
10345         BNX2X_ALLOC_AND_SET(init_ops, init_ops_alloc_err, bnx2x_prep_ops);
10346
10347         /* Offsets */
10348         BNX2X_ALLOC_AND_SET(init_ops_offsets, init_offsets_alloc_err,
10349                             be16_to_cpu_n);
10350
10351         /* STORMs firmware */
10352         INIT_TSEM_INT_TABLE_DATA(bp) = bp->firmware->data +
10353                         be32_to_cpu(fw_hdr->tsem_int_table_data.offset);
10354         INIT_TSEM_PRAM_DATA(bp)      = bp->firmware->data +
10355                         be32_to_cpu(fw_hdr->tsem_pram_data.offset);
10356         INIT_USEM_INT_TABLE_DATA(bp) = bp->firmware->data +
10357                         be32_to_cpu(fw_hdr->usem_int_table_data.offset);
10358         INIT_USEM_PRAM_DATA(bp)      = bp->firmware->data +
10359                         be32_to_cpu(fw_hdr->usem_pram_data.offset);
10360         INIT_XSEM_INT_TABLE_DATA(bp) = bp->firmware->data +
10361                         be32_to_cpu(fw_hdr->xsem_int_table_data.offset);
10362         INIT_XSEM_PRAM_DATA(bp)      = bp->firmware->data +
10363                         be32_to_cpu(fw_hdr->xsem_pram_data.offset);
10364         INIT_CSEM_INT_TABLE_DATA(bp) = bp->firmware->data +
10365                         be32_to_cpu(fw_hdr->csem_int_table_data.offset);
10366         INIT_CSEM_PRAM_DATA(bp)      = bp->firmware->data +
10367                         be32_to_cpu(fw_hdr->csem_pram_data.offset);
10368         /* IRO */
10369         BNX2X_ALLOC_AND_SET(iro_arr, iro_alloc_err, bnx2x_prep_iro);
10370
10371         return 0;
10372
10373 iro_alloc_err:
10374         kfree(bp->init_ops_offsets);
10375 init_offsets_alloc_err:
10376         kfree(bp->init_ops);
10377 init_ops_alloc_err:
10378         kfree(bp->init_data);
10379 request_firmware_exit:
10380         release_firmware(bp->firmware);
10381
10382         return rc;
10383 }
10384
10385 static void bnx2x_release_firmware(struct bnx2x *bp)
10386 {
10387         kfree(bp->init_ops_offsets);
10388         kfree(bp->init_ops);
10389         kfree(bp->init_data);
10390         release_firmware(bp->firmware);
10391 }
10392
10393
10394 static struct bnx2x_func_sp_drv_ops bnx2x_func_sp_drv = {
10395         .init_hw_cmn_chip = bnx2x_init_hw_common_chip,
10396         .init_hw_cmn      = bnx2x_init_hw_common,
10397         .init_hw_port     = bnx2x_init_hw_port,
10398         .init_hw_func     = bnx2x_init_hw_func,
10399
10400         .reset_hw_cmn     = bnx2x_reset_common,
10401         .reset_hw_port    = bnx2x_reset_port,
10402         .reset_hw_func    = bnx2x_reset_func,
10403
10404         .gunzip_init      = bnx2x_gunzip_init,
10405         .gunzip_end       = bnx2x_gunzip_end,
10406
10407         .init_fw          = bnx2x_init_firmware,
10408         .release_fw       = bnx2x_release_firmware,
10409 };
10410
10411 void bnx2x__init_func_obj(struct bnx2x *bp)
10412 {
10413         /* Prepare DMAE related driver resources */
10414         bnx2x_setup_dmae(bp);
10415
10416         bnx2x_init_func_obj(bp, &bp->func_obj,
10417                             bnx2x_sp(bp, func_rdata),
10418                             bnx2x_sp_mapping(bp, func_rdata),
10419                             &bnx2x_func_sp_drv);
10420 }
10421
10422 /* must be called after sriov-enable */
10423 static inline int bnx2x_set_qm_cid_count(struct bnx2x *bp)
10424 {
10425         int cid_count = BNX2X_L2_CID_COUNT(bp);
10426
10427 #ifdef BCM_CNIC
10428         cid_count += CNIC_CID_MAX;
10429 #endif
10430         return roundup(cid_count, QM_CID_ROUND);
10431 }
10432
10433 /**
10434  * bnx2x_get_num_none_def_sbs - return the number of none default SBs
10435  *
10436  * @dev:        pci device
10437  *
10438  */
10439 static inline int bnx2x_get_num_non_def_sbs(struct pci_dev *pdev)
10440 {
10441         int pos;
10442         u16 control;
10443
10444         pos = pci_find_capability(pdev, PCI_CAP_ID_MSIX);
10445
10446         /*
10447          * If MSI-X is not supported - return number of SBs needed to support
10448          * one fast path queue: one FP queue + SB for CNIC
10449          */
10450         if (!pos)
10451                 return 1 + CNIC_PRESENT;
10452
10453         /*
10454          * The value in the PCI configuration space is the index of the last
10455          * entry, namely one less than the actual size of the table, which is
10456          * exactly what we want to return from this function: number of all SBs
10457          * without the default SB.
10458          */
10459         pci_read_config_word(pdev, pos  + PCI_MSI_FLAGS, &control);
10460         return control & PCI_MSIX_FLAGS_QSIZE;
10461 }
10462
10463 static int __devinit bnx2x_init_one(struct pci_dev *pdev,
10464                                     const struct pci_device_id *ent)
10465 {
10466         struct net_device *dev = NULL;
10467         struct bnx2x *bp;
10468         int pcie_width, pcie_speed;
10469         int rc, max_non_def_sbs;
10470         int rx_count, tx_count, rss_count;
10471         /*
10472          * An estimated maximum supported CoS number according to the chip
10473          * version.
10474          * We will try to roughly estimate the maximum number of CoSes this chip
10475          * may support in order to minimize the memory allocated for Tx
10476          * netdev_queue's. This number will be accurately calculated during the
10477          * initialization of bp->max_cos based on the chip versions AND chip
10478          * revision in the bnx2x_init_bp().
10479          */
10480         u8 max_cos_est = 0;
10481
10482         switch (ent->driver_data) {
10483         case BCM57710:
10484         case BCM57711:
10485         case BCM57711E:
10486                 max_cos_est = BNX2X_MULTI_TX_COS_E1X;
10487                 break;
10488
10489         case BCM57712:
10490         case BCM57712_MF:
10491                 max_cos_est = BNX2X_MULTI_TX_COS_E2_E3A0;
10492                 break;
10493
10494         case BCM57800:
10495         case BCM57800_MF:
10496         case BCM57810:
10497         case BCM57810_MF:
10498         case BCM57840:
10499         case BCM57840_MF:
10500                 max_cos_est = BNX2X_MULTI_TX_COS_E3B0;
10501                 break;
10502
10503         default:
10504                 pr_err("Unknown board_type (%ld), aborting\n",
10505                            ent->driver_data);
10506                 return -ENODEV;
10507         }
10508
10509         max_non_def_sbs = bnx2x_get_num_non_def_sbs(pdev);
10510
10511         /* !!! FIXME !!!
10512          * Do not allow the maximum SB count to grow above 16
10513          * since Special CIDs starts from 16*BNX2X_MULTI_TX_COS=48.
10514          * We will use the FP_SB_MAX_E1x macro for this matter.
10515          */
10516         max_non_def_sbs = min_t(int, FP_SB_MAX_E1x, max_non_def_sbs);
10517
10518         WARN_ON(!max_non_def_sbs);
10519
10520         /* Maximum number of RSS queues: one IGU SB goes to CNIC */
10521         rss_count = max_non_def_sbs - CNIC_PRESENT;
10522
10523         /* Maximum number of netdev Rx queues: RSS + FCoE L2 */
10524         rx_count = rss_count + FCOE_PRESENT;
10525
10526         /*
10527          * Maximum number of netdev Tx queues:
10528          *      Maximum TSS queues * Maximum supported number of CoS  + FCoE L2
10529          */
10530         tx_count = MAX_TXQS_PER_COS * max_cos_est + FCOE_PRESENT;
10531
10532         /* dev zeroed in init_etherdev */
10533         dev = alloc_etherdev_mqs(sizeof(*bp), tx_count, rx_count);
10534         if (!dev) {
10535                 dev_err(&pdev->dev, "Cannot allocate net device\n");
10536                 return -ENOMEM;
10537         }
10538
10539         bp = netdev_priv(dev);
10540
10541         DP(NETIF_MSG_DRV, "Allocated netdev with %d tx and %d rx queues\n",
10542                           tx_count, rx_count);
10543
10544         bp->igu_sb_cnt = max_non_def_sbs;
10545         bp->msg_enable = debug;
10546         pci_set_drvdata(pdev, dev);
10547
10548         rc = bnx2x_init_dev(pdev, dev, ent->driver_data);
10549         if (rc < 0) {
10550                 free_netdev(dev);
10551                 return rc;
10552         }
10553
10554         DP(NETIF_MSG_DRV, "max_non_def_sbs %d", max_non_def_sbs);
10555
10556         rc = bnx2x_init_bp(bp);
10557         if (rc)
10558                 goto init_one_exit;
10559
10560         /*
10561          * Map doorbels here as we need the real value of bp->max_cos which
10562          * is initialized in bnx2x_init_bp().
10563          */
10564         bp->doorbells = ioremap_nocache(pci_resource_start(pdev, 2),
10565                                         min_t(u64, BNX2X_DB_SIZE(bp),
10566                                               pci_resource_len(pdev, 2)));
10567         if (!bp->doorbells) {
10568                 dev_err(&bp->pdev->dev,
10569                         "Cannot map doorbell space, aborting\n");
10570                 rc = -ENOMEM;
10571                 goto init_one_exit;
10572         }
10573
10574         /* calc qm_cid_count */
10575         bp->qm_cid_count = bnx2x_set_qm_cid_count(bp);
10576
10577 #ifdef BCM_CNIC
10578         /* disable FCOE L2 queue for E1x and E3*/
10579         if (CHIP_IS_E1x(bp) || CHIP_IS_E3(bp))
10580                 bp->flags |= NO_FCOE_FLAG;
10581
10582 #endif
10583
10584         /* Configure interrupt mode: try to enable MSI-X/MSI if
10585          * needed, set bp->num_queues appropriately.
10586          */
10587         bnx2x_set_int_mode(bp);
10588
10589         /* Add all NAPI objects */
10590         bnx2x_add_all_napi(bp);
10591
10592         rc = register_netdev(dev);
10593         if (rc) {
10594                 dev_err(&pdev->dev, "Cannot register net device\n");
10595                 goto init_one_exit;
10596         }
10597
10598 #ifdef BCM_CNIC
10599         if (!NO_FCOE(bp)) {
10600                 /* Add storage MAC address */
10601                 rtnl_lock();
10602                 dev_addr_add(bp->dev, bp->fip_mac, NETDEV_HW_ADDR_T_SAN);
10603                 rtnl_unlock();
10604         }
10605 #endif
10606
10607         bnx2x_get_pcie_width_speed(bp, &pcie_width, &pcie_speed);
10608
10609         netdev_info(dev, "%s (%c%d) PCI-E x%d %s found at mem %lx,"
10610                " IRQ %d, ", board_info[ent->driver_data].name,
10611                (CHIP_REV(bp) >> 12) + 'A', (CHIP_METAL(bp) >> 4),
10612                pcie_width,
10613                ((!CHIP_IS_E2(bp) && pcie_speed == 2) ||
10614                  (CHIP_IS_E2(bp) && pcie_speed == 1)) ?
10615                                                 "5GHz (Gen2)" : "2.5GHz",
10616                dev->base_addr, bp->pdev->irq);
10617         pr_cont("node addr %pM\n", dev->dev_addr);
10618
10619         return 0;
10620
10621 init_one_exit:
10622         if (bp->regview)
10623                 iounmap(bp->regview);
10624
10625         if (bp->doorbells)
10626                 iounmap(bp->doorbells);
10627
10628         free_netdev(dev);
10629
10630         if (atomic_read(&pdev->enable_cnt) == 1)
10631                 pci_release_regions(pdev);
10632
10633         pci_disable_device(pdev);
10634         pci_set_drvdata(pdev, NULL);
10635
10636         return rc;
10637 }
10638
10639 static void __devexit bnx2x_remove_one(struct pci_dev *pdev)
10640 {
10641         struct net_device *dev = pci_get_drvdata(pdev);
10642         struct bnx2x *bp;
10643
10644         if (!dev) {
10645                 dev_err(&pdev->dev, "BAD net device from bnx2x_init_one\n");
10646                 return;
10647         }
10648         bp = netdev_priv(dev);
10649
10650 #ifdef BCM_CNIC
10651         /* Delete storage MAC address */
10652         if (!NO_FCOE(bp)) {
10653                 rtnl_lock();
10654                 dev_addr_del(bp->dev, bp->fip_mac, NETDEV_HW_ADDR_T_SAN);
10655                 rtnl_unlock();
10656         }
10657 #endif
10658
10659 #ifdef BCM_DCBNL
10660         /* Delete app tlvs from dcbnl */
10661         bnx2x_dcbnl_update_applist(bp, true);
10662 #endif
10663
10664         unregister_netdev(dev);
10665
10666         /* Delete all NAPI objects */
10667         bnx2x_del_all_napi(bp);
10668
10669         /* Power on: we can't let PCI layer write to us while we are in D3 */
10670         bnx2x_set_power_state(bp, PCI_D0);
10671
10672         /* Disable MSI/MSI-X */
10673         bnx2x_disable_msi(bp);
10674
10675         /* Power off */
10676         bnx2x_set_power_state(bp, PCI_D3hot);
10677
10678         /* Make sure RESET task is not scheduled before continuing */
10679         cancel_delayed_work_sync(&bp->sp_rtnl_task);
10680
10681         if (bp->regview)
10682                 iounmap(bp->regview);
10683
10684         if (bp->doorbells)
10685                 iounmap(bp->doorbells);
10686
10687         bnx2x_free_mem_bp(bp);
10688
10689         free_netdev(dev);
10690
10691         if (atomic_read(&pdev->enable_cnt) == 1)
10692                 pci_release_regions(pdev);
10693
10694         pci_disable_device(pdev);
10695         pci_set_drvdata(pdev, NULL);
10696 }
10697
10698 static int bnx2x_eeh_nic_unload(struct bnx2x *bp)
10699 {
10700         int i;
10701
10702         bp->state = BNX2X_STATE_ERROR;
10703
10704         bp->rx_mode = BNX2X_RX_MODE_NONE;
10705
10706 #ifdef BCM_CNIC
10707         bnx2x_cnic_notify(bp, CNIC_CTL_STOP_CMD);
10708 #endif
10709         /* Stop Tx */
10710         bnx2x_tx_disable(bp);
10711
10712         bnx2x_netif_stop(bp, 0);
10713
10714         del_timer_sync(&bp->timer);
10715
10716         bnx2x_stats_handle(bp, STATS_EVENT_STOP);
10717
10718         /* Release IRQs */
10719         bnx2x_free_irq(bp);
10720
10721         /* Free SKBs, SGEs, TPA pool and driver internals */
10722         bnx2x_free_skbs(bp);
10723
10724         for_each_rx_queue(bp, i)
10725                 bnx2x_free_rx_sge_range(bp, bp->fp + i, NUM_RX_SGE);
10726
10727         bnx2x_free_mem(bp);
10728
10729         bp->state = BNX2X_STATE_CLOSED;
10730
10731         netif_carrier_off(bp->dev);
10732
10733         return 0;
10734 }
10735
10736 static void bnx2x_eeh_recover(struct bnx2x *bp)
10737 {
10738         u32 val;
10739
10740         mutex_init(&bp->port.phy_mutex);
10741
10742         bp->common.shmem_base = REG_RD(bp, MISC_REG_SHARED_MEM_ADDR);
10743         bp->link_params.shmem_base = bp->common.shmem_base;
10744         BNX2X_DEV_INFO("shmem offset is 0x%x\n", bp->common.shmem_base);
10745
10746         if (!bp->common.shmem_base ||
10747             (bp->common.shmem_base < 0xA0000) ||
10748             (bp->common.shmem_base >= 0xC0000)) {
10749                 BNX2X_DEV_INFO("MCP not active\n");
10750                 bp->flags |= NO_MCP_FLAG;
10751                 return;
10752         }
10753
10754         val = SHMEM_RD(bp, validity_map[BP_PORT(bp)]);
10755         if ((val & (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB))
10756                 != (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB))
10757                 BNX2X_ERR("BAD MCP validity signature\n");
10758
10759         if (!BP_NOMCP(bp)) {
10760                 bp->fw_seq =
10761                     (SHMEM_RD(bp, func_mb[BP_FW_MB_IDX(bp)].drv_mb_header) &
10762                     DRV_MSG_SEQ_NUMBER_MASK);
10763                 BNX2X_DEV_INFO("fw_seq 0x%08x\n", bp->fw_seq);
10764         }
10765 }
10766
10767 /**
10768  * bnx2x_io_error_detected - called when PCI error is detected
10769  * @pdev: Pointer to PCI device
10770  * @state: The current pci connection state
10771  *
10772  * This function is called after a PCI bus error affecting
10773  * this device has been detected.
10774  */
10775 static pci_ers_result_t bnx2x_io_error_detected(struct pci_dev *pdev,
10776                                                 pci_channel_state_t state)
10777 {
10778         struct net_device *dev = pci_get_drvdata(pdev);
10779         struct bnx2x *bp = netdev_priv(dev);
10780
10781         rtnl_lock();
10782
10783         netif_device_detach(dev);
10784
10785         if (state == pci_channel_io_perm_failure) {
10786                 rtnl_unlock();
10787                 return PCI_ERS_RESULT_DISCONNECT;
10788         }
10789
10790         if (netif_running(dev))
10791                 bnx2x_eeh_nic_unload(bp);
10792
10793         pci_disable_device(pdev);
10794
10795         rtnl_unlock();
10796
10797         /* Request a slot reset */
10798         return PCI_ERS_RESULT_NEED_RESET;
10799 }
10800
10801 /**
10802  * bnx2x_io_slot_reset - called after the PCI bus has been reset
10803  * @pdev: Pointer to PCI device
10804  *
10805  * Restart the card from scratch, as if from a cold-boot.
10806  */
10807 static pci_ers_result_t bnx2x_io_slot_reset(struct pci_dev *pdev)
10808 {
10809         struct net_device *dev = pci_get_drvdata(pdev);
10810         struct bnx2x *bp = netdev_priv(dev);
10811
10812         rtnl_lock();
10813
10814         if (pci_enable_device(pdev)) {
10815                 dev_err(&pdev->dev,
10816                         "Cannot re-enable PCI device after reset\n");
10817                 rtnl_unlock();
10818                 return PCI_ERS_RESULT_DISCONNECT;
10819         }
10820
10821         pci_set_master(pdev);
10822         pci_restore_state(pdev);
10823
10824         if (netif_running(dev))
10825                 bnx2x_set_power_state(bp, PCI_D0);
10826
10827         rtnl_unlock();
10828
10829         return PCI_ERS_RESULT_RECOVERED;
10830 }
10831
10832 /**
10833  * bnx2x_io_resume - called when traffic can start flowing again
10834  * @pdev: Pointer to PCI device
10835  *
10836  * This callback is called when the error recovery driver tells us that
10837  * its OK to resume normal operation.
10838  */
10839 static void bnx2x_io_resume(struct pci_dev *pdev)
10840 {
10841         struct net_device *dev = pci_get_drvdata(pdev);
10842         struct bnx2x *bp = netdev_priv(dev);
10843
10844         if (bp->recovery_state != BNX2X_RECOVERY_DONE) {
10845                 netdev_err(bp->dev, "Handling parity error recovery. "
10846                                     "Try again later\n");
10847                 return;
10848         }
10849
10850         rtnl_lock();
10851
10852         bnx2x_eeh_recover(bp);
10853
10854         if (netif_running(dev))
10855                 bnx2x_nic_load(bp, LOAD_NORMAL);
10856
10857         netif_device_attach(dev);
10858
10859         rtnl_unlock();
10860 }
10861
10862 static struct pci_error_handlers bnx2x_err_handler = {
10863         .error_detected = bnx2x_io_error_detected,
10864         .slot_reset     = bnx2x_io_slot_reset,
10865         .resume         = bnx2x_io_resume,
10866 };
10867
10868 static struct pci_driver bnx2x_pci_driver = {
10869         .name        = DRV_MODULE_NAME,
10870         .id_table    = bnx2x_pci_tbl,
10871         .probe       = bnx2x_init_one,
10872         .remove      = __devexit_p(bnx2x_remove_one),
10873         .suspend     = bnx2x_suspend,
10874         .resume      = bnx2x_resume,
10875         .err_handler = &bnx2x_err_handler,
10876 };
10877
10878 static int __init bnx2x_init(void)
10879 {
10880         int ret;
10881
10882         pr_info("%s", version);
10883
10884         bnx2x_wq = create_singlethread_workqueue("bnx2x");
10885         if (bnx2x_wq == NULL) {
10886                 pr_err("Cannot create workqueue\n");
10887                 return -ENOMEM;
10888         }
10889
10890         ret = pci_register_driver(&bnx2x_pci_driver);
10891         if (ret) {
10892                 pr_err("Cannot register driver\n");
10893                 destroy_workqueue(bnx2x_wq);
10894         }
10895         return ret;
10896 }
10897
10898 static void __exit bnx2x_cleanup(void)
10899 {
10900         pci_unregister_driver(&bnx2x_pci_driver);
10901
10902         destroy_workqueue(bnx2x_wq);
10903 }
10904
10905 void bnx2x_notify_link_changed(struct bnx2x *bp)
10906 {
10907         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_12 + BP_FUNC(bp)*sizeof(u32), 1);
10908 }
10909
10910 module_init(bnx2x_init);
10911 module_exit(bnx2x_cleanup);
10912
10913 #ifdef BCM_CNIC
10914 /**
10915  * bnx2x_set_iscsi_eth_mac_addr - set iSCSI MAC(s).
10916  *
10917  * @bp:         driver handle
10918  * @set:        set or clear the CAM entry
10919  *
10920  * This function will wait until the ramdord completion returns.
10921  * Return 0 if success, -ENODEV if ramrod doesn't return.
10922  */
10923 static inline int bnx2x_set_iscsi_eth_mac_addr(struct bnx2x *bp)
10924 {
10925         unsigned long ramrod_flags = 0;
10926
10927         __set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
10928         return bnx2x_set_mac_one(bp, bp->cnic_eth_dev.iscsi_mac,
10929                                  &bp->iscsi_l2_mac_obj, true,
10930                                  BNX2X_ISCSI_ETH_MAC, &ramrod_flags);
10931 }
10932
10933 /* count denotes the number of new completions we have seen */
10934 static void bnx2x_cnic_sp_post(struct bnx2x *bp, int count)
10935 {
10936         struct eth_spe *spe;
10937
10938 #ifdef BNX2X_STOP_ON_ERROR
10939         if (unlikely(bp->panic))
10940                 return;
10941 #endif
10942
10943         spin_lock_bh(&bp->spq_lock);
10944         BUG_ON(bp->cnic_spq_pending < count);
10945         bp->cnic_spq_pending -= count;
10946
10947
10948         for (; bp->cnic_kwq_pending; bp->cnic_kwq_pending--) {
10949                 u16 type =  (le16_to_cpu(bp->cnic_kwq_cons->hdr.type)
10950                                 & SPE_HDR_CONN_TYPE) >>
10951                                 SPE_HDR_CONN_TYPE_SHIFT;
10952                 u8 cmd = (le32_to_cpu(bp->cnic_kwq_cons->hdr.conn_and_cmd_data)
10953                                 >> SPE_HDR_CMD_ID_SHIFT) & 0xff;
10954
10955                 /* Set validation for iSCSI L2 client before sending SETUP
10956                  *  ramrod
10957                  */
10958                 if (type == ETH_CONNECTION_TYPE) {
10959                         if (cmd == RAMROD_CMD_ID_ETH_CLIENT_SETUP)
10960                                 bnx2x_set_ctx_validation(bp, &bp->context.
10961                                         vcxt[BNX2X_ISCSI_ETH_CID].eth,
10962                                         BNX2X_ISCSI_ETH_CID);
10963                 }
10964
10965                 /*
10966                  * There may be not more than 8 L2, not more than 8 L5 SPEs
10967                  * and in the air. We also check that number of outstanding
10968                  * COMMON ramrods is not more than the EQ and SPQ can
10969                  * accommodate.
10970                  */
10971                 if (type == ETH_CONNECTION_TYPE) {
10972                         if (!atomic_read(&bp->cq_spq_left))
10973                                 break;
10974                         else
10975                                 atomic_dec(&bp->cq_spq_left);
10976                 } else if (type == NONE_CONNECTION_TYPE) {
10977                         if (!atomic_read(&bp->eq_spq_left))
10978                                 break;
10979                         else
10980                                 atomic_dec(&bp->eq_spq_left);
10981                 } else if ((type == ISCSI_CONNECTION_TYPE) ||
10982                            (type == FCOE_CONNECTION_TYPE)) {
10983                         if (bp->cnic_spq_pending >=
10984                             bp->cnic_eth_dev.max_kwqe_pending)
10985                                 break;
10986                         else
10987                                 bp->cnic_spq_pending++;
10988                 } else {
10989                         BNX2X_ERR("Unknown SPE type: %d\n", type);
10990                         bnx2x_panic();
10991                         break;
10992                 }
10993
10994                 spe = bnx2x_sp_get_next(bp);
10995                 *spe = *bp->cnic_kwq_cons;
10996
10997                 DP(NETIF_MSG_TIMER, "pending on SPQ %d, on KWQ %d count %d\n",
10998                    bp->cnic_spq_pending, bp->cnic_kwq_pending, count);
10999
11000                 if (bp->cnic_kwq_cons == bp->cnic_kwq_last)
11001                         bp->cnic_kwq_cons = bp->cnic_kwq;
11002                 else
11003                         bp->cnic_kwq_cons++;
11004         }
11005         bnx2x_sp_prod_update(bp);
11006         spin_unlock_bh(&bp->spq_lock);
11007 }
11008
11009 static int bnx2x_cnic_sp_queue(struct net_device *dev,
11010                                struct kwqe_16 *kwqes[], u32 count)
11011 {
11012         struct bnx2x *bp = netdev_priv(dev);
11013         int i;
11014
11015 #ifdef BNX2X_STOP_ON_ERROR
11016         if (unlikely(bp->panic))
11017                 return -EIO;
11018 #endif
11019
11020         spin_lock_bh(&bp->spq_lock);
11021
11022         for (i = 0; i < count; i++) {
11023                 struct eth_spe *spe = (struct eth_spe *)kwqes[i];
11024
11025                 if (bp->cnic_kwq_pending == MAX_SP_DESC_CNT)
11026                         break;
11027
11028                 *bp->cnic_kwq_prod = *spe;
11029
11030                 bp->cnic_kwq_pending++;
11031
11032                 DP(NETIF_MSG_TIMER, "L5 SPQE %x %x %x:%x pos %d\n",
11033                    spe->hdr.conn_and_cmd_data, spe->hdr.type,
11034                    spe->data.update_data_addr.hi,
11035                    spe->data.update_data_addr.lo,
11036                    bp->cnic_kwq_pending);
11037
11038                 if (bp->cnic_kwq_prod == bp->cnic_kwq_last)
11039                         bp->cnic_kwq_prod = bp->cnic_kwq;
11040                 else
11041                         bp->cnic_kwq_prod++;
11042         }
11043
11044         spin_unlock_bh(&bp->spq_lock);
11045
11046         if (bp->cnic_spq_pending < bp->cnic_eth_dev.max_kwqe_pending)
11047                 bnx2x_cnic_sp_post(bp, 0);
11048
11049         return i;
11050 }
11051
11052 static int bnx2x_cnic_ctl_send(struct bnx2x *bp, struct cnic_ctl_info *ctl)
11053 {
11054         struct cnic_ops *c_ops;
11055         int rc = 0;
11056
11057         mutex_lock(&bp->cnic_mutex);
11058         c_ops = rcu_dereference_protected(bp->cnic_ops,
11059                                           lockdep_is_held(&bp->cnic_mutex));
11060         if (c_ops)
11061                 rc = c_ops->cnic_ctl(bp->cnic_data, ctl);
11062         mutex_unlock(&bp->cnic_mutex);
11063
11064         return rc;
11065 }
11066
11067 static int bnx2x_cnic_ctl_send_bh(struct bnx2x *bp, struct cnic_ctl_info *ctl)
11068 {
11069         struct cnic_ops *c_ops;
11070         int rc = 0;
11071
11072         rcu_read_lock();
11073         c_ops = rcu_dereference(bp->cnic_ops);
11074         if (c_ops)
11075                 rc = c_ops->cnic_ctl(bp->cnic_data, ctl);
11076         rcu_read_unlock();
11077
11078         return rc;
11079 }
11080
11081 /*
11082  * for commands that have no data
11083  */
11084 int bnx2x_cnic_notify(struct bnx2x *bp, int cmd)
11085 {
11086         struct cnic_ctl_info ctl = {0};
11087
11088         ctl.cmd = cmd;
11089
11090         return bnx2x_cnic_ctl_send(bp, &ctl);
11091 }
11092
11093 static void bnx2x_cnic_cfc_comp(struct bnx2x *bp, int cid, u8 err)
11094 {
11095         struct cnic_ctl_info ctl = {0};
11096
11097         /* first we tell CNIC and only then we count this as a completion */
11098         ctl.cmd = CNIC_CTL_COMPLETION_CMD;
11099         ctl.data.comp.cid = cid;
11100         ctl.data.comp.error = err;
11101
11102         bnx2x_cnic_ctl_send_bh(bp, &ctl);
11103         bnx2x_cnic_sp_post(bp, 0);
11104 }
11105
11106
11107 /* Called with netif_addr_lock_bh() taken.
11108  * Sets an rx_mode config for an iSCSI ETH client.
11109  * Doesn't block.
11110  * Completion should be checked outside.
11111  */
11112 static void bnx2x_set_iscsi_eth_rx_mode(struct bnx2x *bp, bool start)
11113 {
11114         unsigned long accept_flags = 0, ramrod_flags = 0;
11115         u8 cl_id = bnx2x_cnic_eth_cl_id(bp, BNX2X_ISCSI_ETH_CL_ID_IDX);
11116         int sched_state = BNX2X_FILTER_ISCSI_ETH_STOP_SCHED;
11117
11118         if (start) {
11119                 /* Start accepting on iSCSI L2 ring. Accept all multicasts
11120                  * because it's the only way for UIO Queue to accept
11121                  * multicasts (in non-promiscuous mode only one Queue per
11122                  * function will receive multicast packets (leading in our
11123                  * case).
11124                  */
11125                 __set_bit(BNX2X_ACCEPT_UNICAST, &accept_flags);
11126                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &accept_flags);
11127                 __set_bit(BNX2X_ACCEPT_BROADCAST, &accept_flags);
11128                 __set_bit(BNX2X_ACCEPT_ANY_VLAN, &accept_flags);
11129
11130                 /* Clear STOP_PENDING bit if START is requested */
11131                 clear_bit(BNX2X_FILTER_ISCSI_ETH_STOP_SCHED, &bp->sp_state);
11132
11133                 sched_state = BNX2X_FILTER_ISCSI_ETH_START_SCHED;
11134         } else
11135                 /* Clear START_PENDING bit if STOP is requested */
11136                 clear_bit(BNX2X_FILTER_ISCSI_ETH_START_SCHED, &bp->sp_state);
11137
11138         if (test_bit(BNX2X_FILTER_RX_MODE_PENDING, &bp->sp_state))
11139                 set_bit(sched_state, &bp->sp_state);
11140         else {
11141                 __set_bit(RAMROD_RX, &ramrod_flags);
11142                 bnx2x_set_q_rx_mode(bp, cl_id, 0, accept_flags, 0,
11143                                     ramrod_flags);
11144         }
11145 }
11146
11147
11148 static int bnx2x_drv_ctl(struct net_device *dev, struct drv_ctl_info *ctl)
11149 {
11150         struct bnx2x *bp = netdev_priv(dev);
11151         int rc = 0;
11152
11153         switch (ctl->cmd) {
11154         case DRV_CTL_CTXTBL_WR_CMD: {
11155                 u32 index = ctl->data.io.offset;
11156                 dma_addr_t addr = ctl->data.io.dma_addr;
11157
11158                 bnx2x_ilt_wr(bp, index, addr);
11159                 break;
11160         }
11161
11162         case DRV_CTL_RET_L5_SPQ_CREDIT_CMD: {
11163                 int count = ctl->data.credit.credit_count;
11164
11165                 bnx2x_cnic_sp_post(bp, count);
11166                 break;
11167         }
11168
11169         /* rtnl_lock is held.  */
11170         case DRV_CTL_START_L2_CMD: {
11171                 struct cnic_eth_dev *cp = &bp->cnic_eth_dev;
11172                 unsigned long sp_bits = 0;
11173
11174                 /* Configure the iSCSI classification object */
11175                 bnx2x_init_mac_obj(bp, &bp->iscsi_l2_mac_obj,
11176                                    cp->iscsi_l2_client_id,
11177                                    cp->iscsi_l2_cid, BP_FUNC(bp),
11178                                    bnx2x_sp(bp, mac_rdata),
11179                                    bnx2x_sp_mapping(bp, mac_rdata),
11180                                    BNX2X_FILTER_MAC_PENDING,
11181                                    &bp->sp_state, BNX2X_OBJ_TYPE_RX,
11182                                    &bp->macs_pool);
11183
11184                 /* Set iSCSI MAC address */
11185                 rc = bnx2x_set_iscsi_eth_mac_addr(bp);
11186                 if (rc)
11187                         break;
11188
11189                 mmiowb();
11190                 barrier();
11191
11192                 /* Start accepting on iSCSI L2 ring */
11193
11194                 netif_addr_lock_bh(dev);
11195                 bnx2x_set_iscsi_eth_rx_mode(bp, true);
11196                 netif_addr_unlock_bh(dev);
11197
11198                 /* bits to wait on */
11199                 __set_bit(BNX2X_FILTER_RX_MODE_PENDING, &sp_bits);
11200                 __set_bit(BNX2X_FILTER_ISCSI_ETH_START_SCHED, &sp_bits);
11201
11202                 if (!bnx2x_wait_sp_comp(bp, sp_bits))
11203                         BNX2X_ERR("rx_mode completion timed out!\n");
11204
11205                 break;
11206         }
11207
11208         /* rtnl_lock is held.  */
11209         case DRV_CTL_STOP_L2_CMD: {
11210                 unsigned long sp_bits = 0;
11211
11212                 /* Stop accepting on iSCSI L2 ring */
11213                 netif_addr_lock_bh(dev);
11214                 bnx2x_set_iscsi_eth_rx_mode(bp, false);
11215                 netif_addr_unlock_bh(dev);
11216
11217                 /* bits to wait on */
11218                 __set_bit(BNX2X_FILTER_RX_MODE_PENDING, &sp_bits);
11219                 __set_bit(BNX2X_FILTER_ISCSI_ETH_STOP_SCHED, &sp_bits);
11220
11221                 if (!bnx2x_wait_sp_comp(bp, sp_bits))
11222                         BNX2X_ERR("rx_mode completion timed out!\n");
11223
11224                 mmiowb();
11225                 barrier();
11226
11227                 /* Unset iSCSI L2 MAC */
11228                 rc = bnx2x_del_all_macs(bp, &bp->iscsi_l2_mac_obj,
11229                                         BNX2X_ISCSI_ETH_MAC, true);
11230                 break;
11231         }
11232         case DRV_CTL_RET_L2_SPQ_CREDIT_CMD: {
11233                 int count = ctl->data.credit.credit_count;
11234
11235                 smp_mb__before_atomic_inc();
11236                 atomic_add(count, &bp->cq_spq_left);
11237                 smp_mb__after_atomic_inc();
11238                 break;
11239         }
11240
11241         default:
11242                 BNX2X_ERR("unknown command %x\n", ctl->cmd);
11243                 rc = -EINVAL;
11244         }
11245
11246         return rc;
11247 }
11248
11249 void bnx2x_setup_cnic_irq_info(struct bnx2x *bp)
11250 {
11251         struct cnic_eth_dev *cp = &bp->cnic_eth_dev;
11252
11253         if (bp->flags & USING_MSIX_FLAG) {
11254                 cp->drv_state |= CNIC_DRV_STATE_USING_MSIX;
11255                 cp->irq_arr[0].irq_flags |= CNIC_IRQ_FL_MSIX;
11256                 cp->irq_arr[0].vector = bp->msix_table[1].vector;
11257         } else {
11258                 cp->drv_state &= ~CNIC_DRV_STATE_USING_MSIX;
11259                 cp->irq_arr[0].irq_flags &= ~CNIC_IRQ_FL_MSIX;
11260         }
11261         if (!CHIP_IS_E1x(bp))
11262                 cp->irq_arr[0].status_blk = (void *)bp->cnic_sb.e2_sb;
11263         else
11264                 cp->irq_arr[0].status_blk = (void *)bp->cnic_sb.e1x_sb;
11265
11266         cp->irq_arr[0].status_blk_num =  bnx2x_cnic_fw_sb_id(bp);
11267         cp->irq_arr[0].status_blk_num2 = bnx2x_cnic_igu_sb_id(bp);
11268         cp->irq_arr[1].status_blk = bp->def_status_blk;
11269         cp->irq_arr[1].status_blk_num = DEF_SB_ID;
11270         cp->irq_arr[1].status_blk_num2 = DEF_SB_IGU_ID;
11271
11272         cp->num_irq = 2;
11273 }
11274
11275 static int bnx2x_register_cnic(struct net_device *dev, struct cnic_ops *ops,
11276                                void *data)
11277 {
11278         struct bnx2x *bp = netdev_priv(dev);
11279         struct cnic_eth_dev *cp = &bp->cnic_eth_dev;
11280
11281         if (ops == NULL)
11282                 return -EINVAL;
11283
11284         bp->cnic_kwq = kzalloc(PAGE_SIZE, GFP_KERNEL);
11285         if (!bp->cnic_kwq)
11286                 return -ENOMEM;
11287
11288         bp->cnic_kwq_cons = bp->cnic_kwq;
11289         bp->cnic_kwq_prod = bp->cnic_kwq;
11290         bp->cnic_kwq_last = bp->cnic_kwq + MAX_SP_DESC_CNT;
11291
11292         bp->cnic_spq_pending = 0;
11293         bp->cnic_kwq_pending = 0;
11294
11295         bp->cnic_data = data;
11296
11297         cp->num_irq = 0;
11298         cp->drv_state |= CNIC_DRV_STATE_REGD;
11299         cp->iro_arr = bp->iro_arr;
11300
11301         bnx2x_setup_cnic_irq_info(bp);
11302
11303         rcu_assign_pointer(bp->cnic_ops, ops);
11304
11305         return 0;
11306 }
11307
11308 static int bnx2x_unregister_cnic(struct net_device *dev)
11309 {
11310         struct bnx2x *bp = netdev_priv(dev);
11311         struct cnic_eth_dev *cp = &bp->cnic_eth_dev;
11312
11313         mutex_lock(&bp->cnic_mutex);
11314         cp->drv_state = 0;
11315         rcu_assign_pointer(bp->cnic_ops, NULL);
11316         mutex_unlock(&bp->cnic_mutex);
11317         synchronize_rcu();
11318         kfree(bp->cnic_kwq);
11319         bp->cnic_kwq = NULL;
11320
11321         return 0;
11322 }
11323
11324 struct cnic_eth_dev *bnx2x_cnic_probe(struct net_device *dev)
11325 {
11326         struct bnx2x *bp = netdev_priv(dev);
11327         struct cnic_eth_dev *cp = &bp->cnic_eth_dev;
11328
11329         /* If both iSCSI and FCoE are disabled - return NULL in
11330          * order to indicate CNIC that it should not try to work
11331          * with this device.
11332          */
11333         if (NO_ISCSI(bp) && NO_FCOE(bp))
11334                 return NULL;
11335
11336         cp->drv_owner = THIS_MODULE;
11337         cp->chip_id = CHIP_ID(bp);
11338         cp->pdev = bp->pdev;
11339         cp->io_base = bp->regview;
11340         cp->io_base2 = bp->doorbells;
11341         cp->max_kwqe_pending = 8;
11342         cp->ctx_blk_size = CDU_ILT_PAGE_SZ;
11343         cp->ctx_tbl_offset = FUNC_ILT_BASE(BP_FUNC(bp)) +
11344                              bnx2x_cid_ilt_lines(bp);
11345         cp->ctx_tbl_len = CNIC_ILT_LINES;
11346         cp->starting_cid = bnx2x_cid_ilt_lines(bp) * ILT_PAGE_CIDS;
11347         cp->drv_submit_kwqes_16 = bnx2x_cnic_sp_queue;
11348         cp->drv_ctl = bnx2x_drv_ctl;
11349         cp->drv_register_cnic = bnx2x_register_cnic;
11350         cp->drv_unregister_cnic = bnx2x_unregister_cnic;
11351         cp->fcoe_init_cid = BNX2X_FCOE_ETH_CID;
11352         cp->iscsi_l2_client_id =
11353                 bnx2x_cnic_eth_cl_id(bp, BNX2X_ISCSI_ETH_CL_ID_IDX);
11354         cp->iscsi_l2_cid = BNX2X_ISCSI_ETH_CID;
11355
11356         if (NO_ISCSI_OOO(bp))
11357                 cp->drv_state |= CNIC_DRV_STATE_NO_ISCSI_OOO;
11358
11359         if (NO_ISCSI(bp))
11360                 cp->drv_state |= CNIC_DRV_STATE_NO_ISCSI;
11361
11362         if (NO_FCOE(bp))
11363                 cp->drv_state |= CNIC_DRV_STATE_NO_FCOE;
11364
11365         DP(BNX2X_MSG_SP, "page_size %d, tbl_offset %d, tbl_lines %d, "
11366                          "starting cid %d\n",
11367            cp->ctx_blk_size,
11368            cp->ctx_tbl_offset,
11369            cp->ctx_tbl_len,
11370            cp->starting_cid);
11371         return cp;
11372 }
11373 EXPORT_SYMBOL(bnx2x_cnic_probe);
11374
11375 #endif /* BCM_CNIC */
11376