drivers/net/ethernet/mellanox/mlx4/fw.c

   1 /*
   2  * Copyright (c) 2004, 2005 Topspin Communications.  All rights reserved.
   3  * Copyright (c) 2005, 2006, 2007, 2008 Mellanox Technologies. All rights reserved.
   4  * Copyright (c) 2005, 2006, 2007 Cisco Systems, Inc.  All rights reserved.
   5  *
   6  * This software is available to you under a choice of one of two
   7  * licenses.  You may choose to be licensed under the terms of the GNU
   8  * General Public License (GPL) Version 2, available from the file
   9  * COPYING in the main directory of this source tree, or the
  10  * OpenIB.org BSD license below:
  11  *
  12  *     Redistribution and use in source and binary forms, with or
  13  *     without modification, are permitted provided that the following
  14  *     conditions are met:
  15  *
  16  *      - Redistributions of source code must retain the above
  17  *        copyright notice, this list of conditions and the following
  18  *        disclaimer.
  19  *
  20  *      - Redistributions in binary form must reproduce the above
  21  *        copyright notice, this list of conditions and the following
  22  *        disclaimer in the documentation and/or other materials
  23  *        provided with the distribution.
  24  *
  25  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  26  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  27  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  28  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  29  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  30  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  31  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  32  * SOFTWARE.
  33  */
  34
  35 #include <linux/etherdevice.h>
  36 #include <linux/mlx4/cmd.h>
  37 #include <linux/module.h>
  38 #include <linux/cache.h>
  39
  40 #include "fw.h"
  41 #include "icm.h"
  42
  43 enum {
  44         MLX4_COMMAND_INTERFACE_MIN_REV          = 2,
  45         MLX4_COMMAND_INTERFACE_MAX_REV          = 3,
  46         MLX4_COMMAND_INTERFACE_NEW_PORT_CMDS    = 3,
  47 };
  48
  49 extern void __buggy_use_of_MLX4_GET(void);
  50 extern void __buggy_use_of_MLX4_PUT(void);
  51
  52 static bool enable_qos;
  53 module_param(enable_qos, bool, 0444);
  54 MODULE_PARM_DESC(enable_qos, "Enable Quality of Service support in the HCA (default: off)");
  55
  56 #define MLX4_GET(dest, source, offset)                                \
  57         do {                                                          \
  58                 void *__p = (char *) (source) + (offset);             \
  59                 switch (sizeof (dest)) {                              \
  60                 case 1: (dest) = *(u8 *) __p;       break;            \
  61                 case 2: (dest) = be16_to_cpup(__p); break;            \
  62                 case 4: (dest) = be32_to_cpup(__p); break;            \
  63                 case 8: (dest) = be64_to_cpup(__p); break;            \
  64                 default: __buggy_use_of_MLX4_GET();                   \
  65                 }                                                     \
  66         } while (0)
  67
  68 #define MLX4_PUT(dest, source, offset)                                \
  69         do {                                                          \
  70                 void *__d = ((char *) (dest) + (offset));             \
  71                 switch (sizeof(source)) {                             \
  72                 case 1: *(u8 *) __d = (source);                break; \
  73                 case 2: *(__be16 *) __d = cpu_to_be16(source); break; \
  74                 case 4: *(__be32 *) __d = cpu_to_be32(source); break; \
  75                 case 8: *(__be64 *) __d = cpu_to_be64(source); break; \
  76                 default: __buggy_use_of_MLX4_PUT();                   \
  77                 }                                                     \
  78         } while (0)
  79
  80 static void dump_dev_cap_flags(struct mlx4_dev *dev, u64 flags)
  81 {
  82         static const char *fname[] = {
  83                 [ 0] = "RC transport",
  84                 [ 1] = "UC transport",
  85                 [ 2] = "UD transport",
  86                 [ 3] = "XRC transport",
  87                 [ 4] = "reliable multicast",
  88                 [ 5] = "FCoIB support",
  89                 [ 6] = "SRQ support",
  90                 [ 7] = "IPoIB checksum offload",
  91                 [ 8] = "P_Key violation counter",
  92                 [ 9] = "Q_Key violation counter",
  93                 [10] = "VMM",
  94                 [12] = "DPDP",
  95                 [15] = "Big LSO headers",
  96                 [16] = "MW support",
  97                 [17] = "APM support",
  98                 [18] = "Atomic ops support",
  99                 [19] = "Raw multicast support",
 100                 [20] = "Address vector port checking support",
 101                 [21] = "UD multicast support",
 102                 [24] = "Demand paging support",
 103                 [25] = "Router support",
 104                 [30] = "IBoE support",
 105                 [32] = "Unicast loopback support",
 106                 [34] = "FCS header control",
 107                 [38] = "Wake On LAN support",
 108                 [40] = "UDP RSS support",
 109                 [41] = "Unicast VEP steering support",
 110                 [42] = "Multicast VEP steering support",
 111                 [48] = "Counters support",
 112         };
 113         int i;
 114
 115         mlx4_dbg(dev, "DEV_CAP flags:\n");
 116         for (i = 0; i < ARRAY_SIZE(fname); ++i)
 117                 if (fname[i] && (flags & (1LL << i)))
 118                         mlx4_dbg(dev, "    %s\n", fname[i]);
 119 }
 120
 121 static void dump_dev_cap_flags2(struct mlx4_dev *dev, u64 flags)
 122 {
 123         static const char * const fname[] = {
 124                 [0] = "RSS support",
 125                 [1] = "RSS Toeplitz Hash Function support",
 126                 [2] = "RSS XOR Hash Function support"
 127         };
 128         int i;
 129
 130         for (i = 0; i < ARRAY_SIZE(fname); ++i)
 131                 if (fname[i] && (flags & (1LL << i)))
 132                         mlx4_dbg(dev, "    %s\n", fname[i]);
 133 }
 134
 135 int mlx4_MOD_STAT_CFG(struct mlx4_dev *dev, struct mlx4_mod_stat_cfg *cfg)
 136 {
 137         struct mlx4_cmd_mailbox *mailbox;
 138         u32 *inbox;
 139         int err = 0;
 140
 141 #define MOD_STAT_CFG_IN_SIZE            0x100
 142
 143 #define MOD_STAT_CFG_PG_SZ_M_OFFSET     0x002
 144 #define MOD_STAT_CFG_PG_SZ_OFFSET       0x003
 145
 146         mailbox = mlx4_alloc_cmd_mailbox(dev);
 147         if (IS_ERR(mailbox))
 148                 return PTR_ERR(mailbox);
 149         inbox = mailbox->buf;
 150
 151         memset(inbox, 0, MOD_STAT_CFG_IN_SIZE);
 152
 153         MLX4_PUT(inbox, cfg->log_pg_sz, MOD_STAT_CFG_PG_SZ_OFFSET);
 154         MLX4_PUT(inbox, cfg->log_pg_sz_m, MOD_STAT_CFG_PG_SZ_M_OFFSET);
 155
 156         err = mlx4_cmd(dev, mailbox->dma, 0, 0, MLX4_CMD_MOD_STAT_CFG,
 157                         MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
 158
 159         mlx4_free_cmd_mailbox(dev, mailbox);
 160         return err;
 161 }
 162
 163 int mlx4_QUERY_FUNC_CAP_wrapper(struct mlx4_dev *dev, int slave,
 164                                 struct mlx4_vhcr *vhcr,
 165                                 struct mlx4_cmd_mailbox *inbox,
 166                                 struct mlx4_cmd_mailbox *outbox,
 167                                 struct mlx4_cmd_info *cmd)
 168 {
 169         u8      field;
 170         u32     size;
 171         int     err = 0;
 172
 173 #define QUERY_FUNC_CAP_FLAGS_OFFSET             0x0
 174 #define QUERY_FUNC_CAP_NUM_PORTS_OFFSET         0x1
 175 #define QUERY_FUNC_CAP_PF_BHVR_OFFSET           0x4
 176 #define QUERY_FUNC_CAP_QP_QUOTA_OFFSET          0x10
 177 #define QUERY_FUNC_CAP_CQ_QUOTA_OFFSET          0x14
 178 #define QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET         0x18
 179 #define QUERY_FUNC_CAP_MPT_QUOTA_OFFSET         0x20
 180 #define QUERY_FUNC_CAP_MTT_QUOTA_OFFSET         0x24
 181 #define QUERY_FUNC_CAP_MCG_QUOTA_OFFSET         0x28
 182 #define QUERY_FUNC_CAP_MAX_EQ_OFFSET            0x2c
 183 #define QUERY_FUNC_CAP_RESERVED_EQ_OFFSET       0X30
 184
 185 #define QUERY_FUNC_CAP_PHYS_PORT_OFFSET         0x3
 186 #define QUERY_FUNC_CAP_ETH_PROPS_OFFSET         0xc
 187
 188         if (vhcr->op_modifier == 1) {
 189                 field = vhcr->in_modifier;
 190                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_PHYS_PORT_OFFSET);
 191
 192                 field = 0; /* ensure fvl bit is not set */
 193                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_ETH_PROPS_OFFSET);
 194         } else if (vhcr->op_modifier == 0) {
 195                 field = 1 << 7; /* enable only ethernet interface */
 196                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_FLAGS_OFFSET);
 197
 198                 field = dev->caps.num_ports;
 199                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_NUM_PORTS_OFFSET);
 200
 201                 size = 0; /* no PF behavious is set for now */
 202                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_PF_BHVR_OFFSET);
 203
 204                 size = dev->caps.num_qps;
 205                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_QP_QUOTA_OFFSET);
 206
 207                 size = dev->caps.num_srqs;
 208                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET);
 209
 210                 size = dev->caps.num_cqs;
 211                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_CQ_QUOTA_OFFSET);
 212
 213                 size = dev->caps.num_eqs;
 214                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MAX_EQ_OFFSET);
 215
 216                 size = dev->caps.reserved_eqs;
 217                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_RESERVED_EQ_OFFSET);
 218
 219                 size = dev->caps.num_mpts;
 220                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MPT_QUOTA_OFFSET);
 221
 222                 size = dev->caps.num_mtts;
 223                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MTT_QUOTA_OFFSET);
 224
 225                 size = dev->caps.num_mgms + dev->caps.num_amgms;
 226                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MCG_QUOTA_OFFSET);
 227
 228         } else
 229                 err = -EINVAL;
 230
 231         return err;
 232 }
 233
 234 int mlx4_QUERY_FUNC_CAP(struct mlx4_dev *dev, struct mlx4_func_cap *func_cap)
 235 {
 236         struct mlx4_cmd_mailbox *mailbox;
 237         u32                     *outbox;
 238         u8                      field;
 239         u32                     size;
 240         int                     i;
 241         int                     err = 0;
 242
 243
 244         mailbox = mlx4_alloc_cmd_mailbox(dev);
 245         if (IS_ERR(mailbox))
 246                 return PTR_ERR(mailbox);
 247
 248         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_FUNC_CAP,
 249                            MLX4_CMD_TIME_CLASS_A, MLX4_CMD_WRAPPED);
 250         if (err)
 251                 goto out;
 252
 253         outbox = mailbox->buf;
 254
 255         MLX4_GET(field, outbox, QUERY_FUNC_CAP_FLAGS_OFFSET);
 256         if (!(field & (1 << 7))) {
 257                 mlx4_err(dev, "The host doesn't support eth interface\n");
 258                 err = -EPROTONOSUPPORT;
 259                 goto out;
 260         }
 261
 262         MLX4_GET(field, outbox, QUERY_FUNC_CAP_NUM_PORTS_OFFSET);
 263         func_cap->num_ports = field;
 264
 265         MLX4_GET(size, outbox, QUERY_FUNC_CAP_PF_BHVR_OFFSET);
 266         func_cap->pf_context_behaviour = size;
 267
 268         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP_QUOTA_OFFSET);
 269         func_cap->qp_quota = size & 0xFFFFFF;
 270
 271         MLX4_GET(size, outbox, QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET);
 272         func_cap->srq_quota = size & 0xFFFFFF;
 273
 274         MLX4_GET(size, outbox, QUERY_FUNC_CAP_CQ_QUOTA_OFFSET);
 275         func_cap->cq_quota = size & 0xFFFFFF;
 276
 277         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MAX_EQ_OFFSET);
 278         func_cap->max_eq = size & 0xFFFFFF;
 279
 280         MLX4_GET(size, outbox, QUERY_FUNC_CAP_RESERVED_EQ_OFFSET);
 281         func_cap->reserved_eq = size & 0xFFFFFF;
 282
 283         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MPT_QUOTA_OFFSET);
 284         func_cap->mpt_quota = size & 0xFFFFFF;
 285
 286         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MTT_QUOTA_OFFSET);
 287         func_cap->mtt_quota = size & 0xFFFFFF;
 288
 289         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MCG_QUOTA_OFFSET);
 290         func_cap->mcg_quota = size & 0xFFFFFF;
 291
 292         for (i = 1; i <= func_cap->num_ports; ++i) {
 293                 err = mlx4_cmd_box(dev, 0, mailbox->dma, i, 1,
 294                                    MLX4_CMD_QUERY_FUNC_CAP,
 295                                    MLX4_CMD_TIME_CLASS_A, MLX4_CMD_WRAPPED);
 296                 if (err)
 297                         goto out;
 298
 299                 MLX4_GET(field, outbox, QUERY_FUNC_CAP_ETH_PROPS_OFFSET);
 300                 if (field & (1 << 7)) {
 301                         mlx4_err(dev, "VLAN is enforced on this port\n");
 302                         err = -EPROTONOSUPPORT;
 303                         goto out;
 304                 }
 305
 306                 if (field & (1 << 6)) {
 307                         mlx4_err(dev, "Force mac is enabled on this port\n");
 308                         err = -EPROTONOSUPPORT;
 309                         goto out;
 310                 }
 311
 312                 MLX4_GET(field, outbox, QUERY_FUNC_CAP_PHYS_PORT_OFFSET);
 313                 func_cap->physical_port[i] = field;
 314         }
 315
 316         /* All other resources are allocated by the master, but we still report
 317          * 'num' and 'reserved' capabilities as follows:
 318          * - num remains the maximum resource index
 319          * - 'num - reserved' is the total available objects of a resource, but
 320          *   resource indices may be less than 'reserved'
 321          * TODO: set per-resource quotas */
 322
 323 out:
 324         mlx4_free_cmd_mailbox(dev, mailbox);
 325
 326         return err;
 327 }
 328
 329 int mlx4_QUERY_DEV_CAP(struct mlx4_dev *dev, struct mlx4_dev_cap *dev_cap)
 330 {
 331         struct mlx4_cmd_mailbox *mailbox;
 332         u32 *outbox;
 333         u8 field;
 334         u32 field32, flags, ext_flags;
 335         u16 size;
 336         u16 stat_rate;
 337         int err;
 338         int i;
 339
 340 #define QUERY_DEV_CAP_OUT_SIZE                 0x100
 341 #define QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET         0x10
 342 #define QUERY_DEV_CAP_MAX_QP_SZ_OFFSET          0x11
 343 #define QUERY_DEV_CAP_RSVD_QP_OFFSET            0x12
 344 #define QUERY_DEV_CAP_MAX_QP_OFFSET             0x13
 345 #define QUERY_DEV_CAP_RSVD_SRQ_OFFSET           0x14
 346 #define QUERY_DEV_CAP_MAX_SRQ_OFFSET            0x15
 347 #define QUERY_DEV_CAP_RSVD_EEC_OFFSET           0x16
 348 #define QUERY_DEV_CAP_MAX_EEC_OFFSET            0x17
 349 #define QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET          0x19
 350 #define QUERY_DEV_CAP_RSVD_CQ_OFFSET            0x1a
 351 #define QUERY_DEV_CAP_MAX_CQ_OFFSET             0x1b
 352 #define QUERY_DEV_CAP_MAX_MPT_OFFSET            0x1d
 353 #define QUERY_DEV_CAP_RSVD_EQ_OFFSET            0x1e
 354 #define QUERY_DEV_CAP_MAX_EQ_OFFSET             0x1f
 355 #define QUERY_DEV_CAP_RSVD_MTT_OFFSET           0x20
 356 #define QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET         0x21
 357 #define QUERY_DEV_CAP_RSVD_MRW_OFFSET           0x22
 358 #define QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET        0x23
 359 #define QUERY_DEV_CAP_MAX_AV_OFFSET             0x27
 360 #define QUERY_DEV_CAP_MAX_REQ_QP_OFFSET         0x29
 361 #define QUERY_DEV_CAP_MAX_RES_QP_OFFSET         0x2b
 362 #define QUERY_DEV_CAP_MAX_GSO_OFFSET            0x2d
 363 #define QUERY_DEV_CAP_RSS_OFFSET                0x2e
 364 #define QUERY_DEV_CAP_MAX_RDMA_OFFSET           0x2f
 365 #define QUERY_DEV_CAP_RSZ_SRQ_OFFSET            0x33
 366 #define QUERY_DEV_CAP_ACK_DELAY_OFFSET          0x35
 367 #define QUERY_DEV_CAP_MTU_WIDTH_OFFSET          0x36
 368 #define QUERY_DEV_CAP_VL_PORT_OFFSET            0x37
 369 #define QUERY_DEV_CAP_MAX_MSG_SZ_OFFSET         0x38
 370 #define QUERY_DEV_CAP_MAX_GID_OFFSET            0x3b
 371 #define QUERY_DEV_CAP_RATE_SUPPORT_OFFSET       0x3c
 372 #define QUERY_DEV_CAP_MAX_PKEY_OFFSET           0x3f
 373 #define QUERY_DEV_CAP_EXT_FLAGS_OFFSET          0x40
 374 #define QUERY_DEV_CAP_FLAGS_OFFSET              0x44
 375 #define QUERY_DEV_CAP_RSVD_UAR_OFFSET           0x48
 376 #define QUERY_DEV_CAP_UAR_SZ_OFFSET             0x49
 377 #define QUERY_DEV_CAP_PAGE_SZ_OFFSET            0x4b
 378 #define QUERY_DEV_CAP_BF_OFFSET                 0x4c
 379 #define QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET      0x4d
 380 #define QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET   0x4e
 381 #define QUERY_DEV_CAP_LOG_MAX_BF_PAGES_OFFSET   0x4f
 382 #define QUERY_DEV_CAP_MAX_SG_SQ_OFFSET          0x51
 383 #define QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET     0x52
 384 #define QUERY_DEV_CAP_MAX_SG_RQ_OFFSET          0x55
 385 #define QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET     0x56
 386 #define QUERY_DEV_CAP_MAX_QP_MCG_OFFSET         0x61
 387 #define QUERY_DEV_CAP_RSVD_MCG_OFFSET           0x62
 388 #define QUERY_DEV_CAP_MAX_MCG_OFFSET            0x63
 389 #define QUERY_DEV_CAP_RSVD_PD_OFFSET            0x64
 390 #define QUERY_DEV_CAP_MAX_PD_OFFSET             0x65
 391 #define QUERY_DEV_CAP_RSVD_XRC_OFFSET           0x66
 392 #define QUERY_DEV_CAP_MAX_XRC_OFFSET            0x67
 393 #define QUERY_DEV_CAP_MAX_COUNTERS_OFFSET       0x68
 394 #define QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET    0x80
 395 #define QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET       0x82
 396 #define QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET       0x84
 397 #define QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET      0x86
 398 #define QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET       0x88
 399 #define QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET       0x8a
 400 #define QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET       0x8c
 401 #define QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET     0x8e
 402 #define QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET       0x90
 403 #define QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET     0x92
 404 #define QUERY_DEV_CAP_BMME_FLAGS_OFFSET         0x94
 405 #define QUERY_DEV_CAP_RSVD_LKEY_OFFSET          0x98
 406 #define QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET         0xa0
 407
 408         dev_cap->flags2 = 0;
 409         mailbox = mlx4_alloc_cmd_mailbox(dev);
 410         if (IS_ERR(mailbox))
 411                 return PTR_ERR(mailbox);
 412         outbox = mailbox->buf;
 413
 414         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_DEV_CAP,
 415                            MLX4_CMD_TIME_CLASS_A, !mlx4_is_slave(dev));
 416         if (err)
 417                 goto out;
 418
 419         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_QP_OFFSET);
 420         dev_cap->reserved_qps = 1 << (field & 0xf);
 421         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_OFFSET);
 422         dev_cap->max_qps = 1 << (field & 0x1f);
 423         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_SRQ_OFFSET);
 424         dev_cap->reserved_srqs = 1 << (field >> 4);
 425         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_OFFSET);
 426         dev_cap->max_srqs = 1 << (field & 0x1f);
 427         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET);
 428         dev_cap->max_cq_sz = 1 << field;
 429         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_CQ_OFFSET);
 430         dev_cap->reserved_cqs = 1 << (field & 0xf);
 431         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_OFFSET);
 432         dev_cap->max_cqs = 1 << (field & 0x1f);
 433         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MPT_OFFSET);
 434         dev_cap->max_mpts = 1 << (field & 0x3f);
 435         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_EQ_OFFSET);
 436         dev_cap->reserved_eqs = field & 0xf;
 437         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_EQ_OFFSET);
 438         dev_cap->max_eqs = 1 << (field & 0xf);
 439         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MTT_OFFSET);
 440         dev_cap->reserved_mtts = 1 << (field >> 4);
 441         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET);
 442         dev_cap->max_mrw_sz = 1 << field;
 443         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MRW_OFFSET);
 444         dev_cap->reserved_mrws = 1 << (field & 0xf);
 445         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET);
 446         dev_cap->max_mtt_seg = 1 << (field & 0x3f);
 447         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_REQ_QP_OFFSET);
 448         dev_cap->max_requester_per_qp = 1 << (field & 0x3f);
 449         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RES_QP_OFFSET);
 450         dev_cap->max_responder_per_qp = 1 << (field & 0x3f);
 451         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_GSO_OFFSET);
 452         field &= 0x1f;
 453         if (!field)
 454                 dev_cap->max_gso_sz = 0;
 455         else
 456                 dev_cap->max_gso_sz = 1 << field;
 457
 458         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSS_OFFSET);
 459         if (field & 0x20)
 460                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_RSS_XOR;
 461         if (field & 0x10)
 462                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_RSS_TOP;
 463         field &= 0xf;
 464         if (field) {
 465                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_RSS;
 466                 dev_cap->max_rss_tbl_sz = 1 << field;
 467         } else
 468                 dev_cap->max_rss_tbl_sz = 0;
 469         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RDMA_OFFSET);
 470         dev_cap->max_rdma_global = 1 << (field & 0x3f);
 471         MLX4_GET(field, outbox, QUERY_DEV_CAP_ACK_DELAY_OFFSET);
 472         dev_cap->local_ca_ack_delay = field & 0x1f;
 473         MLX4_GET(field, outbox, QUERY_DEV_CAP_VL_PORT_OFFSET);
 474         dev_cap->num_ports = field & 0xf;
 475         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MSG_SZ_OFFSET);
 476         dev_cap->max_msg_sz = 1 << (field & 0x1f);
 477         MLX4_GET(stat_rate, outbox, QUERY_DEV_CAP_RATE_SUPPORT_OFFSET);
 478         dev_cap->stat_rate_support = stat_rate;
 479         MLX4_GET(ext_flags, outbox, QUERY_DEV_CAP_EXT_FLAGS_OFFSET);
 480         MLX4_GET(flags, outbox, QUERY_DEV_CAP_FLAGS_OFFSET);
 481         dev_cap->flags = flags | (u64)ext_flags << 32;
 482         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_UAR_OFFSET);
 483         dev_cap->reserved_uars = field >> 4;
 484         MLX4_GET(field, outbox, QUERY_DEV_CAP_UAR_SZ_OFFSET);
 485         dev_cap->uar_size = 1 << ((field & 0x3f) + 20);
 486         MLX4_GET(field, outbox, QUERY_DEV_CAP_PAGE_SZ_OFFSET);
 487         dev_cap->min_page_sz = 1 << field;
 488
 489         MLX4_GET(field, outbox, QUERY_DEV_CAP_BF_OFFSET);
 490         if (field & 0x80) {
 491                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET);
 492                 dev_cap->bf_reg_size = 1 << (field & 0x1f);
 493                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET);
 494                 if ((1 << (field & 0x3f)) > (PAGE_SIZE / dev_cap->bf_reg_size))
 495                         field = 3;
 496                 dev_cap->bf_regs_per_page = 1 << (field & 0x3f);
 497                 mlx4_dbg(dev, "BlueFlame available (reg size %d, regs/page %d)\n",
 498                          dev_cap->bf_reg_size, dev_cap->bf_regs_per_page);
 499         } else {
 500                 dev_cap->bf_reg_size = 0;
 501                 mlx4_dbg(dev, "BlueFlame not available\n");
 502         }
 503
 504         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_SQ_OFFSET);
 505         dev_cap->max_sq_sg = field;
 506         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET);
 507         dev_cap->max_sq_desc_sz = size;
 508
 509         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_MCG_OFFSET);
 510         dev_cap->max_qp_per_mcg = 1 << field;
 511         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MCG_OFFSET);
 512         dev_cap->reserved_mgms = field & 0xf;
 513         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MCG_OFFSET);
 514         dev_cap->max_mcgs = 1 << field;
 515         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_PD_OFFSET);
 516         dev_cap->reserved_pds = field >> 4;
 517         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PD_OFFSET);
 518         dev_cap->max_pds = 1 << (field & 0x3f);
 519         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_XRC_OFFSET);
 520         dev_cap->reserved_xrcds = field >> 4;
 521         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PD_OFFSET);
 522         dev_cap->max_xrcds = 1 << (field & 0x1f);
 523
 524         MLX4_GET(size, outbox, QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET);
 525         dev_cap->rdmarc_entry_sz = size;
 526         MLX4_GET(size, outbox, QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET);
 527         dev_cap->qpc_entry_sz = size;
 528         MLX4_GET(size, outbox, QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET);
 529         dev_cap->aux_entry_sz = size;
 530         MLX4_GET(size, outbox, QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET);
 531         dev_cap->altc_entry_sz = size;
 532         MLX4_GET(size, outbox, QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET);
 533         dev_cap->eqc_entry_sz = size;
 534         MLX4_GET(size, outbox, QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET);
 535         dev_cap->cqc_entry_sz = size;
 536         MLX4_GET(size, outbox, QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET);
 537         dev_cap->srq_entry_sz = size;
 538         MLX4_GET(size, outbox, QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET);
 539         dev_cap->cmpt_entry_sz = size;
 540         MLX4_GET(size, outbox, QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET);
 541         dev_cap->mtt_entry_sz = size;
 542         MLX4_GET(size, outbox, QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET);
 543         dev_cap->dmpt_entry_sz = size;
 544
 545         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET);
 546         dev_cap->max_srq_sz = 1 << field;
 547         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_SZ_OFFSET);
 548         dev_cap->max_qp_sz = 1 << field;
 549         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSZ_SRQ_OFFSET);
 550         dev_cap->resize_srq = field & 1;
 551         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_RQ_OFFSET);
 552         dev_cap->max_rq_sg = field;
 553         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET);
 554         dev_cap->max_rq_desc_sz = size;
 555
 556         MLX4_GET(dev_cap->bmme_flags, outbox,
 557                  QUERY_DEV_CAP_BMME_FLAGS_OFFSET);
 558         MLX4_GET(dev_cap->reserved_lkey, outbox,
 559                  QUERY_DEV_CAP_RSVD_LKEY_OFFSET);
 560         MLX4_GET(dev_cap->max_icm_sz, outbox,
 561                  QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET);
 562         if (dev_cap->flags & MLX4_DEV_CAP_FLAG_COUNTERS)
 563                 MLX4_GET(dev_cap->max_counters, outbox,
 564                          QUERY_DEV_CAP_MAX_COUNTERS_OFFSET);
 565
 566         if (dev->flags & MLX4_FLAG_OLD_PORT_CMDS) {
 567                 for (i = 1; i <= dev_cap->num_ports; ++i) {
 568                         MLX4_GET(field, outbox, QUERY_DEV_CAP_VL_PORT_OFFSET);
 569                         dev_cap->max_vl[i]         = field >> 4;
 570                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MTU_WIDTH_OFFSET);
 571                         dev_cap->ib_mtu[i]         = field >> 4;
 572                         dev_cap->max_port_width[i] = field & 0xf;
 573                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_GID_OFFSET);
 574                         dev_cap->max_gids[i]       = 1 << (field & 0xf);
 575                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PKEY_OFFSET);
 576                         dev_cap->max_pkeys[i]      = 1 << (field & 0xf);
 577                 }
 578         } else {
 579 #define QUERY_PORT_SUPPORTED_TYPE_OFFSET        0x00
 580 #define QUERY_PORT_MTU_OFFSET                   0x01
 581 #define QUERY_PORT_ETH_MTU_OFFSET               0x02
 582 #define QUERY_PORT_WIDTH_OFFSET                 0x06
 583 #define QUERY_PORT_MAX_GID_PKEY_OFFSET          0x07
 584 #define QUERY_PORT_MAX_MACVLAN_OFFSET           0x0a
 585 #define QUERY_PORT_MAX_VL_OFFSET                0x0b
 586 #define QUERY_PORT_MAC_OFFSET                   0x10
 587 #define QUERY_PORT_TRANS_VENDOR_OFFSET          0x18
 588 #define QUERY_PORT_WAVELENGTH_OFFSET            0x1c
 589 #define QUERY_PORT_TRANS_CODE_OFFSET            0x20
 590
 591                 for (i = 1; i <= dev_cap->num_ports; ++i) {
 592                         err = mlx4_cmd_box(dev, 0, mailbox->dma, i, 0, MLX4_CMD_QUERY_PORT,
 593                                            MLX4_CMD_TIME_CLASS_B,
 594                                            !mlx4_is_slave(dev));
 595                         if (err)
 596                                 goto out;
 597
 598                         MLX4_GET(field, outbox, QUERY_PORT_SUPPORTED_TYPE_OFFSET);
 599                         dev_cap->supported_port_types[i] = field & 3;
 600                         dev_cap->suggested_type[i] = (field >> 3) & 1;
 601                         dev_cap->default_sense[i] = (field >> 4) & 1;
 602                         MLX4_GET(field, outbox, QUERY_PORT_MTU_OFFSET);
 603                         dev_cap->ib_mtu[i]         = field & 0xf;
 604                         MLX4_GET(field, outbox, QUERY_PORT_WIDTH_OFFSET);
 605                         dev_cap->max_port_width[i] = field & 0xf;
 606                         MLX4_GET(field, outbox, QUERY_PORT_MAX_GID_PKEY_OFFSET);
 607                         dev_cap->max_gids[i]       = 1 << (field >> 4);
 608                         dev_cap->max_pkeys[i]      = 1 << (field & 0xf);
 609                         MLX4_GET(field, outbox, QUERY_PORT_MAX_VL_OFFSET);
 610                         dev_cap->max_vl[i]         = field & 0xf;
 611                         MLX4_GET(field, outbox, QUERY_PORT_MAX_MACVLAN_OFFSET);
 612                         dev_cap->log_max_macs[i]  = field & 0xf;
 613                         dev_cap->log_max_vlans[i] = field >> 4;
 614                         MLX4_GET(dev_cap->eth_mtu[i], outbox, QUERY_PORT_ETH_MTU_OFFSET);
 615                         MLX4_GET(dev_cap->def_mac[i], outbox, QUERY_PORT_MAC_OFFSET);
 616                         MLX4_GET(field32, outbox, QUERY_PORT_TRANS_VENDOR_OFFSET);
 617                         dev_cap->trans_type[i] = field32 >> 24;
 618                         dev_cap->vendor_oui[i] = field32 & 0xffffff;
 619                         MLX4_GET(dev_cap->wavelength[i], outbox, QUERY_PORT_WAVELENGTH_OFFSET);
 620                         MLX4_GET(dev_cap->trans_code[i], outbox, QUERY_PORT_TRANS_CODE_OFFSET);
 621                 }
 622         }
 623
 624         mlx4_dbg(dev, "Base MM extensions: flags %08x, rsvd L_Key %08x\n",
 625                  dev_cap->bmme_flags, dev_cap->reserved_lkey);
 626
 627         /*
 628          * Each UAR has 4 EQ doorbells; so if a UAR is reserved, then
 629          * we can't use any EQs whose doorbell falls on that page,
 630          * even if the EQ itself isn't reserved.
 631          */
 632         dev_cap->reserved_eqs = max(dev_cap->reserved_uars * 4,
 633                                     dev_cap->reserved_eqs);
 634
 635         mlx4_dbg(dev, "Max ICM size %lld MB\n",
 636                  (unsigned long long) dev_cap->max_icm_sz >> 20);
 637         mlx4_dbg(dev, "Max QPs: %d, reserved QPs: %d, entry size: %d\n",
 638                  dev_cap->max_qps, dev_cap->reserved_qps, dev_cap->qpc_entry_sz);
 639         mlx4_dbg(dev, "Max SRQs: %d, reserved SRQs: %d, entry size: %d\n",
 640                  dev_cap->max_srqs, dev_cap->reserved_srqs, dev_cap->srq_entry_sz);
 641         mlx4_dbg(dev, "Max CQs: %d, reserved CQs: %d, entry size: %d\n",
 642                  dev_cap->max_cqs, dev_cap->reserved_cqs, dev_cap->cqc_entry_sz);
 643         mlx4_dbg(dev, "Max EQs: %d, reserved EQs: %d, entry size: %d\n",
 644                  dev_cap->max_eqs, dev_cap->reserved_eqs, dev_cap->eqc_entry_sz);
 645         mlx4_dbg(dev, "reserved MPTs: %d, reserved MTTs: %d\n",
 646                  dev_cap->reserved_mrws, dev_cap->reserved_mtts);
 647         mlx4_dbg(dev, "Max PDs: %d, reserved PDs: %d, reserved UARs: %d\n",
 648                  dev_cap->max_pds, dev_cap->reserved_pds, dev_cap->reserved_uars);
 649         mlx4_dbg(dev, "Max QP/MCG: %d, reserved MGMs: %d\n",
 650                  dev_cap->max_pds, dev_cap->reserved_mgms);
 651         mlx4_dbg(dev, "Max CQEs: %d, max WQEs: %d, max SRQ WQEs: %d\n",
 652                  dev_cap->max_cq_sz, dev_cap->max_qp_sz, dev_cap->max_srq_sz);
 653         mlx4_dbg(dev, "Local CA ACK delay: %d, max MTU: %d, port width cap: %d\n",
 654                  dev_cap->local_ca_ack_delay, 128 << dev_cap->ib_mtu[1],
 655                  dev_cap->max_port_width[1]);
 656         mlx4_dbg(dev, "Max SQ desc size: %d, max SQ S/G: %d\n",
 657                  dev_cap->max_sq_desc_sz, dev_cap->max_sq_sg);
 658         mlx4_dbg(dev, "Max RQ desc size: %d, max RQ S/G: %d\n",
 659                  dev_cap->max_rq_desc_sz, dev_cap->max_rq_sg);
 660         mlx4_dbg(dev, "Max GSO size: %d\n", dev_cap->max_gso_sz);
 661         mlx4_dbg(dev, "Max counters: %d\n", dev_cap->max_counters);
 662         mlx4_dbg(dev, "Max RSS Table size: %d\n", dev_cap->max_rss_tbl_sz);
 663
 664         dump_dev_cap_flags(dev, dev_cap->flags);
 665         dump_dev_cap_flags2(dev, dev_cap->flags2);
 666
 667 out:
 668         mlx4_free_cmd_mailbox(dev, mailbox);
 669         return err;
 670 }
 671
 672 int mlx4_QUERY_PORT_wrapper(struct mlx4_dev *dev, int slave,
 673                             struct mlx4_vhcr *vhcr,
 674                             struct mlx4_cmd_mailbox *inbox,
 675                             struct mlx4_cmd_mailbox *outbox,
 676                             struct mlx4_cmd_info *cmd)
 677 {
 678         u64 def_mac;
 679         u8 port_type;
 680         int err;
 681
 682 #define MLX4_PORT_SUPPORT_IB            (1 << 0)
 683 #define MLX4_PORT_SUGGEST_TYPE          (1 << 3)
 684 #define MLX4_PORT_DEFAULT_SENSE         (1 << 4)
 685 #define MLX4_VF_PORT_ETH_ONLY_MASK      (0xff & ~MLX4_PORT_SUPPORT_IB & \
 686                                          ~MLX4_PORT_SUGGEST_TYPE & \
 687                                          ~MLX4_PORT_DEFAULT_SENSE)
 688
 689         err = mlx4_cmd_box(dev, 0, outbox->dma, vhcr->in_modifier, 0,
 690                            MLX4_CMD_QUERY_PORT, MLX4_CMD_TIME_CLASS_B,
 691                            MLX4_CMD_NATIVE);
 692
 693         if (!err && dev->caps.function != slave) {
 694                 /* set slave default_mac address */
 695                 MLX4_GET(def_mac, outbox->buf, QUERY_PORT_MAC_OFFSET);
 696                 def_mac += slave << 8;
 697                 MLX4_PUT(outbox->buf, def_mac, QUERY_PORT_MAC_OFFSET);
 698
 699                 /* get port type - currently only eth is enabled */
 700                 MLX4_GET(port_type, outbox->buf,
 701                          QUERY_PORT_SUPPORTED_TYPE_OFFSET);
 702
 703                 /* Allow only Eth port, no link sensing allowed */
 704                 port_type &= MLX4_VF_PORT_ETH_ONLY_MASK;
 705
 706                 /* check eth is enabled for this port */
 707                 if (!(port_type & 2))
 708                         mlx4_dbg(dev, "QUERY PORT: eth not supported by host");
 709
 710                 MLX4_PUT(outbox->buf, port_type,
 711                          QUERY_PORT_SUPPORTED_TYPE_OFFSET);
 712         }
 713
 714         return err;
 715 }
 716
 717 int mlx4_map_cmd(struct mlx4_dev *dev, u16 op, struct mlx4_icm *icm, u64 virt)
 718 {
 719         struct mlx4_cmd_mailbox *mailbox;
 720         struct mlx4_icm_iter iter;
 721         __be64 *pages;
 722         int lg;
 723         int nent = 0;
 724         int i;
 725         int err = 0;
 726         int ts = 0, tc = 0;
 727
 728         mailbox = mlx4_alloc_cmd_mailbox(dev);
 729         if (IS_ERR(mailbox))
 730                 return PTR_ERR(mailbox);
 731         memset(mailbox->buf, 0, MLX4_MAILBOX_SIZE);
 732         pages = mailbox->buf;
 733
 734         for (mlx4_icm_first(icm, &iter);
 735              !mlx4_icm_last(&iter);
 736              mlx4_icm_next(&iter)) {
 737                 /*
 738                  * We have to pass pages that are aligned to their
 739                  * size, so find the least significant 1 in the
 740                  * address or size and use that as our log2 size.
 741                  */
 742                 lg = ffs(mlx4_icm_addr(&iter) | mlx4_icm_size(&iter)) - 1;
 743                 if (lg < MLX4_ICM_PAGE_SHIFT) {
 744                         mlx4_warn(dev, "Got FW area not aligned to %d (%llx/%lx).\n",
 745                                    MLX4_ICM_PAGE_SIZE,
 746                                    (unsigned long long) mlx4_icm_addr(&iter),
 747                                    mlx4_icm_size(&iter));
 748                         err = -EINVAL;
 749                         goto out;
 750                 }
 751
 752                 for (i = 0; i < mlx4_icm_size(&iter) >> lg; ++i) {
 753                         if (virt != -1) {
 754                                 pages[nent * 2] = cpu_to_be64(virt);
 755                                 virt += 1 << lg;
 756                         }
 757
 758                         pages[nent * 2 + 1] =
 759                                 cpu_to_be64((mlx4_icm_addr(&iter) + (i << lg)) |
 760                                             (lg - MLX4_ICM_PAGE_SHIFT));
 761                         ts += 1 << (lg - 10);
 762                         ++tc;
 763
 764                         if (++nent == MLX4_MAILBOX_SIZE / 16) {
 765                                 err = mlx4_cmd(dev, mailbox->dma, nent, 0, op,
 766                                                 MLX4_CMD_TIME_CLASS_B,
 767                                                 MLX4_CMD_NATIVE);
 768                                 if (err)
 769                                         goto out;
 770                                 nent = 0;
 771                         }
 772                 }
 773         }
 774
 775         if (nent)
 776                 err = mlx4_cmd(dev, mailbox->dma, nent, 0, op,
 777                                MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
 778         if (err)
 779                 goto out;
 780
 781         switch (op) {
 782         case MLX4_CMD_MAP_FA:
 783                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for FW.\n", tc, ts);
 784                 break;
 785         case MLX4_CMD_MAP_ICM_AUX:
 786                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for ICM aux.\n", tc, ts);
 787                 break;
 788         case MLX4_CMD_MAP_ICM:
 789                 mlx4_dbg(dev, "Mapped %d chunks/%d KB at %llx for ICM.\n",
 790                           tc, ts, (unsigned long long) virt - (ts << 10));
 791                 break;
 792         }
 793
 794 out:
 795         mlx4_free_cmd_mailbox(dev, mailbox);
 796         return err;
 797 }
 798
 799 int mlx4_MAP_FA(struct mlx4_dev *dev, struct mlx4_icm *icm)
 800 {
 801         return mlx4_map_cmd(dev, MLX4_CMD_MAP_FA, icm, -1);
 802 }
 803
 804 int mlx4_UNMAP_FA(struct mlx4_dev *dev)
 805 {
 806         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_UNMAP_FA,
 807                         MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
 808 }
 809
 810
 811 int mlx4_RUN_FW(struct mlx4_dev *dev)
 812 {
 813         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_RUN_FW,
 814                         MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
 815 }
 816
 817 int mlx4_QUERY_FW(struct mlx4_dev *dev)
 818 {
 819         struct mlx4_fw  *fw  = &mlx4_priv(dev)->fw;
 820         struct mlx4_cmd *cmd = &mlx4_priv(dev)->cmd;
 821         struct mlx4_cmd_mailbox *mailbox;
 822         u32 *outbox;
 823         int err = 0;
 824         u64 fw_ver;
 825         u16 cmd_if_rev;
 826         u8 lg;
 827
 828 #define QUERY_FW_OUT_SIZE             0x100
 829 #define QUERY_FW_VER_OFFSET            0x00
 830 #define QUERY_FW_PPF_ID                0x09
 831 #define QUERY_FW_CMD_IF_REV_OFFSET     0x0a
 832 #define QUERY_FW_MAX_CMD_OFFSET        0x0f
 833 #define QUERY_FW_ERR_START_OFFSET      0x30
 834 #define QUERY_FW_ERR_SIZE_OFFSET       0x38
 835 #define QUERY_FW_ERR_BAR_OFFSET        0x3c
 836
 837 #define QUERY_FW_SIZE_OFFSET           0x00
 838 #define QUERY_FW_CLR_INT_BASE_OFFSET   0x20
 839 #define QUERY_FW_CLR_INT_BAR_OFFSET    0x28
 840
 841 #define QUERY_FW_COMM_BASE_OFFSET      0x40
 842 #define QUERY_FW_COMM_BAR_OFFSET       0x48
 843
 844         mailbox = mlx4_alloc_cmd_mailbox(dev);
 845         if (IS_ERR(mailbox))
 846                 return PTR_ERR(mailbox);
 847         outbox = mailbox->buf;
 848
 849         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_FW,
 850                             MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
 851         if (err)
 852                 goto out;
 853
 854         MLX4_GET(fw_ver, outbox, QUERY_FW_VER_OFFSET);
 855         /*
 856          * FW subminor version is at more significant bits than minor
 857          * version, so swap here.
 858          */
 859         dev->caps.fw_ver = (fw_ver & 0xffff00000000ull) |
 860                 ((fw_ver & 0xffff0000ull) >> 16) |
 861                 ((fw_ver & 0x0000ffffull) << 16);
 862
 863         MLX4_GET(lg, outbox, QUERY_FW_PPF_ID);
 864         dev->caps.function = lg;
 865
 866         MLX4_GET(cmd_if_rev, outbox, QUERY_FW_CMD_IF_REV_OFFSET);
 867         if (cmd_if_rev < MLX4_COMMAND_INTERFACE_MIN_REV ||
 868             cmd_if_rev > MLX4_COMMAND_INTERFACE_MAX_REV) {
 869                 mlx4_err(dev, "Installed FW has unsupported "
 870                          "command interface revision %d.\n",
 871                          cmd_if_rev);
 872                 mlx4_err(dev, "(Installed FW version is %d.%d.%03d)\n",
 873                          (int) (dev->caps.fw_ver >> 32),
 874                          (int) (dev->caps.fw_ver >> 16) & 0xffff,
 875                          (int) dev->caps.fw_ver & 0xffff);
 876                 mlx4_err(dev, "This driver version supports only revisions %d to %d.\n",
 877                          MLX4_COMMAND_INTERFACE_MIN_REV, MLX4_COMMAND_INTERFACE_MAX_REV);
 878                 err = -ENODEV;
 879                 goto out;
 880         }
 881
 882         if (cmd_if_rev < MLX4_COMMAND_INTERFACE_NEW_PORT_CMDS)
 883                 dev->flags |= MLX4_FLAG_OLD_PORT_CMDS;
 884
 885         MLX4_GET(lg, outbox, QUERY_FW_MAX_CMD_OFFSET);
 886         cmd->max_cmds = 1 << lg;
 887
 888         mlx4_dbg(dev, "FW version %d.%d.%03d (cmd intf rev %d), max commands %d\n",
 889                  (int) (dev->caps.fw_ver >> 32),
 890                  (int) (dev->caps.fw_ver >> 16) & 0xffff,
 891                  (int) dev->caps.fw_ver & 0xffff,
 892                  cmd_if_rev, cmd->max_cmds);
 893
 894         MLX4_GET(fw->catas_offset, outbox, QUERY_FW_ERR_START_OFFSET);
 895         MLX4_GET(fw->catas_size,   outbox, QUERY_FW_ERR_SIZE_OFFSET);
 896         MLX4_GET(fw->catas_bar,    outbox, QUERY_FW_ERR_BAR_OFFSET);
 897         fw->catas_bar = (fw->catas_bar >> 6) * 2;
 898
 899         mlx4_dbg(dev, "Catastrophic error buffer at 0x%llx, size 0x%x, BAR %d\n",
 900                  (unsigned long long) fw->catas_offset, fw->catas_size, fw->catas_bar);
 901
 902         MLX4_GET(fw->fw_pages,     outbox, QUERY_FW_SIZE_OFFSET);
 903         MLX4_GET(fw->clr_int_base, outbox, QUERY_FW_CLR_INT_BASE_OFFSET);
 904         MLX4_GET(fw->clr_int_bar,  outbox, QUERY_FW_CLR_INT_BAR_OFFSET);
 905         fw->clr_int_bar = (fw->clr_int_bar >> 6) * 2;
 906
 907         MLX4_GET(fw->comm_base, outbox, QUERY_FW_COMM_BASE_OFFSET);
 908         MLX4_GET(fw->comm_bar,  outbox, QUERY_FW_COMM_BAR_OFFSET);
 909         fw->comm_bar = (fw->comm_bar >> 6) * 2;
 910         mlx4_dbg(dev, "Communication vector bar:%d offset:0x%llx\n",
 911                  fw->comm_bar, fw->comm_base);
 912         mlx4_dbg(dev, "FW size %d KB\n", fw->fw_pages >> 2);
 913
 914         /*
 915          * Round up number of system pages needed in case
 916          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
 917          */
 918         fw->fw_pages =
 919                 ALIGN(fw->fw_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
 920                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
 921
 922         mlx4_dbg(dev, "Clear int @ %llx, BAR %d\n",
 923                  (unsigned long long) fw->clr_int_base, fw->clr_int_bar);
 924
 925 out:
 926         mlx4_free_cmd_mailbox(dev, mailbox);
 927         return err;
 928 }
 929
 930 static void get_board_id(void *vsd, char *board_id)
 931 {
 932         int i;
 933
 934 #define VSD_OFFSET_SIG1         0x00
 935 #define VSD_OFFSET_SIG2         0xde
 936 #define VSD_OFFSET_MLX_BOARD_ID 0xd0
 937 #define VSD_OFFSET_TS_BOARD_ID  0x20
 938
 939 #define VSD_SIGNATURE_TOPSPIN   0x5ad
 940
 941         memset(board_id, 0, MLX4_BOARD_ID_LEN);
 942
 943         if (be16_to_cpup(vsd + VSD_OFFSET_SIG1) == VSD_SIGNATURE_TOPSPIN &&
 944             be16_to_cpup(vsd + VSD_OFFSET_SIG2) == VSD_SIGNATURE_TOPSPIN) {
 945                 strlcpy(board_id, vsd + VSD_OFFSET_TS_BOARD_ID, MLX4_BOARD_ID_LEN);
 946         } else {
 947                 /*
 948                  * The board ID is a string but the firmware byte
 949                  * swaps each 4-byte word before passing it back to
 950                  * us.  Therefore we need to swab it before printing.
 951                  */
 952                 for (i = 0; i < 4; ++i)
 953                         ((u32 *) board_id)[i] =
 954                                 swab32(*(u32 *) (vsd + VSD_OFFSET_MLX_BOARD_ID + i * 4));
 955         }
 956 }
 957
 958 int mlx4_QUERY_ADAPTER(struct mlx4_dev *dev, struct mlx4_adapter *adapter)
 959 {
 960         struct mlx4_cmd_mailbox *mailbox;
 961         u32 *outbox;
 962         int err;
 963
 964 #define QUERY_ADAPTER_OUT_SIZE             0x100
 965 #define QUERY_ADAPTER_INTA_PIN_OFFSET      0x10
 966 #define QUERY_ADAPTER_VSD_OFFSET           0x20
 967
 968         mailbox = mlx4_alloc_cmd_mailbox(dev);
 969         if (IS_ERR(mailbox))
 970                 return PTR_ERR(mailbox);
 971         outbox = mailbox->buf;
 972
 973         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_ADAPTER,
 974                            MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
 975         if (err)
 976                 goto out;
 977
 978         MLX4_GET(adapter->inta_pin, outbox,    QUERY_ADAPTER_INTA_PIN_OFFSET);
 979
 980         get_board_id(outbox + QUERY_ADAPTER_VSD_OFFSET / 4,
 981                      adapter->board_id);
 982
 983 out:
 984         mlx4_free_cmd_mailbox(dev, mailbox);
 985         return err;
 986 }
 987
 988 int mlx4_INIT_HCA(struct mlx4_dev *dev, struct mlx4_init_hca_param *param)
 989 {
 990         struct mlx4_cmd_mailbox *mailbox;
 991         __be32 *inbox;
 992         int err;
 993
 994 #define INIT_HCA_IN_SIZE                 0x200
 995 #define INIT_HCA_VERSION_OFFSET          0x000
 996 #define  INIT_HCA_VERSION                2
 997 #define INIT_HCA_CACHELINE_SZ_OFFSET     0x0e
 998 #define INIT_HCA_FLAGS_OFFSET            0x014
 999 #define INIT_HCA_QPC_OFFSET              0x020
1000 #define  INIT_HCA_QPC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x10)
1001 #define  INIT_HCA_LOG_QP_OFFSET          (INIT_HCA_QPC_OFFSET + 0x17)
1002 #define  INIT_HCA_SRQC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x28)
1003 #define  INIT_HCA_LOG_SRQ_OFFSET         (INIT_HCA_QPC_OFFSET + 0x2f)
1004 #define  INIT_HCA_CQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x30)
1005 #define  INIT_HCA_LOG_CQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x37)
1006 #define  INIT_HCA_EQE_CQE_OFFSETS        (INIT_HCA_QPC_OFFSET + 0x38)
1007 #define  INIT_HCA_ALTC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x40)
1008 #define  INIT_HCA_AUXC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x50)
1009 #define  INIT_HCA_EQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x60)
1010 #define  INIT_HCA_LOG_EQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x67)
1011 #define  INIT_HCA_RDMARC_BASE_OFFSET     (INIT_HCA_QPC_OFFSET + 0x70)
1012 #define  INIT_HCA_LOG_RD_OFFSET          (INIT_HCA_QPC_OFFSET + 0x77)
1013 #define INIT_HCA_MCAST_OFFSET            0x0c0
1014 #define  INIT_HCA_MC_BASE_OFFSET         (INIT_HCA_MCAST_OFFSET + 0x00)
1015 #define  INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x12)
1016 #define  INIT_HCA_LOG_MC_HASH_SZ_OFFSET  (INIT_HCA_MCAST_OFFSET + 0x16)
1017 #define  INIT_HCA_UC_STEERING_OFFSET     (INIT_HCA_MCAST_OFFSET + 0x18)
1018 #define  INIT_HCA_LOG_MC_TABLE_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x1b)
1019 #define INIT_HCA_TPT_OFFSET              0x0f0
1020 #define  INIT_HCA_DMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x00)
1021 #define  INIT_HCA_LOG_MPT_SZ_OFFSET      (INIT_HCA_TPT_OFFSET + 0x0b)
1022 #define  INIT_HCA_MTT_BASE_OFFSET        (INIT_HCA_TPT_OFFSET + 0x10)
1023 #define  INIT_HCA_CMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x18)
1024 #define INIT_HCA_UAR_OFFSET              0x120
1025 #define  INIT_HCA_LOG_UAR_SZ_OFFSET      (INIT_HCA_UAR_OFFSET + 0x0a)
1026 #define  INIT_HCA_UAR_PAGE_SZ_OFFSET     (INIT_HCA_UAR_OFFSET + 0x0b)
1027
1028         mailbox = mlx4_alloc_cmd_mailbox(dev);
1029         if (IS_ERR(mailbox))
1030                 return PTR_ERR(mailbox);
1031         inbox = mailbox->buf;
1032
1033         memset(inbox, 0, INIT_HCA_IN_SIZE);
1034
1035         *((u8 *) mailbox->buf + INIT_HCA_VERSION_OFFSET) = INIT_HCA_VERSION;
1036
1037         *((u8 *) mailbox->buf + INIT_HCA_CACHELINE_SZ_OFFSET) =
1038                 (ilog2(cache_line_size()) - 4) << 5;
1039
1040 #if defined(__LITTLE_ENDIAN)
1041         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) &= ~cpu_to_be32(1 << 1);
1042 #elif defined(__BIG_ENDIAN)
1043         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 1);
1044 #else
1045 #error Host endianness not defined
1046 #endif
1047         /* Check port for UD address vector: */
1048         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1);
1049
1050         /* Enable IPoIB checksumming if we can: */
1051         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_IPOIB_CSUM)
1052                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 3);
1053
1054         /* Enable QoS support if module parameter set */
1055         if (enable_qos)
1056                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 2);
1057
1058         /* enable counters */
1059         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_COUNTERS)
1060                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 4);
1061
1062         /* QPC/EEC/CQC/EQC/RDMARC attributes */
1063
1064         MLX4_PUT(inbox, param->qpc_base,      INIT_HCA_QPC_BASE_OFFSET);
1065         MLX4_PUT(inbox, param->log_num_qps,   INIT_HCA_LOG_QP_OFFSET);
1066         MLX4_PUT(inbox, param->srqc_base,     INIT_HCA_SRQC_BASE_OFFSET);
1067         MLX4_PUT(inbox, param->log_num_srqs,  INIT_HCA_LOG_SRQ_OFFSET);
1068         MLX4_PUT(inbox, param->cqc_base,      INIT_HCA_CQC_BASE_OFFSET);
1069         MLX4_PUT(inbox, param->log_num_cqs,   INIT_HCA_LOG_CQ_OFFSET);
1070         MLX4_PUT(inbox, param->altc_base,     INIT_HCA_ALTC_BASE_OFFSET);
1071         MLX4_PUT(inbox, param->auxc_base,     INIT_HCA_AUXC_BASE_OFFSET);
1072         MLX4_PUT(inbox, param->eqc_base,      INIT_HCA_EQC_BASE_OFFSET);
1073         MLX4_PUT(inbox, param->log_num_eqs,   INIT_HCA_LOG_EQ_OFFSET);
1074         MLX4_PUT(inbox, param->rdmarc_base,   INIT_HCA_RDMARC_BASE_OFFSET);
1075         MLX4_PUT(inbox, param->log_rd_per_qp, INIT_HCA_LOG_RD_OFFSET);
1076
1077         /* multicast attributes */
1078
1079         MLX4_PUT(inbox, param->mc_base,         INIT_HCA_MC_BASE_OFFSET);
1080         MLX4_PUT(inbox, param->log_mc_entry_sz, INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET);
1081         MLX4_PUT(inbox, param->log_mc_hash_sz,  INIT_HCA_LOG_MC_HASH_SZ_OFFSET);
1082         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_VEP_MC_STEER)
1083                 MLX4_PUT(inbox, (u8) (1 << 3),  INIT_HCA_UC_STEERING_OFFSET);
1084         MLX4_PUT(inbox, param->log_mc_table_sz, INIT_HCA_LOG_MC_TABLE_SZ_OFFSET);
1085
1086         /* TPT attributes */
1087
1088         MLX4_PUT(inbox, param->dmpt_base,  INIT_HCA_DMPT_BASE_OFFSET);
1089         MLX4_PUT(inbox, param->log_mpt_sz, INIT_HCA_LOG_MPT_SZ_OFFSET);
1090         MLX4_PUT(inbox, param->mtt_base,   INIT_HCA_MTT_BASE_OFFSET);
1091         MLX4_PUT(inbox, param->cmpt_base,  INIT_HCA_CMPT_BASE_OFFSET);
1092
1093         /* UAR attributes */
1094
1095         MLX4_PUT(inbox, param->uar_page_sz,     INIT_HCA_UAR_PAGE_SZ_OFFSET);
1096         MLX4_PUT(inbox, param->log_uar_sz,      INIT_HCA_LOG_UAR_SZ_OFFSET);
1097
1098         err = mlx4_cmd(dev, mailbox->dma, 0, 0, MLX4_CMD_INIT_HCA, 10000,
1099                        MLX4_CMD_NATIVE);
1100
1101         if (err)
1102                 mlx4_err(dev, "INIT_HCA returns %d\n", err);
1103
1104         mlx4_free_cmd_mailbox(dev, mailbox);
1105         return err;
1106 }
1107
1108 int mlx4_QUERY_HCA(struct mlx4_dev *dev,
1109                    struct mlx4_init_hca_param *param)
1110 {
1111         struct mlx4_cmd_mailbox *mailbox;
1112         __be32 *outbox;
1113         int err;
1114
1115 #define QUERY_HCA_GLOBAL_CAPS_OFFSET    0x04
1116
1117         mailbox = mlx4_alloc_cmd_mailbox(dev);
1118         if (IS_ERR(mailbox))
1119                 return PTR_ERR(mailbox);
1120         outbox = mailbox->buf;
1121
1122         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0,
1123                            MLX4_CMD_QUERY_HCA,
1124                            MLX4_CMD_TIME_CLASS_B,
1125                            !mlx4_is_slave(dev));
1126         if (err)
1127                 goto out;
1128
1129         MLX4_GET(param->global_caps, outbox, QUERY_HCA_GLOBAL_CAPS_OFFSET);
1130
1131         /* QPC/EEC/CQC/EQC/RDMARC attributes */
1132
1133         MLX4_GET(param->qpc_base,      outbox, INIT_HCA_QPC_BASE_OFFSET);
1134         MLX4_GET(param->log_num_qps,   outbox, INIT_HCA_LOG_QP_OFFSET);
1135         MLX4_GET(param->srqc_base,     outbox, INIT_HCA_SRQC_BASE_OFFSET);
1136         MLX4_GET(param->log_num_srqs,  outbox, INIT_HCA_LOG_SRQ_OFFSET);
1137         MLX4_GET(param->cqc_base,      outbox, INIT_HCA_CQC_BASE_OFFSET);
1138         MLX4_GET(param->log_num_cqs,   outbox, INIT_HCA_LOG_CQ_OFFSET);
1139         MLX4_GET(param->altc_base,     outbox, INIT_HCA_ALTC_BASE_OFFSET);
1140         MLX4_GET(param->auxc_base,     outbox, INIT_HCA_AUXC_BASE_OFFSET);
1141         MLX4_GET(param->eqc_base,      outbox, INIT_HCA_EQC_BASE_OFFSET);
1142         MLX4_GET(param->log_num_eqs,   outbox, INIT_HCA_LOG_EQ_OFFSET);
1143         MLX4_GET(param->rdmarc_base,   outbox, INIT_HCA_RDMARC_BASE_OFFSET);
1144         MLX4_GET(param->log_rd_per_qp, outbox, INIT_HCA_LOG_RD_OFFSET);
1145
1146         /* multicast attributes */
1147
1148         MLX4_GET(param->mc_base,         outbox, INIT_HCA_MC_BASE_OFFSET);
1149         MLX4_GET(param->log_mc_entry_sz, outbox,
1150                  INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET);
1151         MLX4_GET(param->log_mc_hash_sz,  outbox,
1152                  INIT_HCA_LOG_MC_HASH_SZ_OFFSET);
1153         MLX4_GET(param->log_mc_table_sz, outbox,
1154                  INIT_HCA_LOG_MC_TABLE_SZ_OFFSET);
1155
1156         /* TPT attributes */
1157
1158         MLX4_GET(param->dmpt_base,  outbox, INIT_HCA_DMPT_BASE_OFFSET);
1159         MLX4_GET(param->log_mpt_sz, outbox, INIT_HCA_LOG_MPT_SZ_OFFSET);
1160         MLX4_GET(param->mtt_base,   outbox, INIT_HCA_MTT_BASE_OFFSET);
1161         MLX4_GET(param->cmpt_base,  outbox, INIT_HCA_CMPT_BASE_OFFSET);
1162
1163         /* UAR attributes */
1164
1165         MLX4_GET(param->uar_page_sz, outbox, INIT_HCA_UAR_PAGE_SZ_OFFSET);
1166         MLX4_GET(param->log_uar_sz, outbox, INIT_HCA_LOG_UAR_SZ_OFFSET);
1167
1168 out:
1169         mlx4_free_cmd_mailbox(dev, mailbox);
1170
1171         return err;
1172 }
1173
1174 int mlx4_INIT_PORT_wrapper(struct mlx4_dev *dev, int slave,
1175                            struct mlx4_vhcr *vhcr,
1176                            struct mlx4_cmd_mailbox *inbox,
1177                            struct mlx4_cmd_mailbox *outbox,
1178                            struct mlx4_cmd_info *cmd)
1179 {
1180         struct mlx4_priv *priv = mlx4_priv(dev);
1181         int port = vhcr->in_modifier;
1182         int err;
1183
1184         if (priv->mfunc.master.slave_state[slave].init_port_mask & (1 << port))
1185                 return 0;
1186
1187         if (dev->caps.port_mask[port] == MLX4_PORT_TYPE_IB)
1188                 return -ENODEV;
1189
1190         /* Enable port only if it was previously disabled */
1191         if (!priv->mfunc.master.init_port_ref[port]) {
1192                 err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_INIT_PORT,
1193                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1194                 if (err)
1195                         return err;
1196         }
1197         priv->mfunc.master.slave_state[slave].init_port_mask |= (1 << port);
1198         ++priv->mfunc.master.init_port_ref[port];
1199         return 0;
1200 }
1201
1202 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port)
1203 {
1204         struct mlx4_cmd_mailbox *mailbox;
1205         u32 *inbox;
1206         int err;
1207         u32 flags;
1208         u16 field;
1209
1210         if (dev->flags & MLX4_FLAG_OLD_PORT_CMDS) {
1211 #define INIT_PORT_IN_SIZE          256
1212 #define INIT_PORT_FLAGS_OFFSET     0x00
1213 #define INIT_PORT_FLAG_SIG         (1 << 18)
1214 #define INIT_PORT_FLAG_NG          (1 << 17)
1215 #define INIT_PORT_FLAG_G0          (1 << 16)
1216 #define INIT_PORT_VL_SHIFT         4
1217 #define INIT_PORT_PORT_WIDTH_SHIFT 8
1218 #define INIT_PORT_MTU_OFFSET       0x04
1219 #define INIT_PORT_MAX_GID_OFFSET   0x06
1220 #define INIT_PORT_MAX_PKEY_OFFSET  0x0a
1221 #define INIT_PORT_GUID0_OFFSET     0x10
1222 #define INIT_PORT_NODE_GUID_OFFSET 0x18
1223 #define INIT_PORT_SI_GUID_OFFSET   0x20
1224
1225                 mailbox = mlx4_alloc_cmd_mailbox(dev);
1226                 if (IS_ERR(mailbox))
1227                         return PTR_ERR(mailbox);
1228                 inbox = mailbox->buf;
1229
1230                 memset(inbox, 0, INIT_PORT_IN_SIZE);
1231
1232                 flags = 0;
1233                 flags |= (dev->caps.vl_cap[port] & 0xf) << INIT_PORT_VL_SHIFT;
1234                 flags |= (dev->caps.port_width_cap[port] & 0xf) << INIT_PORT_PORT_WIDTH_SHIFT;
1235                 MLX4_PUT(inbox, flags,            INIT_PORT_FLAGS_OFFSET);
1236
1237                 field = 128 << dev->caps.ib_mtu_cap[port];
1238                 MLX4_PUT(inbox, field, INIT_PORT_MTU_OFFSET);
1239                 field = dev->caps.gid_table_len[port];
1240                 MLX4_PUT(inbox, field, INIT_PORT_MAX_GID_OFFSET);
1241                 field = dev->caps.pkey_table_len[port];
1242                 MLX4_PUT(inbox, field, INIT_PORT_MAX_PKEY_OFFSET);
1243
1244                 err = mlx4_cmd(dev, mailbox->dma, port, 0, MLX4_CMD_INIT_PORT,
1245                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1246
1247                 mlx4_free_cmd_mailbox(dev, mailbox);
1248         } else
1249                 err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_INIT_PORT,
1250                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_WRAPPED);
1251
1252         return err;
1253 }
1254 EXPORT_SYMBOL_GPL(mlx4_INIT_PORT);
1255
1256 int mlx4_CLOSE_PORT_wrapper(struct mlx4_dev *dev, int slave,
1257                             struct mlx4_vhcr *vhcr,
1258                             struct mlx4_cmd_mailbox *inbox,
1259                             struct mlx4_cmd_mailbox *outbox,
1260                             struct mlx4_cmd_info *cmd)
1261 {
1262         struct mlx4_priv *priv = mlx4_priv(dev);
1263         int port = vhcr->in_modifier;
1264         int err;
1265
1266         if (!(priv->mfunc.master.slave_state[slave].init_port_mask &
1267             (1 << port)))
1268                 return 0;
1269
1270         if (dev->caps.port_mask[port] == MLX4_PORT_TYPE_IB)
1271                 return -ENODEV;
1272         if (priv->mfunc.master.init_port_ref[port] == 1) {
1273                 err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_CLOSE_PORT, 1000,
1274                                MLX4_CMD_NATIVE);
1275                 if (err)
1276                         return err;
1277         }
1278         priv->mfunc.master.slave_state[slave].init_port_mask &= ~(1 << port);
1279         --priv->mfunc.master.init_port_ref[port];
1280         return 0;
1281 }
1282
1283 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port)
1284 {
1285         return mlx4_cmd(dev, 0, port, 0, MLX4_CMD_CLOSE_PORT, 1000,
1286                         MLX4_CMD_WRAPPED);
1287 }
1288 EXPORT_SYMBOL_GPL(mlx4_CLOSE_PORT);
1289
1290 int mlx4_CLOSE_HCA(struct mlx4_dev *dev, int panic)
1291 {
1292         return mlx4_cmd(dev, 0, 0, panic, MLX4_CMD_CLOSE_HCA, 1000,
1293                         MLX4_CMD_NATIVE);
1294 }
1295
1296 int mlx4_SET_ICM_SIZE(struct mlx4_dev *dev, u64 icm_size, u64 *aux_pages)
1297 {
1298         int ret = mlx4_cmd_imm(dev, icm_size, aux_pages, 0, 0,
1299                                MLX4_CMD_SET_ICM_SIZE,
1300                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1301         if (ret)
1302                 return ret;
1303
1304         /*
1305          * Round up number of system pages needed in case
1306          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
1307          */
1308         *aux_pages = ALIGN(*aux_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
1309                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
1310
1311         return 0;
1312 }
1313
1314 int mlx4_NOP(struct mlx4_dev *dev)
1315 {
1316         /* Input modifier of 0x1f means "finish as soon as possible." */
1317         return mlx4_cmd(dev, 0, 0x1f, 0, MLX4_CMD_NOP, 100, MLX4_CMD_NATIVE);
1318 }
1319
1320 #define MLX4_WOL_SETUP_MODE (5 << 28)
1321 int mlx4_wol_read(struct mlx4_dev *dev, u64 *config, int port)
1322 {
1323         u32 in_mod = MLX4_WOL_SETUP_MODE | port << 8;
1324
1325         return mlx4_cmd_imm(dev, 0, config, in_mod, 0x3,
1326                             MLX4_CMD_MOD_STAT_CFG, MLX4_CMD_TIME_CLASS_A,
1327                             MLX4_CMD_NATIVE);
1328 }
1329 EXPORT_SYMBOL_GPL(mlx4_wol_read);
1330
1331 int mlx4_wol_write(struct mlx4_dev *dev, u64 config, int port)
1332 {
1333         u32 in_mod = MLX4_WOL_SETUP_MODE | port << 8;
1334
1335         return mlx4_cmd(dev, config, in_mod, 0x1, MLX4_CMD_MOD_STAT_CFG,
1336                         MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1337 }
1338 EXPORT_SYMBOL_GPL(mlx4_wol_write);