drivers/net/ixgbe/ixgbe_82599.c

   1 /*******************************************************************************
   2
   3   Intel 10 Gigabit PCI Express Linux driver
   4   Copyright(c) 1999 - 2011 Intel Corporation.
   5
   6   This program is free software; you can redistribute it and/or modify it
   7   under the terms and conditions of the GNU General Public License,
   8   version 2, as published by the Free Software Foundation.
   9
  10   This program is distributed in the hope it will be useful, but WITHOUT
  11   ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  12   FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  13   more details.
  14
  15   You should have received a copy of the GNU General Public License along with
  16   this program; if not, write to the Free Software Foundation, Inc.,
  17   51 Franklin St - Fifth Floor, Boston, MA 02110-1301 USA.
  18
  19   The full GNU General Public License is included in this distribution in
  20   the file called "COPYING".
  21
  22   Contact Information:
  23   e1000-devel Mailing List <e1000-devel@lists.sourceforge.net>
  24   Intel Corporation, 5200 N.E. Elam Young Parkway, Hillsboro, OR 97124-6497
  25
  26 *******************************************************************************/
  27
  28 #include <linux/pci.h>
  29 #include <linux/delay.h>
  30 #include <linux/sched.h>
  31
  32 #include "ixgbe.h"
  33 #include "ixgbe_phy.h"
  34 #include "ixgbe_mbx.h"
  35
  36 #define IXGBE_82599_MAX_TX_QUEUES 128
  37 #define IXGBE_82599_MAX_RX_QUEUES 128
  38 #define IXGBE_82599_RAR_ENTRIES   128
  39 #define IXGBE_82599_MC_TBL_SIZE   128
  40 #define IXGBE_82599_VFT_TBL_SIZE  128
  41
  42 static void ixgbe_disable_tx_laser_multispeed_fiber(struct ixgbe_hw *hw);
  43 static void ixgbe_enable_tx_laser_multispeed_fiber(struct ixgbe_hw *hw);
  44 static void ixgbe_flap_tx_laser_multispeed_fiber(struct ixgbe_hw *hw);
  45 static s32 ixgbe_setup_mac_link_multispeed_fiber(struct ixgbe_hw *hw,
  46                                                  ixgbe_link_speed speed,
  47                                                  bool autoneg,
  48                                                  bool autoneg_wait_to_complete);
  49 static s32 ixgbe_setup_mac_link_smartspeed(struct ixgbe_hw *hw,
  50                                            ixgbe_link_speed speed,
  51                                            bool autoneg,
  52                                            bool autoneg_wait_to_complete);
  53 static s32 ixgbe_start_mac_link_82599(struct ixgbe_hw *hw,
  54                                       bool autoneg_wait_to_complete);
  55 static s32 ixgbe_setup_mac_link_82599(struct ixgbe_hw *hw,
  56                                ixgbe_link_speed speed,
  57                                bool autoneg,
  58                                bool autoneg_wait_to_complete);
  59 static s32 ixgbe_setup_copper_link_82599(struct ixgbe_hw *hw,
  60                                          ixgbe_link_speed speed,
  61                                          bool autoneg,
  62                                          bool autoneg_wait_to_complete);
  63 static s32 ixgbe_verify_fw_version_82599(struct ixgbe_hw *hw);
  64
  65 static void ixgbe_init_mac_link_ops_82599(struct ixgbe_hw *hw)
  66 {
  67         struct ixgbe_mac_info *mac = &hw->mac;
  68
  69         /* enable the laser control functions for SFP+ fiber */
  70         if (mac->ops.get_media_type(hw) == ixgbe_media_type_fiber) {
  71                 mac->ops.disable_tx_laser =
  72                                        &ixgbe_disable_tx_laser_multispeed_fiber;
  73                 mac->ops.enable_tx_laser =
  74                                         &ixgbe_enable_tx_laser_multispeed_fiber;
  75                 mac->ops.flap_tx_laser = &ixgbe_flap_tx_laser_multispeed_fiber;
  76         } else {
  77                 mac->ops.disable_tx_laser = NULL;
  78                 mac->ops.enable_tx_laser = NULL;
  79                 mac->ops.flap_tx_laser = NULL;
  80         }
  81
  82         if (hw->phy.multispeed_fiber) {
  83                 /* Set up dual speed SFP+ support */
  84                 mac->ops.setup_link = &ixgbe_setup_mac_link_multispeed_fiber;
  85         } else {
  86                 if ((mac->ops.get_media_type(hw) ==
  87                      ixgbe_media_type_backplane) &&
  88                     (hw->phy.smart_speed == ixgbe_smart_speed_auto ||
  89                      hw->phy.smart_speed == ixgbe_smart_speed_on))
  90                         mac->ops.setup_link = &ixgbe_setup_mac_link_smartspeed;
  91                 else
  92                         mac->ops.setup_link = &ixgbe_setup_mac_link_82599;
  93         }
  94 }
  95
  96 static s32 ixgbe_setup_sfp_modules_82599(struct ixgbe_hw *hw)
  97 {
  98         s32 ret_val = 0;
  99         u32 reg_anlp1 = 0;
 100         u32 i = 0;
 101         u16 list_offset, data_offset, data_value;
 102
 103         if (hw->phy.sfp_type != ixgbe_sfp_type_unknown) {
 104                 ixgbe_init_mac_link_ops_82599(hw);
 105
 106                 hw->phy.ops.reset = NULL;
 107
 108                 ret_val = ixgbe_get_sfp_init_sequence_offsets(hw, &list_offset,
 109                                                               &data_offset);
 110
 111                 if (ret_val != 0)
 112                         goto setup_sfp_out;
 113
 114                 /* PHY config will finish before releasing the semaphore */
 115                 ret_val = hw->mac.ops.acquire_swfw_sync(hw,
 116                                                         IXGBE_GSSR_MAC_CSR_SM);
 117                 if (ret_val != 0) {
 118                         ret_val = IXGBE_ERR_SWFW_SYNC;
 119                         goto setup_sfp_out;
 120                 }
 121
 122                 hw->eeprom.ops.read(hw, ++data_offset, &data_value);
 123                 while (data_value != 0xffff) {
 124                         IXGBE_WRITE_REG(hw, IXGBE_CORECTL, data_value);
 125                         IXGBE_WRITE_FLUSH(hw);
 126                         hw->eeprom.ops.read(hw, ++data_offset, &data_value);
 127                 }
 128
 129                 /* Release the semaphore */
 130                 ixgbe_release_swfw_sync(hw, IXGBE_GSSR_MAC_CSR_SM);
 131                 /* Delay obtaining semaphore again to allow FW access */
 132                 msleep(hw->eeprom.semaphore_delay);
 133
 134                 /* Now restart DSP by setting Restart_AN and clearing LMS */
 135                 IXGBE_WRITE_REG(hw, IXGBE_AUTOC, ((IXGBE_READ_REG(hw,
 136                                 IXGBE_AUTOC) & ~IXGBE_AUTOC_LMS_MASK) |
 137                                 IXGBE_AUTOC_AN_RESTART));
 138
 139                 /* Wait for AN to leave state 0 */
 140                 for (i = 0; i < 10; i++) {
 141                         msleep(4);
 142                         reg_anlp1 = IXGBE_READ_REG(hw, IXGBE_ANLP1);
 143                         if (reg_anlp1 & IXGBE_ANLP1_AN_STATE_MASK)
 144                                 break;
 145                 }
 146                 if (!(reg_anlp1 & IXGBE_ANLP1_AN_STATE_MASK)) {
 147                         hw_dbg(hw, "sfp module setup not complete\n");
 148                         ret_val = IXGBE_ERR_SFP_SETUP_NOT_COMPLETE;
 149                         goto setup_sfp_out;
 150                 }
 151
 152                 /* Restart DSP by setting Restart_AN and return to SFI mode */
 153                 IXGBE_WRITE_REG(hw, IXGBE_AUTOC, (IXGBE_READ_REG(hw,
 154                                 IXGBE_AUTOC) | IXGBE_AUTOC_LMS_10G_SERIAL |
 155                                 IXGBE_AUTOC_AN_RESTART));
 156         }
 157
 158 setup_sfp_out:
 159         return ret_val;
 160 }
 161
 162 static s32 ixgbe_get_invariants_82599(struct ixgbe_hw *hw)
 163 {
 164         struct ixgbe_mac_info *mac = &hw->mac;
 165
 166         ixgbe_init_mac_link_ops_82599(hw);
 167
 168         mac->mcft_size = IXGBE_82599_MC_TBL_SIZE;
 169         mac->vft_size = IXGBE_82599_VFT_TBL_SIZE;
 170         mac->num_rar_entries = IXGBE_82599_RAR_ENTRIES;
 171         mac->max_rx_queues = IXGBE_82599_MAX_RX_QUEUES;
 172         mac->max_tx_queues = IXGBE_82599_MAX_TX_QUEUES;
 173         mac->max_msix_vectors = ixgbe_get_pcie_msix_count_generic(hw);
 174
 175         return 0;
 176 }
 177
 178 /**
 179  *  ixgbe_init_phy_ops_82599 - PHY/SFP specific init
 180  *  @hw: pointer to hardware structure
 181  *
 182  *  Initialize any function pointers that were not able to be
 183  *  set during get_invariants because the PHY/SFP type was
 184  *  not known.  Perform the SFP init if necessary.
 185  *
 186  **/
 187 static s32 ixgbe_init_phy_ops_82599(struct ixgbe_hw *hw)
 188 {
 189         struct ixgbe_mac_info *mac = &hw->mac;
 190         struct ixgbe_phy_info *phy = &hw->phy;
 191         s32 ret_val = 0;
 192
 193         /* Identify the PHY or SFP module */
 194         ret_val = phy->ops.identify(hw);
 195
 196         /* Setup function pointers based on detected SFP module and speeds */
 197         ixgbe_init_mac_link_ops_82599(hw);
 198
 199         /* If copper media, overwrite with copper function pointers */
 200         if (mac->ops.get_media_type(hw) == ixgbe_media_type_copper) {
 201                 mac->ops.setup_link = &ixgbe_setup_copper_link_82599;
 202                 mac->ops.get_link_capabilities =
 203                         &ixgbe_get_copper_link_capabilities_generic;
 204         }
 205
 206         /* Set necessary function pointers based on phy type */
 207         switch (hw->phy.type) {
 208         case ixgbe_phy_tn:
 209                 phy->ops.check_link = &ixgbe_check_phy_link_tnx;
 210                 phy->ops.get_firmware_version =
 211                              &ixgbe_get_phy_firmware_version_tnx;
 212                 break;
 213         case ixgbe_phy_aq:
 214                 phy->ops.get_firmware_version =
 215                         &ixgbe_get_phy_firmware_version_generic;
 216                 break;
 217         default:
 218                 break;
 219         }
 220
 221         return ret_val;
 222 }
 223
 224 /**
 225  *  ixgbe_get_link_capabilities_82599 - Determines link capabilities
 226  *  @hw: pointer to hardware structure
 227  *  @speed: pointer to link speed
 228  *  @negotiation: true when autoneg or autotry is enabled
 229  *
 230  *  Determines the link capabilities by reading the AUTOC register.
 231  **/
 232 static s32 ixgbe_get_link_capabilities_82599(struct ixgbe_hw *hw,
 233                                              ixgbe_link_speed *speed,
 234                                              bool *negotiation)
 235 {
 236         s32 status = 0;
 237         u32 autoc = 0;
 238
 239         /* Determine 1G link capabilities off of SFP+ type */
 240         if (hw->phy.sfp_type == ixgbe_sfp_type_1g_cu_core0 ||
 241             hw->phy.sfp_type == ixgbe_sfp_type_1g_cu_core1) {
 242                 *speed = IXGBE_LINK_SPEED_1GB_FULL;
 243                 *negotiation = true;
 244                 goto out;
 245         }
 246
 247         /*
 248          * Determine link capabilities based on the stored value of AUTOC,
 249          * which represents EEPROM defaults.  If AUTOC value has not been
 250          * stored, use the current register value.
 251          */
 252         if (hw->mac.orig_link_settings_stored)
 253                 autoc = hw->mac.orig_autoc;
 254         else
 255                 autoc = IXGBE_READ_REG(hw, IXGBE_AUTOC);
 256
 257         switch (autoc & IXGBE_AUTOC_LMS_MASK) {
 258         case IXGBE_AUTOC_LMS_1G_LINK_NO_AN:
 259                 *speed = IXGBE_LINK_SPEED_1GB_FULL;
 260                 *negotiation = false;
 261                 break;
 262
 263         case IXGBE_AUTOC_LMS_10G_LINK_NO_AN:
 264                 *speed = IXGBE_LINK_SPEED_10GB_FULL;
 265                 *negotiation = false;
 266                 break;
 267
 268         case IXGBE_AUTOC_LMS_1G_AN:
 269                 *speed = IXGBE_LINK_SPEED_1GB_FULL;
 270                 *negotiation = true;
 271                 break;
 272
 273         case IXGBE_AUTOC_LMS_10G_SERIAL:
 274                 *speed = IXGBE_LINK_SPEED_10GB_FULL;
 275                 *negotiation = false;
 276                 break;
 277
 278         case IXGBE_AUTOC_LMS_KX4_KX_KR:
 279         case IXGBE_AUTOC_LMS_KX4_KX_KR_1G_AN:
 280                 *speed = IXGBE_LINK_SPEED_UNKNOWN;
 281                 if (autoc & IXGBE_AUTOC_KR_SUPP)
 282                         *speed |= IXGBE_LINK_SPEED_10GB_FULL;
 283                 if (autoc & IXGBE_AUTOC_KX4_SUPP)
 284                         *speed |= IXGBE_LINK_SPEED_10GB_FULL;
 285                 if (autoc & IXGBE_AUTOC_KX_SUPP)
 286                         *speed |= IXGBE_LINK_SPEED_1GB_FULL;
 287                 *negotiation = true;
 288                 break;
 289
 290         case IXGBE_AUTOC_LMS_KX4_KX_KR_SGMII:
 291                 *speed = IXGBE_LINK_SPEED_100_FULL;
 292                 if (autoc & IXGBE_AUTOC_KR_SUPP)
 293                         *speed |= IXGBE_LINK_SPEED_10GB_FULL;
 294                 if (autoc & IXGBE_AUTOC_KX4_SUPP)
 295                         *speed |= IXGBE_LINK_SPEED_10GB_FULL;
 296                 if (autoc & IXGBE_AUTOC_KX_SUPP)
 297                         *speed |= IXGBE_LINK_SPEED_1GB_FULL;
 298                 *negotiation = true;
 299                 break;
 300
 301         case IXGBE_AUTOC_LMS_SGMII_1G_100M:
 302                 *speed = IXGBE_LINK_SPEED_1GB_FULL | IXGBE_LINK_SPEED_100_FULL;
 303                 *negotiation = false;
 304                 break;
 305
 306         default:
 307                 status = IXGBE_ERR_LINK_SETUP;
 308                 goto out;
 309                 break;
 310         }
 311
 312         if (hw->phy.multispeed_fiber) {
 313                 *speed |= IXGBE_LINK_SPEED_10GB_FULL |
 314                           IXGBE_LINK_SPEED_1GB_FULL;
 315                 *negotiation = true;
 316         }
 317
 318 out:
 319         return status;
 320 }
 321
 322 /**
 323  *  ixgbe_get_media_type_82599 - Get media type
 324  *  @hw: pointer to hardware structure
 325  *
 326  *  Returns the media type (fiber, copper, backplane)
 327  **/
 328 static enum ixgbe_media_type ixgbe_get_media_type_82599(struct ixgbe_hw *hw)
 329 {
 330         enum ixgbe_media_type media_type;
 331
 332         /* Detect if there is a copper PHY attached. */
 333         switch (hw->phy.type) {
 334         case ixgbe_phy_cu_unknown:
 335         case ixgbe_phy_tn:
 336         case ixgbe_phy_aq:
 337                 media_type = ixgbe_media_type_copper;
 338                 goto out;
 339         default:
 340                 break;
 341         }
 342
 343         switch (hw->device_id) {
 344         case IXGBE_DEV_ID_82599_KX4:
 345         case IXGBE_DEV_ID_82599_KX4_MEZZ:
 346         case IXGBE_DEV_ID_82599_COMBO_BACKPLANE:
 347         case IXGBE_DEV_ID_82599_KR:
 348         case IXGBE_DEV_ID_82599_BACKPLANE_FCOE:
 349         case IXGBE_DEV_ID_82599_XAUI_LOM:
 350                 /* Default device ID is mezzanine card KX/KX4 */
 351                 media_type = ixgbe_media_type_backplane;
 352                 break;
 353         case IXGBE_DEV_ID_82599_SFP:
 354         case IXGBE_DEV_ID_82599_SFP_FCOE:
 355         case IXGBE_DEV_ID_82599_SFP_EM:
 356                 media_type = ixgbe_media_type_fiber;
 357                 break;
 358         case IXGBE_DEV_ID_82599_CX4:
 359                 media_type = ixgbe_media_type_cx4;
 360                 break;
 361         case IXGBE_DEV_ID_82599_T3_LOM:
 362                 media_type = ixgbe_media_type_copper;
 363                 break;
 364         default:
 365                 media_type = ixgbe_media_type_unknown;
 366                 break;
 367         }
 368 out:
 369         return media_type;
 370 }
 371
 372 /**
 373  *  ixgbe_start_mac_link_82599 - Setup MAC link settings
 374  *  @hw: pointer to hardware structure
 375  *  @autoneg_wait_to_complete: true when waiting for completion is needed
 376  *
 377  *  Configures link settings based on values in the ixgbe_hw struct.
 378  *  Restarts the link.  Performs autonegotiation if needed.
 379  **/
 380 static s32 ixgbe_start_mac_link_82599(struct ixgbe_hw *hw,
 381                                bool autoneg_wait_to_complete)
 382 {
 383         u32 autoc_reg;
 384         u32 links_reg;
 385         u32 i;
 386         s32 status = 0;
 387
 388         /* Restart link */
 389         autoc_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC);
 390         autoc_reg |= IXGBE_AUTOC_AN_RESTART;
 391         IXGBE_WRITE_REG(hw, IXGBE_AUTOC, autoc_reg);
 392
 393         /* Only poll for autoneg to complete if specified to do so */
 394         if (autoneg_wait_to_complete) {
 395                 if ((autoc_reg & IXGBE_AUTOC_LMS_MASK) ==
 396                      IXGBE_AUTOC_LMS_KX4_KX_KR ||
 397                     (autoc_reg & IXGBE_AUTOC_LMS_MASK) ==
 398                      IXGBE_AUTOC_LMS_KX4_KX_KR_1G_AN ||
 399                     (autoc_reg & IXGBE_AUTOC_LMS_MASK) ==
 400                      IXGBE_AUTOC_LMS_KX4_KX_KR_SGMII) {
 401                         links_reg = 0; /* Just in case Autoneg time = 0 */
 402                         for (i = 0; i < IXGBE_AUTO_NEG_TIME; i++) {
 403                                 links_reg = IXGBE_READ_REG(hw, IXGBE_LINKS);
 404                                 if (links_reg & IXGBE_LINKS_KX_AN_COMP)
 405                                         break;
 406                                 msleep(100);
 407                         }
 408                         if (!(links_reg & IXGBE_LINKS_KX_AN_COMP)) {
 409                                 status = IXGBE_ERR_AUTONEG_NOT_COMPLETE;
 410                                 hw_dbg(hw, "Autoneg did not complete.\n");
 411                         }
 412                 }
 413         }
 414
 415         /* Add delay to filter out noises during initial link setup */
 416         msleep(50);
 417
 418         return status;
 419 }
 420
 421 /**
 422  *  ixgbe_disable_tx_laser_multispeed_fiber - Disable Tx laser
 423  *  @hw: pointer to hardware structure
 424  *
 425  *  The base drivers may require better control over SFP+ module
 426  *  PHY states.  This includes selectively shutting down the Tx
 427  *  laser on the PHY, effectively halting physical link.
 428  **/
 429 static void ixgbe_disable_tx_laser_multispeed_fiber(struct ixgbe_hw *hw)
 430 {
 431         u32 esdp_reg = IXGBE_READ_REG(hw, IXGBE_ESDP);
 432
 433         /* Disable tx laser; allow 100us to go dark per spec */
 434         esdp_reg |= IXGBE_ESDP_SDP3;
 435         IXGBE_WRITE_REG(hw, IXGBE_ESDP, esdp_reg);
 436         IXGBE_WRITE_FLUSH(hw);
 437         udelay(100);
 438 }
 439
 440 /**
 441  *  ixgbe_enable_tx_laser_multispeed_fiber - Enable Tx laser
 442  *  @hw: pointer to hardware structure
 443  *
 444  *  The base drivers may require better control over SFP+ module
 445  *  PHY states.  This includes selectively turning on the Tx
 446  *  laser on the PHY, effectively starting physical link.
 447  **/
 448 static void ixgbe_enable_tx_laser_multispeed_fiber(struct ixgbe_hw *hw)
 449 {
 450         u32 esdp_reg = IXGBE_READ_REG(hw, IXGBE_ESDP);
 451
 452         /* Enable tx laser; allow 100ms to light up */
 453         esdp_reg &= ~IXGBE_ESDP_SDP3;
 454         IXGBE_WRITE_REG(hw, IXGBE_ESDP, esdp_reg);
 455         IXGBE_WRITE_FLUSH(hw);
 456         msleep(100);
 457 }
 458
 459 /**
 460  *  ixgbe_flap_tx_laser_multispeed_fiber - Flap Tx laser
 461  *  @hw: pointer to hardware structure
 462  *
 463  *  When the driver changes the link speeds that it can support,
 464  *  it sets autotry_restart to true to indicate that we need to
 465  *  initiate a new autotry session with the link partner.  To do
 466  *  so, we set the speed then disable and re-enable the tx laser, to
 467  *  alert the link partner that it also needs to restart autotry on its
 468  *  end.  This is consistent with true clause 37 autoneg, which also
 469  *  involves a loss of signal.
 470  **/
 471 static void ixgbe_flap_tx_laser_multispeed_fiber(struct ixgbe_hw *hw)
 472 {
 473         if (hw->mac.autotry_restart) {
 474                 ixgbe_disable_tx_laser_multispeed_fiber(hw);
 475                 ixgbe_enable_tx_laser_multispeed_fiber(hw);
 476                 hw->mac.autotry_restart = false;
 477         }
 478 }
 479
 480 /**
 481  *  ixgbe_setup_mac_link_multispeed_fiber - Set MAC link speed
 482  *  @hw: pointer to hardware structure
 483  *  @speed: new link speed
 484  *  @autoneg: true if autonegotiation enabled
 485  *  @autoneg_wait_to_complete: true when waiting for completion is needed
 486  *
 487  *  Set the link speed in the AUTOC register and restarts link.
 488  **/
 489 s32 ixgbe_setup_mac_link_multispeed_fiber(struct ixgbe_hw *hw,
 490                                           ixgbe_link_speed speed,
 491                                           bool autoneg,
 492                                           bool autoneg_wait_to_complete)
 493 {
 494         s32 status = 0;
 495         ixgbe_link_speed link_speed = IXGBE_LINK_SPEED_UNKNOWN;
 496         ixgbe_link_speed highest_link_speed = IXGBE_LINK_SPEED_UNKNOWN;
 497         u32 speedcnt = 0;
 498         u32 esdp_reg = IXGBE_READ_REG(hw, IXGBE_ESDP);
 499         u32 i = 0;
 500         bool link_up = false;
 501         bool negotiation;
 502
 503         /* Mask off requested but non-supported speeds */
 504         status = hw->mac.ops.get_link_capabilities(hw, &link_speed,
 505                                                    &negotiation);
 506         if (status != 0)
 507                 return status;
 508
 509         speed &= link_speed;
 510
 511         /*
 512          * Try each speed one by one, highest priority first.  We do this in
 513          * software because 10gb fiber doesn't support speed autonegotiation.
 514          */
 515         if (speed & IXGBE_LINK_SPEED_10GB_FULL) {
 516                 speedcnt++;
 517                 highest_link_speed = IXGBE_LINK_SPEED_10GB_FULL;
 518
 519                 /* If we already have link at this speed, just jump out */
 520                 status = hw->mac.ops.check_link(hw, &link_speed, &link_up,
 521                                                 false);
 522                 if (status != 0)
 523                         return status;
 524
 525                 if ((link_speed == IXGBE_LINK_SPEED_10GB_FULL) && link_up)
 526                         goto out;
 527
 528                 /* Set the module link speed */
 529                 esdp_reg |= (IXGBE_ESDP_SDP5_DIR | IXGBE_ESDP_SDP5);
 530                 IXGBE_WRITE_REG(hw, IXGBE_ESDP, esdp_reg);
 531                 IXGBE_WRITE_FLUSH(hw);
 532
 533                 /* Allow module to change analog characteristics (1G->10G) */
 534                 msleep(40);
 535
 536                 status = ixgbe_setup_mac_link_82599(hw,
 537                                                     IXGBE_LINK_SPEED_10GB_FULL,
 538                                                     autoneg,
 539                                                     autoneg_wait_to_complete);
 540                 if (status != 0)
 541                         return status;
 542
 543                 /* Flap the tx laser if it has not already been done */
 544                 hw->mac.ops.flap_tx_laser(hw);
 545
 546                 /*
 547                  * Wait for the controller to acquire link.  Per IEEE 802.3ap,
 548                  * Section 73.10.2, we may have to wait up to 500ms if KR is
 549                  * attempted.  82599 uses the same timing for 10g SFI.
 550                  */
 551                 for (i = 0; i < 5; i++) {
 552                         /* Wait for the link partner to also set speed */
 553                         msleep(100);
 554
 555                         /* If we have link, just jump out */
 556                         status = hw->mac.ops.check_link(hw, &link_speed,
 557                                                         &link_up, false);
 558                         if (status != 0)
 559                                 return status;
 560
 561                         if (link_up)
 562                                 goto out;
 563                 }
 564         }
 565
 566         if (speed & IXGBE_LINK_SPEED_1GB_FULL) {
 567                 speedcnt++;
 568                 if (highest_link_speed == IXGBE_LINK_SPEED_UNKNOWN)
 569                         highest_link_speed = IXGBE_LINK_SPEED_1GB_FULL;
 570
 571                 /* If we already have link at this speed, just jump out */
 572                 status = hw->mac.ops.check_link(hw, &link_speed, &link_up,
 573                                                 false);
 574                 if (status != 0)
 575                         return status;
 576
 577                 if ((link_speed == IXGBE_LINK_SPEED_1GB_FULL) && link_up)
 578                         goto out;
 579
 580                 /* Set the module link speed */
 581                 esdp_reg &= ~IXGBE_ESDP_SDP5;
 582                 esdp_reg |= IXGBE_ESDP_SDP5_DIR;
 583                 IXGBE_WRITE_REG(hw, IXGBE_ESDP, esdp_reg);
 584                 IXGBE_WRITE_FLUSH(hw);
 585
 586                 /* Allow module to change analog characteristics (10G->1G) */
 587                 msleep(40);
 588
 589                 status = ixgbe_setup_mac_link_82599(hw,
 590                                                     IXGBE_LINK_SPEED_1GB_FULL,
 591                                                     autoneg,
 592                                                     autoneg_wait_to_complete);
 593                 if (status != 0)
 594                         return status;
 595
 596                 /* Flap the tx laser if it has not already been done */
 597                 hw->mac.ops.flap_tx_laser(hw);
 598
 599                 /* Wait for the link partner to also set speed */
 600                 msleep(100);
 601
 602                 /* If we have link, just jump out */
 603                 status = hw->mac.ops.check_link(hw, &link_speed, &link_up,
 604                                                 false);
 605                 if (status != 0)
 606                         return status;
 607
 608                 if (link_up)
 609                         goto out;
 610         }
 611
 612         /*
 613          * We didn't get link.  Configure back to the highest speed we tried,
 614          * (if there was more than one).  We call ourselves back with just the
 615          * single highest speed that the user requested.
 616          */
 617         if (speedcnt > 1)
 618                 status = ixgbe_setup_mac_link_multispeed_fiber(hw,
 619                                                                highest_link_speed,
 620                                                                autoneg,
 621                                                                autoneg_wait_to_complete);
 622
 623 out:
 624         /* Set autoneg_advertised value based on input link speed */
 625         hw->phy.autoneg_advertised = 0;
 626
 627         if (speed & IXGBE_LINK_SPEED_10GB_FULL)
 628                 hw->phy.autoneg_advertised |= IXGBE_LINK_SPEED_10GB_FULL;
 629
 630         if (speed & IXGBE_LINK_SPEED_1GB_FULL)
 631                 hw->phy.autoneg_advertised |= IXGBE_LINK_SPEED_1GB_FULL;
 632
 633         return status;
 634 }
 635
 636 /**
 637  *  ixgbe_setup_mac_link_smartspeed - Set MAC link speed using SmartSpeed
 638  *  @hw: pointer to hardware structure
 639  *  @speed: new link speed
 640  *  @autoneg: true if autonegotiation enabled
 641  *  @autoneg_wait_to_complete: true when waiting for completion is needed
 642  *
 643  *  Implements the Intel SmartSpeed algorithm.
 644  **/
 645 static s32 ixgbe_setup_mac_link_smartspeed(struct ixgbe_hw *hw,
 646                                      ixgbe_link_speed speed, bool autoneg,
 647                                      bool autoneg_wait_to_complete)
 648 {
 649         s32 status = 0;
 650         ixgbe_link_speed link_speed = IXGBE_LINK_SPEED_UNKNOWN;
 651         s32 i, j;
 652         bool link_up = false;
 653         u32 autoc_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC);
 654
 655          /* Set autoneg_advertised value based on input link speed */
 656         hw->phy.autoneg_advertised = 0;
 657
 658         if (speed & IXGBE_LINK_SPEED_10GB_FULL)
 659                 hw->phy.autoneg_advertised |= IXGBE_LINK_SPEED_10GB_FULL;
 660
 661         if (speed & IXGBE_LINK_SPEED_1GB_FULL)
 662                 hw->phy.autoneg_advertised |= IXGBE_LINK_SPEED_1GB_FULL;
 663
 664         if (speed & IXGBE_LINK_SPEED_100_FULL)
 665                 hw->phy.autoneg_advertised |= IXGBE_LINK_SPEED_100_FULL;
 666
 667         /*
 668          * Implement Intel SmartSpeed algorithm.  SmartSpeed will reduce the
 669          * autoneg advertisement if link is unable to be established at the
 670          * highest negotiated rate.  This can sometimes happen due to integrity
 671          * issues with the physical media connection.
 672          */
 673
 674         /* First, try to get link with full advertisement */
 675         hw->phy.smart_speed_active = false;
 676         for (j = 0; j < IXGBE_SMARTSPEED_MAX_RETRIES; j++) {
 677                 status = ixgbe_setup_mac_link_82599(hw, speed, autoneg,
 678                                                     autoneg_wait_to_complete);
 679                 if (status != 0)
 680                         goto out;
 681
 682                 /*
 683                  * Wait for the controller to acquire link.  Per IEEE 802.3ap,
 684                  * Section 73.10.2, we may have to wait up to 500ms if KR is
 685                  * attempted, or 200ms if KX/KX4/BX/BX4 is attempted, per
 686                  * Table 9 in the AN MAS.
 687                  */
 688                 for (i = 0; i < 5; i++) {
 689                         mdelay(100);
 690
 691                         /* If we have link, just jump out */
 692                         status = hw->mac.ops.check_link(hw, &link_speed,
 693                                                         &link_up, false);
 694                         if (status != 0)
 695                                 goto out;
 696
 697                         if (link_up)
 698                                 goto out;
 699                 }
 700         }
 701
 702         /*
 703          * We didn't get link.  If we advertised KR plus one of KX4/KX
 704          * (or BX4/BX), then disable KR and try again.
 705          */
 706         if (((autoc_reg & IXGBE_AUTOC_KR_SUPP) == 0) ||
 707             ((autoc_reg & IXGBE_AUTOC_KX4_KX_SUPP_MASK) == 0))
 708                 goto out;
 709
 710         /* Turn SmartSpeed on to disable KR support */
 711         hw->phy.smart_speed_active = true;
 712         status = ixgbe_setup_mac_link_82599(hw, speed, autoneg,
 713                                             autoneg_wait_to_complete);
 714         if (status != 0)
 715                 goto out;
 716
 717         /*
 718          * Wait for the controller to acquire link.  600ms will allow for
 719          * the AN link_fail_inhibit_timer as well for multiple cycles of
 720          * parallel detect, both 10g and 1g. This allows for the maximum
 721          * connect attempts as defined in the AN MAS table 73-7.
 722          */
 723         for (i = 0; i < 6; i++) {
 724                 mdelay(100);
 725
 726                 /* If we have link, just jump out */
 727                 status = hw->mac.ops.check_link(hw, &link_speed,
 728                                                 &link_up, false);
 729                 if (status != 0)
 730                         goto out;
 731
 732                 if (link_up)
 733                         goto out;
 734         }
 735
 736         /* We didn't get link.  Turn SmartSpeed back off. */
 737         hw->phy.smart_speed_active = false;
 738         status = ixgbe_setup_mac_link_82599(hw, speed, autoneg,
 739                                             autoneg_wait_to_complete);
 740
 741 out:
 742         if (link_up && (link_speed == IXGBE_LINK_SPEED_1GB_FULL))
 743                 hw_dbg(hw, "Smartspeed has downgraded the link speed from "
 744                        "the maximum advertised\n");
 745         return status;
 746 }
 747
 748 /**
 749  *  ixgbe_setup_mac_link_82599 - Set MAC link speed
 750  *  @hw: pointer to hardware structure
 751  *  @speed: new link speed
 752  *  @autoneg: true if autonegotiation enabled
 753  *  @autoneg_wait_to_complete: true when waiting for completion is needed
 754  *
 755  *  Set the link speed in the AUTOC register and restarts link.
 756  **/
 757 static s32 ixgbe_setup_mac_link_82599(struct ixgbe_hw *hw,
 758                                ixgbe_link_speed speed, bool autoneg,
 759                                bool autoneg_wait_to_complete)
 760 {
 761         s32 status = 0;
 762         u32 autoc = IXGBE_READ_REG(hw, IXGBE_AUTOC);
 763         u32 autoc2 = IXGBE_READ_REG(hw, IXGBE_AUTOC2);
 764         u32 start_autoc = autoc;
 765         u32 orig_autoc = 0;
 766         u32 link_mode = autoc & IXGBE_AUTOC_LMS_MASK;
 767         u32 pma_pmd_1g = autoc & IXGBE_AUTOC_1G_PMA_PMD_MASK;
 768         u32 pma_pmd_10g_serial = autoc2 & IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_MASK;
 769         u32 links_reg;
 770         u32 i;
 771         ixgbe_link_speed link_capabilities = IXGBE_LINK_SPEED_UNKNOWN;
 772
 773         /* Check to see if speed passed in is supported. */
 774         hw->mac.ops.get_link_capabilities(hw, &link_capabilities, &autoneg);
 775         speed &= link_capabilities;
 776
 777         if (speed == IXGBE_LINK_SPEED_UNKNOWN) {
 778                 status = IXGBE_ERR_LINK_SETUP;
 779                 goto out;
 780         }
 781
 782         /* Use stored value (EEPROM defaults) of AUTOC to find KR/KX4 support*/
 783         if (hw->mac.orig_link_settings_stored)
 784                 orig_autoc = hw->mac.orig_autoc;
 785         else
 786                 orig_autoc = autoc;
 787
 788         if (link_mode == IXGBE_AUTOC_LMS_KX4_KX_KR ||
 789             link_mode == IXGBE_AUTOC_LMS_KX4_KX_KR_1G_AN ||
 790             link_mode == IXGBE_AUTOC_LMS_KX4_KX_KR_SGMII) {
 791                 /* Set KX4/KX/KR support according to speed requested */
 792                 autoc &= ~(IXGBE_AUTOC_KX4_KX_SUPP_MASK | IXGBE_AUTOC_KR_SUPP);
 793                 if (speed & IXGBE_LINK_SPEED_10GB_FULL)
 794                         if (orig_autoc & IXGBE_AUTOC_KX4_SUPP)
 795                                 autoc |= IXGBE_AUTOC_KX4_SUPP;
 796                         if ((orig_autoc & IXGBE_AUTOC_KR_SUPP) &&
 797                             (hw->phy.smart_speed_active == false))
 798                                 autoc |= IXGBE_AUTOC_KR_SUPP;
 799                 if (speed & IXGBE_LINK_SPEED_1GB_FULL)
 800                         autoc |= IXGBE_AUTOC_KX_SUPP;
 801         } else if ((pma_pmd_1g == IXGBE_AUTOC_1G_SFI) &&
 802                    (link_mode == IXGBE_AUTOC_LMS_1G_LINK_NO_AN ||
 803                     link_mode == IXGBE_AUTOC_LMS_1G_AN)) {
 804                 /* Switch from 1G SFI to 10G SFI if requested */
 805                 if ((speed == IXGBE_LINK_SPEED_10GB_FULL) &&
 806                     (pma_pmd_10g_serial == IXGBE_AUTOC2_10G_SFI)) {
 807                         autoc &= ~IXGBE_AUTOC_LMS_MASK;
 808                         autoc |= IXGBE_AUTOC_LMS_10G_SERIAL;
 809                 }
 810         } else if ((pma_pmd_10g_serial == IXGBE_AUTOC2_10G_SFI) &&
 811                    (link_mode == IXGBE_AUTOC_LMS_10G_SERIAL)) {
 812                 /* Switch from 10G SFI to 1G SFI if requested */
 813                 if ((speed == IXGBE_LINK_SPEED_1GB_FULL) &&
 814                     (pma_pmd_1g == IXGBE_AUTOC_1G_SFI)) {
 815                         autoc &= ~IXGBE_AUTOC_LMS_MASK;
 816                         if (autoneg)
 817                                 autoc |= IXGBE_AUTOC_LMS_1G_AN;
 818                         else
 819                                 autoc |= IXGBE_AUTOC_LMS_1G_LINK_NO_AN;
 820                 }
 821         }
 822
 823         if (autoc != start_autoc) {
 824                 /* Restart link */
 825                 autoc |= IXGBE_AUTOC_AN_RESTART;
 826                 IXGBE_WRITE_REG(hw, IXGBE_AUTOC, autoc);
 827
 828                 /* Only poll for autoneg to complete if specified to do so */
 829                 if (autoneg_wait_to_complete) {
 830                         if (link_mode == IXGBE_AUTOC_LMS_KX4_KX_KR ||
 831                             link_mode == IXGBE_AUTOC_LMS_KX4_KX_KR_1G_AN ||
 832                             link_mode == IXGBE_AUTOC_LMS_KX4_KX_KR_SGMII) {
 833                                 links_reg = 0; /*Just in case Autoneg time=0*/
 834                                 for (i = 0; i < IXGBE_AUTO_NEG_TIME; i++) {
 835                                         links_reg =
 836                                                IXGBE_READ_REG(hw, IXGBE_LINKS);
 837                                         if (links_reg & IXGBE_LINKS_KX_AN_COMP)
 838                                                 break;
 839                                         msleep(100);
 840                                 }
 841                                 if (!(links_reg & IXGBE_LINKS_KX_AN_COMP)) {
 842                                         status =
 843                                                 IXGBE_ERR_AUTONEG_NOT_COMPLETE;
 844                                         hw_dbg(hw, "Autoneg did not "
 845                                                "complete.\n");
 846                                 }
 847                         }
 848                 }
 849
 850                 /* Add delay to filter out noises during initial link setup */
 851                 msleep(50);
 852         }
 853
 854 out:
 855         return status;
 856 }
 857
 858 /**
 859  *  ixgbe_setup_copper_link_82599 - Set the PHY autoneg advertised field
 860  *  @hw: pointer to hardware structure
 861  *  @speed: new link speed
 862  *  @autoneg: true if autonegotiation enabled
 863  *  @autoneg_wait_to_complete: true if waiting is needed to complete
 864  *
 865  *  Restarts link on PHY and MAC based on settings passed in.
 866  **/
 867 static s32 ixgbe_setup_copper_link_82599(struct ixgbe_hw *hw,
 868                                          ixgbe_link_speed speed,
 869                                          bool autoneg,
 870                                          bool autoneg_wait_to_complete)
 871 {
 872         s32 status;
 873
 874         /* Setup the PHY according to input speed */
 875         status = hw->phy.ops.setup_link_speed(hw, speed, autoneg,
 876                                               autoneg_wait_to_complete);
 877         /* Set up MAC */
 878         ixgbe_start_mac_link_82599(hw, autoneg_wait_to_complete);
 879
 880         return status;
 881 }
 882
 883 /**
 884  *  ixgbe_reset_hw_82599 - Perform hardware reset
 885  *  @hw: pointer to hardware structure
 886  *
 887  *  Resets the hardware by resetting the transmit and receive units, masks
 888  *  and clears all interrupts, perform a PHY reset, and perform a link (MAC)
 889  *  reset.
 890  **/
 891 static s32 ixgbe_reset_hw_82599(struct ixgbe_hw *hw)
 892 {
 893         s32 status = 0;
 894         u32 ctrl;
 895         u32 i;
 896         u32 autoc;
 897         u32 autoc2;
 898
 899         /* Call adapter stop to disable tx/rx and clear interrupts */
 900         hw->mac.ops.stop_adapter(hw);
 901
 902         /* PHY ops must be identified and initialized prior to reset */
 903
 904         /* Identify PHY and related function pointers */
 905         status = hw->phy.ops.init(hw);
 906
 907         if (status == IXGBE_ERR_SFP_NOT_SUPPORTED)
 908                 goto reset_hw_out;
 909
 910         /* Setup SFP module if there is one present. */
 911         if (hw->phy.sfp_setup_needed) {
 912                 status = hw->mac.ops.setup_sfp(hw);
 913                 hw->phy.sfp_setup_needed = false;
 914         }
 915
 916         if (status == IXGBE_ERR_SFP_NOT_SUPPORTED)
 917                 goto reset_hw_out;
 918
 919         /* Reset PHY */
 920         if (hw->phy.reset_disable == false && hw->phy.ops.reset != NULL)
 921                 hw->phy.ops.reset(hw);
 922
 923         /*
 924          * Prevent the PCI-E bus from from hanging by disabling PCI-E master
 925          * access and verify no pending requests before reset
 926          */
 927         ixgbe_disable_pcie_master(hw);
 928
 929 mac_reset_top:
 930         /*
 931          * Issue global reset to the MAC.  This needs to be a SW reset.
 932          * If link reset is used, it might reset the MAC when mng is using it
 933          */
 934         ctrl = IXGBE_READ_REG(hw, IXGBE_CTRL);
 935         IXGBE_WRITE_REG(hw, IXGBE_CTRL, (ctrl | IXGBE_CTRL_RST));
 936         IXGBE_WRITE_FLUSH(hw);
 937
 938         /* Poll for reset bit to self-clear indicating reset is complete */
 939         for (i = 0; i < 10; i++) {
 940                 udelay(1);
 941                 ctrl = IXGBE_READ_REG(hw, IXGBE_CTRL);
 942                 if (!(ctrl & IXGBE_CTRL_RST))
 943                         break;
 944         }
 945         if (ctrl & IXGBE_CTRL_RST) {
 946                 status = IXGBE_ERR_RESET_FAILED;
 947                 hw_dbg(hw, "Reset polling failed to complete.\n");
 948         }
 949
 950         /*
 951          * Double resets are required for recovery from certain error
 952          * conditions.  Between resets, it is necessary to stall to allow time
 953          * for any pending HW events to complete.  We use 1usec since that is
 954          * what is needed for ixgbe_disable_pcie_master().  The second reset
 955          * then clears out any effects of those events.
 956          */
 957         if (hw->mac.flags & IXGBE_FLAGS_DOUBLE_RESET_REQUIRED) {
 958                 hw->mac.flags &= ~IXGBE_FLAGS_DOUBLE_RESET_REQUIRED;
 959                 udelay(1);
 960                 goto mac_reset_top;
 961         }
 962
 963         msleep(50);
 964
 965         /*
 966          * Store the original AUTOC/AUTOC2 values if they have not been
 967          * stored off yet.  Otherwise restore the stored original
 968          * values since the reset operation sets back to defaults.
 969          */
 970         autoc = IXGBE_READ_REG(hw, IXGBE_AUTOC);
 971         autoc2 = IXGBE_READ_REG(hw, IXGBE_AUTOC2);
 972         if (hw->mac.orig_link_settings_stored == false) {
 973                 hw->mac.orig_autoc = autoc;
 974                 hw->mac.orig_autoc2 = autoc2;
 975                 hw->mac.orig_link_settings_stored = true;
 976         } else {
 977                 if (autoc != hw->mac.orig_autoc)
 978                         IXGBE_WRITE_REG(hw, IXGBE_AUTOC, (hw->mac.orig_autoc |
 979                                         IXGBE_AUTOC_AN_RESTART));
 980
 981                 if ((autoc2 & IXGBE_AUTOC2_UPPER_MASK) !=
 982                     (hw->mac.orig_autoc2 & IXGBE_AUTOC2_UPPER_MASK)) {
 983                         autoc2 &= ~IXGBE_AUTOC2_UPPER_MASK;
 984                         autoc2 |= (hw->mac.orig_autoc2 &
 985                                    IXGBE_AUTOC2_UPPER_MASK);
 986                         IXGBE_WRITE_REG(hw, IXGBE_AUTOC2, autoc2);
 987                 }
 988         }
 989
 990         /* Store the permanent mac address */
 991         hw->mac.ops.get_mac_addr(hw, hw->mac.perm_addr);
 992
 993         /*
 994          * Store MAC address from RAR0, clear receive address registers, and
 995          * clear the multicast table.  Also reset num_rar_entries to 128,
 996          * since we modify this value when programming the SAN MAC address.
 997          */
 998         hw->mac.num_rar_entries = 128;
 999         hw->mac.ops.init_rx_addrs(hw);
1000
1001         /* Store the permanent SAN mac address */
1002         hw->mac.ops.get_san_mac_addr(hw, hw->mac.san_addr);
1003
1004         /* Add the SAN MAC address to the RAR only if it's a valid address */
1005         if (ixgbe_validate_mac_addr(hw->mac.san_addr) == 0) {
1006                 hw->mac.ops.set_rar(hw, hw->mac.num_rar_entries - 1,
1007                                     hw->mac.san_addr, 0, IXGBE_RAH_AV);
1008
1009                 /* Reserve the last RAR for the SAN MAC address */
1010                 hw->mac.num_rar_entries--;
1011         }
1012
1013         /* Store the alternative WWNN/WWPN prefix */
1014         hw->mac.ops.get_wwn_prefix(hw, &hw->mac.wwnn_prefix,
1015                                        &hw->mac.wwpn_prefix);
1016
1017 reset_hw_out:
1018         return status;
1019 }
1020
1021 /**
1022  *  ixgbe_reinit_fdir_tables_82599 - Reinitialize Flow Director tables.
1023  *  @hw: pointer to hardware structure
1024  **/
1025 s32 ixgbe_reinit_fdir_tables_82599(struct ixgbe_hw *hw)
1026 {
1027         int i;
1028         u32 fdirctrl = IXGBE_READ_REG(hw, IXGBE_FDIRCTRL);
1029         fdirctrl &= ~IXGBE_FDIRCTRL_INIT_DONE;
1030
1031         /*
1032          * Before starting reinitialization process,
1033          * FDIRCMD.CMD must be zero.
1034          */
1035         for (i = 0; i < IXGBE_FDIRCMD_CMD_POLL; i++) {
1036                 if (!(IXGBE_READ_REG(hw, IXGBE_FDIRCMD) &
1037                       IXGBE_FDIRCMD_CMD_MASK))
1038                         break;
1039                 udelay(10);
1040         }
1041         if (i >= IXGBE_FDIRCMD_CMD_POLL) {
1042                 hw_dbg(hw, "Flow Director previous command isn't complete, "
1043                        "aborting table re-initialization.\n");
1044                 return IXGBE_ERR_FDIR_REINIT_FAILED;
1045         }
1046
1047         IXGBE_WRITE_REG(hw, IXGBE_FDIRFREE, 0);
1048         IXGBE_WRITE_FLUSH(hw);
1049         /*
1050          * 82599 adapters flow director init flow cannot be restarted,
1051          * Workaround 82599 silicon errata by performing the following steps
1052          * before re-writing the FDIRCTRL control register with the same value.
1053          * - write 1 to bit 8 of FDIRCMD register &
1054          * - write 0 to bit 8 of FDIRCMD register
1055          */
1056         IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD,
1057                         (IXGBE_READ_REG(hw, IXGBE_FDIRCMD) |
1058                          IXGBE_FDIRCMD_CLEARHT));
1059         IXGBE_WRITE_FLUSH(hw);
1060         IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD,
1061                         (IXGBE_READ_REG(hw, IXGBE_FDIRCMD) &
1062                          ~IXGBE_FDIRCMD_CLEARHT));
1063         IXGBE_WRITE_FLUSH(hw);
1064         /*
1065          * Clear FDIR Hash register to clear any leftover hashes
1066          * waiting to be programmed.
1067          */
1068         IXGBE_WRITE_REG(hw, IXGBE_FDIRHASH, 0x00);
1069         IXGBE_WRITE_FLUSH(hw);
1070
1071         IXGBE_WRITE_REG(hw, IXGBE_FDIRCTRL, fdirctrl);
1072         IXGBE_WRITE_FLUSH(hw);
1073
1074         /* Poll init-done after we write FDIRCTRL register */
1075         for (i = 0; i < IXGBE_FDIR_INIT_DONE_POLL; i++) {
1076                 if (IXGBE_READ_REG(hw, IXGBE_FDIRCTRL) &
1077                                    IXGBE_FDIRCTRL_INIT_DONE)
1078                         break;
1079                 udelay(10);
1080         }
1081         if (i >= IXGBE_FDIR_INIT_DONE_POLL) {
1082                 hw_dbg(hw, "Flow Director Signature poll time exceeded!\n");
1083                 return IXGBE_ERR_FDIR_REINIT_FAILED;
1084         }
1085
1086         /* Clear FDIR statistics registers (read to clear) */
1087         IXGBE_READ_REG(hw, IXGBE_FDIRUSTAT);
1088         IXGBE_READ_REG(hw, IXGBE_FDIRFSTAT);
1089         IXGBE_READ_REG(hw, IXGBE_FDIRMATCH);
1090         IXGBE_READ_REG(hw, IXGBE_FDIRMISS);
1091         IXGBE_READ_REG(hw, IXGBE_FDIRLEN);
1092
1093         return 0;
1094 }
1095
1096 /**
1097  *  ixgbe_init_fdir_signature_82599 - Initialize Flow Director signature filters
1098  *  @hw: pointer to hardware structure
1099  *  @pballoc: which mode to allocate filters with
1100  **/
1101 s32 ixgbe_init_fdir_signature_82599(struct ixgbe_hw *hw, u32 pballoc)
1102 {
1103         u32 fdirctrl = 0;
1104         u32 pbsize;
1105         int i;
1106
1107         /*
1108          * Before enabling Flow Director, the Rx Packet Buffer size
1109          * must be reduced.  The new value is the current size minus
1110          * flow director memory usage size.
1111          */
1112         pbsize = (1 << (IXGBE_FDIR_PBALLOC_SIZE_SHIFT + pballoc));
1113         IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(0),
1114             (IXGBE_READ_REG(hw, IXGBE_RXPBSIZE(0)) - pbsize));
1115
1116         /*
1117          * The defaults in the HW for RX PB 1-7 are not zero and so should be
1118          * initialized to zero for non DCB mode otherwise actual total RX PB
1119          * would be bigger than programmed and filter space would run into
1120          * the PB 0 region.
1121          */
1122         for (i = 1; i < 8; i++)
1123                 IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), 0);
1124
1125         /* Send interrupt when 64 filters are left */
1126         fdirctrl |= 4 << IXGBE_FDIRCTRL_FULL_THRESH_SHIFT;
1127
1128         /* Set the maximum length per hash bucket to 0xA filters */
1129         fdirctrl |= 0xA << IXGBE_FDIRCTRL_MAX_LENGTH_SHIFT;
1130
1131         switch (pballoc) {
1132         case IXGBE_FDIR_PBALLOC_64K:
1133                 /* 8k - 1 signature filters */
1134                 fdirctrl |= IXGBE_FDIRCTRL_PBALLOC_64K;
1135                 break;
1136         case IXGBE_FDIR_PBALLOC_128K:
1137                 /* 16k - 1 signature filters */
1138                 fdirctrl |= IXGBE_FDIRCTRL_PBALLOC_128K;
1139                 break;
1140         case IXGBE_FDIR_PBALLOC_256K:
1141                 /* 32k - 1 signature filters */
1142                 fdirctrl |= IXGBE_FDIRCTRL_PBALLOC_256K;
1143                 break;
1144         default:
1145                 /* bad value */
1146                 return IXGBE_ERR_CONFIG;
1147         };
1148
1149         /* Move the flexible bytes to use the ethertype - shift 6 words */
1150         fdirctrl |= (0x6 << IXGBE_FDIRCTRL_FLEX_SHIFT);
1151
1152
1153         /* Prime the keys for hashing */
1154         IXGBE_WRITE_REG(hw, IXGBE_FDIRHKEY, IXGBE_ATR_BUCKET_HASH_KEY);
1155         IXGBE_WRITE_REG(hw, IXGBE_FDIRSKEY, IXGBE_ATR_SIGNATURE_HASH_KEY);
1156
1157         /*
1158          * Poll init-done after we write the register.  Estimated times:
1159          *      10G: PBALLOC = 11b, timing is 60us
1160          *       1G: PBALLOC = 11b, timing is 600us
1161          *     100M: PBALLOC = 11b, timing is 6ms
1162          *
1163          *     Multiple these timings by 4 if under full Rx load
1164          *
1165          * So we'll poll for IXGBE_FDIR_INIT_DONE_POLL times, sleeping for
1166          * 1 msec per poll time.  If we're at line rate and drop to 100M, then
1167          * this might not finish in our poll time, but we can live with that
1168          * for now.
1169          */
1170         IXGBE_WRITE_REG(hw, IXGBE_FDIRCTRL, fdirctrl);
1171         IXGBE_WRITE_FLUSH(hw);
1172         for (i = 0; i < IXGBE_FDIR_INIT_DONE_POLL; i++) {
1173                 if (IXGBE_READ_REG(hw, IXGBE_FDIRCTRL) &
1174                                    IXGBE_FDIRCTRL_INIT_DONE)
1175                         break;
1176                 msleep(1);
1177         }
1178         if (i >= IXGBE_FDIR_INIT_DONE_POLL)
1179                 hw_dbg(hw, "Flow Director Signature poll time exceeded!\n");
1180
1181         return 0;
1182 }
1183
1184 /**
1185  *  ixgbe_init_fdir_perfect_82599 - Initialize Flow Director perfect filters
1186  *  @hw: pointer to hardware structure
1187  *  @pballoc: which mode to allocate filters with
1188  **/
1189 s32 ixgbe_init_fdir_perfect_82599(struct ixgbe_hw *hw, u32 pballoc)
1190 {
1191         u32 fdirctrl = 0;
1192         u32 pbsize;
1193         int i;
1194
1195         /*
1196          * Before enabling Flow Director, the Rx Packet Buffer size
1197          * must be reduced.  The new value is the current size minus
1198          * flow director memory usage size.
1199          */
1200         pbsize = (1 << (IXGBE_FDIR_PBALLOC_SIZE_SHIFT + pballoc));
1201         IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(0),
1202             (IXGBE_READ_REG(hw, IXGBE_RXPBSIZE(0)) - pbsize));
1203
1204         /*
1205          * The defaults in the HW for RX PB 1-7 are not zero and so should be
1206          * initialized to zero for non DCB mode otherwise actual total RX PB
1207          * would be bigger than programmed and filter space would run into
1208          * the PB 0 region.
1209          */
1210         for (i = 1; i < 8; i++)
1211                 IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), 0);
1212
1213         /* Send interrupt when 64 filters are left */
1214         fdirctrl |= 4 << IXGBE_FDIRCTRL_FULL_THRESH_SHIFT;
1215
1216         /* Initialize the drop queue to Rx queue 127 */
1217         fdirctrl |= (127 << IXGBE_FDIRCTRL_DROP_Q_SHIFT);
1218
1219         switch (pballoc) {
1220         case IXGBE_FDIR_PBALLOC_64K:
1221                 /* 2k - 1 perfect filters */
1222                 fdirctrl |= IXGBE_FDIRCTRL_PBALLOC_64K;
1223                 break;
1224         case IXGBE_FDIR_PBALLOC_128K:
1225                 /* 4k - 1 perfect filters */
1226                 fdirctrl |= IXGBE_FDIRCTRL_PBALLOC_128K;
1227                 break;
1228         case IXGBE_FDIR_PBALLOC_256K:
1229                 /* 8k - 1 perfect filters */
1230                 fdirctrl |= IXGBE_FDIRCTRL_PBALLOC_256K;
1231                 break;
1232         default:
1233                 /* bad value */
1234                 return IXGBE_ERR_CONFIG;
1235         };
1236
1237         /* Turn perfect match filtering on */
1238         fdirctrl |= IXGBE_FDIRCTRL_PERFECT_MATCH;
1239         fdirctrl |= IXGBE_FDIRCTRL_REPORT_STATUS;
1240
1241         /* Move the flexible bytes to use the ethertype - shift 6 words */
1242         fdirctrl |= (0x6 << IXGBE_FDIRCTRL_FLEX_SHIFT);
1243
1244         /* Prime the keys for hashing */
1245         IXGBE_WRITE_REG(hw, IXGBE_FDIRHKEY, IXGBE_ATR_BUCKET_HASH_KEY);
1246         IXGBE_WRITE_REG(hw, IXGBE_FDIRSKEY, IXGBE_ATR_SIGNATURE_HASH_KEY);
1247
1248         /*
1249          * Poll init-done after we write the register.  Estimated times:
1250          *      10G: PBALLOC = 11b, timing is 60us
1251          *       1G: PBALLOC = 11b, timing is 600us
1252          *     100M: PBALLOC = 11b, timing is 6ms
1253          *
1254          *     Multiple these timings by 4 if under full Rx load
1255          *
1256          * So we'll poll for IXGBE_FDIR_INIT_DONE_POLL times, sleeping for
1257          * 1 msec per poll time.  If we're at line rate and drop to 100M, then
1258          * this might not finish in our poll time, but we can live with that
1259          * for now.
1260          */
1261
1262         /* Set the maximum length per hash bucket to 0xA filters */
1263         fdirctrl |= (0xA << IXGBE_FDIRCTRL_MAX_LENGTH_SHIFT);
1264
1265         IXGBE_WRITE_REG(hw, IXGBE_FDIRCTRL, fdirctrl);
1266         IXGBE_WRITE_FLUSH(hw);
1267         for (i = 0; i < IXGBE_FDIR_INIT_DONE_POLL; i++) {
1268                 if (IXGBE_READ_REG(hw, IXGBE_FDIRCTRL) &
1269                                    IXGBE_FDIRCTRL_INIT_DONE)
1270                         break;
1271                 msleep(1);
1272         }
1273         if (i >= IXGBE_FDIR_INIT_DONE_POLL)
1274                 hw_dbg(hw, "Flow Director Perfect poll time exceeded!\n");
1275
1276         return 0;
1277 }
1278
1279
1280 /**
1281  *  ixgbe_atr_compute_hash_82599 - Compute the hashes for SW ATR
1282  *  @stream: input bitstream to compute the hash on
1283  *  @key: 32-bit hash key
1284  **/
1285 static u32 ixgbe_atr_compute_hash_82599(union ixgbe_atr_input *atr_input,
1286                                         u32 key)
1287 {
1288         /*
1289          * The algorithm is as follows:
1290          *    Hash[15:0] = Sum { S[n] x K[n+16] }, n = 0...350
1291          *    where Sum {A[n]}, n = 0...n is bitwise XOR of A[0], A[1]...A[n]
1292          *    and A[n] x B[n] is bitwise AND between same length strings
1293          *
1294          *    K[n] is 16 bits, defined as:
1295          *       for n modulo 32 >= 15, K[n] = K[n % 32 : (n % 32) - 15]
1296          *       for n modulo 32 < 15, K[n] =
1297          *             K[(n % 32:0) | (31:31 - (14 - (n % 32)))]
1298          *
1299          *    S[n] is 16 bits, defined as:
1300          *       for n >= 15, S[n] = S[n:n - 15]
1301          *       for n < 15, S[n] = S[(n:0) | (350:350 - (14 - n))]
1302          *
1303          *    To simplify for programming, the algorithm is implemented
1304          *    in software this way:
1305          *
1306          *    key[31:0], hi_hash_dword[31:0], lo_hash_dword[31:0], hash[15:0]
1307          *
1308          *    for (i = 0; i < 352; i+=32)
1309          *        hi_hash_dword[31:0] ^= Stream[(i+31):i];
1310          *
1311          *    lo_hash_dword[15:0]  ^= Stream[15:0];
1312          *    lo_hash_dword[15:0]  ^= hi_hash_dword[31:16];
1313          *    lo_hash_dword[31:16] ^= hi_hash_dword[15:0];
1314          *
1315          *    hi_hash_dword[31:0]  ^= Stream[351:320];
1316          *
1317          *    if(key[0])
1318          *        hash[15:0] ^= Stream[15:0];
1319          *
1320          *    for (i = 0; i < 16; i++) {
1321          *        if (key[i])
1322          *            hash[15:0] ^= lo_hash_dword[(i+15):i];
1323          *        if (key[i + 16])
1324          *            hash[15:0] ^= hi_hash_dword[(i+15):i];
1325          *    }
1326          *
1327          */
1328         __be32 common_hash_dword = 0;
1329         u32 hi_hash_dword, lo_hash_dword, flow_vm_vlan;
1330         u32 hash_result = 0;
1331         u8 i;
1332
1333         /* record the flow_vm_vlan bits as they are a key part to the hash */
1334         flow_vm_vlan = ntohl(atr_input->dword_stream[0]);
1335
1336         /* generate common hash dword */
1337         for (i = 10; i; i -= 2)
1338                 common_hash_dword ^= atr_input->dword_stream[i] ^
1339                                      atr_input->dword_stream[i - 1];
1340
1341         hi_hash_dword = ntohl(common_hash_dword);
1342
1343         /* low dword is word swapped version of common */
1344         lo_hash_dword = (hi_hash_dword >> 16) | (hi_hash_dword << 16);
1345
1346         /* apply flow ID/VM pool/VLAN ID bits to hash words */
1347         hi_hash_dword ^= flow_vm_vlan ^ (flow_vm_vlan >> 16);
1348
1349         /* Process bits 0 and 16 */
1350         if (key & 0x0001) hash_result ^= lo_hash_dword;
1351         if (key & 0x00010000) hash_result ^= hi_hash_dword;
1352
1353         /*
1354          * apply flow ID/VM pool/VLAN ID bits to lo hash dword, we had to
1355          * delay this because bit 0 of the stream should not be processed
1356          * so we do not add the vlan until after bit 0 was processed
1357          */
1358         lo_hash_dword ^= flow_vm_vlan ^ (flow_vm_vlan << 16);
1359
1360
1361         /* process the remaining 30 bits in the key 2 bits at a time */
1362         for (i = 15; i; i-- ) {
1363                 if (key & (0x0001 << i)) hash_result ^= lo_hash_dword >> i;
1364                 if (key & (0x00010000 << i)) hash_result ^= hi_hash_dword >> i;
1365         }
1366
1367         return hash_result & IXGBE_ATR_HASH_MASK;
1368 }
1369
1370 /*
1371  * These defines allow us to quickly generate all of the necessary instructions
1372  * in the function below by simply calling out IXGBE_COMPUTE_SIG_HASH_ITERATION
1373  * for values 0 through 15
1374  */
1375 #define IXGBE_ATR_COMMON_HASH_KEY \
1376                 (IXGBE_ATR_BUCKET_HASH_KEY & IXGBE_ATR_SIGNATURE_HASH_KEY)
1377 #define IXGBE_COMPUTE_SIG_HASH_ITERATION(_n) \
1378 do { \
1379         u32 n = (_n); \
1380         if (IXGBE_ATR_COMMON_HASH_KEY & (0x01 << n)) \
1381                 common_hash ^= lo_hash_dword >> n; \
1382         else if (IXGBE_ATR_BUCKET_HASH_KEY & (0x01 << n)) \
1383                 bucket_hash ^= lo_hash_dword >> n; \
1384         else if (IXGBE_ATR_SIGNATURE_HASH_KEY & (0x01 << n)) \
1385                 sig_hash ^= lo_hash_dword << (16 - n); \
1386         if (IXGBE_ATR_COMMON_HASH_KEY & (0x01 << (n + 16))) \
1387                 common_hash ^= hi_hash_dword >> n; \
1388         else if (IXGBE_ATR_BUCKET_HASH_KEY & (0x01 << (n + 16))) \
1389                 bucket_hash ^= hi_hash_dword >> n; \
1390         else if (IXGBE_ATR_SIGNATURE_HASH_KEY & (0x01 << (n + 16))) \
1391                 sig_hash ^= hi_hash_dword << (16 - n); \
1392 } while (0);
1393
1394 /**
1395  *  ixgbe_atr_compute_sig_hash_82599 - Compute the signature hash
1396  *  @stream: input bitstream to compute the hash on
1397  *
1398  *  This function is almost identical to the function above but contains
1399  *  several optomizations such as unwinding all of the loops, letting the
1400  *  compiler work out all of the conditional ifs since the keys are static
1401  *  defines, and computing two keys at once since the hashed dword stream
1402  *  will be the same for both keys.
1403  **/
1404 static u32 ixgbe_atr_compute_sig_hash_82599(union ixgbe_atr_hash_dword input,
1405                                             union ixgbe_atr_hash_dword common)
1406 {
1407         u32 hi_hash_dword, lo_hash_dword, flow_vm_vlan;
1408         u32 sig_hash = 0, bucket_hash = 0, common_hash = 0;
1409
1410         /* record the flow_vm_vlan bits as they are a key part to the hash */
1411         flow_vm_vlan = ntohl(input.dword);
1412
1413         /* generate common hash dword */
1414         hi_hash_dword = ntohl(common.dword);
1415
1416         /* low dword is word swapped version of common */
1417         lo_hash_dword = (hi_hash_dword >> 16) | (hi_hash_dword << 16);
1418
1419         /* apply flow ID/VM pool/VLAN ID bits to hash words */
1420         hi_hash_dword ^= flow_vm_vlan ^ (flow_vm_vlan >> 16);
1421
1422         /* Process bits 0 and 16 */
1423         IXGBE_COMPUTE_SIG_HASH_ITERATION(0);
1424
1425         /*
1426          * apply flow ID/VM pool/VLAN ID bits to lo hash dword, we had to
1427          * delay this because bit 0 of the stream should not be processed
1428          * so we do not add the vlan until after bit 0 was processed
1429          */
1430         lo_hash_dword ^= flow_vm_vlan ^ (flow_vm_vlan << 16);
1431
1432         /* Process remaining 30 bit of the key */
1433         IXGBE_COMPUTE_SIG_HASH_ITERATION(1);
1434         IXGBE_COMPUTE_SIG_HASH_ITERATION(2);
1435         IXGBE_COMPUTE_SIG_HASH_ITERATION(3);
1436         IXGBE_COMPUTE_SIG_HASH_ITERATION(4);
1437         IXGBE_COMPUTE_SIG_HASH_ITERATION(5);
1438         IXGBE_COMPUTE_SIG_HASH_ITERATION(6);
1439         IXGBE_COMPUTE_SIG_HASH_ITERATION(7);
1440         IXGBE_COMPUTE_SIG_HASH_ITERATION(8);
1441         IXGBE_COMPUTE_SIG_HASH_ITERATION(9);
1442         IXGBE_COMPUTE_SIG_HASH_ITERATION(10);
1443         IXGBE_COMPUTE_SIG_HASH_ITERATION(11);
1444         IXGBE_COMPUTE_SIG_HASH_ITERATION(12);
1445         IXGBE_COMPUTE_SIG_HASH_ITERATION(13);
1446         IXGBE_COMPUTE_SIG_HASH_ITERATION(14);
1447         IXGBE_COMPUTE_SIG_HASH_ITERATION(15);
1448
1449         /* combine common_hash result with signature and bucket hashes */
1450         bucket_hash ^= common_hash;
1451         bucket_hash &= IXGBE_ATR_HASH_MASK;
1452
1453         sig_hash ^= common_hash << 16;
1454         sig_hash &= IXGBE_ATR_HASH_MASK << 16;
1455
1456         /* return completed signature hash */
1457         return sig_hash ^ bucket_hash;
1458 }
1459
1460 /**
1461  *  ixgbe_atr_add_signature_filter_82599 - Adds a signature hash filter
1462  *  @hw: pointer to hardware structure
1463  *  @input: unique input dword
1464  *  @common: compressed common input dword
1465  *  @queue: queue index to direct traffic to
1466  **/
1467 s32 ixgbe_fdir_add_signature_filter_82599(struct ixgbe_hw *hw,
1468                                           union ixgbe_atr_hash_dword input,
1469                                           union ixgbe_atr_hash_dword common,
1470                                           u8 queue)
1471 {
1472         u64  fdirhashcmd;
1473         u32  fdircmd;
1474
1475         /*
1476          * Get the flow_type in order to program FDIRCMD properly
1477          * lowest 2 bits are FDIRCMD.L4TYPE, third lowest bit is FDIRCMD.IPV6
1478          */
1479         switch (input.formatted.flow_type) {
1480         case IXGBE_ATR_FLOW_TYPE_TCPV4:
1481         case IXGBE_ATR_FLOW_TYPE_UDPV4:
1482         case IXGBE_ATR_FLOW_TYPE_SCTPV4:
1483         case IXGBE_ATR_FLOW_TYPE_TCPV6:
1484         case IXGBE_ATR_FLOW_TYPE_UDPV6:
1485         case IXGBE_ATR_FLOW_TYPE_SCTPV6:
1486                 break;
1487         default:
1488                 hw_dbg(hw, " Error on flow type input\n");
1489                 return IXGBE_ERR_CONFIG;
1490         }
1491
1492         /* configure FDIRCMD register */
1493         fdircmd = IXGBE_FDIRCMD_CMD_ADD_FLOW | IXGBE_FDIRCMD_FILTER_UPDATE |
1494                   IXGBE_FDIRCMD_LAST | IXGBE_FDIRCMD_QUEUE_EN;
1495         fdircmd |= input.formatted.flow_type << IXGBE_FDIRCMD_FLOW_TYPE_SHIFT;
1496         fdircmd |= (u32)queue << IXGBE_FDIRCMD_RX_QUEUE_SHIFT;
1497
1498         /*
1499          * The lower 32-bits of fdirhashcmd is for FDIRHASH, the upper 32-bits
1500          * is for FDIRCMD.  Then do a 64-bit register write from FDIRHASH.
1501          */
1502         fdirhashcmd = (u64)fdircmd << 32;
1503         fdirhashcmd |= ixgbe_atr_compute_sig_hash_82599(input, common);
1504
1505         IXGBE_WRITE_REG64(hw, IXGBE_FDIRHASH, fdirhashcmd);
1506
1507         hw_dbg(hw, "Tx Queue=%x hash=%x\n", queue, (u32)fdirhashcmd);
1508
1509         return 0;
1510 }
1511
1512 /**
1513  *  ixgbe_get_fdirtcpm_82599 - generate a tcp port from atr_input_masks
1514  *  @input_mask: mask to be bit swapped
1515  *
1516  *  The source and destination port masks for flow director are bit swapped
1517  *  in that bit 15 effects bit 0, 14 effects 1, 13, 2 etc.  In order to
1518  *  generate a correctly swapped value we need to bit swap the mask and that
1519  *  is what is accomplished by this function.
1520  **/
1521 static u32 ixgbe_get_fdirtcpm_82599(struct ixgbe_atr_input_masks *input_masks)
1522 {
1523         u32 mask = ntohs(input_masks->dst_port_mask);
1524         mask <<= IXGBE_FDIRTCPM_DPORTM_SHIFT;
1525         mask |= ntohs(input_masks->src_port_mask);
1526         mask = ((mask & 0x55555555) << 1) | ((mask & 0xAAAAAAAA) >> 1);
1527         mask = ((mask & 0x33333333) << 2) | ((mask & 0xCCCCCCCC) >> 2);
1528         mask = ((mask & 0x0F0F0F0F) << 4) | ((mask & 0xF0F0F0F0) >> 4);
1529         return ((mask & 0x00FF00FF) << 8) | ((mask & 0xFF00FF00) >> 8);
1530 }
1531
1532 /*
1533  * These two macros are meant to address the fact that we have registers
1534  * that are either all or in part big-endian.  As a result on big-endian
1535  * systems we will end up byte swapping the value to little-endian before
1536  * it is byte swapped again and written to the hardware in the original
1537  * big-endian format.
1538  */
1539 #define IXGBE_STORE_AS_BE32(_value) \
1540         (((u32)(_value) >> 24) | (((u32)(_value) & 0x00FF0000) >> 8) | \
1541          (((u32)(_value) & 0x0000FF00) << 8) | ((u32)(_value) << 24))
1542
1543 #define IXGBE_WRITE_REG_BE32(a, reg, value) \
1544         IXGBE_WRITE_REG((a), (reg), IXGBE_STORE_AS_BE32(ntohl(value)))
1545
1546 #define IXGBE_STORE_AS_BE16(_value) \
1547         (((u16)(_value) >> 8) | ((u16)(_value) << 8))
1548
1549 /**
1550  *  ixgbe_fdir_add_perfect_filter_82599 - Adds a perfect filter
1551  *  @hw: pointer to hardware structure
1552  *  @input: input bitstream
1553  *  @input_masks: bitwise masks for relevant fields
1554  *  @soft_id: software index into the silicon hash tables for filter storage
1555  *  @queue: queue index to direct traffic to
1556  *
1557  *  Note that the caller to this function must lock before calling, since the
1558  *  hardware writes must be protected from one another.
1559  **/
1560 s32 ixgbe_fdir_add_perfect_filter_82599(struct ixgbe_hw *hw,
1561                                       union ixgbe_atr_input *input,
1562                                       struct ixgbe_atr_input_masks *input_masks,
1563                                       u16 soft_id, u8 queue)
1564 {
1565         u32 fdirhash;
1566         u32 fdircmd;
1567         u32 fdirport, fdirtcpm;
1568         u32 fdirvlan;
1569         /* start with VLAN, flex bytes, VM pool, and IPv6 destination masked */
1570         u32 fdirm = IXGBE_FDIRM_VLANID | IXGBE_FDIRM_VLANP | IXGBE_FDIRM_FLEX |
1571                     IXGBE_FDIRM_POOL | IXGBE_FDIRM_DIPv6;
1572
1573         /*
1574          * Check flow_type formatting, and bail out before we touch the hardware
1575          * if there's a configuration issue
1576          */
1577         switch (input->formatted.flow_type) {
1578         case IXGBE_ATR_FLOW_TYPE_IPV4:
1579                 /* use the L4 protocol mask for raw IPv4/IPv6 traffic */
1580                 fdirm |= IXGBE_FDIRM_L4P;
1581         case IXGBE_ATR_FLOW_TYPE_SCTPV4:
1582                 if (input_masks->dst_port_mask || input_masks->src_port_mask) {
1583                         hw_dbg(hw, " Error on src/dst port mask\n");
1584                         return IXGBE_ERR_CONFIG;
1585                 }
1586         case IXGBE_ATR_FLOW_TYPE_TCPV4:
1587         case IXGBE_ATR_FLOW_TYPE_UDPV4:
1588                 break;
1589         default:
1590                 hw_dbg(hw, " Error on flow type input\n");
1591                 return IXGBE_ERR_CONFIG;
1592         }
1593
1594         /*
1595          * Program the relevant mask registers.  If src/dst_port or src/dst_addr
1596          * are zero, then assume a full mask for that field.  Also assume that
1597          * a VLAN of 0 is unspecified, so mask that out as well.  L4type
1598          * cannot be masked out in this implementation.
1599          *
1600          * This also assumes IPv4 only.  IPv6 masking isn't supported at this
1601          * point in time.
1602          */
1603
1604         /* Program FDIRM */
1605         switch (ntohs(input_masks->vlan_id_mask) & 0xEFFF) {
1606         case 0xEFFF:
1607                 /* Unmask VLAN ID - bit 0 and fall through to unmask prio */
1608                 fdirm &= ~IXGBE_FDIRM_VLANID;
1609         case 0xE000:
1610                 /* Unmask VLAN prio - bit 1 */
1611                 fdirm &= ~IXGBE_FDIRM_VLANP;
1612                 break;
1613         case 0x0FFF:
1614                 /* Unmask VLAN ID - bit 0 */
1615                 fdirm &= ~IXGBE_FDIRM_VLANID;
1616                 break;
1617         case 0x0000:
1618                 /* do nothing, vlans already masked */
1619                 break;
1620         default:
1621                 hw_dbg(hw, " Error on VLAN mask\n");
1622                 return IXGBE_ERR_CONFIG;
1623         }
1624
1625         if (input_masks->flex_mask & 0xFFFF) {
1626                 if ((input_masks->flex_mask & 0xFFFF) != 0xFFFF) {
1627                         hw_dbg(hw, " Error on flexible byte mask\n");
1628                         return IXGBE_ERR_CONFIG;
1629                 }
1630                 /* Unmask Flex Bytes - bit 4 */
1631                 fdirm &= ~IXGBE_FDIRM_FLEX;
1632         }
1633
1634         /* Now mask VM pool and destination IPv6 - bits 5 and 2 */
1635         IXGBE_WRITE_REG(hw, IXGBE_FDIRM, fdirm);
1636
1637         /* store the TCP/UDP port masks, bit reversed from port layout */
1638         fdirtcpm = ixgbe_get_fdirtcpm_82599(input_masks);
1639
1640         /* write both the same so that UDP and TCP use the same mask */
1641         IXGBE_WRITE_REG(hw, IXGBE_FDIRTCPM, ~fdirtcpm);
1642         IXGBE_WRITE_REG(hw, IXGBE_FDIRUDPM, ~fdirtcpm);
1643
1644         /* store source and destination IP masks (big-enian) */
1645         IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRSIP4M,
1646                              ~input_masks->src_ip_mask[0]);
1647         IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRDIP4M,
1648                              ~input_masks->dst_ip_mask[0]);
1649
1650         /* Apply masks to input data */
1651         input->formatted.vlan_id &= input_masks->vlan_id_mask;
1652         input->formatted.flex_bytes &= input_masks->flex_mask;
1653         input->formatted.src_port &= input_masks->src_port_mask;
1654         input->formatted.dst_port &= input_masks->dst_port_mask;
1655         input->formatted.src_ip[0] &= input_masks->src_ip_mask[0];
1656         input->formatted.dst_ip[0] &= input_masks->dst_ip_mask[0];
1657
1658         /* record vlan (little-endian) and flex_bytes(big-endian) */
1659         fdirvlan =
1660                 IXGBE_STORE_AS_BE16(ntohs(input->formatted.flex_bytes));
1661         fdirvlan <<= IXGBE_FDIRVLAN_FLEX_SHIFT;
1662         fdirvlan |= ntohs(input->formatted.vlan_id);
1663         IXGBE_WRITE_REG(hw, IXGBE_FDIRVLAN, fdirvlan);
1664
1665         /* record source and destination port (little-endian)*/
1666         fdirport = ntohs(input->formatted.dst_port);
1667         fdirport <<= IXGBE_FDIRPORT_DESTINATION_SHIFT;
1668         fdirport |= ntohs(input->formatted.src_port);
1669         IXGBE_WRITE_REG(hw, IXGBE_FDIRPORT, fdirport);
1670
1671         /* record the first 32 bits of the destination address (big-endian) */
1672         IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRIPDA, input->formatted.dst_ip[0]);
1673
1674         /* record the source address (big-endian) */
1675         IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRIPSA, input->formatted.src_ip[0]);
1676
1677         /* configure FDIRCMD register */
1678         fdircmd = IXGBE_FDIRCMD_CMD_ADD_FLOW | IXGBE_FDIRCMD_FILTER_UPDATE |
1679                   IXGBE_FDIRCMD_LAST | IXGBE_FDIRCMD_QUEUE_EN;
1680         fdircmd |= input->formatted.flow_type << IXGBE_FDIRCMD_FLOW_TYPE_SHIFT;
1681         fdircmd |= (u32)queue << IXGBE_FDIRCMD_RX_QUEUE_SHIFT;
1682
1683         /* we only want the bucket hash so drop the upper 16 bits */
1684         fdirhash = ixgbe_atr_compute_hash_82599(input,
1685                                                 IXGBE_ATR_BUCKET_HASH_KEY);
1686         fdirhash |= soft_id << IXGBE_FDIRHASH_SIG_SW_INDEX_SHIFT;
1687
1688         IXGBE_WRITE_REG(hw, IXGBE_FDIRHASH, fdirhash);
1689         IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD, fdircmd);
1690
1691         return 0;
1692 }
1693
1694 /**
1695  *  ixgbe_read_analog_reg8_82599 - Reads 8 bit Omer analog register
1696  *  @hw: pointer to hardware structure
1697  *  @reg: analog register to read
1698  *  @val: read value
1699  *
1700  *  Performs read operation to Omer analog register specified.
1701  **/
1702 static s32 ixgbe_read_analog_reg8_82599(struct ixgbe_hw *hw, u32 reg, u8 *val)
1703 {
1704         u32  core_ctl;
1705
1706         IXGBE_WRITE_REG(hw, IXGBE_CORECTL, IXGBE_CORECTL_WRITE_CMD |
1707                         (reg << 8));
1708         IXGBE_WRITE_FLUSH(hw);
1709         udelay(10);
1710         core_ctl = IXGBE_READ_REG(hw, IXGBE_CORECTL);
1711         *val = (u8)core_ctl;
1712
1713         return 0;
1714 }
1715
1716 /**
1717  *  ixgbe_write_analog_reg8_82599 - Writes 8 bit Omer analog register
1718  *  @hw: pointer to hardware structure
1719  *  @reg: atlas register to write
1720  *  @val: value to write
1721  *
1722  *  Performs write operation to Omer analog register specified.
1723  **/
1724 static s32 ixgbe_write_analog_reg8_82599(struct ixgbe_hw *hw, u32 reg, u8 val)
1725 {
1726         u32  core_ctl;
1727
1728         core_ctl = (reg << 8) | val;
1729         IXGBE_WRITE_REG(hw, IXGBE_CORECTL, core_ctl);
1730         IXGBE_WRITE_FLUSH(hw);
1731         udelay(10);
1732
1733         return 0;
1734 }
1735
1736 /**
1737  *  ixgbe_start_hw_82599 - Prepare hardware for Tx/Rx
1738  *  @hw: pointer to hardware structure
1739  *
1740  *  Starts the hardware using the generic start_hw function.
1741  *  Then performs device-specific:
1742  *  Clears the rate limiter registers.
1743  **/
1744 static s32 ixgbe_start_hw_82599(struct ixgbe_hw *hw)
1745 {
1746         u32 q_num;
1747         s32 ret_val;
1748
1749         ret_val = ixgbe_start_hw_generic(hw);
1750
1751         /* Clear the rate limiters */
1752         for (q_num = 0; q_num < hw->mac.max_tx_queues; q_num++) {
1753                 IXGBE_WRITE_REG(hw, IXGBE_RTTDQSEL, q_num);
1754                 IXGBE_WRITE_REG(hw, IXGBE_RTTBCNRC, 0);
1755         }
1756         IXGBE_WRITE_FLUSH(hw);
1757
1758         /* We need to run link autotry after the driver loads */
1759         hw->mac.autotry_restart = true;
1760
1761         if (ret_val == 0)
1762                 ret_val = ixgbe_verify_fw_version_82599(hw);
1763
1764         return ret_val;
1765 }
1766
1767 /**
1768  *  ixgbe_identify_phy_82599 - Get physical layer module
1769  *  @hw: pointer to hardware structure
1770  *
1771  *  Determines the physical layer module found on the current adapter.
1772  *  If PHY already detected, maintains current PHY type in hw struct,
1773  *  otherwise executes the PHY detection routine.
1774  **/
1775 s32 ixgbe_identify_phy_82599(struct ixgbe_hw *hw)
1776 {
1777         s32 status = IXGBE_ERR_PHY_ADDR_INVALID;
1778
1779         /* Detect PHY if not unknown - returns success if already detected. */
1780         status = ixgbe_identify_phy_generic(hw);
1781         if (status != 0) {
1782                 /* 82599 10GBASE-T requires an external PHY */
1783                 if (hw->mac.ops.get_media_type(hw) == ixgbe_media_type_copper)
1784                         goto out;
1785                 else
1786                         status = ixgbe_identify_sfp_module_generic(hw);
1787         }
1788
1789         /* Set PHY type none if no PHY detected */
1790         if (hw->phy.type == ixgbe_phy_unknown) {
1791                 hw->phy.type = ixgbe_phy_none;
1792                 status = 0;
1793         }
1794
1795         /* Return error if SFP module has been detected but is not supported */
1796         if (hw->phy.type == ixgbe_phy_sfp_unsupported)
1797                 status = IXGBE_ERR_SFP_NOT_SUPPORTED;
1798
1799 out:
1800         return status;
1801 }
1802
1803 /**
1804  *  ixgbe_get_supported_physical_layer_82599 - Returns physical layer type
1805  *  @hw: pointer to hardware structure
1806  *
1807  *  Determines physical layer capabilities of the current configuration.
1808  **/
1809 static u32 ixgbe_get_supported_physical_layer_82599(struct ixgbe_hw *hw)
1810 {
1811         u32 physical_layer = IXGBE_PHYSICAL_LAYER_UNKNOWN;
1812         u32 autoc = IXGBE_READ_REG(hw, IXGBE_AUTOC);
1813         u32 autoc2 = IXGBE_READ_REG(hw, IXGBE_AUTOC2);
1814         u32 pma_pmd_10g_serial = autoc2 & IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_MASK;
1815         u32 pma_pmd_10g_parallel = autoc & IXGBE_AUTOC_10G_PMA_PMD_MASK;
1816         u32 pma_pmd_1g = autoc & IXGBE_AUTOC_1G_PMA_PMD_MASK;
1817         u16 ext_ability = 0;
1818         u8 comp_codes_10g = 0;
1819         u8 comp_codes_1g = 0;
1820
1821         hw->phy.ops.identify(hw);
1822
1823         switch (hw->phy.type) {
1824         case ixgbe_phy_tn:
1825         case ixgbe_phy_aq:
1826         case ixgbe_phy_cu_unknown:
1827                 hw->phy.ops.read_reg(hw, MDIO_PMA_EXTABLE, MDIO_MMD_PMAPMD,
1828                                                          &ext_ability);
1829                 if (ext_ability & MDIO_PMA_EXTABLE_10GBT)
1830                         physical_layer |= IXGBE_PHYSICAL_LAYER_10GBASE_T;
1831                 if (ext_ability & MDIO_PMA_EXTABLE_1000BT)
1832                         physical_layer |= IXGBE_PHYSICAL_LAYER_1000BASE_T;
1833                 if (ext_ability & MDIO_PMA_EXTABLE_100BTX)
1834                         physical_layer |= IXGBE_PHYSICAL_LAYER_100BASE_TX;
1835                 goto out;
1836         default:
1837                 break;
1838         }
1839
1840         switch (autoc & IXGBE_AUTOC_LMS_MASK) {
1841         case IXGBE_AUTOC_LMS_1G_AN:
1842         case IXGBE_AUTOC_LMS_1G_LINK_NO_AN:
1843                 if (pma_pmd_1g == IXGBE_AUTOC_1G_KX_BX) {
1844                         physical_layer = IXGBE_PHYSICAL_LAYER_1000BASE_KX |
1845                             IXGBE_PHYSICAL_LAYER_1000BASE_BX;
1846                         goto out;
1847                 } else
1848                         /* SFI mode so read SFP module */
1849                         goto sfp_check;
1850                 break;
1851         case IXGBE_AUTOC_LMS_10G_LINK_NO_AN:
1852                 if (pma_pmd_10g_parallel == IXGBE_AUTOC_10G_CX4)
1853                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_CX4;
1854                 else if (pma_pmd_10g_parallel == IXGBE_AUTOC_10G_KX4)
1855                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_KX4;
1856                 else if (pma_pmd_10g_parallel == IXGBE_AUTOC_10G_XAUI)
1857                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_XAUI;
1858                 goto out;
1859                 break;
1860         case IXGBE_AUTOC_LMS_10G_SERIAL:
1861                 if (pma_pmd_10g_serial == IXGBE_AUTOC2_10G_KR) {
1862                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_KR;
1863                         goto out;
1864                 } else if (pma_pmd_10g_serial == IXGBE_AUTOC2_10G_SFI)
1865                         goto sfp_check;
1866                 break;
1867         case IXGBE_AUTOC_LMS_KX4_KX_KR:
1868         case IXGBE_AUTOC_LMS_KX4_KX_KR_1G_AN:
1869                 if (autoc & IXGBE_AUTOC_KX_SUPP)
1870                         physical_layer |= IXGBE_PHYSICAL_LAYER_1000BASE_KX;
1871                 if (autoc & IXGBE_AUTOC_KX4_SUPP)
1872                         physical_layer |= IXGBE_PHYSICAL_LAYER_10GBASE_KX4;
1873                 if (autoc & IXGBE_AUTOC_KR_SUPP)
1874                         physical_layer |= IXGBE_PHYSICAL_LAYER_10GBASE_KR;
1875                 goto out;
1876                 break;
1877         default:
1878                 goto out;
1879                 break;
1880         }
1881
1882 sfp_check:
1883         /* SFP check must be done last since DA modules are sometimes used to
1884          * test KR mode -  we need to id KR mode correctly before SFP module.
1885          * Call identify_sfp because the pluggable module may have changed */
1886         hw->phy.ops.identify_sfp(hw);
1887         if (hw->phy.sfp_type == ixgbe_sfp_type_not_present)
1888                 goto out;
1889
1890         switch (hw->phy.type) {
1891         case ixgbe_phy_sfp_passive_tyco:
1892         case ixgbe_phy_sfp_passive_unknown:
1893                 physical_layer = IXGBE_PHYSICAL_LAYER_SFP_PLUS_CU;
1894                 break;
1895         case ixgbe_phy_sfp_ftl_active:
1896         case ixgbe_phy_sfp_active_unknown:
1897                 physical_layer = IXGBE_PHYSICAL_LAYER_SFP_ACTIVE_DA;
1898                 break;
1899         case ixgbe_phy_sfp_avago:
1900         case ixgbe_phy_sfp_ftl:
1901         case ixgbe_phy_sfp_intel:
1902         case ixgbe_phy_sfp_unknown:
1903                 hw->phy.ops.read_i2c_eeprom(hw,
1904                       IXGBE_SFF_1GBE_COMP_CODES, &comp_codes_1g);
1905                 hw->phy.ops.read_i2c_eeprom(hw,
1906                       IXGBE_SFF_10GBE_COMP_CODES, &comp_codes_10g);
1907                 if (comp_codes_10g & IXGBE_SFF_10GBASESR_CAPABLE)
1908                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_SR;
1909                 else if (comp_codes_10g & IXGBE_SFF_10GBASELR_CAPABLE)
1910                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_LR;
1911                 else if (comp_codes_1g & IXGBE_SFF_1GBASET_CAPABLE)
1912                         physical_layer = IXGBE_PHYSICAL_LAYER_1000BASE_T;
1913                 break;
1914         default:
1915                 break;
1916         }
1917
1918 out:
1919         return physical_layer;
1920 }
1921
1922 /**
1923  *  ixgbe_enable_rx_dma_82599 - Enable the Rx DMA unit on 82599
1924  *  @hw: pointer to hardware structure
1925  *  @regval: register value to write to RXCTRL
1926  *
1927  *  Enables the Rx DMA unit for 82599
1928  **/
1929 static s32 ixgbe_enable_rx_dma_82599(struct ixgbe_hw *hw, u32 regval)
1930 {
1931 #define IXGBE_MAX_SECRX_POLL 30
1932         int i;
1933         int secrxreg;
1934
1935         /*
1936          * Workaround for 82599 silicon errata when enabling the Rx datapath.
1937          * If traffic is incoming before we enable the Rx unit, it could hang
1938          * the Rx DMA unit.  Therefore, make sure the security engine is
1939          * completely disabled prior to enabling the Rx unit.
1940          */
1941         secrxreg = IXGBE_READ_REG(hw, IXGBE_SECRXCTRL);
1942         secrxreg |= IXGBE_SECRXCTRL_RX_DIS;
1943         IXGBE_WRITE_REG(hw, IXGBE_SECRXCTRL, secrxreg);
1944         for (i = 0; i < IXGBE_MAX_SECRX_POLL; i++) {
1945                 secrxreg = IXGBE_READ_REG(hw, IXGBE_SECRXSTAT);
1946                 if (secrxreg & IXGBE_SECRXSTAT_SECRX_RDY)
1947                         break;
1948                 else
1949                         /* Use interrupt-safe sleep just in case */
1950                         udelay(10);
1951         }
1952
1953         /* For informational purposes only */
1954         if (i >= IXGBE_MAX_SECRX_POLL)
1955                 hw_dbg(hw, "Rx unit being enabled before security "
1956                        "path fully disabled.  Continuing with init.\n");
1957
1958         IXGBE_WRITE_REG(hw, IXGBE_RXCTRL, regval);
1959         secrxreg = IXGBE_READ_REG(hw, IXGBE_SECRXCTRL);
1960         secrxreg &= ~IXGBE_SECRXCTRL_RX_DIS;
1961         IXGBE_WRITE_REG(hw, IXGBE_SECRXCTRL, secrxreg);
1962         IXGBE_WRITE_FLUSH(hw);
1963
1964         return 0;
1965 }
1966
1967 /**
1968  *  ixgbe_get_device_caps_82599 - Get additional device capabilities
1969  *  @hw: pointer to hardware structure
1970  *  @device_caps: the EEPROM word with the extra device capabilities
1971  *
1972  *  This function will read the EEPROM location for the device capabilities,
1973  *  and return the word through device_caps.
1974  **/
1975 static s32 ixgbe_get_device_caps_82599(struct ixgbe_hw *hw, u16 *device_caps)
1976 {
1977         hw->eeprom.ops.read(hw, IXGBE_DEVICE_CAPS, device_caps);
1978
1979         return 0;
1980 }
1981
1982 /**
1983  *  ixgbe_verify_fw_version_82599 - verify fw version for 82599
1984  *  @hw: pointer to hardware structure
1985  *
1986  *  Verifies that installed the firmware version is 0.6 or higher
1987  *  for SFI devices. All 82599 SFI devices should have version 0.6 or higher.
1988  *
1989  *  Returns IXGBE_ERR_EEPROM_VERSION if the FW is not present or
1990  *  if the FW version is not supported.
1991  **/
1992 static s32 ixgbe_verify_fw_version_82599(struct ixgbe_hw *hw)
1993 {
1994         s32 status = IXGBE_ERR_EEPROM_VERSION;
1995         u16 fw_offset, fw_ptp_cfg_offset;
1996         u16 fw_version = 0;
1997
1998         /* firmware check is only necessary for SFI devices */
1999         if (hw->phy.media_type != ixgbe_media_type_fiber) {
2000                 status = 0;
2001                 goto fw_version_out;
2002         }
2003
2004         /* get the offset to the Firmware Module block */
2005         hw->eeprom.ops.read(hw, IXGBE_FW_PTR, &fw_offset);
2006
2007         if ((fw_offset == 0) || (fw_offset == 0xFFFF))
2008                 goto fw_version_out;
2009
2010         /* get the offset to the Pass Through Patch Configuration block */
2011         hw->eeprom.ops.read(hw, (fw_offset +
2012                                  IXGBE_FW_PASSTHROUGH_PATCH_CONFIG_PTR),
2013                                  &fw_ptp_cfg_offset);
2014
2015         if ((fw_ptp_cfg_offset == 0) || (fw_ptp_cfg_offset == 0xFFFF))
2016                 goto fw_version_out;
2017
2018         /* get the firmware version */
2019         hw->eeprom.ops.read(hw, (fw_ptp_cfg_offset +
2020                                  IXGBE_FW_PATCH_VERSION_4),
2021                                  &fw_version);
2022
2023         if (fw_version > 0x5)
2024                 status = 0;
2025
2026 fw_version_out:
2027         return status;
2028 }
2029
2030 static struct ixgbe_mac_operations mac_ops_82599 = {
2031         .init_hw                = &ixgbe_init_hw_generic,
2032         .reset_hw               = &ixgbe_reset_hw_82599,
2033         .start_hw               = &ixgbe_start_hw_82599,
2034         .clear_hw_cntrs         = &ixgbe_clear_hw_cntrs_generic,
2035         .get_media_type         = &ixgbe_get_media_type_82599,
2036         .get_supported_physical_layer = &ixgbe_get_supported_physical_layer_82599,
2037         .enable_rx_dma          = &ixgbe_enable_rx_dma_82599,
2038         .get_mac_addr           = &ixgbe_get_mac_addr_generic,
2039         .get_san_mac_addr       = &ixgbe_get_san_mac_addr_generic,
2040         .get_device_caps        = &ixgbe_get_device_caps_82599,
2041         .get_wwn_prefix         = &ixgbe_get_wwn_prefix_generic,
2042         .stop_adapter           = &ixgbe_stop_adapter_generic,
2043         .get_bus_info           = &ixgbe_get_bus_info_generic,
2044         .set_lan_id             = &ixgbe_set_lan_id_multi_port_pcie,
2045         .read_analog_reg8       = &ixgbe_read_analog_reg8_82599,
2046         .write_analog_reg8      = &ixgbe_write_analog_reg8_82599,
2047         .setup_link             = &ixgbe_setup_mac_link_82599,
2048         .check_link             = &ixgbe_check_mac_link_generic,
2049         .get_link_capabilities  = &ixgbe_get_link_capabilities_82599,
2050         .led_on                 = &ixgbe_led_on_generic,
2051         .led_off                = &ixgbe_led_off_generic,
2052         .blink_led_start        = &ixgbe_blink_led_start_generic,
2053         .blink_led_stop         = &ixgbe_blink_led_stop_generic,
2054         .set_rar                = &ixgbe_set_rar_generic,
2055         .clear_rar              = &ixgbe_clear_rar_generic,
2056         .set_vmdq               = &ixgbe_set_vmdq_generic,
2057         .clear_vmdq             = &ixgbe_clear_vmdq_generic,
2058         .init_rx_addrs          = &ixgbe_init_rx_addrs_generic,
2059         .update_mc_addr_list    = &ixgbe_update_mc_addr_list_generic,
2060         .enable_mc              = &ixgbe_enable_mc_generic,
2061         .disable_mc             = &ixgbe_disable_mc_generic,
2062         .clear_vfta             = &ixgbe_clear_vfta_generic,
2063         .set_vfta               = &ixgbe_set_vfta_generic,
2064         .fc_enable              = &ixgbe_fc_enable_generic,
2065         .init_uta_tables        = &ixgbe_init_uta_tables_generic,
2066         .setup_sfp              = &ixgbe_setup_sfp_modules_82599,
2067         .set_mac_anti_spoofing  = &ixgbe_set_mac_anti_spoofing,
2068         .set_vlan_anti_spoofing = &ixgbe_set_vlan_anti_spoofing,
2069         .acquire_swfw_sync      = &ixgbe_acquire_swfw_sync,
2070         .release_swfw_sync      = &ixgbe_release_swfw_sync,
2071
2072 };
2073
2074 static struct ixgbe_eeprom_operations eeprom_ops_82599 = {
2075         .init_params            = &ixgbe_init_eeprom_params_generic,
2076         .read                   = &ixgbe_read_eerd_generic,
2077         .write                  = &ixgbe_write_eeprom_generic,
2078         .calc_checksum          = &ixgbe_calc_eeprom_checksum_generic,
2079         .validate_checksum      = &ixgbe_validate_eeprom_checksum_generic,
2080         .update_checksum        = &ixgbe_update_eeprom_checksum_generic,
2081 };
2082
2083 static struct ixgbe_phy_operations phy_ops_82599 = {
2084         .identify               = &ixgbe_identify_phy_82599,
2085         .identify_sfp           = &ixgbe_identify_sfp_module_generic,
2086         .init                   = &ixgbe_init_phy_ops_82599,
2087         .reset                  = &ixgbe_reset_phy_generic,
2088         .read_reg               = &ixgbe_read_phy_reg_generic,
2089         .write_reg              = &ixgbe_write_phy_reg_generic,
2090         .setup_link             = &ixgbe_setup_phy_link_generic,
2091         .setup_link_speed       = &ixgbe_setup_phy_link_speed_generic,
2092         .read_i2c_byte          = &ixgbe_read_i2c_byte_generic,
2093         .write_i2c_byte         = &ixgbe_write_i2c_byte_generic,
2094         .read_i2c_eeprom        = &ixgbe_read_i2c_eeprom_generic,
2095         .write_i2c_eeprom       = &ixgbe_write_i2c_eeprom_generic,
2096         .check_overtemp         = &ixgbe_tn_check_overtemp,
2097 };
2098
2099 struct ixgbe_info ixgbe_82599_info = {
2100         .mac                    = ixgbe_mac_82599EB,
2101         .get_invariants         = &ixgbe_get_invariants_82599,
2102         .mac_ops                = &mac_ops_82599,
2103         .eeprom_ops             = &eeprom_ops_82599,
2104         .phy_ops                = &phy_ops_82599,
2105         .mbx_ops                = &mbx_ops_generic,
2106 };