drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <linux/module.h>
  20 #include <asm/unaligned.h>
  21
  22 #include "hw.h"
  23 #include "hw-ops.h"
  24 #include "rc.h"
  25 #include "ar9003_mac.h"
  26 #include "ar9003_mci.h"
  27
  28 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  29
  30 MODULE_AUTHOR("Atheros Communications");
  31 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  32 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  33 MODULE_LICENSE("Dual BSD/GPL");
  34
  35 static int __init ath9k_init(void)
  36 {
  37         return 0;
  38 }
  39 module_init(ath9k_init);
  40
  41 static void __exit ath9k_exit(void)
  42 {
  43         return;
  44 }
  45 module_exit(ath9k_exit);
  46
  47 /* Private hardware callbacks */
  48
  49 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  50 {
  51         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  52 }
  53
  54 static void ath9k_hw_init_mode_regs(struct ath_hw *ah)
  55 {
  56         ath9k_hw_private_ops(ah)->init_mode_regs(ah);
  57 }
  58
  59 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  60                                         struct ath9k_channel *chan)
  61 {
  62         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  63 }
  64
  65 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  66 {
  67         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  68                 return;
  69
  70         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  71 }
  72
  73 static void ath9k_hw_ani_cache_ini_regs(struct ath_hw *ah)
  74 {
  75         /* You will not have this callback if using the old ANI */
  76         if (!ath9k_hw_private_ops(ah)->ani_cache_ini_regs)
  77                 return;
  78
  79         ath9k_hw_private_ops(ah)->ani_cache_ini_regs(ah);
  80 }
  81
  82 /********************/
  83 /* Helper Functions */
  84 /********************/
  85
  86 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
  87 {
  88         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
  89         struct ath_common *common = ath9k_hw_common(ah);
  90         unsigned int clockrate;
  91
  92         /* AR9287 v1.3+ uses async FIFO and runs the MAC at 117 MHz */
  93         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah))
  94                 clockrate = 117;
  95         else if (!ah->curchan) /* should really check for CCK instead */
  96                 clockrate = ATH9K_CLOCK_RATE_CCK;
  97         else if (conf->channel->band == IEEE80211_BAND_2GHZ)
  98                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
  99         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
 100                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
 101         else
 102                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
 103
 104         if (conf_is_ht40(conf))
 105                 clockrate *= 2;
 106
 107         if (ah->curchan) {
 108                 if (IS_CHAN_HALF_RATE(ah->curchan))
 109                         clockrate /= 2;
 110                 if (IS_CHAN_QUARTER_RATE(ah->curchan))
 111                         clockrate /= 4;
 112         }
 113
 114         common->clockrate = clockrate;
 115 }
 116
 117 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
 118 {
 119         struct ath_common *common = ath9k_hw_common(ah);
 120
 121         return usecs * common->clockrate;
 122 }
 123
 124 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 125 {
 126         int i;
 127
 128         BUG_ON(timeout < AH_TIME_QUANTUM);
 129
 130         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 131                 if ((REG_READ(ah, reg) & mask) == val)
 132                         return true;
 133
 134                 udelay(AH_TIME_QUANTUM);
 135         }
 136
 137         ath_dbg(ath9k_hw_common(ah), ANY,
 138                 "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 139                 timeout, reg, REG_READ(ah, reg), mask, val);
 140
 141         return false;
 142 }
 143 EXPORT_SYMBOL(ath9k_hw_wait);
 144
 145 void ath9k_hw_write_array(struct ath_hw *ah, struct ar5416IniArray *array,
 146                           int column, unsigned int *writecnt)
 147 {
 148         int r;
 149
 150         ENABLE_REGWRITE_BUFFER(ah);
 151         for (r = 0; r < array->ia_rows; r++) {
 152                 REG_WRITE(ah, INI_RA(array, r, 0),
 153                           INI_RA(array, r, column));
 154                 DO_DELAY(*writecnt);
 155         }
 156         REGWRITE_BUFFER_FLUSH(ah);
 157 }
 158
 159 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 160 {
 161         u32 retval;
 162         int i;
 163
 164         for (i = 0, retval = 0; i < n; i++) {
 165                 retval = (retval << 1) | (val & 1);
 166                 val >>= 1;
 167         }
 168         return retval;
 169 }
 170
 171 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 172                            u8 phy, int kbps,
 173                            u32 frameLen, u16 rateix,
 174                            bool shortPreamble)
 175 {
 176         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 177
 178         if (kbps == 0)
 179                 return 0;
 180
 181         switch (phy) {
 182         case WLAN_RC_PHY_CCK:
 183                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 184                 if (shortPreamble)
 185                         phyTime >>= 1;
 186                 numBits = frameLen << 3;
 187                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 188                 break;
 189         case WLAN_RC_PHY_OFDM:
 190                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 191                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 192                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 193                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 194                         txTime = OFDM_SIFS_TIME_QUARTER
 195                                 + OFDM_PREAMBLE_TIME_QUARTER
 196                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 197                 } else if (ah->curchan &&
 198                            IS_CHAN_HALF_RATE(ah->curchan)) {
 199                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 200                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 201                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 202                         txTime = OFDM_SIFS_TIME_HALF +
 203                                 OFDM_PREAMBLE_TIME_HALF
 204                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 205                 } else {
 206                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 207                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 208                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 209                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 210                                 + (numSymbols * OFDM_SYMBOL_TIME);
 211                 }
 212                 break;
 213         default:
 214                 ath_err(ath9k_hw_common(ah),
 215                         "Unknown phy %u (rate ix %u)\n", phy, rateix);
 216                 txTime = 0;
 217                 break;
 218         }
 219
 220         return txTime;
 221 }
 222 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 223
 224 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 225                                   struct ath9k_channel *chan,
 226                                   struct chan_centers *centers)
 227 {
 228         int8_t extoff;
 229
 230         if (!IS_CHAN_HT40(chan)) {
 231                 centers->ctl_center = centers->ext_center =
 232                         centers->synth_center = chan->channel;
 233                 return;
 234         }
 235
 236         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
 237             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
 238                 centers->synth_center =
 239                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 240                 extoff = 1;
 241         } else {
 242                 centers->synth_center =
 243                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 244                 extoff = -1;
 245         }
 246
 247         centers->ctl_center =
 248                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 249         /* 25 MHz spacing is supported by hw but not on upper layers */
 250         centers->ext_center =
 251                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 252 }
 253
 254 /******************/
 255 /* Chip Revisions */
 256 /******************/
 257
 258 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 259 {
 260         u32 val;
 261
 262         switch (ah->hw_version.devid) {
 263         case AR5416_AR9100_DEVID:
 264                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 265                 break;
 266         case AR9300_DEVID_AR9330:
 267                 ah->hw_version.macVersion = AR_SREV_VERSION_9330;
 268                 if (ah->get_mac_revision) {
 269                         ah->hw_version.macRev = ah->get_mac_revision();
 270                 } else {
 271                         val = REG_READ(ah, AR_SREV);
 272                         ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 273                 }
 274                 return;
 275         case AR9300_DEVID_AR9340:
 276                 ah->hw_version.macVersion = AR_SREV_VERSION_9340;
 277                 val = REG_READ(ah, AR_SREV);
 278                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 279                 return;
 280         }
 281
 282         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 283
 284         if (val == 0xFF) {
 285                 val = REG_READ(ah, AR_SREV);
 286                 ah->hw_version.macVersion =
 287                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 288                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 289
 290                 if (AR_SREV_9462(ah))
 291                         ah->is_pciexpress = true;
 292                 else
 293                         ah->is_pciexpress = (val &
 294                                              AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 295         } else {
 296                 if (!AR_SREV_9100(ah))
 297                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 298
 299                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 300
 301                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 302                         ah->is_pciexpress = true;
 303         }
 304 }
 305
 306 /************************************/
 307 /* HW Attach, Detach, Init Routines */
 308 /************************************/
 309
 310 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 311 {
 312         if (!AR_SREV_5416(ah))
 313                 return;
 314
 315         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 316         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 317         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 318         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 319         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 320         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 321         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 322         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 323         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 324
 325         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 326 }
 327
 328 static void ath9k_hw_aspm_init(struct ath_hw *ah)
 329 {
 330         struct ath_common *common = ath9k_hw_common(ah);
 331
 332         if (common->bus_ops->aspm_init)
 333                 common->bus_ops->aspm_init(common);
 334 }
 335
 336 /* This should work for all families including legacy */
 337 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 338 {
 339         struct ath_common *common = ath9k_hw_common(ah);
 340         u32 regAddr[2] = { AR_STA_ID0 };
 341         u32 regHold[2];
 342         static const u32 patternData[4] = {
 343                 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
 344         };
 345         int i, j, loop_max;
 346
 347         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 348                 loop_max = 2;
 349                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 350         } else
 351                 loop_max = 1;
 352
 353         for (i = 0; i < loop_max; i++) {
 354                 u32 addr = regAddr[i];
 355                 u32 wrData, rdData;
 356
 357                 regHold[i] = REG_READ(ah, addr);
 358                 for (j = 0; j < 0x100; j++) {
 359                         wrData = (j << 16) | j;
 360                         REG_WRITE(ah, addr, wrData);
 361                         rdData = REG_READ(ah, addr);
 362                         if (rdData != wrData) {
 363                                 ath_err(common,
 364                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 365                                         addr, wrData, rdData);
 366                                 return false;
 367                         }
 368                 }
 369                 for (j = 0; j < 4; j++) {
 370                         wrData = patternData[j];
 371                         REG_WRITE(ah, addr, wrData);
 372                         rdData = REG_READ(ah, addr);
 373                         if (wrData != rdData) {
 374                                 ath_err(common,
 375                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 376                                         addr, wrData, rdData);
 377                                 return false;
 378                         }
 379                 }
 380                 REG_WRITE(ah, regAddr[i], regHold[i]);
 381         }
 382         udelay(100);
 383
 384         return true;
 385 }
 386
 387 static void ath9k_hw_init_config(struct ath_hw *ah)
 388 {
 389         int i;
 390
 391         ah->config.dma_beacon_response_time = 2;
 392         ah->config.sw_beacon_response_time = 10;
 393         ah->config.additional_swba_backoff = 0;
 394         ah->config.ack_6mb = 0x0;
 395         ah->config.cwm_ignore_extcca = 0;
 396         ah->config.pcie_clock_req = 0;
 397         ah->config.pcie_waen = 0;
 398         ah->config.analog_shiftreg = 1;
 399         ah->config.enable_ani = true;
 400
 401         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 402                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 403                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 404         }
 405
 406         /* PAPRD needs some more work to be enabled */
 407         ah->config.paprd_disable = 1;
 408
 409         ah->config.rx_intr_mitigation = true;
 410         ah->config.pcieSerDesWrite = true;
 411
 412         /*
 413          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 414          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 415          * This means we use it for all AR5416 devices, and the few
 416          * minor PCI AR9280 devices out there.
 417          *
 418          * Serialization is required because these devices do not handle
 419          * well the case of two concurrent reads/writes due to the latency
 420          * involved. During one read/write another read/write can be issued
 421          * on another CPU while the previous read/write may still be working
 422          * on our hardware, if we hit this case the hardware poops in a loop.
 423          * We prevent this by serializing reads and writes.
 424          *
 425          * This issue is not present on PCI-Express devices or pre-AR5416
 426          * devices (legacy, 802.11abg).
 427          */
 428         if (num_possible_cpus() > 1)
 429                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 430 }
 431
 432 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 433 {
 434         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 435
 436         regulatory->country_code = CTRY_DEFAULT;
 437         regulatory->power_limit = MAX_RATE_POWER;
 438
 439         ah->hw_version.magic = AR5416_MAGIC;
 440         ah->hw_version.subvendorid = 0;
 441
 442         ah->atim_window = 0;
 443         ah->sta_id1_defaults =
 444                 AR_STA_ID1_CRPT_MIC_ENABLE |
 445                 AR_STA_ID1_MCAST_KSRCH;
 446         if (AR_SREV_9100(ah))
 447                 ah->sta_id1_defaults |= AR_STA_ID1_AR9100_BA_FIX;
 448         ah->enable_32kHz_clock = DONT_USE_32KHZ;
 449         ah->slottime = ATH9K_SLOT_TIME_9;
 450         ah->globaltxtimeout = (u32) -1;
 451         ah->power_mode = ATH9K_PM_UNDEFINED;
 452 }
 453
 454 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 455 {
 456         struct ath_common *common = ath9k_hw_common(ah);
 457         u32 sum;
 458         int i;
 459         u16 eeval;
 460         static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 461
 462         sum = 0;
 463         for (i = 0; i < 3; i++) {
 464                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 465                 sum += eeval;
 466                 common->macaddr[2 * i] = eeval >> 8;
 467                 common->macaddr[2 * i + 1] = eeval & 0xff;
 468         }
 469         if (sum == 0 || sum == 0xffff * 3)
 470                 return -EADDRNOTAVAIL;
 471
 472         return 0;
 473 }
 474
 475 static int ath9k_hw_post_init(struct ath_hw *ah)
 476 {
 477         struct ath_common *common = ath9k_hw_common(ah);
 478         int ecode;
 479
 480         if (common->bus_ops->ath_bus_type != ATH_USB) {
 481                 if (!ath9k_hw_chip_test(ah))
 482                         return -ENODEV;
 483         }
 484
 485         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 486                 ecode = ar9002_hw_rf_claim(ah);
 487                 if (ecode != 0)
 488                         return ecode;
 489         }
 490
 491         ecode = ath9k_hw_eeprom_init(ah);
 492         if (ecode != 0)
 493                 return ecode;
 494
 495         ath_dbg(ath9k_hw_common(ah), CONFIG, "Eeprom VER: %d, REV: %d\n",
 496                 ah->eep_ops->get_eeprom_ver(ah),
 497                 ah->eep_ops->get_eeprom_rev(ah));
 498
 499         ecode = ath9k_hw_rf_alloc_ext_banks(ah);
 500         if (ecode) {
 501                 ath_err(ath9k_hw_common(ah),
 502                         "Failed allocating banks for external radio\n");
 503                 ath9k_hw_rf_free_ext_banks(ah);
 504                 return ecode;
 505         }
 506
 507         if (ah->config.enable_ani) {
 508                 ath9k_hw_ani_setup(ah);
 509                 ath9k_hw_ani_init(ah);
 510         }
 511
 512         return 0;
 513 }
 514
 515 static void ath9k_hw_attach_ops(struct ath_hw *ah)
 516 {
 517         if (AR_SREV_9300_20_OR_LATER(ah))
 518                 ar9003_hw_attach_ops(ah);
 519         else
 520                 ar9002_hw_attach_ops(ah);
 521 }
 522
 523 /* Called for all hardware families */
 524 static int __ath9k_hw_init(struct ath_hw *ah)
 525 {
 526         struct ath_common *common = ath9k_hw_common(ah);
 527         int r = 0;
 528
 529         ath9k_hw_read_revisions(ah);
 530
 531         /*
 532          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 533          * We need to do this to avoid RMW of this register. We cannot
 534          * read the reg when chip is asleep.
 535          */
 536         ah->WARegVal = REG_READ(ah, AR_WA);
 537         ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 538                          AR_WA_ASPM_TIMER_BASED_DISABLE);
 539
 540         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 541                 ath_err(common, "Couldn't reset chip\n");
 542                 return -EIO;
 543         }
 544
 545         if (AR_SREV_9462(ah))
 546                 ah->WARegVal &= ~AR_WA_D3_L1_DISABLE;
 547
 548         ath9k_hw_init_defaults(ah);
 549         ath9k_hw_init_config(ah);
 550
 551         ath9k_hw_attach_ops(ah);
 552
 553         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 554                 ath_err(common, "Couldn't wakeup chip\n");
 555                 return -EIO;
 556         }
 557
 558         if (ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 559                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 560                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah)) &&
 561                      !ah->is_pciexpress)) {
 562                         ah->config.serialize_regmode =
 563                                 SER_REG_MODE_ON;
 564                 } else {
 565                         ah->config.serialize_regmode =
 566                                 SER_REG_MODE_OFF;
 567                 }
 568         }
 569
 570         ath_dbg(common, RESET, "serialize_regmode is %d\n",
 571                 ah->config.serialize_regmode);
 572
 573         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 574                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 575         else
 576                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 577
 578         switch (ah->hw_version.macVersion) {
 579         case AR_SREV_VERSION_5416_PCI:
 580         case AR_SREV_VERSION_5416_PCIE:
 581         case AR_SREV_VERSION_9160:
 582         case AR_SREV_VERSION_9100:
 583         case AR_SREV_VERSION_9280:
 584         case AR_SREV_VERSION_9285:
 585         case AR_SREV_VERSION_9287:
 586         case AR_SREV_VERSION_9271:
 587         case AR_SREV_VERSION_9300:
 588         case AR_SREV_VERSION_9330:
 589         case AR_SREV_VERSION_9485:
 590         case AR_SREV_VERSION_9340:
 591         case AR_SREV_VERSION_9462:
 592                 break;
 593         default:
 594                 ath_err(common,
 595                         "Mac Chip Rev 0x%02x.%x is not supported by this driver\n",
 596                         ah->hw_version.macVersion, ah->hw_version.macRev);
 597                 return -EOPNOTSUPP;
 598         }
 599
 600         if (AR_SREV_9271(ah) || AR_SREV_9100(ah) || AR_SREV_9340(ah) ||
 601             AR_SREV_9330(ah))
 602                 ah->is_pciexpress = false;
 603
 604         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 605         ath9k_hw_init_cal_settings(ah);
 606
 607         ah->ani_function = ATH9K_ANI_ALL;
 608         if (AR_SREV_9280_20_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 609                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
 610         if (!AR_SREV_9300_20_OR_LATER(ah))
 611                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 612
 613         /* disable ANI for 9340 */
 614         if (AR_SREV_9340(ah))
 615                 ah->config.enable_ani = false;
 616
 617         ath9k_hw_init_mode_regs(ah);
 618
 619         if (!ah->is_pciexpress)
 620                 ath9k_hw_disablepcie(ah);
 621
 622         if (!AR_SREV_9300_20_OR_LATER(ah))
 623                 ar9002_hw_cck_chan14_spread(ah);
 624
 625         r = ath9k_hw_post_init(ah);
 626         if (r)
 627                 return r;
 628
 629         ath9k_hw_init_mode_gain_regs(ah);
 630         r = ath9k_hw_fill_cap_info(ah);
 631         if (r)
 632                 return r;
 633
 634         if (ah->is_pciexpress)
 635                 ath9k_hw_aspm_init(ah);
 636
 637         r = ath9k_hw_init_macaddr(ah);
 638         if (r) {
 639                 ath_err(common, "Failed to initialize MAC address\n");
 640                 return r;
 641         }
 642
 643         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 644                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 645         else
 646                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 647
 648         if (AR_SREV_9330(ah))
 649                 ah->bb_watchdog_timeout_ms = 85;
 650         else
 651                 ah->bb_watchdog_timeout_ms = 25;
 652
 653         common->state = ATH_HW_INITIALIZED;
 654
 655         return 0;
 656 }
 657
 658 int ath9k_hw_init(struct ath_hw *ah)
 659 {
 660         int ret;
 661         struct ath_common *common = ath9k_hw_common(ah);
 662
 663         /* These are all the AR5008/AR9001/AR9002 hardware family of chipsets */
 664         switch (ah->hw_version.devid) {
 665         case AR5416_DEVID_PCI:
 666         case AR5416_DEVID_PCIE:
 667         case AR5416_AR9100_DEVID:
 668         case AR9160_DEVID_PCI:
 669         case AR9280_DEVID_PCI:
 670         case AR9280_DEVID_PCIE:
 671         case AR9285_DEVID_PCIE:
 672         case AR9287_DEVID_PCI:
 673         case AR9287_DEVID_PCIE:
 674         case AR2427_DEVID_PCIE:
 675         case AR9300_DEVID_PCIE:
 676         case AR9300_DEVID_AR9485_PCIE:
 677         case AR9300_DEVID_AR9330:
 678         case AR9300_DEVID_AR9340:
 679         case AR9300_DEVID_AR9580:
 680         case AR9300_DEVID_AR9462:
 681                 break;
 682         default:
 683                 if (common->bus_ops->ath_bus_type == ATH_USB)
 684                         break;
 685                 ath_err(common, "Hardware device ID 0x%04x not supported\n",
 686                         ah->hw_version.devid);
 687                 return -EOPNOTSUPP;
 688         }
 689
 690         ret = __ath9k_hw_init(ah);
 691         if (ret) {
 692                 ath_err(common,
 693                         "Unable to initialize hardware; initialization status: %d\n",
 694                         ret);
 695                 return ret;
 696         }
 697
 698         return 0;
 699 }
 700 EXPORT_SYMBOL(ath9k_hw_init);
 701
 702 static void ath9k_hw_init_qos(struct ath_hw *ah)
 703 {
 704         ENABLE_REGWRITE_BUFFER(ah);
 705
 706         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 707         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 708
 709         REG_WRITE(ah, AR_QOS_NO_ACK,
 710                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 711                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 712                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 713
 714         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 715         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 716         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 717         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 718         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 719
 720         REGWRITE_BUFFER_FLUSH(ah);
 721 }
 722
 723 u32 ar9003_get_pll_sqsum_dvc(struct ath_hw *ah)
 724 {
 725         REG_CLR_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 726         udelay(100);
 727         REG_SET_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 728
 729         while ((REG_READ(ah, PLL4) & PLL4_MEAS_DONE) == 0)
 730                 udelay(100);
 731
 732         return (REG_READ(ah, PLL3) & SQSUM_DVC_MASK) >> 3;
 733 }
 734 EXPORT_SYMBOL(ar9003_get_pll_sqsum_dvc);
 735
 736 static void ath9k_hw_init_pll(struct ath_hw *ah,
 737                               struct ath9k_channel *chan)
 738 {
 739         u32 pll;
 740
 741         if (AR_SREV_9485(ah)) {
 742
 743                 /* program BB PLL ki and kd value, ki=0x4, kd=0x40 */
 744                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 745                               AR_CH0_BB_DPLL2_PLL_PWD, 0x1);
 746                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 747                               AR_CH0_DPLL2_KD, 0x40);
 748                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 749                               AR_CH0_DPLL2_KI, 0x4);
 750
 751                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 752                               AR_CH0_BB_DPLL1_REFDIV, 0x5);
 753                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 754                               AR_CH0_BB_DPLL1_NINI, 0x58);
 755                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 756                               AR_CH0_BB_DPLL1_NFRAC, 0x0);
 757
 758                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 759                               AR_CH0_BB_DPLL2_OUTDIV, 0x1);
 760                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 761                               AR_CH0_BB_DPLL2_LOCAL_PLL, 0x1);
 762                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 763                               AR_CH0_BB_DPLL2_EN_NEGTRIG, 0x1);
 764
 765                 /* program BB PLL phase_shift to 0x6 */
 766                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 767                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x6);
 768
 769                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 770                               AR_CH0_BB_DPLL2_PLL_PWD, 0x0);
 771                 udelay(1000);
 772         } else if (AR_SREV_9330(ah)) {
 773                 u32 ddr_dpll2, pll_control2, kd;
 774
 775                 if (ah->is_clk_25mhz) {
 776                         ddr_dpll2 = 0x18e82f01;
 777                         pll_control2 = 0xe04a3d;
 778                         kd = 0x1d;
 779                 } else {
 780                         ddr_dpll2 = 0x19e82f01;
 781                         pll_control2 = 0x886666;
 782                         kd = 0x3d;
 783                 }
 784
 785                 /* program DDR PLL ki and kd value */
 786                 REG_WRITE(ah, AR_CH0_DDR_DPLL2, ddr_dpll2);
 787
 788                 /* program DDR PLL phase_shift */
 789                 REG_RMW_FIELD(ah, AR_CH0_DDR_DPLL3,
 790                               AR_CH0_DPLL3_PHASE_SHIFT, 0x1);
 791
 792                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 793                 udelay(1000);
 794
 795                 /* program refdiv, nint, frac to RTC register */
 796                 REG_WRITE(ah, AR_RTC_PLL_CONTROL2, pll_control2);
 797
 798                 /* program BB PLL kd and ki value */
 799                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KD, kd);
 800                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KI, 0x06);
 801
 802                 /* program BB PLL phase_shift */
 803                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 804                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x1);
 805         } else if (AR_SREV_9340(ah)) {
 806                 u32 regval, pll2_divint, pll2_divfrac, refdiv;
 807
 808                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 809                 udelay(1000);
 810
 811                 REG_SET_BIT(ah, AR_PHY_PLL_MODE, 0x1 << 16);
 812                 udelay(100);
 813
 814                 if (ah->is_clk_25mhz) {
 815                         pll2_divint = 0x54;
 816                         pll2_divfrac = 0x1eb85;
 817                         refdiv = 3;
 818                 } else {
 819                         pll2_divint = 88;
 820                         pll2_divfrac = 0;
 821                         refdiv = 5;
 822                 }
 823
 824                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 825                 regval |= (0x1 << 16);
 826                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 827                 udelay(100);
 828
 829                 REG_WRITE(ah, AR_PHY_PLL_CONTROL, (refdiv << 27) |
 830                           (pll2_divint << 18) | pll2_divfrac);
 831                 udelay(100);
 832
 833                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 834                 regval = (regval & 0x80071fff) | (0x1 << 30) | (0x1 << 13) |
 835                          (0x4 << 26) | (0x18 << 19);
 836                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 837                 REG_WRITE(ah, AR_PHY_PLL_MODE,
 838                           REG_READ(ah, AR_PHY_PLL_MODE) & 0xfffeffff);
 839                 udelay(1000);
 840         }
 841
 842         pll = ath9k_hw_compute_pll_control(ah, chan);
 843
 844         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 845
 846         if (AR_SREV_9485(ah) || AR_SREV_9340(ah) || AR_SREV_9330(ah))
 847                 udelay(1000);
 848
 849         /* Switch the core clock for ar9271 to 117Mhz */
 850         if (AR_SREV_9271(ah)) {
 851                 udelay(500);
 852                 REG_WRITE(ah, 0x50040, 0x304);
 853         }
 854
 855         udelay(RTC_PLL_SETTLE_DELAY);
 856
 857         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 858
 859         if (AR_SREV_9340(ah)) {
 860                 if (ah->is_clk_25mhz) {
 861                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x17c << 1);
 862                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f3d7);
 863                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e7ae);
 864                 } else {
 865                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x261 << 1);
 866                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f400);
 867                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e800);
 868                 }
 869                 udelay(100);
 870         }
 871 }
 872
 873 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 874                                           enum nl80211_iftype opmode)
 875 {
 876         u32 sync_default = AR_INTR_SYNC_DEFAULT;
 877         u32 imr_reg = AR_IMR_TXERR |
 878                 AR_IMR_TXURN |
 879                 AR_IMR_RXERR |
 880                 AR_IMR_RXORN |
 881                 AR_IMR_BCNMISC;
 882
 883         if (AR_SREV_9340(ah))
 884                 sync_default &= ~AR_INTR_SYNC_HOST1_FATAL;
 885
 886         if (AR_SREV_9300_20_OR_LATER(ah)) {
 887                 imr_reg |= AR_IMR_RXOK_HP;
 888                 if (ah->config.rx_intr_mitigation)
 889                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 890                 else
 891                         imr_reg |= AR_IMR_RXOK_LP;
 892
 893         } else {
 894                 if (ah->config.rx_intr_mitigation)
 895                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 896                 else
 897                         imr_reg |= AR_IMR_RXOK;
 898         }
 899
 900         if (ah->config.tx_intr_mitigation)
 901                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 902         else
 903                 imr_reg |= AR_IMR_TXOK;
 904
 905         if (opmode == NL80211_IFTYPE_AP)
 906                 imr_reg |= AR_IMR_MIB;
 907
 908         ENABLE_REGWRITE_BUFFER(ah);
 909
 910         REG_WRITE(ah, AR_IMR, imr_reg);
 911         ah->imrs2_reg |= AR_IMR_S2_GTT;
 912         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 913
 914         if (!AR_SREV_9100(ah)) {
 915                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 916                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, sync_default);
 917                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 918         }
 919
 920         REGWRITE_BUFFER_FLUSH(ah);
 921
 922         if (AR_SREV_9300_20_OR_LATER(ah)) {
 923                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 924                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 925                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 926                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 927         }
 928 }
 929
 930 static void ath9k_hw_set_sifs_time(struct ath_hw *ah, u32 us)
 931 {
 932         u32 val = ath9k_hw_mac_to_clks(ah, us - 2);
 933         val = min(val, (u32) 0xFFFF);
 934         REG_WRITE(ah, AR_D_GBL_IFS_SIFS, val);
 935 }
 936
 937 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 938 {
 939         u32 val = ath9k_hw_mac_to_clks(ah, us);
 940         val = min(val, (u32) 0xFFFF);
 941         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 942 }
 943
 944 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 945 {
 946         u32 val = ath9k_hw_mac_to_clks(ah, us);
 947         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 948         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 949 }
 950
 951 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 952 {
 953         u32 val = ath9k_hw_mac_to_clks(ah, us);
 954         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
 955         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
 956 }
 957
 958 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
 959 {
 960         if (tu > 0xFFFF) {
 961                 ath_dbg(ath9k_hw_common(ah), XMIT, "bad global tx timeout %u\n",
 962                         tu);
 963                 ah->globaltxtimeout = (u32) -1;
 964                 return false;
 965         } else {
 966                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
 967                 ah->globaltxtimeout = tu;
 968                 return true;
 969         }
 970 }
 971
 972 void ath9k_hw_init_global_settings(struct ath_hw *ah)
 973 {
 974         struct ath_common *common = ath9k_hw_common(ah);
 975         struct ieee80211_conf *conf = &common->hw->conf;
 976         const struct ath9k_channel *chan = ah->curchan;
 977         int acktimeout, ctstimeout;
 978         int slottime;
 979         int sifstime;
 980         int rx_lat = 0, tx_lat = 0, eifs = 0;
 981         u32 reg;
 982
 983         ath_dbg(ath9k_hw_common(ah), RESET, "ah->misc_mode 0x%x\n",
 984                 ah->misc_mode);
 985
 986         if (!chan)
 987                 return;
 988
 989         if (ah->misc_mode != 0)
 990                 REG_SET_BIT(ah, AR_PCU_MISC, ah->misc_mode);
 991
 992         if (IS_CHAN_A_FAST_CLOCK(ah, chan))
 993                 rx_lat = 41;
 994         else
 995                 rx_lat = 37;
 996         tx_lat = 54;
 997
 998         if (IS_CHAN_HALF_RATE(chan)) {
 999                 eifs = 175;
1000                 rx_lat *= 2;
1001                 tx_lat *= 2;
1002                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1003                     tx_lat += 11;
1004
1005                 slottime = 13;
1006                 sifstime = 32;
1007         } else if (IS_CHAN_QUARTER_RATE(chan)) {
1008                 eifs = 340;
1009                 rx_lat = (rx_lat * 4) - 1;
1010                 tx_lat *= 4;
1011                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1012                     tx_lat += 22;
1013
1014                 slottime = 21;
1015                 sifstime = 64;
1016         } else {
1017                 if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1018                         eifs = AR_D_GBL_IFS_EIFS_ASYNC_FIFO;
1019                         reg = AR_USEC_ASYNC_FIFO;
1020                 } else {
1021                         eifs = REG_READ(ah, AR_D_GBL_IFS_EIFS)/
1022                                 common->clockrate;
1023                         reg = REG_READ(ah, AR_USEC);
1024                 }
1025                 rx_lat = MS(reg, AR_USEC_RX_LAT);
1026                 tx_lat = MS(reg, AR_USEC_TX_LAT);
1027
1028                 slottime = ah->slottime;
1029                 if (IS_CHAN_5GHZ(chan))
1030                         sifstime = 16;
1031                 else
1032                         sifstime = 10;
1033         }
1034
1035         /* As defined by IEEE 802.11-2007 17.3.8.6 */
1036         acktimeout = slottime + sifstime + 3 * ah->coverage_class;
1037         ctstimeout = acktimeout;
1038
1039         /*
1040          * Workaround for early ACK timeouts, add an offset to match the
1041          * initval's 64us ack timeout value. Use 48us for the CTS timeout.
1042          * This was initially only meant to work around an issue with delayed
1043          * BA frames in some implementations, but it has been found to fix ACK
1044          * timeout issues in other cases as well.
1045          */
1046         if (conf->channel && conf->channel->band == IEEE80211_BAND_2GHZ) {
1047                 acktimeout += 64 - sifstime - ah->slottime;
1048                 ctstimeout += 48 - sifstime - ah->slottime;
1049         }
1050
1051
1052         ath9k_hw_set_sifs_time(ah, sifstime);
1053         ath9k_hw_setslottime(ah, slottime);
1054         ath9k_hw_set_ack_timeout(ah, acktimeout);
1055         ath9k_hw_set_cts_timeout(ah, ctstimeout);
1056         if (ah->globaltxtimeout != (u32) -1)
1057                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
1058
1059         REG_WRITE(ah, AR_D_GBL_IFS_EIFS, ath9k_hw_mac_to_clks(ah, eifs));
1060         REG_RMW(ah, AR_USEC,
1061                 (common->clockrate - 1) |
1062                 SM(rx_lat, AR_USEC_RX_LAT) |
1063                 SM(tx_lat, AR_USEC_TX_LAT),
1064                 AR_USEC_TX_LAT | AR_USEC_RX_LAT | AR_USEC_USEC);
1065
1066 }
1067 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
1068
1069 void ath9k_hw_deinit(struct ath_hw *ah)
1070 {
1071         struct ath_common *common = ath9k_hw_common(ah);
1072
1073         if (common->state < ATH_HW_INITIALIZED)
1074                 goto free_hw;
1075
1076         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
1077
1078 free_hw:
1079         ath9k_hw_rf_free_ext_banks(ah);
1080 }
1081 EXPORT_SYMBOL(ath9k_hw_deinit);
1082
1083 /*******/
1084 /* INI */
1085 /*******/
1086
1087 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
1088 {
1089         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
1090
1091         if (IS_CHAN_B(chan))
1092                 ctl |= CTL_11B;
1093         else if (IS_CHAN_G(chan))
1094                 ctl |= CTL_11G;
1095         else
1096                 ctl |= CTL_11A;
1097
1098         return ctl;
1099 }
1100
1101 /****************************************/
1102 /* Reset and Channel Switching Routines */
1103 /****************************************/
1104
1105 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
1106 {
1107         struct ath_common *common = ath9k_hw_common(ah);
1108
1109         ENABLE_REGWRITE_BUFFER(ah);
1110
1111         /*
1112          * set AHB_MODE not to do cacheline prefetches
1113         */
1114         if (!AR_SREV_9300_20_OR_LATER(ah))
1115                 REG_SET_BIT(ah, AR_AHB_MODE, AR_AHB_PREFETCH_RD_EN);
1116
1117         /*
1118          * let mac dma reads be in 128 byte chunks
1119          */
1120         REG_RMW(ah, AR_TXCFG, AR_TXCFG_DMASZ_128B, AR_TXCFG_DMASZ_MASK);
1121
1122         REGWRITE_BUFFER_FLUSH(ah);
1123
1124         /*
1125          * Restore TX Trigger Level to its pre-reset value.
1126          * The initial value depends on whether aggregation is enabled, and is
1127          * adjusted whenever underruns are detected.
1128          */
1129         if (!AR_SREV_9300_20_OR_LATER(ah))
1130                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
1131
1132         ENABLE_REGWRITE_BUFFER(ah);
1133
1134         /*
1135          * let mac dma writes be in 128 byte chunks
1136          */
1137         REG_RMW(ah, AR_RXCFG, AR_RXCFG_DMASZ_128B, AR_RXCFG_DMASZ_MASK);
1138
1139         /*
1140          * Setup receive FIFO threshold to hold off TX activities
1141          */
1142         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
1143
1144         if (AR_SREV_9300_20_OR_LATER(ah)) {
1145                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
1146                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
1147
1148                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
1149                         ah->caps.rx_status_len);
1150         }
1151
1152         /*
1153          * reduce the number of usable entries in PCU TXBUF to avoid
1154          * wrap around issues.
1155          */
1156         if (AR_SREV_9285(ah)) {
1157                 /* For AR9285 the number of Fifos are reduced to half.
1158                  * So set the usable tx buf size also to half to
1159                  * avoid data/delimiter underruns
1160                  */
1161                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
1162                           AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE);
1163         } else if (!AR_SREV_9271(ah)) {
1164                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
1165                           AR_PCU_TXBUF_CTRL_USABLE_SIZE);
1166         }
1167
1168         REGWRITE_BUFFER_FLUSH(ah);
1169
1170         if (AR_SREV_9300_20_OR_LATER(ah))
1171                 ath9k_hw_reset_txstatus_ring(ah);
1172 }
1173
1174 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
1175 {
1176         u32 mask = AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC;
1177         u32 set = AR_STA_ID1_KSRCH_MODE;
1178
1179         switch (opmode) {
1180         case NL80211_IFTYPE_ADHOC:
1181         case NL80211_IFTYPE_MESH_POINT:
1182                 set |= AR_STA_ID1_ADHOC;
1183                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1184                 break;
1185         case NL80211_IFTYPE_AP:
1186                 set |= AR_STA_ID1_STA_AP;
1187                 /* fall through */
1188         case NL80211_IFTYPE_STATION:
1189                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1190                 break;
1191         default:
1192                 if (!ah->is_monitoring)
1193                         set = 0;
1194                 break;
1195         }
1196         REG_RMW(ah, AR_STA_ID1, set, mask);
1197 }
1198
1199 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
1200                                    u32 *coef_mantissa, u32 *coef_exponent)
1201 {
1202         u32 coef_exp, coef_man;
1203
1204         for (coef_exp = 31; coef_exp > 0; coef_exp--)
1205                 if ((coef_scaled >> coef_exp) & 0x1)
1206                         break;
1207
1208         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
1209
1210         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
1211
1212         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
1213         *coef_exponent = coef_exp - 16;
1214 }
1215
1216 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
1217 {
1218         u32 rst_flags;
1219         u32 tmpReg;
1220
1221         if (AR_SREV_9100(ah)) {
1222                 REG_RMW_FIELD(ah, AR_RTC_DERIVED_CLK,
1223                               AR_RTC_DERIVED_CLK_PERIOD, 1);
1224                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
1225         }
1226
1227         ENABLE_REGWRITE_BUFFER(ah);
1228
1229         if (AR_SREV_9300_20_OR_LATER(ah)) {
1230                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1231                 udelay(10);
1232         }
1233
1234         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1235                   AR_RTC_FORCE_WAKE_ON_INT);
1236
1237         if (AR_SREV_9100(ah)) {
1238                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1239                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1240         } else {
1241                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1242                 if (tmpReg &
1243                     (AR_INTR_SYNC_LOCAL_TIMEOUT |
1244                      AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
1245                         u32 val;
1246                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1247
1248                         val = AR_RC_HOSTIF;
1249                         if (!AR_SREV_9300_20_OR_LATER(ah))
1250                                 val |= AR_RC_AHB;
1251                         REG_WRITE(ah, AR_RC, val);
1252
1253                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1254                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1255
1256                 rst_flags = AR_RTC_RC_MAC_WARM;
1257                 if (type == ATH9K_RESET_COLD)
1258                         rst_flags |= AR_RTC_RC_MAC_COLD;
1259         }
1260
1261         if (AR_SREV_9330(ah)) {
1262                 int npend = 0;
1263                 int i;
1264
1265                 /* AR9330 WAR:
1266                  * call external reset function to reset WMAC if:
1267                  * - doing a cold reset
1268                  * - we have pending frames in the TX queues
1269                  */
1270
1271                 for (i = 0; i < AR_NUM_QCU; i++) {
1272                         npend = ath9k_hw_numtxpending(ah, i);
1273                         if (npend)
1274                                 break;
1275                 }
1276
1277                 if (ah->external_reset &&
1278                     (npend || type == ATH9K_RESET_COLD)) {
1279                         int reset_err = 0;
1280
1281                         ath_dbg(ath9k_hw_common(ah), RESET,
1282                                 "reset MAC via external reset\n");
1283
1284                         reset_err = ah->external_reset();
1285                         if (reset_err) {
1286                                 ath_err(ath9k_hw_common(ah),
1287                                         "External reset failed, err=%d\n",
1288                                         reset_err);
1289                                 return false;
1290                         }
1291
1292                         REG_WRITE(ah, AR_RTC_RESET, 1);
1293                 }
1294         }
1295
1296         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1297
1298         REGWRITE_BUFFER_FLUSH(ah);
1299
1300         udelay(50);
1301
1302         REG_WRITE(ah, AR_RTC_RC, 0);
1303         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1304                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC stuck in MAC reset\n");
1305                 return false;
1306         }
1307
1308         if (!AR_SREV_9100(ah))
1309                 REG_WRITE(ah, AR_RC, 0);
1310
1311         if (AR_SREV_9100(ah))
1312                 udelay(50);
1313
1314         return true;
1315 }
1316
1317 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1318 {
1319         ENABLE_REGWRITE_BUFFER(ah);
1320
1321         if (AR_SREV_9300_20_OR_LATER(ah)) {
1322                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1323                 udelay(10);
1324         }
1325
1326         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1327                   AR_RTC_FORCE_WAKE_ON_INT);
1328
1329         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1330                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1331
1332         REG_WRITE(ah, AR_RTC_RESET, 0);
1333
1334         REGWRITE_BUFFER_FLUSH(ah);
1335
1336         if (!AR_SREV_9300_20_OR_LATER(ah))
1337                 udelay(2);
1338
1339         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1340                 REG_WRITE(ah, AR_RC, 0);
1341
1342         REG_WRITE(ah, AR_RTC_RESET, 1);
1343
1344         if (!ath9k_hw_wait(ah,
1345                            AR_RTC_STATUS,
1346                            AR_RTC_STATUS_M,
1347                            AR_RTC_STATUS_ON,
1348                            AH_WAIT_TIMEOUT)) {
1349                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC not waking up\n");
1350                 return false;
1351         }
1352
1353         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1354 }
1355
1356 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1357 {
1358         bool ret = false;
1359
1360         if (AR_SREV_9300_20_OR_LATER(ah)) {
1361                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1362                 udelay(10);
1363         }
1364
1365         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1366                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1367
1368         switch (type) {
1369         case ATH9K_RESET_POWER_ON:
1370                 ret = ath9k_hw_set_reset_power_on(ah);
1371                 break;
1372         case ATH9K_RESET_WARM:
1373         case ATH9K_RESET_COLD:
1374                 ret = ath9k_hw_set_reset(ah, type);
1375                 break;
1376         default:
1377                 break;
1378         }
1379
1380         if (ah->caps.hw_caps & ATH9K_HW_CAP_MCI)
1381                 REG_WRITE(ah, AR_RTC_KEEP_AWAKE, 0x2);
1382
1383         return ret;
1384 }
1385
1386 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1387                                 struct ath9k_channel *chan)
1388 {
1389         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)) {
1390                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON))
1391                         return false;
1392         } else if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
1393                 return false;
1394
1395         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1396                 return false;
1397
1398         ah->chip_fullsleep = false;
1399         ath9k_hw_init_pll(ah, chan);
1400         ath9k_hw_set_rfmode(ah, chan);
1401
1402         return true;
1403 }
1404
1405 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1406                                     struct ath9k_channel *chan)
1407 {
1408         struct ath_common *common = ath9k_hw_common(ah);
1409         u32 qnum;
1410         int r;
1411         bool edma = !!(ah->caps.hw_caps & ATH9K_HW_CAP_EDMA);
1412         bool band_switch, mode_diff;
1413         u8 ini_reloaded;
1414
1415         band_switch = (chan->channelFlags & (CHANNEL_2GHZ | CHANNEL_5GHZ)) !=
1416                       (ah->curchan->channelFlags & (CHANNEL_2GHZ |
1417                                                     CHANNEL_5GHZ));
1418         mode_diff = (chan->chanmode != ah->curchan->chanmode);
1419
1420         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1421                 if (ath9k_hw_numtxpending(ah, qnum)) {
1422                         ath_dbg(common, QUEUE,
1423                                 "Transmit frames pending on queue %d\n", qnum);
1424                         return false;
1425                 }
1426         }
1427
1428         if (!ath9k_hw_rfbus_req(ah)) {
1429                 ath_err(common, "Could not kill baseband RX\n");
1430                 return false;
1431         }
1432
1433         if (edma && (band_switch || mode_diff)) {
1434                 ath9k_hw_mark_phy_inactive(ah);
1435                 udelay(5);
1436
1437                 ath9k_hw_init_pll(ah, NULL);
1438
1439                 if (ath9k_hw_fast_chan_change(ah, chan, &ini_reloaded)) {
1440                         ath_err(common, "Failed to do fast channel change\n");
1441                         return false;
1442                 }
1443         }
1444
1445         ath9k_hw_set_channel_regs(ah, chan);
1446
1447         r = ath9k_hw_rf_set_freq(ah, chan);
1448         if (r) {
1449                 ath_err(common, "Failed to set channel\n");
1450                 return false;
1451         }
1452         ath9k_hw_set_clockrate(ah);
1453         ath9k_hw_apply_txpower(ah, chan);
1454         ath9k_hw_rfbus_done(ah);
1455
1456         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1457                 ath9k_hw_set_delta_slope(ah, chan);
1458
1459         ath9k_hw_spur_mitigate_freq(ah, chan);
1460
1461         if (edma && (band_switch || mode_diff)) {
1462                 ah->ah_flags |= AH_FASTCC;
1463                 if (band_switch || ini_reloaded)
1464                         ah->eep_ops->set_board_values(ah, chan);
1465
1466                 ath9k_hw_init_bb(ah, chan);
1467
1468                 if (band_switch || ini_reloaded)
1469                         ath9k_hw_init_cal(ah, chan);
1470                 ah->ah_flags &= ~AH_FASTCC;
1471         }
1472
1473         return true;
1474 }
1475
1476 static void ath9k_hw_apply_gpio_override(struct ath_hw *ah)
1477 {
1478         u32 gpio_mask = ah->gpio_mask;
1479         int i;
1480
1481         for (i = 0; gpio_mask; i++, gpio_mask >>= 1) {
1482                 if (!(gpio_mask & 1))
1483                         continue;
1484
1485                 ath9k_hw_cfg_output(ah, i, AR_GPIO_OUTPUT_MUX_AS_OUTPUT);
1486                 ath9k_hw_set_gpio(ah, i, !!(ah->gpio_val & BIT(i)));
1487         }
1488 }
1489
1490 bool ath9k_hw_check_alive(struct ath_hw *ah)
1491 {
1492         int count = 50;
1493         u32 reg;
1494
1495         if (AR_SREV_9285_12_OR_LATER(ah))
1496                 return true;
1497
1498         do {
1499                 reg = REG_READ(ah, AR_OBS_BUS_1);
1500
1501                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1502                         continue;
1503
1504                 switch (reg & 0x7E000B00) {
1505                 case 0x1E000000:
1506                 case 0x52000B00:
1507                 case 0x18000B00:
1508                         continue;
1509                 default:
1510                         return true;
1511                 }
1512         } while (count-- > 0);
1513
1514         return false;
1515 }
1516 EXPORT_SYMBOL(ath9k_hw_check_alive);
1517
1518 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1519                    struct ath9k_hw_cal_data *caldata, bool bChannelChange)
1520 {
1521         struct ath_common *common = ath9k_hw_common(ah);
1522         u32 saveLedState;
1523         struct ath9k_channel *curchan = ah->curchan;
1524         u32 saveDefAntenna;
1525         u32 macStaId1;
1526         u64 tsf = 0;
1527         int i, r;
1528         bool allow_fbs = false, start_mci_reset = false;
1529         bool mci = !!(ah->caps.hw_caps & ATH9K_HW_CAP_MCI);
1530         bool save_fullsleep = ah->chip_fullsleep;
1531
1532         if (mci) {
1533                 start_mci_reset = ar9003_mci_start_reset(ah, chan);
1534                 if (start_mci_reset)
1535                         return 0;
1536         }
1537
1538         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1539                 return -EIO;
1540
1541         if (curchan && !ah->chip_fullsleep)
1542                 ath9k_hw_getnf(ah, curchan);
1543
1544         ah->caldata = caldata;
1545         if (caldata &&
1546             (chan->channel != caldata->channel ||
1547              (chan->channelFlags & ~CHANNEL_CW_INT) !=
1548              (caldata->channelFlags & ~CHANNEL_CW_INT))) {
1549                 /* Operating channel changed, reset channel calibration data */
1550                 memset(caldata, 0, sizeof(*caldata));
1551                 ath9k_init_nfcal_hist_buffer(ah, chan);
1552         }
1553         ah->noise = ath9k_hw_getchan_noise(ah, chan);
1554
1555         if (AR_SREV_9280(ah) && common->bus_ops->ath_bus_type == ATH_PCI)
1556                 bChannelChange = false;
1557
1558         if (caldata &&
1559             caldata->done_txiqcal_once &&
1560             caldata->done_txclcal_once &&
1561             caldata->rtt_hist.num_readings)
1562                 allow_fbs = true;
1563
1564         if (bChannelChange &&
1565             (!ah->chip_fullsleep) &&
1566             (ah->curchan != NULL) &&
1567             (chan->channel != ah->curchan->channel) &&
1568             (allow_fbs ||
1569              ((chan->channelFlags & CHANNEL_ALL) ==
1570               (ah->curchan->channelFlags & CHANNEL_ALL)))) {
1571                 if (ath9k_hw_channel_change(ah, chan)) {
1572                         ath9k_hw_loadnf(ah, ah->curchan);
1573                         ath9k_hw_start_nfcal(ah, true);
1574                         if (mci && ar9003_mci_is_ready(ah))
1575                                 ar9003_mci_2g5g_switch(ah, true);
1576
1577                         if (AR_SREV_9271(ah))
1578                                 ar9002_hw_load_ani_reg(ah, chan);
1579                         return 0;
1580                 }
1581         }
1582
1583         if (mci)
1584                 ar9003_mci_stop_bt(ah, save_fullsleep);
1585
1586         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1587         if (saveDefAntenna == 0)
1588                 saveDefAntenna = 1;
1589
1590         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1591
1592         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1593         if (AR_SREV_9100(ah) ||
1594             (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)))
1595                 tsf = ath9k_hw_gettsf64(ah);
1596
1597         saveLedState = REG_READ(ah, AR_CFG_LED) &
1598                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1599                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1600
1601         ath9k_hw_mark_phy_inactive(ah);
1602
1603         ah->paprd_table_write_done = false;
1604
1605         /* Only required on the first reset */
1606         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1607                 REG_WRITE(ah,
1608                           AR9271_RESET_POWER_DOWN_CONTROL,
1609                           AR9271_RADIO_RF_RST);
1610                 udelay(50);
1611         }
1612
1613         if (!ath9k_hw_chip_reset(ah, chan)) {
1614                 ath_err(common, "Chip reset failed\n");
1615                 return -EINVAL;
1616         }
1617
1618         /* Only required on the first reset */
1619         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1620                 ah->htc_reset_init = false;
1621                 REG_WRITE(ah,
1622                           AR9271_RESET_POWER_DOWN_CONTROL,
1623                           AR9271_GATE_MAC_CTL);
1624                 udelay(50);
1625         }
1626
1627         /* Restore TSF */
1628         if (tsf)
1629                 ath9k_hw_settsf64(ah, tsf);
1630
1631         if (AR_SREV_9280_20_OR_LATER(ah))
1632                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1633
1634         if (!AR_SREV_9300_20_OR_LATER(ah))
1635                 ar9002_hw_enable_async_fifo(ah);
1636
1637         r = ath9k_hw_process_ini(ah, chan);
1638         if (r)
1639                 return r;
1640
1641         if (mci)
1642                 ar9003_mci_reset(ah, false, IS_CHAN_2GHZ(chan), save_fullsleep);
1643
1644         /*
1645          * Some AR91xx SoC devices frequently fail to accept TSF writes
1646          * right after the chip reset. When that happens, write a new
1647          * value after the initvals have been applied, with an offset
1648          * based on measured time difference
1649          */
1650         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1651                 tsf += 1500;
1652                 ath9k_hw_settsf64(ah, tsf);
1653         }
1654
1655         /* Setup MFP options for CCMP */
1656         if (AR_SREV_9280_20_OR_LATER(ah)) {
1657                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1658                  * frames when constructing CCMP AAD. */
1659                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1660                               0xc7ff);
1661                 ah->sw_mgmt_crypto = false;
1662         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1663                 /* Disable hardware crypto for management frames */
1664                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1665                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1666                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1667                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1668                 ah->sw_mgmt_crypto = true;
1669         } else
1670                 ah->sw_mgmt_crypto = true;
1671
1672         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1673                 ath9k_hw_set_delta_slope(ah, chan);
1674
1675         ath9k_hw_spur_mitigate_freq(ah, chan);
1676         ah->eep_ops->set_board_values(ah, chan);
1677
1678         ENABLE_REGWRITE_BUFFER(ah);
1679
1680         REG_WRITE(ah, AR_STA_ID0, get_unaligned_le32(common->macaddr));
1681         REG_WRITE(ah, AR_STA_ID1, get_unaligned_le16(common->macaddr + 4)
1682                   | macStaId1
1683                   | AR_STA_ID1_RTS_USE_DEF
1684                   | (ah->config.
1685                      ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1686                   | ah->sta_id1_defaults);
1687         ath_hw_setbssidmask(common);
1688         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1689         ath9k_hw_write_associd(ah);
1690         REG_WRITE(ah, AR_ISR, ~0);
1691         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1692
1693         REGWRITE_BUFFER_FLUSH(ah);
1694
1695         ath9k_hw_set_operating_mode(ah, ah->opmode);
1696
1697         r = ath9k_hw_rf_set_freq(ah, chan);
1698         if (r)
1699                 return r;
1700
1701         ath9k_hw_set_clockrate(ah);
1702
1703         ENABLE_REGWRITE_BUFFER(ah);
1704
1705         for (i = 0; i < AR_NUM_DCU; i++)
1706                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1707
1708         REGWRITE_BUFFER_FLUSH(ah);
1709
1710         ah->intr_txqs = 0;
1711         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
1712                 ath9k_hw_resettxqueue(ah, i);
1713
1714         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1715         ath9k_hw_ani_cache_ini_regs(ah);
1716         ath9k_hw_init_qos(ah);
1717
1718         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1719                 ath9k_hw_cfg_gpio_input(ah, ah->rfkill_gpio);
1720
1721         ath9k_hw_init_global_settings(ah);
1722
1723         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1724                 REG_SET_BIT(ah, AR_MAC_PCU_LOGIC_ANALYZER,
1725                             AR_MAC_PCU_LOGIC_ANALYZER_DISBUG20768);
1726                 REG_RMW_FIELD(ah, AR_AHB_MODE, AR_AHB_CUSTOM_BURST_EN,
1727                               AR_AHB_CUSTOM_BURST_ASYNC_FIFO_VAL);
1728                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1729                             AR_PCU_MISC_MODE2_ENABLE_AGGWEP);
1730         }
1731
1732         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PRESERVE_SEQNUM);
1733
1734         ath9k_hw_set_dma(ah);
1735
1736         REG_WRITE(ah, AR_OBS, 8);
1737
1738         if (ah->config.rx_intr_mitigation) {
1739                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
1740                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
1741         }
1742
1743         if (ah->config.tx_intr_mitigation) {
1744                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1745                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1746         }
1747
1748         ath9k_hw_init_bb(ah, chan);
1749
1750         if (caldata) {
1751                 caldata->done_txiqcal_once = false;
1752                 caldata->done_txclcal_once = false;
1753                 caldata->rtt_hist.num_readings = 0;
1754         }
1755         if (!ath9k_hw_init_cal(ah, chan))
1756                 return -EIO;
1757
1758         ath9k_hw_loadnf(ah, chan);
1759         ath9k_hw_start_nfcal(ah, true);
1760
1761         if (mci && ar9003_mci_end_reset(ah, chan, caldata))
1762                 return -EIO;
1763
1764         ENABLE_REGWRITE_BUFFER(ah);
1765
1766         ath9k_hw_restore_chainmask(ah);
1767         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1768
1769         REGWRITE_BUFFER_FLUSH(ah);
1770
1771         /*
1772          * For big endian systems turn on swapping for descriptors
1773          */
1774         if (AR_SREV_9100(ah)) {
1775                 u32 mask;
1776                 mask = REG_READ(ah, AR_CFG);
1777                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1778                         ath_dbg(common, RESET, "CFG Byte Swap Set 0x%x\n",
1779                                 mask);
1780                 } else {
1781                         mask =
1782                                 INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1783                         REG_WRITE(ah, AR_CFG, mask);
1784                         ath_dbg(common, RESET, "Setting CFG 0x%x\n",
1785                                 REG_READ(ah, AR_CFG));
1786                 }
1787         } else {
1788                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1789                         /* Configure AR9271 target WLAN */
1790                         if (AR_SREV_9271(ah))
1791                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1792                         else
1793                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1794                 }
1795 #ifdef __BIG_ENDIAN
1796                 else if (AR_SREV_9330(ah) || AR_SREV_9340(ah))
1797                         REG_RMW(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB, 0);
1798                 else
1799                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1800 #endif
1801         }
1802
1803         if (ath9k_hw_btcoex_is_enabled(ah))
1804                 ath9k_hw_btcoex_enable(ah);
1805
1806         if (mci)
1807                 ar9003_mci_check_bt(ah);
1808
1809         if (AR_SREV_9300_20_OR_LATER(ah)) {
1810                 ar9003_hw_bb_watchdog_config(ah);
1811
1812                 ar9003_hw_disable_phy_restart(ah);
1813         }
1814
1815         ath9k_hw_apply_gpio_override(ah);
1816
1817         return 0;
1818 }
1819 EXPORT_SYMBOL(ath9k_hw_reset);
1820
1821 /******************************/
1822 /* Power Management (Chipset) */
1823 /******************************/
1824
1825 /*
1826  * Notify Power Mgt is disabled in self-generated frames.
1827  * If requested, force chip to sleep.
1828  */
1829 static void ath9k_set_power_sleep(struct ath_hw *ah, int setChip)
1830 {
1831         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1832         if (setChip) {
1833                 if (AR_SREV_9462(ah)) {
1834                         REG_WRITE(ah, AR_TIMER_MODE,
1835                                   REG_READ(ah, AR_TIMER_MODE) & 0xFFFFFF00);
1836                         REG_WRITE(ah, AR_NDP2_TIMER_MODE, REG_READ(ah,
1837                                   AR_NDP2_TIMER_MODE) & 0xFFFFFF00);
1838                         REG_WRITE(ah, AR_SLP32_INC,
1839                                   REG_READ(ah, AR_SLP32_INC) & 0xFFF00000);
1840                         /* xxx Required for WLAN only case ? */
1841                         REG_WRITE(ah, AR_MCI_INTERRUPT_RX_MSG_EN, 0);
1842                         udelay(100);
1843                 }
1844
1845                 /*
1846                  * Clear the RTC force wake bit to allow the
1847                  * mac to go to sleep.
1848                  */
1849                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
1850
1851                 if (AR_SREV_9462(ah))
1852                         udelay(100);
1853
1854                 if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1855                         REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
1856
1857                 /* Shutdown chip. Active low */
1858                 if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah)) {
1859                         REG_CLR_BIT(ah, AR_RTC_RESET, AR_RTC_RESET_EN);
1860                         udelay(2);
1861                 }
1862         }
1863
1864         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
1865         if (AR_SREV_9300_20_OR_LATER(ah))
1866                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1867 }
1868
1869 /*
1870  * Notify Power Management is enabled in self-generating
1871  * frames. If request, set power mode of chip to
1872  * auto/normal.  Duration in units of 128us (1/8 TU).
1873  */
1874 static void ath9k_set_power_network_sleep(struct ath_hw *ah, int setChip)
1875 {
1876         u32 val;
1877
1878         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1879         if (setChip) {
1880                 struct ath9k_hw_capabilities *pCap = &ah->caps;
1881
1882                 if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
1883                         /* Set WakeOnInterrupt bit; clear ForceWake bit */
1884                         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1885                                   AR_RTC_FORCE_WAKE_ON_INT);
1886                 } else {
1887
1888                         /* When chip goes into network sleep, it could be waken
1889                          * up by MCI_INT interrupt caused by BT's HW messages
1890                          * (LNA_xxx, CONT_xxx) which chould be in a very fast
1891                          * rate (~100us). This will cause chip to leave and
1892                          * re-enter network sleep mode frequently, which in
1893                          * consequence will have WLAN MCI HW to generate lots of
1894                          * SYS_WAKING and SYS_SLEEPING messages which will make
1895                          * BT CPU to busy to process.
1896                          */
1897                         if (AR_SREV_9462(ah)) {
1898                                 val = REG_READ(ah, AR_MCI_INTERRUPT_RX_MSG_EN) &
1899                                         ~AR_MCI_INTERRUPT_RX_HW_MSG_MASK;
1900                                 REG_WRITE(ah, AR_MCI_INTERRUPT_RX_MSG_EN, val);
1901                         }
1902                         /*
1903                          * Clear the RTC force wake bit to allow the
1904                          * mac to go to sleep.
1905                          */
1906                         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1907                                     AR_RTC_FORCE_WAKE_EN);
1908
1909                         if (AR_SREV_9462(ah))
1910                                 udelay(30);
1911                 }
1912         }
1913
1914         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
1915         if (AR_SREV_9300_20_OR_LATER(ah))
1916                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1917 }
1918
1919 static bool ath9k_hw_set_power_awake(struct ath_hw *ah, int setChip)
1920 {
1921         u32 val;
1922         int i;
1923
1924         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
1925         if (AR_SREV_9300_20_OR_LATER(ah)) {
1926                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1927                 udelay(10);
1928         }
1929
1930         if (setChip) {
1931                 if ((REG_READ(ah, AR_RTC_STATUS) &
1932                      AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
1933                         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
1934                                 return false;
1935                         }
1936                         if (!AR_SREV_9300_20_OR_LATER(ah))
1937                                 ath9k_hw_init_pll(ah, NULL);
1938                 }
1939                 if (AR_SREV_9100(ah))
1940                         REG_SET_BIT(ah, AR_RTC_RESET,
1941                                     AR_RTC_RESET_EN);
1942
1943                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1944                             AR_RTC_FORCE_WAKE_EN);
1945                 udelay(50);
1946
1947                 for (i = POWER_UP_TIME / 50; i > 0; i--) {
1948                         val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
1949                         if (val == AR_RTC_STATUS_ON)
1950                                 break;
1951                         udelay(50);
1952                         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1953                                     AR_RTC_FORCE_WAKE_EN);
1954                 }
1955                 if (i == 0) {
1956                         ath_err(ath9k_hw_common(ah),
1957                                 "Failed to wakeup in %uus\n",
1958                                 POWER_UP_TIME / 20);
1959                         return false;
1960                 }
1961         }
1962
1963         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1964
1965         return true;
1966 }
1967
1968 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
1969 {
1970         struct ath_common *common = ath9k_hw_common(ah);
1971         int status = true, setChip = true;
1972         static const char *modes[] = {
1973                 "AWAKE",
1974                 "FULL-SLEEP",
1975                 "NETWORK SLEEP",
1976                 "UNDEFINED"
1977         };
1978
1979         if (ah->power_mode == mode)
1980                 return status;
1981
1982         ath_dbg(common, RESET, "%s -> %s\n",
1983                 modes[ah->power_mode], modes[mode]);
1984
1985         switch (mode) {
1986         case ATH9K_PM_AWAKE:
1987                 status = ath9k_hw_set_power_awake(ah, setChip);
1988
1989                 if (ah->caps.hw_caps & ATH9K_HW_CAP_MCI)
1990                         REG_WRITE(ah, AR_RTC_KEEP_AWAKE, 0x2);
1991
1992                 break;
1993         case ATH9K_PM_FULL_SLEEP:
1994                 if (ah->caps.hw_caps & ATH9K_HW_CAP_MCI)
1995                         ar9003_mci_set_full_sleep(ah);
1996
1997                 ath9k_set_power_sleep(ah, setChip);
1998                 ah->chip_fullsleep = true;
1999                 break;
2000         case ATH9K_PM_NETWORK_SLEEP:
2001
2002                 if (ah->caps.hw_caps & ATH9K_HW_CAP_MCI)
2003                         REG_WRITE(ah, AR_RTC_KEEP_AWAKE, 0x2);
2004
2005                 ath9k_set_power_network_sleep(ah, setChip);
2006                 break;
2007         default:
2008                 ath_err(common, "Unknown power mode %u\n", mode);
2009                 return false;
2010         }
2011         ah->power_mode = mode;
2012
2013         /*
2014          * XXX: If this warning never comes up after a while then
2015          * simply keep the ATH_DBG_WARN_ON_ONCE() but make
2016          * ath9k_hw_setpower() return type void.
2017          */
2018
2019         if (!(ah->ah_flags & AH_UNPLUGGED))
2020                 ATH_DBG_WARN_ON_ONCE(!status);
2021
2022         return status;
2023 }
2024 EXPORT_SYMBOL(ath9k_hw_setpower);
2025
2026 /*******************/
2027 /* Beacon Handling */
2028 /*******************/
2029
2030 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
2031 {
2032         int flags = 0;
2033
2034         ENABLE_REGWRITE_BUFFER(ah);
2035
2036         switch (ah->opmode) {
2037         case NL80211_IFTYPE_ADHOC:
2038         case NL80211_IFTYPE_MESH_POINT:
2039                 REG_SET_BIT(ah, AR_TXCFG,
2040                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
2041                 REG_WRITE(ah, AR_NEXT_NDP_TIMER, next_beacon +
2042                           TU_TO_USEC(ah->atim_window ? ah->atim_window : 1));
2043                 flags |= AR_NDP_TIMER_EN;
2044         case NL80211_IFTYPE_AP:
2045                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, next_beacon);
2046                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, next_beacon -
2047                           TU_TO_USEC(ah->config.dma_beacon_response_time));
2048                 REG_WRITE(ah, AR_NEXT_SWBA, next_beacon -
2049                           TU_TO_USEC(ah->config.sw_beacon_response_time));
2050                 flags |=
2051                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
2052                 break;
2053         default:
2054                 ath_dbg(ath9k_hw_common(ah), BEACON,
2055                         "%s: unsupported opmode: %d\n", __func__, ah->opmode);
2056                 return;
2057                 break;
2058         }
2059
2060         REG_WRITE(ah, AR_BEACON_PERIOD, beacon_period);
2061         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, beacon_period);
2062         REG_WRITE(ah, AR_SWBA_PERIOD, beacon_period);
2063         REG_WRITE(ah, AR_NDP_PERIOD, beacon_period);
2064
2065         REGWRITE_BUFFER_FLUSH(ah);
2066
2067         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
2068 }
2069 EXPORT_SYMBOL(ath9k_hw_beaconinit);
2070
2071 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
2072                                     const struct ath9k_beacon_state *bs)
2073 {
2074         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
2075         struct ath9k_hw_capabilities *pCap = &ah->caps;
2076         struct ath_common *common = ath9k_hw_common(ah);
2077
2078         ENABLE_REGWRITE_BUFFER(ah);
2079
2080         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
2081
2082         REG_WRITE(ah, AR_BEACON_PERIOD,
2083                   TU_TO_USEC(bs->bs_intval));
2084         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
2085                   TU_TO_USEC(bs->bs_intval));
2086
2087         REGWRITE_BUFFER_FLUSH(ah);
2088
2089         REG_RMW_FIELD(ah, AR_RSSI_THR,
2090                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
2091
2092         beaconintval = bs->bs_intval;
2093
2094         if (bs->bs_sleepduration > beaconintval)
2095                 beaconintval = bs->bs_sleepduration;
2096
2097         dtimperiod = bs->bs_dtimperiod;
2098         if (bs->bs_sleepduration > dtimperiod)
2099                 dtimperiod = bs->bs_sleepduration;
2100
2101         if (beaconintval == dtimperiod)
2102                 nextTbtt = bs->bs_nextdtim;
2103         else
2104                 nextTbtt = bs->bs_nexttbtt;
2105
2106         ath_dbg(common, BEACON, "next DTIM %d\n", bs->bs_nextdtim);
2107         ath_dbg(common, BEACON, "next beacon %d\n", nextTbtt);
2108         ath_dbg(common, BEACON, "beacon period %d\n", beaconintval);
2109         ath_dbg(common, BEACON, "DTIM period %d\n", dtimperiod);
2110
2111         ENABLE_REGWRITE_BUFFER(ah);
2112
2113         REG_WRITE(ah, AR_NEXT_DTIM,
2114                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
2115         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
2116
2117         REG_WRITE(ah, AR_SLEEP1,
2118                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
2119                   | AR_SLEEP1_ASSUME_DTIM);
2120
2121         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
2122                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
2123         else
2124                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
2125
2126         REG_WRITE(ah, AR_SLEEP2,
2127                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
2128
2129         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
2130         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
2131
2132         REGWRITE_BUFFER_FLUSH(ah);
2133
2134         REG_SET_BIT(ah, AR_TIMER_MODE,
2135                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
2136                     AR_DTIM_TIMER_EN);
2137
2138         /* TSF Out of Range Threshold */
2139         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
2140 }
2141 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
2142
2143 /*******************/
2144 /* HW Capabilities */
2145 /*******************/
2146
2147 static u8 fixup_chainmask(u8 chip_chainmask, u8 eeprom_chainmask)
2148 {
2149         eeprom_chainmask &= chip_chainmask;
2150         if (eeprom_chainmask)
2151                 return eeprom_chainmask;
2152         else
2153                 return chip_chainmask;
2154 }
2155
2156 /**
2157  * ath9k_hw_dfs_tested - checks if DFS has been tested with used chipset
2158  * @ah: the atheros hardware data structure
2159  *
2160  * We enable DFS support upstream on chipsets which have passed a series
2161  * of tests. The testing requirements are going to be documented. Desired
2162  * test requirements are documented at:
2163  *
2164  * http://wireless.kernel.org/en/users/Drivers/ath9k/dfs
2165  *
2166  * Once a new chipset gets properly tested an individual commit can be used
2167  * to document the testing for DFS for that chipset.
2168  */
2169 static bool ath9k_hw_dfs_tested(struct ath_hw *ah)
2170 {
2171
2172         switch (ah->hw_version.macVersion) {
2173         /* AR9580 will likely be our first target to get testing on */
2174         case AR_SREV_VERSION_9580:
2175         default:
2176                 return false;
2177         }
2178 }
2179
2180 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
2181 {
2182         struct ath9k_hw_capabilities *pCap = &ah->caps;
2183         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2184         struct ath_common *common = ath9k_hw_common(ah);
2185         unsigned int chip_chainmask;
2186
2187         u16 eeval;
2188         u8 ant_div_ctl1, tx_chainmask, rx_chainmask;
2189
2190         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
2191         regulatory->current_rd = eeval;
2192
2193         if (ah->opmode != NL80211_IFTYPE_AP &&
2194             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
2195                 if (regulatory->current_rd == 0x64 ||
2196                     regulatory->current_rd == 0x65)
2197                         regulatory->current_rd += 5;
2198                 else if (regulatory->current_rd == 0x41)
2199                         regulatory->current_rd = 0x43;
2200                 ath_dbg(common, REGULATORY, "regdomain mapped to 0x%x\n",
2201                         regulatory->current_rd);
2202         }
2203
2204         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
2205         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
2206                 ath_err(common,
2207                         "no band has been marked as supported in EEPROM\n");
2208                 return -EINVAL;
2209         }
2210
2211         if (eeval & AR5416_OPFLAGS_11A)
2212                 pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
2213
2214         if (eeval & AR5416_OPFLAGS_11G)
2215                 pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
2216
2217         if (AR_SREV_9485(ah) || AR_SREV_9285(ah) || AR_SREV_9330(ah))
2218                 chip_chainmask = 1;
2219         else if (AR_SREV_9462(ah))
2220                 chip_chainmask = 3;
2221         else if (!AR_SREV_9280_20_OR_LATER(ah))
2222                 chip_chainmask = 7;
2223         else if (!AR_SREV_9300_20_OR_LATER(ah) || AR_SREV_9340(ah))
2224                 chip_chainmask = 3;
2225         else
2226                 chip_chainmask = 7;
2227
2228         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
2229         /*
2230          * For AR9271 we will temporarilly uses the rx chainmax as read from
2231          * the EEPROM.
2232          */
2233         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
2234             !(eeval & AR5416_OPFLAGS_11A) &&
2235             !(AR_SREV_9271(ah)))
2236                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
2237                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
2238         else if (AR_SREV_9100(ah))
2239                 pCap->rx_chainmask = 0x7;
2240         else
2241                 /* Use rx_chainmask from EEPROM. */
2242                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
2243
2244         pCap->tx_chainmask = fixup_chainmask(chip_chainmask, pCap->tx_chainmask);
2245         pCap->rx_chainmask = fixup_chainmask(chip_chainmask, pCap->rx_chainmask);
2246         ah->txchainmask = pCap->tx_chainmask;
2247         ah->rxchainmask = pCap->rx_chainmask;
2248
2249         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
2250
2251         /* enable key search for every frame in an aggregate */
2252         if (AR_SREV_9300_20_OR_LATER(ah))
2253                 ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
2254
2255         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
2256
2257         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
2258                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
2259         else
2260                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
2261
2262         if (AR_SREV_9271(ah))
2263                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
2264         else if (AR_DEVID_7010(ah))
2265                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
2266         else if (AR_SREV_9300_20_OR_LATER(ah))
2267                 pCap->num_gpio_pins = AR9300_NUM_GPIO;
2268         else if (AR_SREV_9287_11_OR_LATER(ah))
2269                 pCap->num_gpio_pins = AR9287_NUM_GPIO;
2270         else if (AR_SREV_9285_12_OR_LATER(ah))
2271                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
2272         else if (AR_SREV_9280_20_OR_LATER(ah))
2273                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
2274         else
2275                 pCap->num_gpio_pins = AR_NUM_GPIO;
2276
2277         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah))
2278                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
2279         else
2280                 pCap->rts_aggr_limit = (8 * 1024);
2281
2282 #if defined(CONFIG_RFKILL) || defined(CONFIG_RFKILL_MODULE)
2283         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
2284         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
2285                 ah->rfkill_gpio =
2286                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
2287                 ah->rfkill_polarity =
2288                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
2289
2290                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
2291         }
2292 #endif
2293         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
2294                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
2295         else
2296                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
2297
2298         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
2299                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
2300         else
2301                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
2302
2303         if (AR_SREV_9300_20_OR_LATER(ah)) {
2304                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_FASTCLOCK;
2305                 if (!AR_SREV_9330(ah) && !AR_SREV_9485(ah))
2306                         pCap->hw_caps |= ATH9K_HW_CAP_LDPC;
2307
2308                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
2309                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
2310                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
2311                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
2312                 pCap->txs_len = sizeof(struct ar9003_txs);
2313                 if (!ah->config.paprd_disable &&
2314                     ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
2315                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
2316         } else {
2317                 pCap->tx_desc_len = sizeof(struct ath_desc);
2318                 if (AR_SREV_9280_20(ah))
2319                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
2320         }
2321
2322         if (AR_SREV_9300_20_OR_LATER(ah))
2323                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
2324
2325         if (AR_SREV_9300_20_OR_LATER(ah))
2326                 ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
2327
2328         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
2329                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
2330
2331         if (AR_SREV_9285(ah))
2332                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
2333                         ant_div_ctl1 =
2334                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2335                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1))
2336                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2337                 }
2338         if (AR_SREV_9300_20_OR_LATER(ah)) {
2339                 if (ah->eep_ops->get_eeprom(ah, EEP_CHAIN_MASK_REDUCE))
2340                         pCap->hw_caps |= ATH9K_HW_CAP_APM;
2341         }
2342
2343
2344         if (AR_SREV_9330(ah) || AR_SREV_9485(ah)) {
2345                 ant_div_ctl1 = ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2346                 /*
2347                  * enable the diversity-combining algorithm only when
2348                  * both enable_lna_div and enable_fast_div are set
2349                  *              Table for Diversity
2350                  * ant_div_alt_lnaconf          bit 0-1
2351                  * ant_div_main_lnaconf         bit 2-3
2352                  * ant_div_alt_gaintb           bit 4
2353                  * ant_div_main_gaintb          bit 5
2354                  * enable_ant_div_lnadiv        bit 6
2355                  * enable_ant_fast_div          bit 7
2356                  */
2357                 if ((ant_div_ctl1 >> 0x6) == 0x3)
2358                         pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2359         }
2360
2361         if (AR_SREV_9485_10(ah)) {
2362                 pCap->pcie_lcr_extsync_en = true;
2363                 pCap->pcie_lcr_offset = 0x80;
2364         }
2365
2366         if (ath9k_hw_dfs_tested(ah))
2367                 pCap->hw_caps |= ATH9K_HW_CAP_DFS;
2368
2369         tx_chainmask = pCap->tx_chainmask;
2370         rx_chainmask = pCap->rx_chainmask;
2371         while (tx_chainmask || rx_chainmask) {
2372                 if (tx_chainmask & BIT(0))
2373                         pCap->max_txchains++;
2374                 if (rx_chainmask & BIT(0))
2375                         pCap->max_rxchains++;
2376
2377                 tx_chainmask >>= 1;
2378                 rx_chainmask >>= 1;
2379         }
2380
2381         if (AR_SREV_9300_20_OR_LATER(ah)) {
2382                 ah->enabled_cals |= TX_IQ_CAL;
2383                 if (AR_SREV_9485_OR_LATER(ah))
2384                         ah->enabled_cals |= TX_IQ_ON_AGC_CAL;
2385         }
2386         if (AR_SREV_9462(ah))
2387                 pCap->hw_caps |= ATH9K_HW_CAP_RTT | ATH9K_HW_CAP_MCI;
2388
2389         return 0;
2390 }
2391
2392 /****************************/
2393 /* GPIO / RFKILL / Antennae */
2394 /****************************/
2395
2396 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2397                                          u32 gpio, u32 type)
2398 {
2399         int addr;
2400         u32 gpio_shift, tmp;
2401
2402         if (gpio > 11)
2403                 addr = AR_GPIO_OUTPUT_MUX3;
2404         else if (gpio > 5)
2405                 addr = AR_GPIO_OUTPUT_MUX2;
2406         else
2407                 addr = AR_GPIO_OUTPUT_MUX1;
2408
2409         gpio_shift = (gpio % 6) * 5;
2410
2411         if (AR_SREV_9280_20_OR_LATER(ah)
2412             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2413                 REG_RMW(ah, addr, (type << gpio_shift),
2414                         (0x1f << gpio_shift));
2415         } else {
2416                 tmp = REG_READ(ah, addr);
2417                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2418                 tmp &= ~(0x1f << gpio_shift);
2419                 tmp |= (type << gpio_shift);
2420                 REG_WRITE(ah, addr, tmp);
2421         }
2422 }
2423
2424 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2425 {
2426         u32 gpio_shift;
2427
2428         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2429
2430         if (AR_DEVID_7010(ah)) {
2431                 gpio_shift = gpio;
2432                 REG_RMW(ah, AR7010_GPIO_OE,
2433                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2434                         (AR7010_GPIO_OE_MASK << gpio_shift));
2435                 return;
2436         }
2437
2438         gpio_shift = gpio << 1;
2439         REG_RMW(ah,
2440                 AR_GPIO_OE_OUT,
2441                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2442                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2443 }
2444 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2445
2446 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2447 {
2448 #define MS_REG_READ(x, y) \
2449         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2450
2451         if (gpio >= ah->caps.num_gpio_pins)
2452                 return 0xffffffff;
2453
2454         if (AR_DEVID_7010(ah)) {
2455                 u32 val;
2456                 val = REG_READ(ah, AR7010_GPIO_IN);
2457                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2458         } else if (AR_SREV_9300_20_OR_LATER(ah))
2459                 return (MS(REG_READ(ah, AR_GPIO_IN), AR9300_GPIO_IN_VAL) &
2460                         AR_GPIO_BIT(gpio)) != 0;
2461         else if (AR_SREV_9271(ah))
2462                 return MS_REG_READ(AR9271, gpio) != 0;
2463         else if (AR_SREV_9287_11_OR_LATER(ah))
2464                 return MS_REG_READ(AR9287, gpio) != 0;
2465         else if (AR_SREV_9285_12_OR_LATER(ah))
2466                 return MS_REG_READ(AR9285, gpio) != 0;
2467         else if (AR_SREV_9280_20_OR_LATER(ah))
2468                 return MS_REG_READ(AR928X, gpio) != 0;
2469         else
2470                 return MS_REG_READ(AR, gpio) != 0;
2471 }
2472 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2473
2474 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2475                          u32 ah_signal_type)
2476 {
2477         u32 gpio_shift;
2478
2479         if (AR_DEVID_7010(ah)) {
2480                 gpio_shift = gpio;
2481                 REG_RMW(ah, AR7010_GPIO_OE,
2482                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2483                         (AR7010_GPIO_OE_MASK << gpio_shift));
2484                 return;
2485         }
2486
2487         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2488         gpio_shift = 2 * gpio;
2489         REG_RMW(ah,
2490                 AR_GPIO_OE_OUT,
2491                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2492                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2493 }
2494 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2495
2496 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2497 {
2498         if (AR_DEVID_7010(ah)) {
2499                 val = val ? 0 : 1;
2500                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2501                         AR_GPIO_BIT(gpio));
2502                 return;
2503         }
2504
2505         if (AR_SREV_9271(ah))
2506                 val = ~val;
2507
2508         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2509                 AR_GPIO_BIT(gpio));
2510 }
2511 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2512
2513 u32 ath9k_hw_getdefantenna(struct ath_hw *ah)
2514 {
2515         return REG_READ(ah, AR_DEF_ANTENNA) & 0x7;
2516 }
2517 EXPORT_SYMBOL(ath9k_hw_getdefantenna);
2518
2519 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2520 {
2521         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2522 }
2523 EXPORT_SYMBOL(ath9k_hw_setantenna);
2524
2525 /*********************/
2526 /* General Operation */
2527 /*********************/
2528
2529 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2530 {
2531         u32 bits = REG_READ(ah, AR_RX_FILTER);
2532         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2533
2534         if (phybits & AR_PHY_ERR_RADAR)
2535                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2536         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2537                 bits |= ATH9K_RX_FILTER_PHYERR;
2538
2539         return bits;
2540 }
2541 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2542
2543 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2544 {
2545         u32 phybits;
2546
2547         ENABLE_REGWRITE_BUFFER(ah);
2548
2549         if (AR_SREV_9462(ah))
2550                 bits |= ATH9K_RX_FILTER_CONTROL_WRAPPER;
2551
2552         REG_WRITE(ah, AR_RX_FILTER, bits);
2553
2554         phybits = 0;
2555         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2556                 phybits |= AR_PHY_ERR_RADAR;
2557         if (bits & ATH9K_RX_FILTER_PHYERR)
2558                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2559         REG_WRITE(ah, AR_PHY_ERR, phybits);
2560
2561         if (phybits)
2562                 REG_SET_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2563         else
2564                 REG_CLR_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2565
2566         REGWRITE_BUFFER_FLUSH(ah);
2567 }
2568 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2569
2570 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2571 {
2572         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2573                 return false;
2574
2575         ath9k_hw_init_pll(ah, NULL);
2576         return true;
2577 }
2578 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2579
2580 bool ath9k_hw_disable(struct ath_hw *ah)
2581 {
2582         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2583                 return false;
2584
2585         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2586                 return false;
2587
2588         ath9k_hw_init_pll(ah, NULL);
2589         return true;
2590 }
2591 EXPORT_SYMBOL(ath9k_hw_disable);
2592
2593 static int get_antenna_gain(struct ath_hw *ah, struct ath9k_channel *chan)
2594 {
2595         enum eeprom_param gain_param;
2596
2597         if (IS_CHAN_2GHZ(chan))
2598                 gain_param = EEP_ANTENNA_GAIN_2G;
2599         else
2600                 gain_param = EEP_ANTENNA_GAIN_5G;
2601
2602         return ah->eep_ops->get_eeprom(ah, gain_param);
2603 }
2604
2605 void ath9k_hw_apply_txpower(struct ath_hw *ah, struct ath9k_channel *chan)
2606 {
2607         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2608         struct ieee80211_channel *channel;
2609         int chan_pwr, new_pwr, max_gain;
2610         int ant_gain, ant_reduction = 0;
2611
2612         if (!chan)
2613                 return;
2614
2615         channel = chan->chan;
2616         chan_pwr = min_t(int, channel->max_power * 2, MAX_RATE_POWER);
2617         new_pwr = min_t(int, chan_pwr, reg->power_limit);
2618         max_gain = chan_pwr - new_pwr + channel->max_antenna_gain * 2;
2619
2620         ant_gain = get_antenna_gain(ah, chan);
2621         if (ant_gain > max_gain)
2622                 ant_reduction = ant_gain - max_gain;
2623
2624         ah->eep_ops->set_txpower(ah, chan,
2625                                  ath9k_regd_get_ctl(reg, chan),
2626                                  ant_reduction, new_pwr, false);
2627 }
2628
2629 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2630 {
2631         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2632         struct ath9k_channel *chan = ah->curchan;
2633         struct ieee80211_channel *channel = chan->chan;
2634
2635         reg->power_limit = min_t(u32, limit, MAX_RATE_POWER);
2636         if (test)
2637                 channel->max_power = MAX_RATE_POWER / 2;
2638
2639         ath9k_hw_apply_txpower(ah, chan);
2640
2641         if (test)
2642                 channel->max_power = DIV_ROUND_UP(reg->max_power_level, 2);
2643 }
2644 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2645
2646 void ath9k_hw_setopmode(struct ath_hw *ah)
2647 {
2648         ath9k_hw_set_operating_mode(ah, ah->opmode);
2649 }
2650 EXPORT_SYMBOL(ath9k_hw_setopmode);
2651
2652 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2653 {
2654         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2655         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2656 }
2657 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2658
2659 void ath9k_hw_write_associd(struct ath_hw *ah)
2660 {
2661         struct ath_common *common = ath9k_hw_common(ah);
2662
2663         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2664         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2665                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2666 }
2667 EXPORT_SYMBOL(ath9k_hw_write_associd);
2668
2669 #define ATH9K_MAX_TSF_READ 10
2670
2671 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2672 {
2673         u32 tsf_lower, tsf_upper1, tsf_upper2;
2674         int i;
2675
2676         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2677         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2678                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2679                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2680                 if (tsf_upper2 == tsf_upper1)
2681                         break;
2682                 tsf_upper1 = tsf_upper2;
2683         }
2684
2685         WARN_ON( i == ATH9K_MAX_TSF_READ );
2686
2687         return (((u64)tsf_upper1 << 32) | tsf_lower);
2688 }
2689 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2690
2691 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2692 {
2693         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2694         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2695 }
2696 EXPORT_SYMBOL(ath9k_hw_settsf64);
2697
2698 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2699 {
2700         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2701                            AH_TSF_WRITE_TIMEOUT))
2702                 ath_dbg(ath9k_hw_common(ah), RESET,
2703                         "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2704
2705         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2706 }
2707 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2708
2709 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting)
2710 {
2711         if (setting)
2712                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2713         else
2714                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2715 }
2716 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2717
2718 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2719 {
2720         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2721         u32 macmode;
2722
2723         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2724                 macmode = AR_2040_JOINED_RX_CLEAR;
2725         else
2726                 macmode = 0;
2727
2728         REG_WRITE(ah, AR_2040_MODE, macmode);
2729 }
2730
2731 /* HW Generic timers configuration */
2732
2733 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2734 {
2735         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2736         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2737         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2738         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2739         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2740         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2741         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2742         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2743         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2744         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2745                                 AR_NDP2_TIMER_MODE, 0x0002},
2746         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2747                                 AR_NDP2_TIMER_MODE, 0x0004},
2748         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2749                                 AR_NDP2_TIMER_MODE, 0x0008},
2750         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2751                                 AR_NDP2_TIMER_MODE, 0x0010},
2752         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2753                                 AR_NDP2_TIMER_MODE, 0x0020},
2754         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2755                                 AR_NDP2_TIMER_MODE, 0x0040},
2756         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2757                                 AR_NDP2_TIMER_MODE, 0x0080}
2758 };
2759
2760 /* HW generic timer primitives */
2761
2762 /* compute and clear index of rightmost 1 */
2763 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2764 {
2765         u32 b;
2766
2767         b = *mask;
2768         b &= (0-b);
2769         *mask &= ~b;
2770         b *= debruijn32;
2771         b >>= 27;
2772
2773         return timer_table->gen_timer_index[b];
2774 }
2775
2776 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2777 {
2778         return REG_READ(ah, AR_TSF_L32);
2779 }
2780 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2781
2782 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2783                                           void (*trigger)(void *),
2784                                           void (*overflow)(void *),
2785                                           void *arg,
2786                                           u8 timer_index)
2787 {
2788         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2789         struct ath_gen_timer *timer;
2790
2791         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2792
2793         if (timer == NULL) {
2794                 ath_err(ath9k_hw_common(ah),
2795                         "Failed to allocate memory for hw timer[%d]\n",
2796                         timer_index);
2797                 return NULL;
2798         }
2799
2800         /* allocate a hardware generic timer slot */
2801         timer_table->timers[timer_index] = timer;
2802         timer->index = timer_index;
2803         timer->trigger = trigger;
2804         timer->overflow = overflow;
2805         timer->arg = arg;
2806
2807         return timer;
2808 }
2809 EXPORT_SYMBOL(ath_gen_timer_alloc);
2810
2811 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2812                               struct ath_gen_timer *timer,
2813                               u32 trig_timeout,
2814                               u32 timer_period)
2815 {
2816         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2817         u32 tsf, timer_next;
2818
2819         BUG_ON(!timer_period);
2820
2821         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
2822
2823         tsf = ath9k_hw_gettsf32(ah);
2824
2825         timer_next = tsf + trig_timeout;
2826
2827         ath_dbg(ath9k_hw_common(ah), HWTIMER,
2828                 "current tsf %x period %x timer_next %x\n",
2829                 tsf, timer_period, timer_next);
2830
2831         /*
2832          * Program generic timer registers
2833          */
2834         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2835                  timer_next);
2836         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2837                   timer_period);
2838         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2839                     gen_tmr_configuration[timer->index].mode_mask);
2840
2841         if (AR_SREV_9462(ah)) {
2842                 /*
2843                  * Starting from AR9462, each generic timer can select which tsf
2844                  * to use. But we still follow the old rule, 0 - 7 use tsf and
2845                  * 8 - 15  use tsf2.
2846                  */
2847                 if ((timer->index < AR_GEN_TIMER_BANK_1_LEN))
2848                         REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
2849                                        (1 << timer->index));
2850                 else
2851                         REG_SET_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
2852                                        (1 << timer->index));
2853         }
2854
2855         /* Enable both trigger and thresh interrupt masks */
2856         REG_SET_BIT(ah, AR_IMR_S5,
2857                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2858                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2859 }
2860 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
2861
2862 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
2863 {
2864         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2865
2866         if ((timer->index < AR_FIRST_NDP_TIMER) ||
2867                 (timer->index >= ATH_MAX_GEN_TIMER)) {
2868                 return;
2869         }
2870
2871         /* Clear generic timer enable bits. */
2872         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2873                         gen_tmr_configuration[timer->index].mode_mask);
2874
2875         /* Disable both trigger and thresh interrupt masks */
2876         REG_CLR_BIT(ah, AR_IMR_S5,
2877                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2878                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2879
2880         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
2881 }
2882 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
2883
2884 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
2885 {
2886         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2887
2888         /* free the hardware generic timer slot */
2889         timer_table->timers[timer->index] = NULL;
2890         kfree(timer);
2891 }
2892 EXPORT_SYMBOL(ath_gen_timer_free);
2893
2894 /*
2895  * Generic Timer Interrupts handling
2896  */
2897 void ath_gen_timer_isr(struct ath_hw *ah)
2898 {
2899         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2900         struct ath_gen_timer *timer;
2901         struct ath_common *common = ath9k_hw_common(ah);
2902         u32 trigger_mask, thresh_mask, index;
2903
2904         /* get hardware generic timer interrupt status */
2905         trigger_mask = ah->intr_gen_timer_trigger;
2906         thresh_mask = ah->intr_gen_timer_thresh;
2907         trigger_mask &= timer_table->timer_mask.val;
2908         thresh_mask &= timer_table->timer_mask.val;
2909
2910         trigger_mask &= ~thresh_mask;
2911
2912         while (thresh_mask) {
2913                 index = rightmost_index(timer_table, &thresh_mask);
2914                 timer = timer_table->timers[index];
2915                 BUG_ON(!timer);
2916                 ath_dbg(common, HWTIMER, "TSF overflow for Gen timer %d\n",
2917                         index);
2918                 timer->overflow(timer->arg);
2919         }
2920
2921         while (trigger_mask) {
2922                 index = rightmost_index(timer_table, &trigger_mask);
2923                 timer = timer_table->timers[index];
2924                 BUG_ON(!timer);
2925                 ath_dbg(common, HWTIMER,
2926                         "Gen timer[%d] trigger\n", index);
2927                 timer->trigger(timer->arg);
2928         }
2929 }
2930 EXPORT_SYMBOL(ath_gen_timer_isr);
2931
2932 /********/
2933 /* HTC  */
2934 /********/
2935
2936 void ath9k_hw_htc_resetinit(struct ath_hw *ah)
2937 {
2938         ah->htc_reset_init = true;
2939 }
2940 EXPORT_SYMBOL(ath9k_hw_htc_resetinit);
2941
2942 static struct {
2943         u32 version;
2944         const char * name;
2945 } ath_mac_bb_names[] = {
2946         /* Devices with external radios */
2947         { AR_SREV_VERSION_5416_PCI,     "5416" },
2948         { AR_SREV_VERSION_5416_PCIE,    "5418" },
2949         { AR_SREV_VERSION_9100,         "9100" },
2950         { AR_SREV_VERSION_9160,         "9160" },
2951         /* Single-chip solutions */
2952         { AR_SREV_VERSION_9280,         "9280" },
2953         { AR_SREV_VERSION_9285,         "9285" },
2954         { AR_SREV_VERSION_9287,         "9287" },
2955         { AR_SREV_VERSION_9271,         "9271" },
2956         { AR_SREV_VERSION_9300,         "9300" },
2957         { AR_SREV_VERSION_9330,         "9330" },
2958         { AR_SREV_VERSION_9340,         "9340" },
2959         { AR_SREV_VERSION_9485,         "9485" },
2960         { AR_SREV_VERSION_9462,         "9462" },
2961 };
2962
2963 /* For devices with external radios */
2964 static struct {
2965         u16 version;
2966         const char * name;
2967 } ath_rf_names[] = {
2968         { 0,                            "5133" },
2969         { AR_RAD5133_SREV_MAJOR,        "5133" },
2970         { AR_RAD5122_SREV_MAJOR,        "5122" },
2971         { AR_RAD2133_SREV_MAJOR,        "2133" },
2972         { AR_RAD2122_SREV_MAJOR,        "2122" }
2973 };
2974
2975 /*
2976  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
2977  */
2978 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
2979 {
2980         int i;
2981
2982         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
2983                 if (ath_mac_bb_names[i].version == mac_bb_version) {
2984                         return ath_mac_bb_names[i].name;
2985                 }
2986         }
2987
2988         return "????";
2989 }
2990
2991 /*
2992  * Return the RF name. "????" is returned if the RF is unknown.
2993  * Used for devices with external radios.
2994  */
2995 static const char *ath9k_hw_rf_name(u16 rf_version)
2996 {
2997         int i;
2998
2999         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
3000                 if (ath_rf_names[i].version == rf_version) {
3001                         return ath_rf_names[i].name;
3002                 }
3003         }
3004
3005         return "????";
3006 }
3007
3008 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
3009 {
3010         int used;
3011
3012         /* chipsets >= AR9280 are single-chip */
3013         if (AR_SREV_9280_20_OR_LATER(ah)) {
3014                 used = snprintf(hw_name, len,
3015                                "Atheros AR%s Rev:%x",
3016                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3017                                ah->hw_version.macRev);
3018         }
3019         else {
3020                 used = snprintf(hw_name, len,
3021                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
3022                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3023                                ah->hw_version.macRev,
3024                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
3025                                                 AR_RADIO_SREV_MAJOR)),
3026                                ah->hw_version.phyRev);
3027         }
3028
3029         hw_name[used] = '\0';
3030 }
3031 EXPORT_SYMBOL(ath9k_hw_name);