drivers/pci/host/pcie-designware.c

   1 /*
   2  * Synopsys Designware PCIe host controller driver
   3  *
   4  * Copyright (C) 2013 Samsung Electronics Co., Ltd.
   5  *              http://www.samsung.com
   6  *
   7  * Author: Jingoo Han <jg1.han@samsung.com>
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2 as
  11  * published by the Free Software Foundation.
  12  */
  13
  14 #include <linux/irq.h>
  15 #include <linux/irqdomain.h>
  16 #include <linux/kernel.h>
  17 #include <linux/module.h>
  18 #include <linux/msi.h>
  19 #include <linux/of_address.h>
  20 #include <linux/of_pci.h>
  21 #include <linux/pci.h>
  22 #include <linux/pci_regs.h>
  23 #include <linux/platform_device.h>
  24 #include <linux/types.h>
  25
  26 #include "pcie-designware.h"
  27
  28 /* Synopsis specific PCIE configuration registers */
  29 #define PCIE_PORT_LINK_CONTROL          0x710
  30 #define PORT_LINK_MODE_MASK             (0x3f << 16)
  31 #define PORT_LINK_MODE_1_LANES          (0x1 << 16)
  32 #define PORT_LINK_MODE_2_LANES          (0x3 << 16)
  33 #define PORT_LINK_MODE_4_LANES          (0x7 << 16)
  34 #define PORT_LINK_MODE_8_LANES          (0xf << 16)
  35
  36 #define PCIE_LINK_WIDTH_SPEED_CONTROL   0x80C
  37 #define PORT_LOGIC_SPEED_CHANGE         (0x1 << 17)
  38 #define PORT_LOGIC_LINK_WIDTH_MASK      (0x1f << 8)
  39 #define PORT_LOGIC_LINK_WIDTH_1_LANES   (0x1 << 8)
  40 #define PORT_LOGIC_LINK_WIDTH_2_LANES   (0x2 << 8)
  41 #define PORT_LOGIC_LINK_WIDTH_4_LANES   (0x4 << 8)
  42 #define PORT_LOGIC_LINK_WIDTH_8_LANES   (0x8 << 8)
  43
  44 #define PCIE_MSI_ADDR_LO                0x820
  45 #define PCIE_MSI_ADDR_HI                0x824
  46 #define PCIE_MSI_INTR0_ENABLE           0x828
  47 #define PCIE_MSI_INTR0_MASK             0x82C
  48 #define PCIE_MSI_INTR0_STATUS           0x830
  49
  50 #define PCIE_ATU_VIEWPORT               0x900
  51 #define PCIE_ATU_REGION_INBOUND         (0x1 << 31)
  52 #define PCIE_ATU_REGION_OUTBOUND        (0x0 << 31)
  53 #define PCIE_ATU_REGION_INDEX1          (0x1 << 0)
  54 #define PCIE_ATU_REGION_INDEX0          (0x0 << 0)
  55 #define PCIE_ATU_CR1                    0x904
  56 #define PCIE_ATU_TYPE_MEM               (0x0 << 0)
  57 #define PCIE_ATU_TYPE_IO                (0x2 << 0)
  58 #define PCIE_ATU_TYPE_CFG0              (0x4 << 0)
  59 #define PCIE_ATU_TYPE_CFG1              (0x5 << 0)
  60 #define PCIE_ATU_CR2                    0x908
  61 #define PCIE_ATU_ENABLE                 (0x1 << 31)
  62 #define PCIE_ATU_BAR_MODE_ENABLE        (0x1 << 30)
  63 #define PCIE_ATU_LOWER_BASE             0x90C
  64 #define PCIE_ATU_UPPER_BASE             0x910
  65 #define PCIE_ATU_LIMIT                  0x914
  66 #define PCIE_ATU_LOWER_TARGET           0x918
  67 #define PCIE_ATU_BUS(x)                 (((x) & 0xff) << 24)
  68 #define PCIE_ATU_DEV(x)                 (((x) & 0x1f) << 19)
  69 #define PCIE_ATU_FUNC(x)                (((x) & 0x7) << 16)
  70 #define PCIE_ATU_UPPER_TARGET           0x91C
  71
  72 static struct hw_pci dw_pci;
  73
  74 static unsigned long global_io_offset;
  75
  76 static inline struct pcie_port *sys_to_pcie(struct pci_sys_data *sys)
  77 {
  78         BUG_ON(!sys->private_data);
  79
  80         return sys->private_data;
  81 }
  82
  83 int dw_pcie_cfg_read(void __iomem *addr, int size, u32 *val)
  84 {
  85         if (size == 4)
  86                 *val = readl(addr);
  87         else if (size == 2)
  88                 *val = readw(addr);
  89         else if (size == 1)
  90                 *val = readb(addr);
  91         else {
  92                 *val = 0;
  93                 return PCIBIOS_BAD_REGISTER_NUMBER;
  94         }
  95
  96         return PCIBIOS_SUCCESSFUL;
  97 }
  98
  99 int dw_pcie_cfg_write(void __iomem *addr, int size, u32 val)
 100 {
 101         if (size == 4)
 102                 writel(val, addr);
 103         else if (size == 2)
 104                 writew(val, addr);
 105         else if (size == 1)
 106                 writeb(val, addr);
 107         else
 108                 return PCIBIOS_BAD_REGISTER_NUMBER;
 109
 110         return PCIBIOS_SUCCESSFUL;
 111 }
 112
 113 static inline void dw_pcie_readl_rc(struct pcie_port *pp, u32 reg, u32 *val)
 114 {
 115         if (pp->ops->readl_rc)
 116                 pp->ops->readl_rc(pp, pp->dbi_base + reg, val);
 117         else
 118                 *val = readl(pp->dbi_base + reg);
 119 }
 120
 121 static inline void dw_pcie_writel_rc(struct pcie_port *pp, u32 val, u32 reg)
 122 {
 123         if (pp->ops->writel_rc)
 124                 pp->ops->writel_rc(pp, val, pp->dbi_base + reg);
 125         else
 126                 writel(val, pp->dbi_base + reg);
 127 }
 128
 129 static int dw_pcie_rd_own_conf(struct pcie_port *pp, int where, int size,
 130                                u32 *val)
 131 {
 132         int ret;
 133
 134         if (pp->ops->rd_own_conf)
 135                 ret = pp->ops->rd_own_conf(pp, where, size, val);
 136         else
 137                 ret = dw_pcie_cfg_read(pp->dbi_base + where, size, val);
 138
 139         return ret;
 140 }
 141
 142 static int dw_pcie_wr_own_conf(struct pcie_port *pp, int where, int size,
 143                                u32 val)
 144 {
 145         int ret;
 146
 147         if (pp->ops->wr_own_conf)
 148                 ret = pp->ops->wr_own_conf(pp, where, size, val);
 149         else
 150                 ret = dw_pcie_cfg_write(pp->dbi_base + where, size, val);
 151
 152         return ret;
 153 }
 154
 155 static void dw_pcie_prog_outbound_atu(struct pcie_port *pp, int index,
 156                 int type, u64 cpu_addr, u64 pci_addr, u32 size)
 157 {
 158         dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | index,
 159                           PCIE_ATU_VIEWPORT);
 160         dw_pcie_writel_rc(pp, lower_32_bits(cpu_addr), PCIE_ATU_LOWER_BASE);
 161         dw_pcie_writel_rc(pp, upper_32_bits(cpu_addr), PCIE_ATU_UPPER_BASE);
 162         dw_pcie_writel_rc(pp, lower_32_bits(cpu_addr + size - 1),
 163                           PCIE_ATU_LIMIT);
 164         dw_pcie_writel_rc(pp, lower_32_bits(pci_addr), PCIE_ATU_LOWER_TARGET);
 165         dw_pcie_writel_rc(pp, upper_32_bits(pci_addr), PCIE_ATU_UPPER_TARGET);
 166         dw_pcie_writel_rc(pp, type, PCIE_ATU_CR1);
 167         dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);
 168 }
 169
 170 static struct irq_chip dw_msi_irq_chip = {
 171         .name = "PCI-MSI",
 172         .irq_enable = pci_msi_unmask_irq,
 173         .irq_disable = pci_msi_mask_irq,
 174         .irq_mask = pci_msi_mask_irq,
 175         .irq_unmask = pci_msi_unmask_irq,
 176 };
 177
 178 /* MSI int handler */
 179 irqreturn_t dw_handle_msi_irq(struct pcie_port *pp)
 180 {
 181         unsigned long val;
 182         int i, pos, irq;
 183         irqreturn_t ret = IRQ_NONE;
 184
 185         for (i = 0; i < MAX_MSI_CTRLS; i++) {
 186                 dw_pcie_rd_own_conf(pp, PCIE_MSI_INTR0_STATUS + i * 12, 4,
 187                                 (u32 *)&val);
 188                 if (val) {
 189                         ret = IRQ_HANDLED;
 190                         pos = 0;
 191                         while ((pos = find_next_bit(&val, 32, pos)) != 32) {
 192                                 irq = irq_find_mapping(pp->irq_domain,
 193                                                 i * 32 + pos);
 194                                 dw_pcie_wr_own_conf(pp,
 195                                                 PCIE_MSI_INTR0_STATUS + i * 12,
 196                                                 4, 1 << pos);
 197                                 generic_handle_irq(irq);
 198                                 pos++;
 199                         }
 200                 }
 201         }
 202
 203         return ret;
 204 }
 205
 206 void dw_pcie_msi_init(struct pcie_port *pp)
 207 {
 208         u64 msi_target;
 209
 210         pp->msi_data = __get_free_pages(GFP_KERNEL, 0);
 211         msi_target = virt_to_phys((void *)pp->msi_data);
 212
 213         /* program the msi_data */
 214         dw_pcie_wr_own_conf(pp, PCIE_MSI_ADDR_LO, 4,
 215                             (u32)(msi_target & 0xffffffff));
 216         dw_pcie_wr_own_conf(pp, PCIE_MSI_ADDR_HI, 4,
 217                             (u32)(msi_target >> 32 & 0xffffffff));
 218 }
 219
 220 static void dw_pcie_msi_clear_irq(struct pcie_port *pp, int irq)
 221 {
 222         unsigned int res, bit, val;
 223
 224         res = (irq / 32) * 12;
 225         bit = irq % 32;
 226         dw_pcie_rd_own_conf(pp, PCIE_MSI_INTR0_ENABLE + res, 4, &val);
 227         val &= ~(1 << bit);
 228         dw_pcie_wr_own_conf(pp, PCIE_MSI_INTR0_ENABLE + res, 4, val);
 229 }
 230
 231 static void clear_irq_range(struct pcie_port *pp, unsigned int irq_base,
 232                             unsigned int nvec, unsigned int pos)
 233 {
 234         unsigned int i;
 235
 236         for (i = 0; i < nvec; i++) {
 237                 irq_set_msi_desc_off(irq_base, i, NULL);
 238                 /* Disable corresponding interrupt on MSI controller */
 239                 if (pp->ops->msi_clear_irq)
 240                         pp->ops->msi_clear_irq(pp, pos + i);
 241                 else
 242                         dw_pcie_msi_clear_irq(pp, pos + i);
 243         }
 244
 245         bitmap_release_region(pp->msi_irq_in_use, pos, order_base_2(nvec));
 246 }
 247
 248 static void dw_pcie_msi_set_irq(struct pcie_port *pp, int irq)
 249 {
 250         unsigned int res, bit, val;
 251
 252         res = (irq / 32) * 12;
 253         bit = irq % 32;
 254         dw_pcie_rd_own_conf(pp, PCIE_MSI_INTR0_ENABLE + res, 4, &val);
 255         val |= 1 << bit;
 256         dw_pcie_wr_own_conf(pp, PCIE_MSI_INTR0_ENABLE + res, 4, val);
 257 }
 258
 259 static int assign_irq(int no_irqs, struct msi_desc *desc, int *pos)
 260 {
 261         int irq, pos0, i;
 262         struct pcie_port *pp = sys_to_pcie(msi_desc_to_pci_sysdata(desc));
 263
 264         pos0 = bitmap_find_free_region(pp->msi_irq_in_use, MAX_MSI_IRQS,
 265                                        order_base_2(no_irqs));
 266         if (pos0 < 0)
 267                 goto no_valid_irq;
 268
 269         irq = irq_find_mapping(pp->irq_domain, pos0);
 270         if (!irq)
 271                 goto no_valid_irq;
 272
 273         /*
 274          * irq_create_mapping (called from dw_pcie_host_init) pre-allocates
 275          * descs so there is no need to allocate descs here. We can therefore
 276          * assume that if irq_find_mapping above returns non-zero, then the
 277          * descs are also successfully allocated.
 278          */
 279
 280         for (i = 0; i < no_irqs; i++) {
 281                 if (irq_set_msi_desc_off(irq, i, desc) != 0) {
 282                         clear_irq_range(pp, irq, i, pos0);
 283                         goto no_valid_irq;
 284                 }
 285                 /*Enable corresponding interrupt in MSI interrupt controller */
 286                 if (pp->ops->msi_set_irq)
 287                         pp->ops->msi_set_irq(pp, pos0 + i);
 288                 else
 289                         dw_pcie_msi_set_irq(pp, pos0 + i);
 290         }
 291
 292         *pos = pos0;
 293         desc->nvec_used = no_irqs;
 294         desc->msi_attrib.multiple = order_base_2(no_irqs);
 295
 296         return irq;
 297
 298 no_valid_irq:
 299         *pos = pos0;
 300         return -ENOSPC;
 301 }
 302
 303 static void dw_msi_setup_msg(struct pcie_port *pp, unsigned int irq, u32 pos)
 304 {
 305         struct msi_msg msg;
 306         u64 msi_target;
 307
 308         if (pp->ops->get_msi_addr)
 309                 msi_target = pp->ops->get_msi_addr(pp);
 310         else
 311                 msi_target = virt_to_phys((void *)pp->msi_data);
 312
 313         msg.address_lo = (u32)(msi_target & 0xffffffff);
 314         msg.address_hi = (u32)(msi_target >> 32 & 0xffffffff);
 315
 316         if (pp->ops->get_msi_data)
 317                 msg.data = pp->ops->get_msi_data(pp, pos);
 318         else
 319                 msg.data = pos;
 320
 321         pci_write_msi_msg(irq, &msg);
 322 }
 323
 324 static int dw_msi_setup_irq(struct msi_controller *chip, struct pci_dev *pdev,
 325                         struct msi_desc *desc)
 326 {
 327         int irq, pos;
 328         struct pcie_port *pp = sys_to_pcie(pdev->bus->sysdata);
 329
 330         if (desc->msi_attrib.is_msix)
 331                 return -EINVAL;
 332
 333         irq = assign_irq(1, desc, &pos);
 334         if (irq < 0)
 335                 return irq;
 336
 337         dw_msi_setup_msg(pp, irq, pos);
 338
 339         return 0;
 340 }
 341
 342 static int dw_msi_setup_irqs(struct msi_controller *chip, struct pci_dev *pdev,
 343                              int nvec, int type)
 344 {
 345 #ifdef CONFIG_PCI_MSI
 346         int irq, pos;
 347         struct msi_desc *desc;
 348         struct pcie_port *pp = sys_to_pcie(pdev->bus->sysdata);
 349
 350         /* MSI-X interrupts are not supported */
 351         if (type == PCI_CAP_ID_MSIX)
 352                 return -EINVAL;
 353
 354         WARN_ON(!list_is_singular(&pdev->dev.msi_list));
 355         desc = list_entry(pdev->dev.msi_list.next, struct msi_desc, list);
 356
 357         irq = assign_irq(nvec, desc, &pos);
 358         if (irq < 0)
 359                 return irq;
 360
 361         dw_msi_setup_msg(pp, irq, pos);
 362
 363         return 0;
 364 #else
 365         return -EINVAL;
 366 #endif
 367 }
 368
 369 static void dw_msi_teardown_irq(struct msi_controller *chip, unsigned int irq)
 370 {
 371         struct irq_data *data = irq_get_irq_data(irq);
 372         struct msi_desc *msi = irq_data_get_msi_desc(data);
 373         struct pcie_port *pp = sys_to_pcie(msi_desc_to_pci_sysdata(msi));
 374
 375         clear_irq_range(pp, irq, 1, data->hwirq);
 376 }
 377
 378 static struct msi_controller dw_pcie_msi_chip = {
 379         .setup_irq = dw_msi_setup_irq,
 380         .setup_irqs = dw_msi_setup_irqs,
 381         .teardown_irq = dw_msi_teardown_irq,
 382 };
 383
 384 int dw_pcie_link_up(struct pcie_port *pp)
 385 {
 386         if (pp->ops->link_up)
 387                 return pp->ops->link_up(pp);
 388         else
 389                 return 0;
 390 }
 391
 392 static int dw_pcie_msi_map(struct irq_domain *domain, unsigned int irq,
 393                         irq_hw_number_t hwirq)
 394 {
 395         irq_set_chip_and_handler(irq, &dw_msi_irq_chip, handle_simple_irq);
 396         irq_set_chip_data(irq, domain->host_data);
 397
 398         return 0;
 399 }
 400
 401 static const struct irq_domain_ops msi_domain_ops = {
 402         .map = dw_pcie_msi_map,
 403 };
 404
 405 int dw_pcie_host_init(struct pcie_port *pp)
 406 {
 407         struct device_node *np = pp->dev->of_node;
 408         struct platform_device *pdev = to_platform_device(pp->dev);
 409         struct of_pci_range range;
 410         struct of_pci_range_parser parser;
 411         struct resource *cfg_res;
 412         u32 val, na, ns;
 413         const __be32 *addrp;
 414         int i, index, ret;
 415
 416         /* Find the address cell size and the number of cells in order to get
 417          * the untranslated address.
 418          */
 419         of_property_read_u32(np, "#address-cells", &na);
 420         ns = of_n_size_cells(np);
 421
 422         cfg_res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "config");
 423         if (cfg_res) {
 424                 pp->cfg0_size = resource_size(cfg_res)/2;
 425                 pp->cfg1_size = resource_size(cfg_res)/2;
 426                 pp->cfg0_base = cfg_res->start;
 427                 pp->cfg1_base = cfg_res->start + pp->cfg0_size;
 428
 429                 /* Find the untranslated configuration space address */
 430                 index = of_property_match_string(np, "reg-names", "config");
 431                 addrp = of_get_address(np, index, NULL, NULL);
 432                 pp->cfg0_mod_base = of_read_number(addrp, ns);
 433                 pp->cfg1_mod_base = pp->cfg0_mod_base + pp->cfg0_size;
 434         } else if (!pp->va_cfg0_base) {
 435                 dev_err(pp->dev, "missing *config* reg space\n");
 436         }
 437
 438         if (of_pci_range_parser_init(&parser, np)) {
 439                 dev_err(pp->dev, "missing ranges property\n");
 440                 return -EINVAL;
 441         }
 442
 443         /* Get the I/O and memory ranges from DT */
 444         for_each_of_pci_range(&parser, &range) {
 445                 unsigned long restype = range.flags & IORESOURCE_TYPE_BITS;
 446
 447                 if (restype == IORESOURCE_IO) {
 448                         of_pci_range_to_resource(&range, np, &pp->io);
 449                         pp->io.name = "I/O";
 450                         pp->io.start = max_t(resource_size_t,
 451                                              PCIBIOS_MIN_IO,
 452                                              range.pci_addr + global_io_offset);
 453                         pp->io.end = min_t(resource_size_t,
 454                                            IO_SPACE_LIMIT,
 455                                            range.pci_addr + range.size
 456                                            + global_io_offset - 1);
 457                         pp->io_size = resource_size(&pp->io);
 458                         pp->io_bus_addr = range.pci_addr;
 459                         pp->io_base = range.cpu_addr;
 460
 461                         /* Find the untranslated IO space address */
 462                         pp->io_mod_base = of_read_number(parser.range -
 463                                                          parser.np + na, ns);
 464                 }
 465                 if (restype == IORESOURCE_MEM) {
 466                         of_pci_range_to_resource(&range, np, &pp->mem);
 467                         pp->mem.name = "MEM";
 468                         pp->mem_size = resource_size(&pp->mem);
 469                         pp->mem_bus_addr = range.pci_addr;
 470
 471                         /* Find the untranslated MEM space address */
 472                         pp->mem_mod_base = of_read_number(parser.range -
 473                                                           parser.np + na, ns);
 474                 }
 475                 if (restype == 0) {
 476                         of_pci_range_to_resource(&range, np, &pp->cfg);
 477                         pp->cfg0_size = resource_size(&pp->cfg)/2;
 478                         pp->cfg1_size = resource_size(&pp->cfg)/2;
 479                         pp->cfg0_base = pp->cfg.start;
 480                         pp->cfg1_base = pp->cfg.start + pp->cfg0_size;
 481
 482                         /* Find the untranslated configuration space address */
 483                         pp->cfg0_mod_base = of_read_number(parser.range -
 484                                                            parser.np + na, ns);
 485                         pp->cfg1_mod_base = pp->cfg0_mod_base +
 486                                             pp->cfg0_size;
 487                 }
 488         }
 489
 490         ret = of_pci_parse_bus_range(np, &pp->busn);
 491         if (ret < 0) {
 492                 pp->busn.name = np->name;
 493                 pp->busn.start = 0;
 494                 pp->busn.end = 0xff;
 495                 pp->busn.flags = IORESOURCE_BUS;
 496                 dev_dbg(pp->dev, "failed to parse bus-range property: %d, using default %pR\n",
 497                         ret, &pp->busn);
 498         }
 499
 500         if (!pp->dbi_base) {
 501                 pp->dbi_base = devm_ioremap(pp->dev, pp->cfg.start,
 502                                         resource_size(&pp->cfg));
 503                 if (!pp->dbi_base) {
 504                         dev_err(pp->dev, "error with ioremap\n");
 505                         return -ENOMEM;
 506                 }
 507         }
 508
 509         pp->mem_base = pp->mem.start;
 510
 511         if (!pp->va_cfg0_base) {
 512                 pp->va_cfg0_base = devm_ioremap(pp->dev, pp->cfg0_base,
 513                                                 pp->cfg0_size);
 514                 if (!pp->va_cfg0_base) {
 515                         dev_err(pp->dev, "error with ioremap in function\n");
 516                         return -ENOMEM;
 517                 }
 518         }
 519
 520         if (!pp->va_cfg1_base) {
 521                 pp->va_cfg1_base = devm_ioremap(pp->dev, pp->cfg1_base,
 522                                                 pp->cfg1_size);
 523                 if (!pp->va_cfg1_base) {
 524                         dev_err(pp->dev, "error with ioremap\n");
 525                         return -ENOMEM;
 526                 }
 527         }
 528
 529         if (of_property_read_u32(np, "num-lanes", &pp->lanes)) {
 530                 dev_err(pp->dev, "Failed to parse the number of lanes\n");
 531                 return -EINVAL;
 532         }
 533
 534         if (IS_ENABLED(CONFIG_PCI_MSI)) {
 535                 if (!pp->ops->msi_host_init) {
 536                         pp->irq_domain = irq_domain_add_linear(pp->dev->of_node,
 537                                                 MAX_MSI_IRQS, &msi_domain_ops,
 538                                                 &dw_pcie_msi_chip);
 539                         if (!pp->irq_domain) {
 540                                 dev_err(pp->dev, "irq domain init failed\n");
 541                                 return -ENXIO;
 542                         }
 543
 544                         for (i = 0; i < MAX_MSI_IRQS; i++)
 545                                 irq_create_mapping(pp->irq_domain, i);
 546                 } else {
 547                         ret = pp->ops->msi_host_init(pp, &dw_pcie_msi_chip);
 548                         if (ret < 0)
 549                                 return ret;
 550                 }
 551         }
 552
 553         if (pp->ops->host_init)
 554                 pp->ops->host_init(pp);
 555
 556         if (!pp->ops->rd_other_conf)
 557                 dw_pcie_prog_outbound_atu(pp, PCIE_ATU_REGION_INDEX1,
 558                                           PCIE_ATU_TYPE_MEM, pp->mem_mod_base,
 559                                           pp->mem_bus_addr, pp->mem_size);
 560
 561         dw_pcie_wr_own_conf(pp, PCI_BASE_ADDRESS_0, 4, 0);
 562
 563         /* program correct class for RC */
 564         dw_pcie_wr_own_conf(pp, PCI_CLASS_DEVICE, 2, PCI_CLASS_BRIDGE_PCI);
 565
 566         dw_pcie_rd_own_conf(pp, PCIE_LINK_WIDTH_SPEED_CONTROL, 4, &val);
 567         val |= PORT_LOGIC_SPEED_CHANGE;
 568         dw_pcie_wr_own_conf(pp, PCIE_LINK_WIDTH_SPEED_CONTROL, 4, val);
 569
 570 #ifdef CONFIG_PCI_MSI
 571         dw_pcie_msi_chip.dev = pp->dev;
 572 #endif
 573
 574         dw_pci.nr_controllers = 1;
 575         dw_pci.private_data = (void **)&pp;
 576
 577         pci_common_init_dev(pp->dev, &dw_pci);
 578
 579         return 0;
 580 }
 581
 582 static int dw_pcie_rd_other_conf(struct pcie_port *pp, struct pci_bus *bus,
 583                 u32 devfn, int where, int size, u32 *val)
 584 {
 585         int ret, type;
 586         u32 busdev, cfg_size;
 587         u64 cpu_addr;
 588         void __iomem *va_cfg_base;
 589
 590         busdev = PCIE_ATU_BUS(bus->number) | PCIE_ATU_DEV(PCI_SLOT(devfn)) |
 591                  PCIE_ATU_FUNC(PCI_FUNC(devfn));
 592
 593         if (bus->parent->number == pp->root_bus_nr) {
 594                 type = PCIE_ATU_TYPE_CFG0;
 595                 cpu_addr = pp->cfg0_mod_base;
 596                 cfg_size = pp->cfg0_size;
 597                 va_cfg_base = pp->va_cfg0_base;
 598         } else {
 599                 type = PCIE_ATU_TYPE_CFG1;
 600                 cpu_addr = pp->cfg1_mod_base;
 601                 cfg_size = pp->cfg1_size;
 602                 va_cfg_base = pp->va_cfg1_base;
 603         }
 604
 605         dw_pcie_prog_outbound_atu(pp, PCIE_ATU_REGION_INDEX0,
 606                                   type, cpu_addr,
 607                                   busdev, cfg_size);
 608         ret = dw_pcie_cfg_read(va_cfg_base + where, size, val);
 609         dw_pcie_prog_outbound_atu(pp, PCIE_ATU_REGION_INDEX0,
 610                                   PCIE_ATU_TYPE_IO, pp->io_mod_base,
 611                                   pp->io_bus_addr, pp->io_size);
 612
 613         return ret;
 614 }
 615
 616 static int dw_pcie_wr_other_conf(struct pcie_port *pp, struct pci_bus *bus,
 617                 u32 devfn, int where, int size, u32 val)
 618 {
 619         int ret, type;
 620         u32 busdev, cfg_size;
 621         u64 cpu_addr;
 622         void __iomem *va_cfg_base;
 623
 624         busdev = PCIE_ATU_BUS(bus->number) | PCIE_ATU_DEV(PCI_SLOT(devfn)) |
 625                  PCIE_ATU_FUNC(PCI_FUNC(devfn));
 626
 627         if (bus->parent->number == pp->root_bus_nr) {
 628                 type = PCIE_ATU_TYPE_CFG0;
 629                 cpu_addr = pp->cfg0_mod_base;
 630                 cfg_size = pp->cfg0_size;
 631                 va_cfg_base = pp->va_cfg0_base;
 632         } else {
 633                 type = PCIE_ATU_TYPE_CFG1;
 634                 cpu_addr = pp->cfg1_mod_base;
 635                 cfg_size = pp->cfg1_size;
 636                 va_cfg_base = pp->va_cfg1_base;
 637         }
 638
 639         dw_pcie_prog_outbound_atu(pp, PCIE_ATU_REGION_INDEX0,
 640                                   type, cpu_addr,
 641                                   busdev, cfg_size);
 642         ret = dw_pcie_cfg_write(va_cfg_base + where, size, val);
 643         dw_pcie_prog_outbound_atu(pp, PCIE_ATU_REGION_INDEX0,
 644                                   PCIE_ATU_TYPE_IO, pp->io_mod_base,
 645                                   pp->io_bus_addr, pp->io_size);
 646
 647         return ret;
 648 }
 649
 650 static int dw_pcie_valid_config(struct pcie_port *pp,
 651                                 struct pci_bus *bus, int dev)
 652 {
 653         /* If there is no link, then there is no device */
 654         if (bus->number != pp->root_bus_nr) {
 655                 if (!dw_pcie_link_up(pp))
 656                         return 0;
 657         }
 658
 659         /* access only one slot on each root port */
 660         if (bus->number == pp->root_bus_nr && dev > 0)
 661                 return 0;
 662
 663         /*
 664          * do not read more than one device on the bus directly attached
 665          * to RC's (Virtual Bridge's) DS side.
 666          */
 667         if (bus->primary == pp->root_bus_nr && dev > 0)
 668                 return 0;
 669
 670         return 1;
 671 }
 672
 673 static int dw_pcie_rd_conf(struct pci_bus *bus, u32 devfn, int where,
 674                         int size, u32 *val)
 675 {
 676         struct pcie_port *pp = sys_to_pcie(bus->sysdata);
 677         int ret;
 678
 679         if (dw_pcie_valid_config(pp, bus, PCI_SLOT(devfn)) == 0) {
 680                 *val = 0xffffffff;
 681                 return PCIBIOS_DEVICE_NOT_FOUND;
 682         }
 683
 684         if (bus->number != pp->root_bus_nr)
 685                 if (pp->ops->rd_other_conf)
 686                         ret = pp->ops->rd_other_conf(pp, bus, devfn,
 687                                                 where, size, val);
 688                 else
 689                         ret = dw_pcie_rd_other_conf(pp, bus, devfn,
 690                                                 where, size, val);
 691         else
 692                 ret = dw_pcie_rd_own_conf(pp, where, size, val);
 693
 694         return ret;
 695 }
 696
 697 static int dw_pcie_wr_conf(struct pci_bus *bus, u32 devfn,
 698                         int where, int size, u32 val)
 699 {
 700         struct pcie_port *pp = sys_to_pcie(bus->sysdata);
 701         int ret;
 702
 703         if (dw_pcie_valid_config(pp, bus, PCI_SLOT(devfn)) == 0)
 704                 return PCIBIOS_DEVICE_NOT_FOUND;
 705
 706         if (bus->number != pp->root_bus_nr)
 707                 if (pp->ops->wr_other_conf)
 708                         ret = pp->ops->wr_other_conf(pp, bus, devfn,
 709                                                 where, size, val);
 710                 else
 711                         ret = dw_pcie_wr_other_conf(pp, bus, devfn,
 712                                                 where, size, val);
 713         else
 714                 ret = dw_pcie_wr_own_conf(pp, where, size, val);
 715
 716         return ret;
 717 }
 718
 719 static struct pci_ops dw_pcie_ops = {
 720         .read = dw_pcie_rd_conf,
 721         .write = dw_pcie_wr_conf,
 722 };
 723
 724 static int dw_pcie_setup(int nr, struct pci_sys_data *sys)
 725 {
 726         struct pcie_port *pp;
 727
 728         pp = sys_to_pcie(sys);
 729
 730         if (global_io_offset < SZ_1M && pp->io_size > 0) {
 731                 sys->io_offset = global_io_offset - pp->io_bus_addr;
 732                 pci_ioremap_io(global_io_offset, pp->io_base);
 733                 global_io_offset += SZ_64K;
 734                 pci_add_resource_offset(&sys->resources, &pp->io,
 735                                         sys->io_offset);
 736         }
 737
 738         sys->mem_offset = pp->mem.start - pp->mem_bus_addr;
 739         pci_add_resource_offset(&sys->resources, &pp->mem, sys->mem_offset);
 740         pci_add_resource(&sys->resources, &pp->busn);
 741
 742         return 1;
 743 }
 744
 745 static struct pci_bus *dw_pcie_scan_bus(int nr, struct pci_sys_data *sys)
 746 {
 747         struct pci_bus *bus;
 748         struct pcie_port *pp = sys_to_pcie(sys);
 749
 750         pp->root_bus_nr = sys->busnr;
 751
 752         if (IS_ENABLED(CONFIG_PCI_MSI))
 753                 bus = pci_scan_root_bus_msi(pp->dev, sys->busnr, &dw_pcie_ops,
 754                                             sys, &sys->resources,
 755                                             &dw_pcie_msi_chip);
 756         else
 757                 bus = pci_scan_root_bus(pp->dev, sys->busnr, &dw_pcie_ops,
 758                                         sys, &sys->resources);
 759
 760         if (!bus)
 761                 return NULL;
 762
 763         if (bus && pp->ops->scan_bus)
 764                 pp->ops->scan_bus(pp);
 765
 766         return bus;
 767 }
 768
 769 static int dw_pcie_map_irq(const struct pci_dev *dev, u8 slot, u8 pin)
 770 {
 771         struct pcie_port *pp = sys_to_pcie(dev->bus->sysdata);
 772         int irq;
 773
 774         irq = of_irq_parse_and_map_pci(dev, slot, pin);
 775         if (!irq)
 776                 irq = pp->irq;
 777
 778         return irq;
 779 }
 780
 781 static struct hw_pci dw_pci = {
 782         .setup          = dw_pcie_setup,
 783         .scan           = dw_pcie_scan_bus,
 784         .map_irq        = dw_pcie_map_irq,
 785 };
 786
 787 void dw_pcie_setup_rc(struct pcie_port *pp)
 788 {
 789         u32 val;
 790         u32 membase;
 791         u32 memlimit;
 792
 793         /* set the number of lanes */
 794         dw_pcie_readl_rc(pp, PCIE_PORT_LINK_CONTROL, &val);
 795         val &= ~PORT_LINK_MODE_MASK;
 796         switch (pp->lanes) {
 797         case 1:
 798                 val |= PORT_LINK_MODE_1_LANES;
 799                 break;
 800         case 2:
 801                 val |= PORT_LINK_MODE_2_LANES;
 802                 break;
 803         case 4:
 804                 val |= PORT_LINK_MODE_4_LANES;
 805                 break;
 806         case 8:
 807                 val |= PORT_LINK_MODE_8_LANES;
 808                 break;
 809         }
 810         dw_pcie_writel_rc(pp, val, PCIE_PORT_LINK_CONTROL);
 811
 812         /* set link width speed control register */
 813         dw_pcie_readl_rc(pp, PCIE_LINK_WIDTH_SPEED_CONTROL, &val);
 814         val &= ~PORT_LOGIC_LINK_WIDTH_MASK;
 815         switch (pp->lanes) {
 816         case 1:
 817                 val |= PORT_LOGIC_LINK_WIDTH_1_LANES;
 818                 break;
 819         case 2:
 820                 val |= PORT_LOGIC_LINK_WIDTH_2_LANES;
 821                 break;
 822         case 4:
 823                 val |= PORT_LOGIC_LINK_WIDTH_4_LANES;
 824                 break;
 825         case 8:
 826                 val |= PORT_LOGIC_LINK_WIDTH_8_LANES;
 827                 break;
 828         }
 829         dw_pcie_writel_rc(pp, val, PCIE_LINK_WIDTH_SPEED_CONTROL);
 830
 831         /* setup RC BARs */
 832         dw_pcie_writel_rc(pp, 0x00000004, PCI_BASE_ADDRESS_0);
 833         dw_pcie_writel_rc(pp, 0x00000000, PCI_BASE_ADDRESS_1);
 834
 835         /* setup interrupt pins */
 836         dw_pcie_readl_rc(pp, PCI_INTERRUPT_LINE, &val);
 837         val &= 0xffff00ff;
 838         val |= 0x00000100;
 839         dw_pcie_writel_rc(pp, val, PCI_INTERRUPT_LINE);
 840
 841         /* setup bus numbers */
 842         dw_pcie_readl_rc(pp, PCI_PRIMARY_BUS, &val);
 843         val &= 0xff000000;
 844         val |= 0x00010100;
 845         dw_pcie_writel_rc(pp, val, PCI_PRIMARY_BUS);
 846
 847         /* setup memory base, memory limit */
 848         membase = ((u32)pp->mem_base & 0xfff00000) >> 16;
 849         memlimit = (pp->mem_size + (u32)pp->mem_base) & 0xfff00000;
 850         val = memlimit | membase;
 851         dw_pcie_writel_rc(pp, val, PCI_MEMORY_BASE);
 852
 853         /* setup command register */
 854         dw_pcie_readl_rc(pp, PCI_COMMAND, &val);
 855         val &= 0xffff0000;
 856         val |= PCI_COMMAND_IO | PCI_COMMAND_MEMORY |
 857                 PCI_COMMAND_MASTER | PCI_COMMAND_SERR;
 858         dw_pcie_writel_rc(pp, val, PCI_COMMAND);
 859 }
 860
 861 MODULE_AUTHOR("Jingoo Han <jg1.han@samsung.com>");
 862 MODULE_DESCRIPTION("Designware PCIe host controller driver");
 863 MODULE_LICENSE("GPL v2");