drivers/pci/quirks.c

   1 /*
   2  *  This file contains work-arounds for many known PCI hardware
   3  *  bugs.  Devices present only on certain architectures (host
   4  *  bridges et cetera) should be handled in arch-specific code.
   5  *
   6  *  Note: any quirks for hotpluggable devices must _NOT_ be declared __init.
   7  *
   8  *  Copyright (c) 1999 Martin Mares <mj@ucw.cz>
   9  *
  10  *  Init/reset quirks for USB host controllers should be in the
  11  *  USB quirks file, where their drivers can access reuse it.
  12  *
  13  *  The bridge optimization stuff has been removed. If you really
  14  *  have a silly BIOS which is unable to set your host bridge right,
  15  *  use the PowerTweak utility (see http://powertweak.sourceforge.net).
  16  */
  17
  18 #include <linux/types.h>
  19 #include <linux/kernel.h>
  20 #include <linux/pci.h>
  21 #include <linux/init.h>
  22 #include <linux/delay.h>
  23 #include <linux/acpi.h>
  24 #include <linux/kallsyms.h>
  25 #include <linux/dmi.h>
  26 #include <linux/pci-aspm.h>
  27 #include <linux/ioport.h>
  28 #include <asm/dma.h>    /* isa_dma_bridge_buggy */
  29 #include "pci.h"
  30
  31 /*
  32  * This quirk function disables memory decoding and releases memory resources
  33  * of the device specified by kernel's boot parameter 'pci=resource_alignment='.
  34  * It also rounds up size to specified alignment.
  35  * Later on, the kernel will assign page-aligned memory resource back
  36  * to the device.
  37  */
  38 static void __devinit quirk_resource_alignment(struct pci_dev *dev)
  39 {
  40         int i;
  41         struct resource *r;
  42         resource_size_t align, size;
  43         u16 command;
  44
  45         if (!pci_is_reassigndev(dev))
  46                 return;
  47
  48         if (dev->hdr_type == PCI_HEADER_TYPE_NORMAL &&
  49             (dev->class >> 8) == PCI_CLASS_BRIDGE_HOST) {
  50                 dev_warn(&dev->dev,
  51                         "Can't reassign resources to host bridge.\n");
  52                 return;
  53         }
  54
  55         dev_info(&dev->dev,
  56                 "Disabling memory decoding and releasing memory resources.\n");
  57         pci_read_config_word(dev, PCI_COMMAND, &command);
  58         command &= ~PCI_COMMAND_MEMORY;
  59         pci_write_config_word(dev, PCI_COMMAND, command);
  60
  61         align = pci_specified_resource_alignment(dev);
  62         for (i=0; i < PCI_BRIDGE_RESOURCES; i++) {
  63                 r = &dev->resource[i];
  64                 if (!(r->flags & IORESOURCE_MEM))
  65                         continue;
  66                 size = resource_size(r);
  67                 if (size < align) {
  68                         size = align;
  69                         dev_info(&dev->dev,
  70                                 "Rounding up size of resource #%d to %#llx.\n",
  71                                 i, (unsigned long long)size);
  72                 }
  73                 r->end = size - 1;
  74                 r->start = 0;
  75         }
  76         /* Need to disable bridge's resource window,
  77          * to enable the kernel to reassign new resource
  78          * window later on.
  79          */
  80         if (dev->hdr_type == PCI_HEADER_TYPE_BRIDGE &&
  81             (dev->class >> 8) == PCI_CLASS_BRIDGE_PCI) {
  82                 for (i = PCI_BRIDGE_RESOURCES; i < PCI_NUM_RESOURCES; i++) {
  83                         r = &dev->resource[i];
  84                         if (!(r->flags & IORESOURCE_MEM))
  85                                 continue;
  86                         r->end = resource_size(r) - 1;
  87                         r->start = 0;
  88                 }
  89                 pci_disable_bridge_window(dev);
  90         }
  91 }
  92 DECLARE_PCI_FIXUP_HEADER(PCI_ANY_ID, PCI_ANY_ID, quirk_resource_alignment);
  93
  94 /* The Mellanox Tavor device gives false positive parity errors
  95  * Mark this device with a broken_parity_status, to allow
  96  * PCI scanning code to "skip" this now blacklisted device.
  97  */
  98 static void __devinit quirk_mellanox_tavor(struct pci_dev *dev)
  99 {
 100         dev->broken_parity_status = 1;  /* This device gives false positives */
 101 }
 102 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX,PCI_DEVICE_ID_MELLANOX_TAVOR,quirk_mellanox_tavor);
 103 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX,PCI_DEVICE_ID_MELLANOX_TAVOR_BRIDGE,quirk_mellanox_tavor);
 104
 105 /* Deal with broken BIOS'es that neglect to enable passive release,
 106    which can cause problems in combination with the 82441FX/PPro MTRRs */
 107 static void quirk_passive_release(struct pci_dev *dev)
 108 {
 109         struct pci_dev *d = NULL;
 110         unsigned char dlc;
 111
 112         /* We have to make sure a particular bit is set in the PIIX3
 113            ISA bridge, so we have to go out and find it. */
 114         while ((d = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371SB_0, d))) {
 115                 pci_read_config_byte(d, 0x82, &dlc);
 116                 if (!(dlc & 1<<1)) {
 117                         dev_info(&d->dev, "PIIX3: Enabling Passive Release\n");
 118                         dlc |= 1<<1;
 119                         pci_write_config_byte(d, 0x82, dlc);
 120                 }
 121         }
 122 }
 123 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
 124 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
 125
 126 /*  The VIA VP2/VP3/MVP3 seem to have some 'features'. There may be a workaround
 127     but VIA don't answer queries. If you happen to have good contacts at VIA
 128     ask them for me please -- Alan
 129
 130     This appears to be BIOS not version dependent. So presumably there is a
 131     chipset level fix */
 132
 133 static void __devinit quirk_isa_dma_hangs(struct pci_dev *dev)
 134 {
 135         if (!isa_dma_bridge_buggy) {
 136                 isa_dma_bridge_buggy=1;
 137                 dev_info(&dev->dev, "Activating ISA DMA hang workarounds\n");
 138         }
 139 }
 140         /*
 141          * Its not totally clear which chipsets are the problematic ones
 142          * We know 82C586 and 82C596 variants are affected.
 143          */
 144 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_0,     quirk_isa_dma_hangs);
 145 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C596,       quirk_isa_dma_hangs);
 146 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371SB_0,  quirk_isa_dma_hangs);
 147 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1533,         quirk_isa_dma_hangs);
 148 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_1,       quirk_isa_dma_hangs);
 149 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_2,       quirk_isa_dma_hangs);
 150 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_3,       quirk_isa_dma_hangs);
 151
 152 /*
 153  *      Chipsets where PCI->PCI transfers vanish or hang
 154  */
 155 static void __devinit quirk_nopcipci(struct pci_dev *dev)
 156 {
 157         if ((pci_pci_problems & PCIPCI_FAIL)==0) {
 158                 dev_info(&dev->dev, "Disabling direct PCI/PCI transfers\n");
 159                 pci_pci_problems |= PCIPCI_FAIL;
 160         }
 161 }
 162 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_5597,          quirk_nopcipci);
 163 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_496,           quirk_nopcipci);
 164
 165 static void __devinit quirk_nopciamd(struct pci_dev *dev)
 166 {
 167         u8 rev;
 168         pci_read_config_byte(dev, 0x08, &rev);
 169         if (rev == 0x13) {
 170                 /* Erratum 24 */
 171                 dev_info(&dev->dev, "Chipset erratum: Disabling direct PCI/AGP transfers\n");
 172                 pci_pci_problems |= PCIAGP_FAIL;
 173         }
 174 }
 175 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8151_0,       quirk_nopciamd);
 176
 177 /*
 178  *      Triton requires workarounds to be used by the drivers
 179  */
 180 static void __devinit quirk_triton(struct pci_dev *dev)
 181 {
 182         if ((pci_pci_problems&PCIPCI_TRITON)==0) {
 183                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 184                 pci_pci_problems |= PCIPCI_TRITON;
 185         }
 186 }
 187 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437,      quirk_triton);
 188 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437VX,    quirk_triton);
 189 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439,      quirk_triton);
 190 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439TX,    quirk_triton);
 191
 192 /*
 193  *      VIA Apollo KT133 needs PCI latency patch
 194  *      Made according to a windows driver based patch by George E. Breese
 195  *      see PCI Latency Adjust on http://www.viahardware.com/download/viatweak.shtm
 196  *      Also see http://www.au-ja.org/review-kt133a-1-en.phtml for
 197  *      the info on which Mr Breese based his work.
 198  *
 199  *      Updated based on further information from the site and also on
 200  *      information provided by VIA
 201  */
 202 static void quirk_vialatency(struct pci_dev *dev)
 203 {
 204         struct pci_dev *p;
 205         u8 busarb;
 206         /* Ok we have a potential problem chipset here. Now see if we have
 207            a buggy southbridge */
 208
 209         p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_82C686, NULL);
 210         if (p!=NULL) {
 211                 /* 0x40 - 0x4f == 686B, 0x10 - 0x2f == 686A; thanks Dan Hollis */
 212                 /* Check for buggy part revisions */
 213                 if (p->revision < 0x40 || p->revision > 0x42)
 214                         goto exit;
 215         } else {
 216                 p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8231, NULL);
 217                 if (p==NULL)    /* No problem parts */
 218                         goto exit;
 219                 /* Check for buggy part revisions */
 220                 if (p->revision < 0x10 || p->revision > 0x12)
 221                         goto exit;
 222         }
 223
 224         /*
 225          *      Ok we have the problem. Now set the PCI master grant to
 226          *      occur every master grant. The apparent bug is that under high
 227          *      PCI load (quite common in Linux of course) you can get data
 228          *      loss when the CPU is held off the bus for 3 bus master requests
 229          *      This happens to include the IDE controllers....
 230          *
 231          *      VIA only apply this fix when an SB Live! is present but under
 232          *      both Linux and Windows this isnt enough, and we have seen
 233          *      corruption without SB Live! but with things like 3 UDMA IDE
 234          *      controllers. So we ignore that bit of the VIA recommendation..
 235          */
 236
 237         pci_read_config_byte(dev, 0x76, &busarb);
 238         /* Set bit 4 and bi 5 of byte 76 to 0x01
 239            "Master priority rotation on every PCI master grant */
 240         busarb &= ~(1<<5);
 241         busarb |= (1<<4);
 242         pci_write_config_byte(dev, 0x76, busarb);
 243         dev_info(&dev->dev, "Applying VIA southbridge workaround\n");
 244 exit:
 245         pci_dev_put(p);
 246 }
 247 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 248 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 249 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 250 /* Must restore this on a resume from RAM */
 251 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 252 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 253 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 254
 255 /*
 256  *      VIA Apollo VP3 needs ETBF on BT848/878
 257  */
 258 static void __devinit quirk_viaetbf(struct pci_dev *dev)
 259 {
 260         if ((pci_pci_problems&PCIPCI_VIAETBF)==0) {
 261                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 262                 pci_pci_problems |= PCIPCI_VIAETBF;
 263         }
 264 }
 265 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C597_0,     quirk_viaetbf);
 266
 267 static void __devinit quirk_vsfx(struct pci_dev *dev)
 268 {
 269         if ((pci_pci_problems&PCIPCI_VSFX)==0) {
 270                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 271                 pci_pci_problems |= PCIPCI_VSFX;
 272         }
 273 }
 274 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C576,       quirk_vsfx);
 275
 276 /*
 277  *      Ali Magik requires workarounds to be used by the drivers
 278  *      that DMA to AGP space. Latency must be set to 0xA and triton
 279  *      workaround applied too
 280  *      [Info kindly provided by ALi]
 281  */
 282 static void __init quirk_alimagik(struct pci_dev *dev)
 283 {
 284         if ((pci_pci_problems&PCIPCI_ALIMAGIK)==0) {
 285                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 286                 pci_pci_problems |= PCIPCI_ALIMAGIK|PCIPCI_TRITON;
 287         }
 288 }
 289 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1647,         quirk_alimagik);
 290 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1651,         quirk_alimagik);
 291
 292 /*
 293  *      Natoma has some interesting boundary conditions with Zoran stuff
 294  *      at least
 295  */
 296 static void __devinit quirk_natoma(struct pci_dev *dev)
 297 {
 298         if ((pci_pci_problems&PCIPCI_NATOMA)==0) {
 299                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 300                 pci_pci_problems |= PCIPCI_NATOMA;
 301         }
 302 }
 303 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_natoma);
 304 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_0,  quirk_natoma);
 305 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_1,  quirk_natoma);
 306 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_0,  quirk_natoma);
 307 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_1,  quirk_natoma);
 308 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_2,  quirk_natoma);
 309
 310 /*
 311  *  This chip can cause PCI parity errors if config register 0xA0 is read
 312  *  while DMAs are occurring.
 313  */
 314 static void __devinit quirk_citrine(struct pci_dev *dev)
 315 {
 316         dev->cfg_size = 0xA0;
 317 }
 318 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_IBM,     PCI_DEVICE_ID_IBM_CITRINE,      quirk_citrine);
 319
 320 /*
 321  *  S3 868 and 968 chips report region size equal to 32M, but they decode 64M.
 322  *  If it's needed, re-allocate the region.
 323  */
 324 static void __devinit quirk_s3_64M(struct pci_dev *dev)
 325 {
 326         struct resource *r = &dev->resource[0];
 327
 328         if ((r->start & 0x3ffffff) || r->end != r->start + 0x3ffffff) {
 329                 r->start = 0;
 330                 r->end = 0x3ffffff;
 331         }
 332 }
 333 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_868,           quirk_s3_64M);
 334 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_968,           quirk_s3_64M);
 335
 336 /*
 337  * Some CS5536 BIOSes (for example, the Soekris NET5501 board w/ comBIOS
 338  * ver. 1.33  20070103) don't set the correct ISA PCI region header info.
 339  * BAR0 should be 8 bytes; instead, it may be set to something like 8k
 340  * (which conflicts w/ BAR1's memory range).
 341  */
 342 static void __devinit quirk_cs5536_vsa(struct pci_dev *dev)
 343 {
 344         if (pci_resource_len(dev, 0) != 8) {
 345                 struct resource *res = &dev->resource[0];
 346                 res->end = res->start + 8 - 1;
 347                 dev_info(&dev->dev, "CS5536 ISA bridge bug detected "
 348                                 "(incorrect header); workaround applied.\n");
 349         }
 350 }
 351 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_CS5536_ISA, quirk_cs5536_vsa);
 352
 353 static void __devinit quirk_io_region(struct pci_dev *dev, unsigned region,
 354         unsigned size, int nr, const char *name)
 355 {
 356         region &= ~(size-1);
 357         if (region) {
 358                 struct pci_bus_region bus_region;
 359                 struct resource *res = dev->resource + nr;
 360
 361                 res->name = pci_name(dev);
 362                 res->start = region;
 363                 res->end = region + size - 1;
 364                 res->flags = IORESOURCE_IO;
 365
 366                 /* Convert from PCI bus to resource space.  */
 367                 bus_region.start = res->start;
 368                 bus_region.end = res->end;
 369                 pcibios_bus_to_resource(dev, res, &bus_region);
 370
 371                 if (pci_claim_resource(dev, nr) == 0)
 372                         dev_info(&dev->dev, "quirk: %pR claimed by %s\n",
 373                                  res, name);
 374         }
 375 }
 376
 377 /*
 378  *      ATI Northbridge setups MCE the processor if you even
 379  *      read somewhere between 0x3b0->0x3bb or read 0x3d3
 380  */
 381 static void __devinit quirk_ati_exploding_mce(struct pci_dev *dev)
 382 {
 383         dev_info(&dev->dev, "ATI Northbridge, reserving I/O ports 0x3b0 to 0x3bb\n");
 384         /* Mae rhaid i ni beidio ag edrych ar y lleoliadiau I/O hyn */
 385         request_region(0x3b0, 0x0C, "RadeonIGP");
 386         request_region(0x3d3, 0x01, "RadeonIGP");
 387 }
 388 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI,      PCI_DEVICE_ID_ATI_RS100,   quirk_ati_exploding_mce);
 389
 390 /*
 391  * Let's make the southbridge information explicit instead
 392  * of having to worry about people probing the ACPI areas,
 393  * for example.. (Yes, it happens, and if you read the wrong
 394  * ACPI register it will put the machine to sleep with no
 395  * way of waking it up again. Bummer).
 396  *
 397  * ALI M7101: Two IO regions pointed to by words at
 398  *      0xE0 (64 bytes of ACPI registers)
 399  *      0xE2 (32 bytes of SMB registers)
 400  */
 401 static void __devinit quirk_ali7101_acpi(struct pci_dev *dev)
 402 {
 403         u16 region;
 404
 405         pci_read_config_word(dev, 0xE0, &region);
 406         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES, "ali7101 ACPI");
 407         pci_read_config_word(dev, 0xE2, &region);
 408         quirk_io_region(dev, region, 32, PCI_BRIDGE_RESOURCES+1, "ali7101 SMB");
 409 }
 410 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AL,      PCI_DEVICE_ID_AL_M7101,         quirk_ali7101_acpi);
 411
 412 static void piix4_io_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 413 {
 414         u32 devres;
 415         u32 mask, size, base;
 416
 417         pci_read_config_dword(dev, port, &devres);
 418         if ((devres & enable) != enable)
 419                 return;
 420         mask = (devres >> 16) & 15;
 421         base = devres & 0xffff;
 422         size = 16;
 423         for (;;) {
 424                 unsigned bit = size >> 1;
 425                 if ((bit & mask) == bit)
 426                         break;
 427                 size = bit;
 428         }
 429         /*
 430          * For now we only print it out. Eventually we'll want to
 431          * reserve it (at least if it's in the 0x1000+ range), but
 432          * let's get enough confirmation reports first.
 433          */
 434         base &= -size;
 435         dev_info(&dev->dev, "%s PIO at %04x-%04x\n", name, base, base + size - 1);
 436 }
 437
 438 static void piix4_mem_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 439 {
 440         u32 devres;
 441         u32 mask, size, base;
 442
 443         pci_read_config_dword(dev, port, &devres);
 444         if ((devres & enable) != enable)
 445                 return;
 446         base = devres & 0xffff0000;
 447         mask = (devres & 0x3f) << 16;
 448         size = 128 << 16;
 449         for (;;) {
 450                 unsigned bit = size >> 1;
 451                 if ((bit & mask) == bit)
 452                         break;
 453                 size = bit;
 454         }
 455         /*
 456          * For now we only print it out. Eventually we'll want to
 457          * reserve it, but let's get enough confirmation reports first.
 458          */
 459         base &= -size;
 460         dev_info(&dev->dev, "%s MMIO at %04x-%04x\n", name, base, base + size - 1);
 461 }
 462
 463 /*
 464  * PIIX4 ACPI: Two IO regions pointed to by longwords at
 465  *      0x40 (64 bytes of ACPI registers)
 466  *      0x90 (16 bytes of SMB registers)
 467  * and a few strange programmable PIIX4 device resources.
 468  */
 469 static void __devinit quirk_piix4_acpi(struct pci_dev *dev)
 470 {
 471         u32 region, res_a;
 472
 473         pci_read_config_dword(dev, 0x40, &region);
 474         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES, "PIIX4 ACPI");
 475         pci_read_config_dword(dev, 0x90, &region);
 476         quirk_io_region(dev, region, 16, PCI_BRIDGE_RESOURCES+1, "PIIX4 SMB");
 477
 478         /* Device resource A has enables for some of the other ones */
 479         pci_read_config_dword(dev, 0x5c, &res_a);
 480
 481         piix4_io_quirk(dev, "PIIX4 devres B", 0x60, 3 << 21);
 482         piix4_io_quirk(dev, "PIIX4 devres C", 0x64, 3 << 21);
 483
 484         /* Device resource D is just bitfields for static resources */
 485
 486         /* Device 12 enabled? */
 487         if (res_a & (1 << 29)) {
 488                 piix4_io_quirk(dev, "PIIX4 devres E", 0x68, 1 << 20);
 489                 piix4_mem_quirk(dev, "PIIX4 devres F", 0x6c, 1 << 7);
 490         }
 491         /* Device 13 enabled? */
 492         if (res_a & (1 << 30)) {
 493                 piix4_io_quirk(dev, "PIIX4 devres G", 0x70, 1 << 20);
 494                 piix4_mem_quirk(dev, "PIIX4 devres H", 0x74, 1 << 7);
 495         }
 496         piix4_io_quirk(dev, "PIIX4 devres I", 0x78, 1 << 20);
 497         piix4_io_quirk(dev, "PIIX4 devres J", 0x7c, 1 << 20);
 498 }
 499 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82371AB_3,  quirk_piix4_acpi);
 500 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82443MX_3,  quirk_piix4_acpi);
 501
 502 #define ICH_PMBASE      0x40
 503 #define ICH_ACPI_CNTL   0x44
 504 #define  ICH4_ACPI_EN   0x10
 505 #define  ICH6_ACPI_EN   0x80
 506 #define ICH4_GPIOBASE   0x58
 507 #define ICH4_GPIO_CNTL  0x5c
 508 #define  ICH4_GPIO_EN   0x10
 509 #define ICH6_GPIOBASE   0x48
 510 #define ICH6_GPIO_CNTL  0x4c
 511 #define  ICH6_GPIO_EN   0x10
 512
 513 /*
 514  * ICH4, ICH4-M, ICH5, ICH5-M ACPI: Three IO regions pointed to by longwords at
 515  *      0x40 (128 bytes of ACPI, GPIO & TCO registers)
 516  *      0x58 (64 bytes of GPIO I/O space)
 517  */
 518 static void __devinit quirk_ich4_lpc_acpi(struct pci_dev *dev)
 519 {
 520         u32 region;
 521         u8 enable;
 522
 523         /*
 524          * The check for PCIBIOS_MIN_IO is to ensure we won't create a conflict
 525          * with low legacy (and fixed) ports. We don't know the decoding
 526          * priority and can't tell whether the legacy device or the one created
 527          * here is really at that address.  This happens on boards with broken
 528          * BIOSes.
 529         */
 530
 531         pci_read_config_byte(dev, ICH_ACPI_CNTL, &enable);
 532         if (enable & ICH4_ACPI_EN) {
 533                 pci_read_config_dword(dev, ICH_PMBASE, &region);
 534                 region &= PCI_BASE_ADDRESS_IO_MASK;
 535                 if (region >= PCIBIOS_MIN_IO)
 536                         quirk_io_region(dev, region, 128, PCI_BRIDGE_RESOURCES,
 537                                         "ICH4 ACPI/GPIO/TCO");
 538         }
 539
 540         pci_read_config_byte(dev, ICH4_GPIO_CNTL, &enable);
 541         if (enable & ICH4_GPIO_EN) {
 542                 pci_read_config_dword(dev, ICH4_GPIOBASE, &region);
 543                 region &= PCI_BASE_ADDRESS_IO_MASK;
 544                 if (region >= PCIBIOS_MIN_IO)
 545                         quirk_io_region(dev, region, 64,
 546                                         PCI_BRIDGE_RESOURCES + 1, "ICH4 GPIO");
 547         }
 548 }
 549 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AA_0,         quirk_ich4_lpc_acpi);
 550 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AB_0,         quirk_ich4_lpc_acpi);
 551 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_0,         quirk_ich4_lpc_acpi);
 552 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_10,        quirk_ich4_lpc_acpi);
 553 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_0,         quirk_ich4_lpc_acpi);
 554 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_12,        quirk_ich4_lpc_acpi);
 555 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_0,         quirk_ich4_lpc_acpi);
 556 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_12,        quirk_ich4_lpc_acpi);
 557 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801EB_0,         quirk_ich4_lpc_acpi);
 558 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB_1,             quirk_ich4_lpc_acpi);
 559
 560 static void __devinit ich6_lpc_acpi_gpio(struct pci_dev *dev)
 561 {
 562         u32 region;
 563         u8 enable;
 564
 565         pci_read_config_byte(dev, ICH_ACPI_CNTL, &enable);
 566         if (enable & ICH6_ACPI_EN) {
 567                 pci_read_config_dword(dev, ICH_PMBASE, &region);
 568                 region &= PCI_BASE_ADDRESS_IO_MASK;
 569                 if (region >= PCIBIOS_MIN_IO)
 570                         quirk_io_region(dev, region, 128, PCI_BRIDGE_RESOURCES,
 571                                         "ICH6 ACPI/GPIO/TCO");
 572         }
 573
 574         pci_read_config_byte(dev, ICH6_GPIO_CNTL, &enable);
 575         if (enable & ICH4_GPIO_EN) {
 576                 pci_read_config_dword(dev, ICH6_GPIOBASE, &region);
 577                 region &= PCI_BASE_ADDRESS_IO_MASK;
 578                 if (region >= PCIBIOS_MIN_IO)
 579                         quirk_io_region(dev, region, 64,
 580                                         PCI_BRIDGE_RESOURCES + 1, "ICH6 GPIO");
 581         }
 582 }
 583
 584 static void __devinit ich6_lpc_generic_decode(struct pci_dev *dev, unsigned reg, const char *name, int dynsize)
 585 {
 586         u32 val;
 587         u32 size, base;
 588
 589         pci_read_config_dword(dev, reg, &val);
 590
 591         /* Enabled? */
 592         if (!(val & 1))
 593                 return;
 594         base = val & 0xfffc;
 595         if (dynsize) {
 596                 /*
 597                  * This is not correct. It is 16, 32 or 64 bytes depending on
 598                  * register D31:F0:ADh bits 5:4.
 599                  *
 600                  * But this gets us at least _part_ of it.
 601                  */
 602                 size = 16;
 603         } else {
 604                 size = 128;
 605         }
 606         base &= ~(size-1);
 607
 608         /* Just print it out for now. We should reserve it after more debugging */
 609         dev_info(&dev->dev, "%s PIO at %04x-%04x\n", name, base, base+size-1);
 610 }
 611
 612 static void __devinit quirk_ich6_lpc(struct pci_dev *dev)
 613 {
 614         /* Shared ACPI/GPIO decode with all ICH6+ */
 615         ich6_lpc_acpi_gpio(dev);
 616
 617         /* ICH6-specific generic IO decode */
 618         ich6_lpc_generic_decode(dev, 0x84, "LPC Generic IO decode 1", 0);
 619         ich6_lpc_generic_decode(dev, 0x88, "LPC Generic IO decode 2", 1);
 620 }
 621 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_0, quirk_ich6_lpc);
 622 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1, quirk_ich6_lpc);
 623
 624 static void __devinit ich7_lpc_generic_decode(struct pci_dev *dev, unsigned reg, const char *name)
 625 {
 626         u32 val;
 627         u32 mask, base;
 628
 629         pci_read_config_dword(dev, reg, &val);
 630
 631         /* Enabled? */
 632         if (!(val & 1))
 633                 return;
 634
 635         /*
 636          * IO base in bits 15:2, mask in bits 23:18, both
 637          * are dword-based
 638          */
 639         base = val & 0xfffc;
 640         mask = (val >> 16) & 0xfc;
 641         mask |= 3;
 642
 643         /* Just print it out for now. We should reserve it after more debugging */
 644         dev_info(&dev->dev, "%s PIO at %04x (mask %04x)\n", name, base, mask);
 645 }
 646
 647 /* ICH7-10 has the same common LPC generic IO decode registers */
 648 static void __devinit quirk_ich7_lpc(struct pci_dev *dev)
 649 {
 650         /* We share the common ACPI/DPIO decode with ICH6 */
 651         ich6_lpc_acpi_gpio(dev);
 652
 653         /* And have 4 ICH7+ generic decodes */
 654         ich7_lpc_generic_decode(dev, 0x84, "ICH7 LPC Generic IO decode 1");
 655         ich7_lpc_generic_decode(dev, 0x88, "ICH7 LPC Generic IO decode 2");
 656         ich7_lpc_generic_decode(dev, 0x8c, "ICH7 LPC Generic IO decode 3");
 657         ich7_lpc_generic_decode(dev, 0x90, "ICH7 LPC Generic IO decode 4");
 658 }
 659 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_0, quirk_ich7_lpc);
 660 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_1, quirk_ich7_lpc);
 661 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_31, quirk_ich7_lpc);
 662 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_0, quirk_ich7_lpc);
 663 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_2, quirk_ich7_lpc);
 664 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_3, quirk_ich7_lpc);
 665 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_1, quirk_ich7_lpc);
 666 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_4, quirk_ich7_lpc);
 667 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_2, quirk_ich7_lpc);
 668 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_4, quirk_ich7_lpc);
 669 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_7, quirk_ich7_lpc);
 670 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_8, quirk_ich7_lpc);
 671 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH10_1, quirk_ich7_lpc);
 672
 673 /*
 674  * VIA ACPI: One IO region pointed to by longword at
 675  *      0x48 or 0x20 (256 bytes of ACPI registers)
 676  */
 677 static void __devinit quirk_vt82c586_acpi(struct pci_dev *dev)
 678 {
 679         u32 region;
 680
 681         if (dev->revision & 0x10) {
 682                 pci_read_config_dword(dev, 0x48, &region);
 683                 region &= PCI_BASE_ADDRESS_IO_MASK;
 684                 quirk_io_region(dev, region, 256, PCI_BRIDGE_RESOURCES, "vt82c586 ACPI");
 685         }
 686 }
 687 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_vt82c586_acpi);
 688
 689 /*
 690  * VIA VT82C686 ACPI: Three IO region pointed to by (long)words at
 691  *      0x48 (256 bytes of ACPI registers)
 692  *      0x70 (128 bytes of hardware monitoring register)
 693  *      0x90 (16 bytes of SMB registers)
 694  */
 695 static void __devinit quirk_vt82c686_acpi(struct pci_dev *dev)
 696 {
 697         u16 hm;
 698         u32 smb;
 699
 700         quirk_vt82c586_acpi(dev);
 701
 702         pci_read_config_word(dev, 0x70, &hm);
 703         hm &= PCI_BASE_ADDRESS_IO_MASK;
 704         quirk_io_region(dev, hm, 128, PCI_BRIDGE_RESOURCES + 1, "vt82c686 HW-mon");
 705
 706         pci_read_config_dword(dev, 0x90, &smb);
 707         smb &= PCI_BASE_ADDRESS_IO_MASK;
 708         quirk_io_region(dev, smb, 16, PCI_BRIDGE_RESOURCES + 2, "vt82c686 SMB");
 709 }
 710 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_vt82c686_acpi);
 711
 712 /*
 713  * VIA VT8235 ISA Bridge: Two IO regions pointed to by words at
 714  *      0x88 (128 bytes of power management registers)
 715  *      0xd0 (16 bytes of SMB registers)
 716  */
 717 static void __devinit quirk_vt8235_acpi(struct pci_dev *dev)
 718 {
 719         u16 pm, smb;
 720
 721         pci_read_config_word(dev, 0x88, &pm);
 722         pm &= PCI_BASE_ADDRESS_IO_MASK;
 723         quirk_io_region(dev, pm, 128, PCI_BRIDGE_RESOURCES, "vt8235 PM");
 724
 725         pci_read_config_word(dev, 0xd0, &smb);
 726         smb &= PCI_BASE_ADDRESS_IO_MASK;
 727         quirk_io_region(dev, smb, 16, PCI_BRIDGE_RESOURCES + 1, "vt8235 SMB");
 728 }
 729 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235, quirk_vt8235_acpi);
 730
 731 /*
 732  * TI XIO2000a PCIe-PCI Bridge erroneously reports it supports fast back-to-back:
 733  *      Disable fast back-to-back on the secondary bus segment
 734  */
 735 static void __devinit quirk_xio2000a(struct pci_dev *dev)
 736 {
 737         struct pci_dev *pdev;
 738         u16 command;
 739
 740         dev_warn(&dev->dev, "TI XIO2000a quirk detected; "
 741                 "secondary bus fast back-to-back transfers disabled\n");
 742         list_for_each_entry(pdev, &dev->subordinate->devices, bus_list) {
 743                 pci_read_config_word(pdev, PCI_COMMAND, &command);
 744                 if (command & PCI_COMMAND_FAST_BACK)
 745                         pci_write_config_word(pdev, PCI_COMMAND, command & ~PCI_COMMAND_FAST_BACK);
 746         }
 747 }
 748 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_TI, PCI_DEVICE_ID_TI_XIO2000A,
 749                         quirk_xio2000a);
 750
 751 #ifdef CONFIG_X86_IO_APIC
 752
 753 #include <asm/io_apic.h>
 754
 755 /*
 756  * VIA 686A/B: If an IO-APIC is active, we need to route all on-chip
 757  * devices to the external APIC.
 758  *
 759  * TODO: When we have device-specific interrupt routers,
 760  * this code will go away from quirks.
 761  */
 762 static void quirk_via_ioapic(struct pci_dev *dev)
 763 {
 764         u8 tmp;
 765
 766         if (nr_ioapics < 1)
 767                 tmp = 0;    /* nothing routed to external APIC */
 768         else
 769                 tmp = 0x1f; /* all known bits (4-0) routed to external APIC */
 770
 771         dev_info(&dev->dev, "%sbling VIA external APIC routing\n",
 772                tmp == 0 ? "Disa" : "Ena");
 773
 774         /* Offset 0x58: External APIC IRQ output control */
 775         pci_write_config_byte (dev, 0x58, tmp);
 776 }
 777 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 778 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 779
 780 /*
 781  * VIA 8237: Some BIOSs don't set the 'Bypass APIC De-Assert Message' Bit.
 782  * This leads to doubled level interrupt rates.
 783  * Set this bit to get rid of cycle wastage.
 784  * Otherwise uncritical.
 785  */
 786 static void quirk_via_vt8237_bypass_apic_deassert(struct pci_dev *dev)
 787 {
 788         u8 misc_control2;
 789 #define BYPASS_APIC_DEASSERT 8
 790
 791         pci_read_config_byte(dev, 0x5B, &misc_control2);
 792         if (!(misc_control2 & BYPASS_APIC_DEASSERT)) {
 793                 dev_info(&dev->dev, "Bypassing VIA 8237 APIC De-Assert Message\n");
 794                 pci_write_config_byte(dev, 0x5B, misc_control2|BYPASS_APIC_DEASSERT);
 795         }
 796 }
 797 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
 798 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
 799
 800 /*
 801  * The AMD io apic can hang the box when an apic irq is masked.
 802  * We check all revs >= B0 (yet not in the pre production!) as the bug
 803  * is currently marked NoFix
 804  *
 805  * We have multiple reports of hangs with this chipset that went away with
 806  * noapic specified. For the moment we assume it's the erratum. We may be wrong
 807  * of course. However the advice is demonstrably good even if so..
 808  */
 809 static void __devinit quirk_amd_ioapic(struct pci_dev *dev)
 810 {
 811         if (dev->revision >= 0x02) {
 812                 dev_warn(&dev->dev, "I/O APIC: AMD Erratum #22 may be present. In the event of instability try\n");
 813                 dev_warn(&dev->dev, "        : booting with the \"noapic\" option\n");
 814         }
 815 }
 816 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_VIPER_7410,   quirk_amd_ioapic);
 817
 818 static void __init quirk_ioapic_rmw(struct pci_dev *dev)
 819 {
 820         if (dev->devfn == 0 && dev->bus->number == 0)
 821                 sis_apic_bug = 1;
 822 }
 823 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_ANY_ID,                     quirk_ioapic_rmw);
 824 #endif /* CONFIG_X86_IO_APIC */
 825
 826 /*
 827  * Some settings of MMRBC can lead to data corruption so block changes.
 828  * See AMD 8131 HyperTransport PCI-X Tunnel Revision Guide
 829  */
 830 static void __init quirk_amd_8131_mmrbc(struct pci_dev *dev)
 831 {
 832         if (dev->subordinate && dev->revision <= 0x12) {
 833                 dev_info(&dev->dev, "AMD8131 rev %x detected; "
 834                         "disabling PCI-X MMRBC\n", dev->revision);
 835                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MMRBC;
 836         }
 837 }
 838 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_amd_8131_mmrbc);
 839
 840 /*
 841  * FIXME: it is questionable that quirk_via_acpi
 842  * is needed.  It shows up as an ISA bridge, and does not
 843  * support the PCI_INTERRUPT_LINE register at all.  Therefore
 844  * it seems like setting the pci_dev's 'irq' to the
 845  * value of the ACPI SCI interrupt is only done for convenience.
 846  *      -jgarzik
 847  */
 848 static void __devinit quirk_via_acpi(struct pci_dev *d)
 849 {
 850         /*
 851          * VIA ACPI device: SCI IRQ line in PCI config byte 0x42
 852          */
 853         u8 irq;
 854         pci_read_config_byte(d, 0x42, &irq);
 855         irq &= 0xf;
 856         if (irq && (irq != 2))
 857                 d->irq = irq;
 858 }
 859 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_via_acpi);
 860 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_via_acpi);
 861
 862
 863 /*
 864  *      VIA bridges which have VLink
 865  */
 866
 867 static int via_vlink_dev_lo = -1, via_vlink_dev_hi = 18;
 868
 869 static void quirk_via_bridge(struct pci_dev *dev)
 870 {
 871         /* See what bridge we have and find the device ranges */
 872         switch (dev->device) {
 873         case PCI_DEVICE_ID_VIA_82C686:
 874                 /* The VT82C686 is special, it attaches to PCI and can have
 875                    any device number. All its subdevices are functions of
 876                    that single device. */
 877                 via_vlink_dev_lo = PCI_SLOT(dev->devfn);
 878                 via_vlink_dev_hi = PCI_SLOT(dev->devfn);
 879                 break;
 880         case PCI_DEVICE_ID_VIA_8237:
 881         case PCI_DEVICE_ID_VIA_8237A:
 882                 via_vlink_dev_lo = 15;
 883                 break;
 884         case PCI_DEVICE_ID_VIA_8235:
 885                 via_vlink_dev_lo = 16;
 886                 break;
 887         case PCI_DEVICE_ID_VIA_8231:
 888         case PCI_DEVICE_ID_VIA_8233_0:
 889         case PCI_DEVICE_ID_VIA_8233A:
 890         case PCI_DEVICE_ID_VIA_8233C_0:
 891                 via_vlink_dev_lo = 17;
 892                 break;
 893         }
 894 }
 895 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686,       quirk_via_bridge);
 896 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8231,         quirk_via_bridge);
 897 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233_0,       quirk_via_bridge);
 898 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233A,        quirk_via_bridge);
 899 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233C_0,      quirk_via_bridge);
 900 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235,         quirk_via_bridge);
 901 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237,         quirk_via_bridge);
 902 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237A,        quirk_via_bridge);
 903
 904 /**
 905  *      quirk_via_vlink         -       VIA VLink IRQ number update
 906  *      @dev: PCI device
 907  *
 908  *      If the device we are dealing with is on a PIC IRQ we need to
 909  *      ensure that the IRQ line register which usually is not relevant
 910  *      for PCI cards, is actually written so that interrupts get sent
 911  *      to the right place.
 912  *      We only do this on systems where a VIA south bridge was detected,
 913  *      and only for VIA devices on the motherboard (see quirk_via_bridge
 914  *      above).
 915  */
 916
 917 static void quirk_via_vlink(struct pci_dev *dev)
 918 {
 919         u8 irq, new_irq;
 920
 921         /* Check if we have VLink at all */
 922         if (via_vlink_dev_lo == -1)
 923                 return;
 924
 925         new_irq = dev->irq;
 926
 927         /* Don't quirk interrupts outside the legacy IRQ range */
 928         if (!new_irq || new_irq > 15)
 929                 return;
 930
 931         /* Internal device ? */
 932         if (dev->bus->number != 0 || PCI_SLOT(dev->devfn) > via_vlink_dev_hi ||
 933             PCI_SLOT(dev->devfn) < via_vlink_dev_lo)
 934                 return;
 935
 936         /* This is an internal VLink device on a PIC interrupt. The BIOS
 937            ought to have set this but may not have, so we redo it */
 938
 939         pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
 940         if (new_irq != irq) {
 941                 dev_info(&dev->dev, "VIA VLink IRQ fixup, from %d to %d\n",
 942                         irq, new_irq);
 943                 udelay(15);     /* unknown if delay really needed */
 944                 pci_write_config_byte(dev, PCI_INTERRUPT_LINE, new_irq);
 945         }
 946 }
 947 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_VIA, PCI_ANY_ID, quirk_via_vlink);
 948
 949 /*
 950  * VIA VT82C598 has its device ID settable and many BIOSes
 951  * set it to the ID of VT82C597 for backward compatibility.
 952  * We need to switch it off to be able to recognize the real
 953  * type of the chip.
 954  */
 955 static void __devinit quirk_vt82c598_id(struct pci_dev *dev)
 956 {
 957         pci_write_config_byte(dev, 0xfc, 0);
 958         pci_read_config_word(dev, PCI_DEVICE_ID, &dev->device);
 959 }
 960 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C597_0,     quirk_vt82c598_id);
 961
 962 /*
 963  * CardBus controllers have a legacy base address that enables them
 964  * to respond as i82365 pcmcia controllers.  We don't want them to
 965  * do this even if the Linux CardBus driver is not loaded, because
 966  * the Linux i82365 driver does not (and should not) handle CardBus.
 967  */
 968 static void quirk_cardbus_legacy(struct pci_dev *dev)
 969 {
 970         if ((PCI_CLASS_BRIDGE_CARDBUS << 8) ^ dev->class)
 971                 return;
 972         pci_write_config_dword(dev, PCI_CB_LEGACY_MODE_BASE, 0);
 973 }
 974 DECLARE_PCI_FIXUP_FINAL(PCI_ANY_ID, PCI_ANY_ID, quirk_cardbus_legacy);
 975 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_ANY_ID, PCI_ANY_ID, quirk_cardbus_legacy);
 976
 977 /*
 978  * Following the PCI ordering rules is optional on the AMD762. I'm not
 979  * sure what the designers were smoking but let's not inhale...
 980  *
 981  * To be fair to AMD, it follows the spec by default, its BIOS people
 982  * who turn it off!
 983  */
 984 static void quirk_amd_ordering(struct pci_dev *dev)
 985 {
 986         u32 pcic;
 987         pci_read_config_dword(dev, 0x4C, &pcic);
 988         if ((pcic&6)!=6) {
 989                 pcic |= 6;
 990                 dev_warn(&dev->dev, "BIOS failed to enable PCI standards compliance; fixing this error\n");
 991                 pci_write_config_dword(dev, 0x4C, pcic);
 992                 pci_read_config_dword(dev, 0x84, &pcic);
 993                 pcic |= (1<<23);        /* Required in this mode */
 994                 pci_write_config_dword(dev, 0x84, pcic);
 995         }
 996 }
 997 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
 998 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD,       PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
 999
1000 /*
1001  *      DreamWorks provided workaround for Dunord I-3000 problem
1002  *
1003  *      This card decodes and responds to addresses not apparently
1004  *      assigned to it. We force a larger allocation to ensure that
1005  *      nothing gets put too close to it.
1006  */
1007 static void __devinit quirk_dunord ( struct pci_dev * dev )
1008 {
1009         struct resource *r = &dev->resource [1];
1010         r->start = 0;
1011         r->end = 0xffffff;
1012 }
1013 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_DUNORD,  PCI_DEVICE_ID_DUNORD_I3000,     quirk_dunord);
1014
1015 /*
1016  * i82380FB mobile docking controller: its PCI-to-PCI bridge
1017  * is subtractive decoding (transparent), and does indicate this
1018  * in the ProgIf. Unfortunately, the ProgIf value is wrong - 0x80
1019  * instead of 0x01.
1020  */
1021 static void __devinit quirk_transparent_bridge(struct pci_dev *dev)
1022 {
1023         dev->transparent = 1;
1024 }
1025 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82380FB,    quirk_transparent_bridge);
1026 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA, 0x605,  quirk_transparent_bridge);
1027
1028 /*
1029  * Common misconfiguration of the MediaGX/Geode PCI master that will
1030  * reduce PCI bandwidth from 70MB/s to 25MB/s.  See the GXM/GXLV/GX1
1031  * datasheets found at http://www.national.com/ds/GX for info on what
1032  * these bits do.  <christer@weinigel.se>
1033  */
1034 static void quirk_mediagx_master(struct pci_dev *dev)
1035 {
1036         u8 reg;
1037         pci_read_config_byte(dev, 0x41, &reg);
1038         if (reg & 2) {
1039                 reg &= ~2;
1040                 dev_info(&dev->dev, "Fixup for MediaGX/Geode Slave Disconnect Boundary (0x41=0x%02x)\n", reg);
1041                 pci_write_config_byte(dev, 0x41, reg);
1042         }
1043 }
1044 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_CYRIX,    PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
1045 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_CYRIX,   PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
1046
1047 /*
1048  *      Ensure C0 rev restreaming is off. This is normally done by
1049  *      the BIOS but in the odd case it is not the results are corruption
1050  *      hence the presence of a Linux check
1051  */
1052 static void quirk_disable_pxb(struct pci_dev *pdev)
1053 {
1054         u16 config;
1055
1056         if (pdev->revision != 0x04)             /* Only C0 requires this */
1057                 return;
1058         pci_read_config_word(pdev, 0x40, &config);
1059         if (config & (1<<6)) {
1060                 config &= ~(1<<6);
1061                 pci_write_config_word(pdev, 0x40, config);
1062                 dev_info(&pdev->dev, "C0 revision 450NX. Disabling PCI restreaming\n");
1063         }
1064 }
1065 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
1066 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
1067
1068 static void __devinit quirk_amd_ide_mode(struct pci_dev *pdev)
1069 {
1070         /* set SBX00/Hudson-2 SATA in IDE mode to AHCI mode */
1071         u8 tmp;
1072
1073         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &tmp);
1074         if (tmp == 0x01) {
1075                 pci_read_config_byte(pdev, 0x40, &tmp);
1076                 pci_write_config_byte(pdev, 0x40, tmp|1);
1077                 pci_write_config_byte(pdev, 0x9, 1);
1078                 pci_write_config_byte(pdev, 0xa, 6);
1079                 pci_write_config_byte(pdev, 0x40, tmp);
1080
1081                 pdev->class = PCI_CLASS_STORAGE_SATA_AHCI;
1082                 dev_info(&pdev->dev, "set SATA to AHCI mode\n");
1083         }
1084 }
1085 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
1086 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
1087 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
1088 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
1089 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_HUDSON2_SATA_IDE, quirk_amd_ide_mode);
1090 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_HUDSON2_SATA_IDE, quirk_amd_ide_mode);
1091
1092 /*
1093  *      Serverworks CSB5 IDE does not fully support native mode
1094  */
1095 static void __devinit quirk_svwks_csb5ide(struct pci_dev *pdev)
1096 {
1097         u8 prog;
1098         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
1099         if (prog & 5) {
1100                 prog &= ~5;
1101                 pdev->class &= ~5;
1102                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
1103                 /* PCI layer will sort out resources */
1104         }
1105 }
1106 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_CSB5IDE, quirk_svwks_csb5ide);
1107
1108 /*
1109  *      Intel 82801CAM ICH3-M datasheet says IDE modes must be the same
1110  */
1111 static void __init quirk_ide_samemode(struct pci_dev *pdev)
1112 {
1113         u8 prog;
1114
1115         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
1116
1117         if (((prog & 1) && !(prog & 4)) || ((prog & 4) && !(prog & 1))) {
1118                 dev_info(&pdev->dev, "IDE mode mismatch; forcing legacy mode\n");
1119                 prog &= ~5;
1120                 pdev->class &= ~5;
1121                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
1122         }
1123 }
1124 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801CA_10, quirk_ide_samemode);
1125
1126 /*
1127  * Some ATA devices break if put into D3
1128  */
1129
1130 static void __devinit quirk_no_ata_d3(struct pci_dev *pdev)
1131 {
1132         /* Quirk the legacy ATA devices only. The AHCI ones are ok */
1133         if ((pdev->class >> 8) == PCI_CLASS_STORAGE_IDE)
1134                 pdev->dev_flags |= PCI_DEV_FLAGS_NO_D3;
1135 }
1136 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_ANY_ID, quirk_no_ata_d3);
1137 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_ATI, PCI_ANY_ID, quirk_no_ata_d3);
1138 /* ALi loses some register settings that we cannot then restore */
1139 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_AL, PCI_ANY_ID, quirk_no_ata_d3);
1140 /* VIA comes back fine but we need to keep it alive or ACPI GTM failures
1141    occur when mode detecting */
1142 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_VIA, PCI_ANY_ID, quirk_no_ata_d3);
1143
1144 /* This was originally an Alpha specific thing, but it really fits here.
1145  * The i82375 PCI/EISA bridge appears as non-classified. Fix that.
1146  */
1147 static void __init quirk_eisa_bridge(struct pci_dev *dev)
1148 {
1149         dev->class = PCI_CLASS_BRIDGE_EISA << 8;
1150 }
1151 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82375,      quirk_eisa_bridge);
1152
1153
1154 /*
1155  * On ASUS P4B boards, the SMBus PCI Device within the ICH2/4 southbridge
1156  * is not activated. The myth is that Asus said that they do not want the
1157  * users to be irritated by just another PCI Device in the Win98 device
1158  * manager. (see the file prog/hotplug/README.p4b in the lm_sensors
1159  * package 2.7.0 for details)
1160  *
1161  * The SMBus PCI Device can be activated by setting a bit in the ICH LPC
1162  * bridge. Unfortunately, this device has no subvendor/subdevice ID. So it
1163  * becomes necessary to do this tweak in two steps -- the chosen trigger
1164  * is either the Host bridge (preferred) or on-board VGA controller.
1165  *
1166  * Note that we used to unhide the SMBus that way on Toshiba laptops
1167  * (Satellite A40 and Tecra M2) but then found that the thermal management
1168  * was done by SMM code, which could cause unsynchronized concurrent
1169  * accesses to the SMBus registers, with potentially bad effects. Thus you
1170  * should be very careful when adding new entries: if SMM is accessing the
1171  * Intel SMBus, this is a very good reason to leave it hidden.
1172  *
1173  * Likewise, many recent laptops use ACPI for thermal management. If the
1174  * ACPI DSDT code accesses the SMBus, then Linux should not access it
1175  * natively, and keeping the SMBus hidden is the right thing to do. If you
1176  * are about to add an entry in the table below, please first disassemble
1177  * the DSDT and double-check that there is no code accessing the SMBus.
1178  */
1179 static int asus_hides_smbus;
1180
1181 static void __init asus_hides_smbus_hostbridge(struct pci_dev *dev)
1182 {
1183         if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1184                 if (dev->device == PCI_DEVICE_ID_INTEL_82845_HB)
1185                         switch(dev->subsystem_device) {
1186                         case 0x8025: /* P4B-LX */
1187                         case 0x8070: /* P4B */
1188                         case 0x8088: /* P4B533 */
1189                         case 0x1626: /* L3C notebook */
1190                                 asus_hides_smbus = 1;
1191                         }
1192                 else if (dev->device == PCI_DEVICE_ID_INTEL_82845G_HB)
1193                         switch(dev->subsystem_device) {
1194                         case 0x80b1: /* P4GE-V */
1195                         case 0x80b2: /* P4PE */
1196                         case 0x8093: /* P4B533-V */
1197                                 asus_hides_smbus = 1;
1198                         }
1199                 else if (dev->device == PCI_DEVICE_ID_INTEL_82850_HB)
1200                         switch(dev->subsystem_device) {
1201                         case 0x8030: /* P4T533 */
1202                                 asus_hides_smbus = 1;
1203                         }
1204                 else if (dev->device == PCI_DEVICE_ID_INTEL_7205_0)
1205                         switch (dev->subsystem_device) {
1206                         case 0x8070: /* P4G8X Deluxe */
1207                                 asus_hides_smbus = 1;
1208                         }
1209                 else if (dev->device == PCI_DEVICE_ID_INTEL_E7501_MCH)
1210                         switch (dev->subsystem_device) {
1211                         case 0x80c9: /* PU-DLS */
1212                                 asus_hides_smbus = 1;
1213                         }
1214                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855GM_HB)
1215                         switch (dev->subsystem_device) {
1216                         case 0x1751: /* M2N notebook */
1217                         case 0x1821: /* M5N notebook */
1218                         case 0x1897: /* A6L notebook */
1219                                 asus_hides_smbus = 1;
1220                         }
1221                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1222                         switch (dev->subsystem_device) {
1223                         case 0x184b: /* W1N notebook */
1224                         case 0x186a: /* M6Ne notebook */
1225                                 asus_hides_smbus = 1;
1226                         }
1227                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1228                         switch (dev->subsystem_device) {
1229                         case 0x80f2: /* P4P800-X */
1230                                 asus_hides_smbus = 1;
1231                         }
1232                 else if (dev->device == PCI_DEVICE_ID_INTEL_82915GM_HB)
1233                         switch (dev->subsystem_device) {
1234                         case 0x1882: /* M6V notebook */
1235                         case 0x1977: /* A6VA notebook */
1236                                 asus_hides_smbus = 1;
1237                         }
1238         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_HP)) {
1239                 if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1240                         switch(dev->subsystem_device) {
1241                         case 0x088C: /* HP Compaq nc8000 */
1242                         case 0x0890: /* HP Compaq nc6000 */
1243                                 asus_hides_smbus = 1;
1244                         }
1245                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1246                         switch (dev->subsystem_device) {
1247                         case 0x12bc: /* HP D330L */
1248                         case 0x12bd: /* HP D530 */
1249                         case 0x006a: /* HP Compaq nx9500 */
1250                                 asus_hides_smbus = 1;
1251                         }
1252                 else if (dev->device == PCI_DEVICE_ID_INTEL_82875_HB)
1253                         switch (dev->subsystem_device) {
1254                         case 0x12bf: /* HP xw4100 */
1255                                 asus_hides_smbus = 1;
1256                         }
1257        } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_SAMSUNG)) {
1258                if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1259                        switch(dev->subsystem_device) {
1260                        case 0xC00C: /* Samsung P35 notebook */
1261                                asus_hides_smbus = 1;
1262                        }
1263         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_COMPAQ)) {
1264                 if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1265                         switch(dev->subsystem_device) {
1266                         case 0x0058: /* Compaq Evo N620c */
1267                                 asus_hides_smbus = 1;
1268                         }
1269                 else if (dev->device == PCI_DEVICE_ID_INTEL_82810_IG3)
1270                         switch(dev->subsystem_device) {
1271                         case 0xB16C: /* Compaq Deskpro EP 401963-001 (PCA# 010174) */
1272                                 /* Motherboard doesn't have Host bridge
1273                                  * subvendor/subdevice IDs, therefore checking
1274                                  * its on-board VGA controller */
1275                                 asus_hides_smbus = 1;
1276                         }
1277                 else if (dev->device == PCI_DEVICE_ID_INTEL_82801DB_2)
1278                         switch(dev->subsystem_device) {
1279                         case 0x00b8: /* Compaq Evo D510 CMT */
1280                         case 0x00b9: /* Compaq Evo D510 SFF */
1281                         case 0x00ba: /* Compaq Evo D510 USDT */
1282                                 /* Motherboard doesn't have Host bridge
1283                                  * subvendor/subdevice IDs and on-board VGA
1284                                  * controller is disabled if an AGP card is
1285                                  * inserted, therefore checking USB UHCI
1286                                  * Controller #1 */
1287                                 asus_hides_smbus = 1;
1288                         }
1289                 else if (dev->device == PCI_DEVICE_ID_INTEL_82815_CGC)
1290                         switch (dev->subsystem_device) {
1291                         case 0x001A: /* Compaq Deskpro EN SSF P667 815E */
1292                                 /* Motherboard doesn't have host bridge
1293                                  * subvendor/subdevice IDs, therefore checking
1294                                  * its on-board VGA controller */
1295                                 asus_hides_smbus = 1;
1296                         }
1297         }
1298 }
1299 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845_HB,   asus_hides_smbus_hostbridge);
1300 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845G_HB,  asus_hides_smbus_hostbridge);
1301 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82850_HB,   asus_hides_smbus_hostbridge);
1302 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82865_HB,   asus_hides_smbus_hostbridge);
1303 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82875_HB,   asus_hides_smbus_hostbridge);
1304 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_7205_0,     asus_hides_smbus_hostbridge);
1305 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_E7501_MCH,  asus_hides_smbus_hostbridge);
1306 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855PM_HB, asus_hides_smbus_hostbridge);
1307 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855GM_HB, asus_hides_smbus_hostbridge);
1308 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82915GM_HB, asus_hides_smbus_hostbridge);
1309
1310 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82810_IG3,  asus_hides_smbus_hostbridge);
1311 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_2,  asus_hides_smbus_hostbridge);
1312 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82815_CGC,  asus_hides_smbus_hostbridge);
1313
1314 static void asus_hides_smbus_lpc(struct pci_dev *dev)
1315 {
1316         u16 val;
1317
1318         if (likely(!asus_hides_smbus))
1319                 return;
1320
1321         pci_read_config_word(dev, 0xF2, &val);
1322         if (val & 0x8) {
1323                 pci_write_config_word(dev, 0xF2, val & (~0x8));
1324                 pci_read_config_word(dev, 0xF2, &val);
1325                 if (val & 0x8)
1326                         dev_info(&dev->dev, "i801 SMBus device continues to play 'hide and seek'! 0x%x\n", val);
1327                 else
1328                         dev_info(&dev->dev, "Enabled i801 SMBus device\n");
1329         }
1330 }
1331 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1332 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1333 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1334 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1335 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1336 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1337 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1338 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1339 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1340 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1341 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1342 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1343 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1344 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1345
1346 /* It appears we just have one such device. If not, we have a warning */
1347 static void __iomem *asus_rcba_base;
1348 static void asus_hides_smbus_lpc_ich6_suspend(struct pci_dev *dev)
1349 {
1350         u32 rcba;
1351
1352         if (likely(!asus_hides_smbus))
1353                 return;
1354         WARN_ON(asus_rcba_base);
1355
1356         pci_read_config_dword(dev, 0xF0, &rcba);
1357         /* use bits 31:14, 16 kB aligned */
1358         asus_rcba_base = ioremap_nocache(rcba & 0xFFFFC000, 0x4000);
1359         if (asus_rcba_base == NULL)
1360                 return;
1361 }
1362
1363 static void asus_hides_smbus_lpc_ich6_resume_early(struct pci_dev *dev)
1364 {
1365         u32 val;
1366
1367         if (likely(!asus_hides_smbus || !asus_rcba_base))
1368                 return;
1369         /* read the Function Disable register, dword mode only */
1370         val = readl(asus_rcba_base + 0x3418);
1371         writel(val & 0xFFFFFFF7, asus_rcba_base + 0x3418); /* enable the SMBus device */
1372 }
1373
1374 static void asus_hides_smbus_lpc_ich6_resume(struct pci_dev *dev)
1375 {
1376         if (likely(!asus_hides_smbus || !asus_rcba_base))
1377                 return;
1378         iounmap(asus_rcba_base);
1379         asus_rcba_base = NULL;
1380         dev_info(&dev->dev, "Enabled ICH6/i801 SMBus device\n");
1381 }
1382
1383 static void asus_hides_smbus_lpc_ich6(struct pci_dev *dev)
1384 {
1385         asus_hides_smbus_lpc_ich6_suspend(dev);
1386         asus_hides_smbus_lpc_ich6_resume_early(dev);
1387         asus_hides_smbus_lpc_ich6_resume(dev);
1388 }
1389 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6);
1390 DECLARE_PCI_FIXUP_SUSPEND(PCI_VENDOR_ID_INTEL,  PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_suspend);
1391 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume);
1392 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume_early);
1393
1394 /*
1395  * SiS 96x south bridge: BIOS typically hides SMBus device...
1396  */
1397 static void quirk_sis_96x_smbus(struct pci_dev *dev)
1398 {
1399         u8 val = 0;
1400         pci_read_config_byte(dev, 0x77, &val);
1401         if (val & 0x10) {
1402                 dev_info(&dev->dev, "Enabling SiS 96x SMBus\n");
1403                 pci_write_config_byte(dev, 0x77, val & ~0x10);
1404         }
1405 }
1406 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1407 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1408 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1409 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1410 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1411 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1412 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1413 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1414
1415 /*
1416  * ... This is further complicated by the fact that some SiS96x south
1417  * bridges pretend to be 85C503/5513 instead.  In that case see if we
1418  * spotted a compatible north bridge to make sure.
1419  * (pci_find_device doesn't work yet)
1420  *
1421  * We can also enable the sis96x bit in the discovery register..
1422  */
1423 #define SIS_DETECT_REGISTER 0x40
1424
1425 static void quirk_sis_503(struct pci_dev *dev)
1426 {
1427         u8 reg;
1428         u16 devid;
1429
1430         pci_read_config_byte(dev, SIS_DETECT_REGISTER, &reg);
1431         pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg | (1 << 6));
1432         pci_read_config_word(dev, PCI_DEVICE_ID, &devid);
1433         if (((devid & 0xfff0) != 0x0960) && (devid != 0x0018)) {
1434                 pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg);
1435                 return;
1436         }
1437
1438         /*
1439          * Ok, it now shows up as a 96x.. run the 96x quirk by
1440          * hand in case it has already been processed.
1441          * (depends on link order, which is apparently not guaranteed)
1442          */
1443         dev->device = devid;
1444         quirk_sis_96x_smbus(dev);
1445 }
1446 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1447 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1448
1449
1450 /*
1451  * On ASUS A8V and A8V Deluxe boards, the onboard AC97 audio controller
1452  * and MC97 modem controller are disabled when a second PCI soundcard is
1453  * present. This patch, tweaking the VT8237 ISA bridge, enables them.
1454  * -- bjd
1455  */
1456 static void asus_hides_ac97_lpc(struct pci_dev *dev)
1457 {
1458         u8 val;
1459         int asus_hides_ac97 = 0;
1460
1461         if (likely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1462                 if (dev->device == PCI_DEVICE_ID_VIA_8237)
1463                         asus_hides_ac97 = 1;
1464         }
1465
1466         if (!asus_hides_ac97)
1467                 return;
1468
1469         pci_read_config_byte(dev, 0x50, &val);
1470         if (val & 0xc0) {
1471                 pci_write_config_byte(dev, 0x50, val & (~0xc0));
1472                 pci_read_config_byte(dev, 0x50, &val);
1473                 if (val & 0xc0)
1474                         dev_info(&dev->dev, "Onboard AC97/MC97 devices continue to play 'hide and seek'! 0x%x\n", val);
1475                 else
1476                         dev_info(&dev->dev, "Enabled onboard AC97/MC97 devices\n");
1477         }
1478 }
1479 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1480 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1481
1482 #if defined(CONFIG_ATA) || defined(CONFIG_ATA_MODULE)
1483
1484 /*
1485  *      If we are using libata we can drive this chip properly but must
1486  *      do this early on to make the additional device appear during
1487  *      the PCI scanning.
1488  */
1489 static void quirk_jmicron_ata(struct pci_dev *pdev)
1490 {
1491         u32 conf1, conf5, class;
1492         u8 hdr;
1493
1494         /* Only poke fn 0 */
1495         if (PCI_FUNC(pdev->devfn))
1496                 return;
1497
1498         pci_read_config_dword(pdev, 0x40, &conf1);
1499         pci_read_config_dword(pdev, 0x80, &conf5);
1500
1501         conf1 &= ~0x00CFF302; /* Clear bit 1, 8, 9, 12-19, 22, 23 */
1502         conf5 &= ~(1 << 24);  /* Clear bit 24 */
1503
1504         switch (pdev->device) {
1505         case PCI_DEVICE_ID_JMICRON_JMB360: /* SATA single port */
1506         case PCI_DEVICE_ID_JMICRON_JMB362: /* SATA dual ports */
1507                 /* The controller should be in single function ahci mode */
1508                 conf1 |= 0x0002A100; /* Set 8, 13, 15, 17 */
1509                 break;
1510
1511         case PCI_DEVICE_ID_JMICRON_JMB365:
1512         case PCI_DEVICE_ID_JMICRON_JMB366:
1513                 /* Redirect IDE second PATA port to the right spot */
1514                 conf5 |= (1 << 24);
1515                 /* Fall through */
1516         case PCI_DEVICE_ID_JMICRON_JMB361:
1517         case PCI_DEVICE_ID_JMICRON_JMB363:
1518                 /* Enable dual function mode, AHCI on fn 0, IDE fn1 */
1519                 /* Set the class codes correctly and then direct IDE 0 */
1520                 conf1 |= 0x00C2A1B3; /* Set 0, 1, 4, 5, 7, 8, 13, 15, 17, 22, 23 */
1521                 break;
1522
1523         case PCI_DEVICE_ID_JMICRON_JMB368:
1524                 /* The controller should be in single function IDE mode */
1525                 conf1 |= 0x00C00000; /* Set 22, 23 */
1526                 break;
1527         }
1528
1529         pci_write_config_dword(pdev, 0x40, conf1);
1530         pci_write_config_dword(pdev, 0x80, conf5);
1531
1532         /* Update pdev accordingly */
1533         pci_read_config_byte(pdev, PCI_HEADER_TYPE, &hdr);
1534         pdev->hdr_type = hdr & 0x7f;
1535         pdev->multifunction = !!(hdr & 0x80);
1536
1537         pci_read_config_dword(pdev, PCI_CLASS_REVISION, &class);
1538         pdev->class = class >> 8;
1539 }
1540 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1541 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1542 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB362, quirk_jmicron_ata);
1543 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1544 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1545 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1546 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1547 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1548 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1549 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB362, quirk_jmicron_ata);
1550 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1551 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1552 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1553 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1554
1555 #endif
1556
1557 #ifdef CONFIG_X86_IO_APIC
1558 static void __init quirk_alder_ioapic(struct pci_dev *pdev)
1559 {
1560         int i;
1561
1562         if ((pdev->class >> 8) != 0xff00)
1563                 return;
1564
1565         /* the first BAR is the location of the IO APIC...we must
1566          * not touch this (and it's already covered by the fixmap), so
1567          * forcibly insert it into the resource tree */
1568         if (pci_resource_start(pdev, 0) && pci_resource_len(pdev, 0))
1569                 insert_resource(&iomem_resource, &pdev->resource[0]);
1570
1571         /* The next five BARs all seem to be rubbish, so just clean
1572          * them out */
1573         for (i=1; i < 6; i++) {
1574                 memset(&pdev->resource[i], 0, sizeof(pdev->resource[i]));
1575         }
1576
1577 }
1578 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_EESSC,      quirk_alder_ioapic);
1579 #endif
1580
1581 static void __devinit quirk_pcie_mch(struct pci_dev *pdev)
1582 {
1583         pci_msi_off(pdev);
1584         pdev->no_msi = 1;
1585 }
1586 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7520_MCH,  quirk_pcie_mch);
1587 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7320_MCH,  quirk_pcie_mch);
1588 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7525_MCH,  quirk_pcie_mch);
1589
1590
1591 /*
1592  * It's possible for the MSI to get corrupted if shpc and acpi
1593  * are used together on certain PXH-based systems.
1594  */
1595 static void __devinit quirk_pcie_pxh(struct pci_dev *dev)
1596 {
1597         pci_msi_off(dev);
1598         dev->no_msi = 1;
1599         dev_warn(&dev->dev, "PXH quirk detected; SHPC device MSI disabled\n");
1600 }
1601 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_0,     quirk_pcie_pxh);
1602 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_1,     quirk_pcie_pxh);
1603 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_pcie_pxh);
1604 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_pcie_pxh);
1605 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_pcie_pxh);
1606
1607 /*
1608  * Some Intel PCI Express chipsets have trouble with downstream
1609  * device power management.
1610  */
1611 static void quirk_intel_pcie_pm(struct pci_dev * dev)
1612 {
1613         pci_pm_d3_delay = 120;
1614         dev->no_d1d2 = 1;
1615 }
1616
1617 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e2, quirk_intel_pcie_pm);
1618 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e3, quirk_intel_pcie_pm);
1619 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e4, quirk_intel_pcie_pm);
1620 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e5, quirk_intel_pcie_pm);
1621 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e6, quirk_intel_pcie_pm);
1622 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e7, quirk_intel_pcie_pm);
1623 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f7, quirk_intel_pcie_pm);
1624 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f8, quirk_intel_pcie_pm);
1625 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f9, quirk_intel_pcie_pm);
1626 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25fa, quirk_intel_pcie_pm);
1627 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2601, quirk_intel_pcie_pm);
1628 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2602, quirk_intel_pcie_pm);
1629 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2603, quirk_intel_pcie_pm);
1630 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2604, quirk_intel_pcie_pm);
1631 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2605, quirk_intel_pcie_pm);
1632 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2606, quirk_intel_pcie_pm);
1633 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2607, quirk_intel_pcie_pm);
1634 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2608, quirk_intel_pcie_pm);
1635 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2609, quirk_intel_pcie_pm);
1636 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260a, quirk_intel_pcie_pm);
1637 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260b, quirk_intel_pcie_pm);
1638
1639 #ifdef CONFIG_X86_IO_APIC
1640 /*
1641  * Boot interrupts on some chipsets cannot be turned off. For these chipsets,
1642  * remap the original interrupt in the linux kernel to the boot interrupt, so
1643  * that a PCI device's interrupt handler is installed on the boot interrupt
1644  * line instead.
1645  */
1646 static void quirk_reroute_to_boot_interrupts_intel(struct pci_dev *dev)
1647 {
1648         if (noioapicquirk || noioapicreroute)
1649                 return;
1650
1651         dev->irq_reroute_variant = INTEL_IRQ_REROUTE_VARIANT;
1652         dev_info(&dev->dev, "rerouting interrupts for [%04x:%04x]\n",
1653                  dev->vendor, dev->device);
1654 }
1655 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
1656 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
1657 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
1658 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
1659 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
1660 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
1661 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
1662 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
1663 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
1664 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
1665 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
1666 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
1667 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
1668 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
1669 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
1670 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
1671
1672 /*
1673  * On some chipsets we can disable the generation of legacy INTx boot
1674  * interrupts.
1675  */
1676
1677 /*
1678  * IO-APIC1 on 6300ESB generates boot interrupts, see intel order no
1679  * 300641-004US, section 5.7.3.
1680  */
1681 #define INTEL_6300_IOAPIC_ABAR          0x40
1682 #define INTEL_6300_DISABLE_BOOT_IRQ     (1<<14)
1683
1684 static void quirk_disable_intel_boot_interrupt(struct pci_dev *dev)
1685 {
1686         u16 pci_config_word;
1687
1688         if (noioapicquirk)
1689                 return;
1690
1691         pci_read_config_word(dev, INTEL_6300_IOAPIC_ABAR, &pci_config_word);
1692         pci_config_word |= INTEL_6300_DISABLE_BOOT_IRQ;
1693         pci_write_config_word(dev, INTEL_6300_IOAPIC_ABAR, pci_config_word);
1694
1695         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1696                  dev->vendor, dev->device);
1697 }
1698 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB_10,      quirk_disable_intel_boot_interrupt);
1699 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB_10,     quirk_disable_intel_boot_interrupt);
1700
1701 /*
1702  * disable boot interrupts on HT-1000
1703  */
1704 #define BC_HT1000_FEATURE_REG           0x64
1705 #define BC_HT1000_PIC_REGS_ENABLE       (1<<0)
1706 #define BC_HT1000_MAP_IDX               0xC00
1707 #define BC_HT1000_MAP_DATA              0xC01
1708
1709 static void quirk_disable_broadcom_boot_interrupt(struct pci_dev *dev)
1710 {
1711         u32 pci_config_dword;
1712         u8 irq;
1713
1714         if (noioapicquirk)
1715                 return;
1716
1717         pci_read_config_dword(dev, BC_HT1000_FEATURE_REG, &pci_config_dword);
1718         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword |
1719                         BC_HT1000_PIC_REGS_ENABLE);
1720
1721         for (irq = 0x10; irq < 0x10 + 32; irq++) {
1722                 outb(irq, BC_HT1000_MAP_IDX);
1723                 outb(0x00, BC_HT1000_MAP_DATA);
1724         }
1725
1726         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword);
1727
1728         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1729                  dev->vendor, dev->device);
1730 }
1731 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,        quirk_disable_broadcom_boot_interrupt);
1732 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,       quirk_disable_broadcom_boot_interrupt);
1733
1734 /*
1735  * disable boot interrupts on AMD and ATI chipsets
1736  */
1737 /*
1738  * NOIOAMODE needs to be disabled to disable "boot interrupts". For AMD 8131
1739  * rev. A0 and B0, NOIOAMODE needs to be disabled anyway to fix IO-APIC mode
1740  * (due to an erratum).
1741  */
1742 #define AMD_813X_MISC                   0x40
1743 #define AMD_813X_NOIOAMODE              (1<<0)
1744 #define AMD_813X_REV_B1                 0x12
1745 #define AMD_813X_REV_B2                 0x13
1746
1747 static void quirk_disable_amd_813x_boot_interrupt(struct pci_dev *dev)
1748 {
1749         u32 pci_config_dword;
1750
1751         if (noioapicquirk)
1752                 return;
1753         if ((dev->revision == AMD_813X_REV_B1) ||
1754             (dev->revision == AMD_813X_REV_B2))
1755                 return;
1756
1757         pci_read_config_dword(dev, AMD_813X_MISC, &pci_config_dword);
1758         pci_config_dword &= ~AMD_813X_NOIOAMODE;
1759         pci_write_config_dword(dev, AMD_813X_MISC, pci_config_dword);
1760
1761         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1762                  dev->vendor, dev->device);
1763 }
1764 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8131_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
1765 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,     PCI_DEVICE_ID_AMD_8131_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
1766 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8132_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
1767 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,     PCI_DEVICE_ID_AMD_8132_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
1768
1769 #define AMD_8111_PCI_IRQ_ROUTING        0x56
1770
1771 static void quirk_disable_amd_8111_boot_interrupt(struct pci_dev *dev)
1772 {
1773         u16 pci_config_word;
1774
1775         if (noioapicquirk)
1776                 return;
1777
1778         pci_read_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, &pci_config_word);
1779         if (!pci_config_word) {
1780                 dev_info(&dev->dev, "boot interrupts on device [%04x:%04x] "
1781                          "already disabled\n", dev->vendor, dev->device);
1782                 return;
1783         }
1784         pci_write_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, 0);
1785         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1786                  dev->vendor, dev->device);
1787 }
1788 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,      quirk_disable_amd_8111_boot_interrupt);
1789 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,     quirk_disable_amd_8111_boot_interrupt);
1790 #endif /* CONFIG_X86_IO_APIC */
1791
1792 /*
1793  * Toshiba TC86C001 IDE controller reports the standard 8-byte BAR0 size
1794  * but the PIO transfers won't work if BAR0 falls at the odd 8 bytes.
1795  * Re-allocate the region if needed...
1796  */
1797 static void __init quirk_tc86c001_ide(struct pci_dev *dev)
1798 {
1799         struct resource *r = &dev->resource[0];
1800
1801         if (r->start & 0x8) {
1802                 r->start = 0;
1803                 r->end = 0xf;
1804         }
1805 }
1806 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA_2,
1807                          PCI_DEVICE_ID_TOSHIBA_TC86C001_IDE,
1808                          quirk_tc86c001_ide);
1809
1810 static void __devinit quirk_netmos(struct pci_dev *dev)
1811 {
1812         unsigned int num_parallel = (dev->subsystem_device & 0xf0) >> 4;
1813         unsigned int num_serial = dev->subsystem_device & 0xf;
1814
1815         /*
1816          * These Netmos parts are multiport serial devices with optional
1817          * parallel ports.  Even when parallel ports are present, they
1818          * are identified as class SERIAL, which means the serial driver
1819          * will claim them.  To prevent this, mark them as class OTHER.
1820          * These combo devices should be claimed by parport_serial.
1821          *
1822          * The subdevice ID is of the form 0x00PS, where <P> is the number
1823          * of parallel ports and <S> is the number of serial ports.
1824          */
1825         switch (dev->device) {
1826         case PCI_DEVICE_ID_NETMOS_9835:
1827                 /* Well, this rule doesn't hold for the following 9835 device */
1828                 if (dev->subsystem_vendor == PCI_VENDOR_ID_IBM &&
1829                                 dev->subsystem_device == 0x0299)
1830                         return;
1831         case PCI_DEVICE_ID_NETMOS_9735:
1832         case PCI_DEVICE_ID_NETMOS_9745:
1833         case PCI_DEVICE_ID_NETMOS_9845:
1834         case PCI_DEVICE_ID_NETMOS_9855:
1835                 if ((dev->class >> 8) == PCI_CLASS_COMMUNICATION_SERIAL &&
1836                     num_parallel) {
1837                         dev_info(&dev->dev, "Netmos %04x (%u parallel, "
1838                                 "%u serial); changing class SERIAL to OTHER "
1839                                 "(use parport_serial)\n",
1840                                 dev->device, num_parallel, num_serial);
1841                         dev->class = (PCI_CLASS_COMMUNICATION_OTHER << 8) |
1842                             (dev->class & 0xff);
1843                 }
1844         }
1845 }
1846 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NETMOS, PCI_ANY_ID, quirk_netmos);
1847
1848 static void __devinit quirk_e100_interrupt(struct pci_dev *dev)
1849 {
1850         u16 command, pmcsr;
1851         u8 __iomem *csr;
1852         u8 cmd_hi;
1853         int pm;
1854
1855         switch (dev->device) {
1856         /* PCI IDs taken from drivers/net/e100.c */
1857         case 0x1029:
1858         case 0x1030 ... 0x1034:
1859         case 0x1038 ... 0x103E:
1860         case 0x1050 ... 0x1057:
1861         case 0x1059:
1862         case 0x1064 ... 0x106B:
1863         case 0x1091 ... 0x1095:
1864         case 0x1209:
1865         case 0x1229:
1866         case 0x2449:
1867         case 0x2459:
1868         case 0x245D:
1869         case 0x27DC:
1870                 break;
1871         default:
1872                 return;
1873         }
1874
1875         /*
1876          * Some firmware hands off the e100 with interrupts enabled,
1877          * which can cause a flood of interrupts if packets are
1878          * received before the driver attaches to the device.  So
1879          * disable all e100 interrupts here.  The driver will
1880          * re-enable them when it's ready.
1881          */
1882         pci_read_config_word(dev, PCI_COMMAND, &command);
1883
1884         if (!(command & PCI_COMMAND_MEMORY) || !pci_resource_start(dev, 0))
1885                 return;
1886
1887         /*
1888          * Check that the device is in the D0 power state. If it's not,
1889          * there is no point to look any further.
1890          */
1891         pm = pci_find_capability(dev, PCI_CAP_ID_PM);
1892         if (pm) {
1893                 pci_read_config_word(dev, pm + PCI_PM_CTRL, &pmcsr);
1894                 if ((pmcsr & PCI_PM_CTRL_STATE_MASK) != PCI_D0)
1895                         return;
1896         }
1897
1898         /* Convert from PCI bus to resource space.  */
1899         csr = ioremap(pci_resource_start(dev, 0), 8);
1900         if (!csr) {
1901                 dev_warn(&dev->dev, "Can't map e100 registers\n");
1902                 return;
1903         }
1904
1905         cmd_hi = readb(csr + 3);
1906         if (cmd_hi == 0) {
1907                 dev_warn(&dev->dev, "Firmware left e100 interrupts enabled; "
1908                         "disabling\n");
1909                 writeb(1, csr + 3);
1910         }
1911
1912         iounmap(csr);
1913 }
1914 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_ANY_ID, quirk_e100_interrupt);
1915
1916 /*
1917  * The 82575 and 82598 may experience data corruption issues when transitioning
1918  * out of L0S.  To prevent this we need to disable L0S on the pci-e link
1919  */
1920 static void __devinit quirk_disable_aspm_l0s(struct pci_dev *dev)
1921 {
1922         dev_info(&dev->dev, "Disabling L0s\n");
1923         pci_disable_link_state(dev, PCIE_LINK_STATE_L0S);
1924 }
1925 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10a7, quirk_disable_aspm_l0s);
1926 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10a9, quirk_disable_aspm_l0s);
1927 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10b6, quirk_disable_aspm_l0s);
1928 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c6, quirk_disable_aspm_l0s);
1929 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c7, quirk_disable_aspm_l0s);
1930 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c8, quirk_disable_aspm_l0s);
1931 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10d6, quirk_disable_aspm_l0s);
1932 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10db, quirk_disable_aspm_l0s);
1933 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10dd, quirk_disable_aspm_l0s);
1934 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10e1, quirk_disable_aspm_l0s);
1935 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10ec, quirk_disable_aspm_l0s);
1936 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10f1, quirk_disable_aspm_l0s);
1937 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10f4, quirk_disable_aspm_l0s);
1938 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1508, quirk_disable_aspm_l0s);
1939
1940 static void __devinit fixup_rev1_53c810(struct pci_dev* dev)
1941 {
1942         /* rev 1 ncr53c810 chips don't set the class at all which means
1943          * they don't get their resources remapped. Fix that here.
1944          */
1945
1946         if (dev->class == PCI_CLASS_NOT_DEFINED) {
1947                 dev_info(&dev->dev, "NCR 53c810 rev 1 detected; setting PCI class\n");
1948                 dev->class = PCI_CLASS_STORAGE_SCSI;
1949         }
1950 }
1951 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NCR, PCI_DEVICE_ID_NCR_53C810, fixup_rev1_53c810);
1952
1953 /* Enable 1k I/O space granularity on the Intel P64H2 */
1954 static void __devinit quirk_p64h2_1k_io(struct pci_dev *dev)
1955 {
1956         u16 en1k;
1957         u8 io_base_lo, io_limit_lo;
1958         unsigned long base, limit;
1959         struct resource *res = dev->resource + PCI_BRIDGE_RESOURCES;
1960
1961         pci_read_config_word(dev, 0x40, &en1k);
1962
1963         if (en1k & 0x200) {
1964                 dev_info(&dev->dev, "Enable I/O Space to 1KB granularity\n");
1965
1966                 pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
1967                 pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
1968                 base = (io_base_lo & (PCI_IO_RANGE_MASK | 0x0c)) << 8;
1969                 limit = (io_limit_lo & (PCI_IO_RANGE_MASK | 0x0c)) << 8;
1970
1971                 if (base <= limit) {
1972                         res->start = base;
1973                         res->end = limit + 0x3ff;
1974                 }
1975         }
1976 }
1977 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   0x1460,         quirk_p64h2_1k_io);
1978
1979 /* Fix the IOBL_ADR for 1k I/O space granularity on the Intel P64H2
1980  * The IOBL_ADR gets re-written to 4k boundaries in pci_setup_bridge()
1981  * in drivers/pci/setup-bus.c
1982  */
1983 static void __devinit quirk_p64h2_1k_io_fix_iobl(struct pci_dev *dev)
1984 {
1985         u16 en1k, iobl_adr, iobl_adr_1k;
1986         struct resource *res = dev->resource + PCI_BRIDGE_RESOURCES;
1987
1988         pci_read_config_word(dev, 0x40, &en1k);
1989
1990         if (en1k & 0x200) {
1991                 pci_read_config_word(dev, PCI_IO_BASE, &iobl_adr);
1992
1993                 iobl_adr_1k = iobl_adr | (res->start >> 8) | (res->end & 0xfc00);
1994
1995                 if (iobl_adr != iobl_adr_1k) {
1996                         dev_info(&dev->dev, "Fixing P64H2 IOBL_ADR from 0x%x to 0x%x for 1KB granularity\n",
1997                                 iobl_adr,iobl_adr_1k);
1998                         pci_write_config_word(dev, PCI_IO_BASE, iobl_adr_1k);
1999                 }
2000         }
2001 }
2002 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x1460,         quirk_p64h2_1k_io_fix_iobl);
2003
2004 /* Under some circumstances, AER is not linked with extended capabilities.
2005  * Force it to be linked by setting the corresponding control bit in the
2006  * config space.
2007  */
2008 static void quirk_nvidia_ck804_pcie_aer_ext_cap(struct pci_dev *dev)
2009 {
2010         uint8_t b;
2011         if (pci_read_config_byte(dev, 0xf41, &b) == 0) {
2012                 if (!(b & 0x20)) {
2013                         pci_write_config_byte(dev, 0xf41, b | 0x20);
2014                         dev_info(&dev->dev,
2015                                "Linking AER extended capability\n");
2016                 }
2017         }
2018 }
2019 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2020                         quirk_nvidia_ck804_pcie_aer_ext_cap);
2021 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2022                         quirk_nvidia_ck804_pcie_aer_ext_cap);
2023
2024 static void __devinit quirk_via_cx700_pci_parking_caching(struct pci_dev *dev)
2025 {
2026         /*
2027          * Disable PCI Bus Parking and PCI Master read caching on CX700
2028          * which causes unspecified timing errors with a VT6212L on the PCI
2029          * bus leading to USB2.0 packet loss.
2030          *
2031          * This quirk is only enabled if a second (on the external PCI bus)
2032          * VT6212L is found -- the CX700 core itself also contains a USB
2033          * host controller with the same PCI ID as the VT6212L.
2034          */
2035
2036         /* Count VT6212L instances */
2037         struct pci_dev *p = pci_get_device(PCI_VENDOR_ID_VIA,
2038                 PCI_DEVICE_ID_VIA_8235_USB_2, NULL);
2039         uint8_t b;
2040
2041         /* p should contain the first (internal) VT6212L -- see if we have
2042            an external one by searching again */
2043         p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8235_USB_2, p);
2044         if (!p)
2045                 return;
2046         pci_dev_put(p);
2047
2048         if (pci_read_config_byte(dev, 0x76, &b) == 0) {
2049                 if (b & 0x40) {
2050                         /* Turn off PCI Bus Parking */
2051                         pci_write_config_byte(dev, 0x76, b ^ 0x40);
2052
2053                         dev_info(&dev->dev,
2054                                 "Disabling VIA CX700 PCI parking\n");
2055                 }
2056         }
2057
2058         if (pci_read_config_byte(dev, 0x72, &b) == 0) {
2059                 if (b != 0) {
2060                         /* Turn off PCI Master read caching */
2061                         pci_write_config_byte(dev, 0x72, 0x0);
2062
2063                         /* Set PCI Master Bus time-out to "1x16 PCLK" */
2064                         pci_write_config_byte(dev, 0x75, 0x1);
2065
2066                         /* Disable "Read FIFO Timer" */
2067                         pci_write_config_byte(dev, 0x77, 0x0);
2068
2069                         dev_info(&dev->dev,
2070                                 "Disabling VIA CX700 PCI caching\n");
2071                 }
2072         }
2073 }
2074 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, 0x324e, quirk_via_cx700_pci_parking_caching);
2075
2076 /*
2077  * For Broadcom 5706, 5708, 5709 rev. A nics, any read beyond the
2078  * VPD end tag will hang the device.  This problem was initially
2079  * observed when a vpd entry was created in sysfs
2080  * ('/sys/bus/pci/devices/<id>/vpd').   A read to this sysfs entry
2081  * will dump 32k of data.  Reading a full 32k will cause an access
2082  * beyond the VPD end tag causing the device to hang.  Once the device
2083  * is hung, the bnx2 driver will not be able to reset the device.
2084  * We believe that it is legal to read beyond the end tag and
2085  * therefore the solution is to limit the read/write length.
2086  */
2087 static void __devinit quirk_brcm_570x_limit_vpd(struct pci_dev *dev)
2088 {
2089         /*
2090          * Only disable the VPD capability for 5706, 5706S, 5708,
2091          * 5708S and 5709 rev. A
2092          */
2093         if ((dev->device == PCI_DEVICE_ID_NX2_5706) ||
2094             (dev->device == PCI_DEVICE_ID_NX2_5706S) ||
2095             (dev->device == PCI_DEVICE_ID_NX2_5708) ||
2096             (dev->device == PCI_DEVICE_ID_NX2_5708S) ||
2097             ((dev->device == PCI_DEVICE_ID_NX2_5709) &&
2098              (dev->revision & 0xf0) == 0x0)) {
2099                 if (dev->vpd)
2100                         dev->vpd->len = 0x80;
2101         }
2102 }
2103
2104 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2105                         PCI_DEVICE_ID_NX2_5706,
2106                         quirk_brcm_570x_limit_vpd);
2107 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2108                         PCI_DEVICE_ID_NX2_5706S,
2109                         quirk_brcm_570x_limit_vpd);
2110 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2111                         PCI_DEVICE_ID_NX2_5708,
2112                         quirk_brcm_570x_limit_vpd);
2113 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2114                         PCI_DEVICE_ID_NX2_5708S,
2115                         quirk_brcm_570x_limit_vpd);
2116 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2117                         PCI_DEVICE_ID_NX2_5709,
2118                         quirk_brcm_570x_limit_vpd);
2119 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2120                         PCI_DEVICE_ID_NX2_5709S,
2121                         quirk_brcm_570x_limit_vpd);
2122
2123 /* Originally in EDAC sources for i82875P:
2124  * Intel tells BIOS developers to hide device 6 which
2125  * configures the overflow device access containing
2126  * the DRBs - this is where we expose device 6.
2127  * http://www.x86-secret.com/articles/tweak/pat/patsecrets-2.htm
2128  */
2129 static void __devinit quirk_unhide_mch_dev6(struct pci_dev *dev)
2130 {
2131         u8 reg;
2132
2133         if (pci_read_config_byte(dev, 0xF4, &reg) == 0 && !(reg & 0x02)) {
2134                 dev_info(&dev->dev, "Enabling MCH 'Overflow' Device\n");
2135                 pci_write_config_byte(dev, 0xF4, reg | 0x02);
2136         }
2137 }
2138
2139 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82865_HB,
2140                         quirk_unhide_mch_dev6);
2141 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82875_HB,
2142                         quirk_unhide_mch_dev6);
2143
2144
2145 #ifdef CONFIG_PCI_MSI
2146 /* Some chipsets do not support MSI. We cannot easily rely on setting
2147  * PCI_BUS_FLAGS_NO_MSI in its bus flags because there are actually
2148  * some other busses controlled by the chipset even if Linux is not
2149  * aware of it.  Instead of setting the flag on all busses in the
2150  * machine, simply disable MSI globally.
2151  */
2152 static void __init quirk_disable_all_msi(struct pci_dev *dev)
2153 {
2154         pci_no_msi();
2155         dev_warn(&dev->dev, "MSI quirk detected; MSI disabled\n");
2156 }
2157 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_GCNB_LE, quirk_disable_all_msi);
2158 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS400_200, quirk_disable_all_msi);
2159 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS480, quirk_disable_all_msi);
2160 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3336, quirk_disable_all_msi);
2161 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3351, quirk_disable_all_msi);
2162 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3364, quirk_disable_all_msi);
2163 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8380_0, quirk_disable_all_msi);
2164
2165 /* Disable MSI on chipsets that are known to not support it */
2166 static void __devinit quirk_disable_msi(struct pci_dev *dev)
2167 {
2168         if (dev->subordinate) {
2169                 dev_warn(&dev->dev, "MSI quirk detected; "
2170                         "subordinate MSI disabled\n");
2171                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2172         }
2173 }
2174 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_disable_msi);
2175 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, 0x9602, quirk_disable_msi);
2176 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ASUSTEK, 0x9602, quirk_disable_msi);
2177 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AI, 0x9602, quirk_disable_msi);
2178 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, 0xa238, quirk_disable_msi);
2179 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x5a3f, quirk_disable_msi);
2180
2181 /* Go through the list of Hypertransport capabilities and
2182  * return 1 if a HT MSI capability is found and enabled */
2183 static int __devinit msi_ht_cap_enabled(struct pci_dev *dev)
2184 {
2185         int pos, ttl = 48;
2186
2187         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2188         while (pos && ttl--) {
2189                 u8 flags;
2190
2191                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2192                                          &flags) == 0)
2193                 {
2194                         dev_info(&dev->dev, "Found %s HT MSI Mapping\n",
2195                                 flags & HT_MSI_FLAGS_ENABLE ?
2196                                 "enabled" : "disabled");
2197                         return (flags & HT_MSI_FLAGS_ENABLE) != 0;
2198                 }
2199
2200                 pos = pci_find_next_ht_capability(dev, pos,
2201                                                   HT_CAPTYPE_MSI_MAPPING);
2202         }
2203         return 0;
2204 }
2205
2206 /* Check the hypertransport MSI mapping to know whether MSI is enabled or not */
2207 static void __devinit quirk_msi_ht_cap(struct pci_dev *dev)
2208 {
2209         if (dev->subordinate && !msi_ht_cap_enabled(dev)) {
2210                 dev_warn(&dev->dev, "MSI quirk detected; "
2211                         "subordinate MSI disabled\n");
2212                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2213         }
2214 }
2215 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_HT2000_PCIE,
2216                         quirk_msi_ht_cap);
2217
2218 /* The nVidia CK804 chipset may have 2 HT MSI mappings.
2219  * MSI are supported if the MSI capability set in any of these mappings.
2220  */
2221 static void __devinit quirk_nvidia_ck804_msi_ht_cap(struct pci_dev *dev)
2222 {
2223         struct pci_dev *pdev;
2224
2225         if (!dev->subordinate)
2226                 return;
2227
2228         /* check HT MSI cap on this chipset and the root one.
2229          * a single one having MSI is enough to be sure that MSI are supported.
2230          */
2231         pdev = pci_get_slot(dev->bus, 0);
2232         if (!pdev)
2233                 return;
2234         if (!msi_ht_cap_enabled(dev) && !msi_ht_cap_enabled(pdev)) {
2235                 dev_warn(&dev->dev, "MSI quirk detected; "
2236                         "subordinate MSI disabled\n");
2237                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2238         }
2239         pci_dev_put(pdev);
2240 }
2241 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2242                         quirk_nvidia_ck804_msi_ht_cap);
2243
2244 /* Force enable MSI mapping capability on HT bridges */
2245 static void __devinit ht_enable_msi_mapping(struct pci_dev *dev)
2246 {
2247         int pos, ttl = 48;
2248
2249         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2250         while (pos && ttl--) {
2251                 u8 flags;
2252
2253                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2254                                          &flags) == 0) {
2255                         dev_info(&dev->dev, "Enabling HT MSI Mapping\n");
2256
2257                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
2258                                               flags | HT_MSI_FLAGS_ENABLE);
2259                 }
2260                 pos = pci_find_next_ht_capability(dev, pos,
2261                                                   HT_CAPTYPE_MSI_MAPPING);
2262         }
2263 }
2264 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SERVERWORKS,
2265                          PCI_DEVICE_ID_SERVERWORKS_HT1000_PXB,
2266                          ht_enable_msi_mapping);
2267
2268 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8132_BRIDGE,
2269                          ht_enable_msi_mapping);
2270
2271 /* The P5N32-SLI motherboards from Asus have a problem with msi
2272  * for the MCP55 NIC. It is not yet determined whether the msi problem
2273  * also affects other devices. As for now, turn off msi for this device.
2274  */
2275 static void __devinit nvenet_msi_disable(struct pci_dev *dev)
2276 {
2277         if (dmi_name_in_vendors("P5N32-SLI PREMIUM") ||
2278             dmi_name_in_vendors("P5N32-E SLI")) {
2279                 dev_info(&dev->dev,
2280                          "Disabling msi for MCP55 NIC on P5N32-SLI\n");
2281                 dev->no_msi = 1;
2282         }
2283 }
2284 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2285                         PCI_DEVICE_ID_NVIDIA_NVENET_15,
2286                         nvenet_msi_disable);
2287
2288 static int __devinit ht_check_msi_mapping(struct pci_dev *dev)
2289 {
2290         int pos, ttl = 48;
2291         int found = 0;
2292
2293         /* check if there is HT MSI cap or enabled on this device */
2294         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2295         while (pos && ttl--) {
2296                 u8 flags;
2297
2298                 if (found < 1)
2299                         found = 1;
2300                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2301                                          &flags) == 0) {
2302                         if (flags & HT_MSI_FLAGS_ENABLE) {
2303                                 if (found < 2) {
2304                                         found = 2;
2305                                         break;
2306                                 }
2307                         }
2308                 }
2309                 pos = pci_find_next_ht_capability(dev, pos,
2310                                                   HT_CAPTYPE_MSI_MAPPING);
2311         }
2312
2313         return found;
2314 }
2315
2316 static int __devinit host_bridge_with_leaf(struct pci_dev *host_bridge)
2317 {
2318         struct pci_dev *dev;
2319         int pos;
2320         int i, dev_no;
2321         int found = 0;
2322
2323         dev_no = host_bridge->devfn >> 3;
2324         for (i = dev_no + 1; i < 0x20; i++) {
2325                 dev = pci_get_slot(host_bridge->bus, PCI_DEVFN(i, 0));
2326                 if (!dev)
2327                         continue;
2328
2329                 /* found next host bridge ?*/
2330                 pos = pci_find_ht_capability(dev, HT_CAPTYPE_SLAVE);
2331                 if (pos != 0) {
2332                         pci_dev_put(dev);
2333                         break;
2334                 }
2335
2336                 if (ht_check_msi_mapping(dev)) {
2337                         found = 1;
2338                         pci_dev_put(dev);
2339                         break;
2340                 }
2341                 pci_dev_put(dev);
2342         }
2343
2344         return found;
2345 }
2346
2347 #define PCI_HT_CAP_SLAVE_CTRL0     4    /* link control */
2348 #define PCI_HT_CAP_SLAVE_CTRL1     8    /* link control to */
2349
2350 static int __devinit is_end_of_ht_chain(struct pci_dev *dev)
2351 {
2352         int pos, ctrl_off;
2353         int end = 0;
2354         u16 flags, ctrl;
2355
2356         pos = pci_find_ht_capability(dev, HT_CAPTYPE_SLAVE);
2357
2358         if (!pos)
2359                 goto out;
2360
2361         pci_read_config_word(dev, pos + PCI_CAP_FLAGS, &flags);
2362
2363         ctrl_off = ((flags >> 10) & 1) ?
2364                         PCI_HT_CAP_SLAVE_CTRL0 : PCI_HT_CAP_SLAVE_CTRL1;
2365         pci_read_config_word(dev, pos + ctrl_off, &ctrl);
2366
2367         if (ctrl & (1 << 6))
2368                 end = 1;
2369
2370 out:
2371         return end;
2372 }
2373
2374 static void __devinit nv_ht_enable_msi_mapping(struct pci_dev *dev)
2375 {
2376         struct pci_dev *host_bridge;
2377         int pos;
2378         int i, dev_no;
2379         int found = 0;
2380
2381         dev_no = dev->devfn >> 3;
2382         for (i = dev_no; i >= 0; i--) {
2383                 host_bridge = pci_get_slot(dev->bus, PCI_DEVFN(i, 0));
2384                 if (!host_bridge)
2385                         continue;
2386
2387                 pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
2388                 if (pos != 0) {
2389                         found = 1;
2390                         break;
2391                 }
2392                 pci_dev_put(host_bridge);
2393         }
2394
2395         if (!found)
2396                 return;
2397
2398         /* don't enable end_device/host_bridge with leaf directly here */
2399         if (host_bridge == dev && is_end_of_ht_chain(host_bridge) &&
2400             host_bridge_with_leaf(host_bridge))
2401                 goto out;
2402
2403         /* root did that ! */
2404         if (msi_ht_cap_enabled(host_bridge))
2405                 goto out;
2406
2407         ht_enable_msi_mapping(dev);
2408
2409 out:
2410         pci_dev_put(host_bridge);
2411 }
2412
2413 static void __devinit ht_disable_msi_mapping(struct pci_dev *dev)
2414 {
2415         int pos, ttl = 48;
2416
2417         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2418         while (pos && ttl--) {
2419                 u8 flags;
2420
2421                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2422                                          &flags) == 0) {
2423                         dev_info(&dev->dev, "Disabling HT MSI Mapping\n");
2424
2425                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
2426                                               flags & ~HT_MSI_FLAGS_ENABLE);
2427                 }
2428                 pos = pci_find_next_ht_capability(dev, pos,
2429                                                   HT_CAPTYPE_MSI_MAPPING);
2430         }
2431 }
2432
2433 static void __devinit __nv_msi_ht_cap_quirk(struct pci_dev *dev, int all)
2434 {
2435         struct pci_dev *host_bridge;
2436         int pos;
2437         int found;
2438
2439         if (!pci_msi_enabled())
2440                 return;
2441
2442         /* check if there is HT MSI cap or enabled on this device */
2443         found = ht_check_msi_mapping(dev);
2444
2445         /* no HT MSI CAP */
2446         if (found == 0)
2447                 return;
2448
2449         /*
2450          * HT MSI mapping should be disabled on devices that are below
2451          * a non-Hypertransport host bridge. Locate the host bridge...
2452          */
2453         host_bridge = pci_get_bus_and_slot(0, PCI_DEVFN(0, 0));
2454         if (host_bridge == NULL) {
2455                 dev_warn(&dev->dev,
2456                          "nv_msi_ht_cap_quirk didn't locate host bridge\n");
2457                 return;
2458         }
2459
2460         pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
2461         if (pos != 0) {
2462                 /* Host bridge is to HT */
2463                 if (found == 1) {
2464                         /* it is not enabled, try to enable it */
2465                         if (all)
2466                                 ht_enable_msi_mapping(dev);
2467                         else
2468                                 nv_ht_enable_msi_mapping(dev);
2469                 }
2470                 return;
2471         }
2472
2473         /* HT MSI is not enabled */
2474         if (found == 1)
2475                 return;
2476
2477         /* Host bridge is not to HT, disable HT MSI mapping on this device */
2478         ht_disable_msi_mapping(dev);
2479 }
2480
2481 static void __devinit nv_msi_ht_cap_quirk_all(struct pci_dev *dev)
2482 {
2483         return __nv_msi_ht_cap_quirk(dev, 1);
2484 }
2485
2486 static void __devinit nv_msi_ht_cap_quirk_leaf(struct pci_dev *dev)
2487 {
2488         return __nv_msi_ht_cap_quirk(dev, 0);
2489 }
2490
2491 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk_leaf);
2492 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk_leaf);
2493
2494 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk_all);
2495 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk_all);
2496
2497 static void __devinit quirk_msi_intx_disable_bug(struct pci_dev *dev)
2498 {
2499         dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2500 }
2501 static void __devinit quirk_msi_intx_disable_ati_bug(struct pci_dev *dev)
2502 {
2503         struct pci_dev *p;
2504
2505         /* SB700 MSI issue will be fixed at HW level from revision A21,
2506          * we need check PCI REVISION ID of SMBus controller to get SB700
2507          * revision.
2508          */
2509         p = pci_get_device(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_SBX00_SMBUS,
2510                            NULL);
2511         if (!p)
2512                 return;
2513
2514         if ((p->revision < 0x3B) && (p->revision >= 0x30))
2515                 dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2516         pci_dev_put(p);
2517 }
2518 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2519                         PCI_DEVICE_ID_TIGON3_5780,
2520                         quirk_msi_intx_disable_bug);
2521 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2522                         PCI_DEVICE_ID_TIGON3_5780S,
2523                         quirk_msi_intx_disable_bug);
2524 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2525                         PCI_DEVICE_ID_TIGON3_5714,
2526                         quirk_msi_intx_disable_bug);
2527 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2528                         PCI_DEVICE_ID_TIGON3_5714S,
2529                         quirk_msi_intx_disable_bug);
2530 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2531                         PCI_DEVICE_ID_TIGON3_5715,
2532                         quirk_msi_intx_disable_bug);
2533 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2534                         PCI_DEVICE_ID_TIGON3_5715S,
2535                         quirk_msi_intx_disable_bug);
2536
2537 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4390,
2538                         quirk_msi_intx_disable_ati_bug);
2539 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4391,
2540                         quirk_msi_intx_disable_ati_bug);
2541 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4392,
2542                         quirk_msi_intx_disable_ati_bug);
2543 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4393,
2544                         quirk_msi_intx_disable_ati_bug);
2545 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4394,
2546                         quirk_msi_intx_disable_ati_bug);
2547
2548 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4373,
2549                         quirk_msi_intx_disable_bug);
2550 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4374,
2551                         quirk_msi_intx_disable_bug);
2552 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4375,
2553                         quirk_msi_intx_disable_bug);
2554
2555 #endif /* CONFIG_PCI_MSI */
2556
2557 #ifdef CONFIG_PCI_IOV
2558
2559 /*
2560  * For Intel 82576 SR-IOV NIC, if BIOS doesn't allocate resources for the
2561  * SR-IOV BARs, zero the Flash BAR and program the SR-IOV BARs to use the
2562  * old Flash Memory Space.
2563  */
2564 static void __devinit quirk_i82576_sriov(struct pci_dev *dev)
2565 {
2566         int pos, flags;
2567         u32 bar, start, size;
2568
2569         if (PAGE_SIZE > 0x10000)
2570                 return;
2571
2572         flags = pci_resource_flags(dev, 0);
2573         if ((flags & PCI_BASE_ADDRESS_SPACE) !=
2574                         PCI_BASE_ADDRESS_SPACE_MEMORY ||
2575             (flags & PCI_BASE_ADDRESS_MEM_TYPE_MASK) !=
2576                         PCI_BASE_ADDRESS_MEM_TYPE_32)
2577                 return;
2578
2579         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_SRIOV);
2580         if (!pos)
2581                 return;
2582
2583         pci_read_config_dword(dev, pos + PCI_SRIOV_BAR, &bar);
2584         if (bar & PCI_BASE_ADDRESS_MEM_MASK)
2585                 return;
2586
2587         start = pci_resource_start(dev, 1);
2588         size = pci_resource_len(dev, 1);
2589         if (!start || size != 0x400000 || start & (size - 1))
2590                 return;
2591
2592         pci_resource_flags(dev, 1) = 0;
2593         pci_write_config_dword(dev, PCI_BASE_ADDRESS_1, 0);
2594         pci_write_config_dword(dev, pos + PCI_SRIOV_BAR, start);
2595         pci_write_config_dword(dev, pos + PCI_SRIOV_BAR + 12, start + size / 2);
2596
2597         dev_info(&dev->dev, "use Flash Memory Space for SR-IOV BARs\n");
2598 }
2599 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x10c9, quirk_i82576_sriov);
2600 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x10e6, quirk_i82576_sriov);
2601 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x10e7, quirk_i82576_sriov);
2602 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x10e8, quirk_i82576_sriov);
2603 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x150a, quirk_i82576_sriov);
2604 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x150d, quirk_i82576_sriov);
2605 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x1518, quirk_i82576_sriov);
2606
2607 #endif  /* CONFIG_PCI_IOV */
2608
2609 /* Allow manual resource allocation for PCI hotplug bridges
2610  * via pci=hpmemsize=nnM and pci=hpiosize=nnM parameters. For
2611  * some PCI-PCI hotplug bridges, like PLX 6254 (former HINT HB6),
2612  * kernel fails to allocate resources when hotplug device is
2613  * inserted and PCI bus is rescanned.
2614  */
2615 static void __devinit quirk_hotplug_bridge(struct pci_dev *dev)
2616 {
2617         dev->is_hotplug_bridge = 1;
2618 }
2619
2620 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_HINT, 0x0020, quirk_hotplug_bridge);
2621
2622 /*
2623  * This is a quirk for the Ricoh MMC controller found as a part of
2624  * some mulifunction chips.
2625
2626  * This is very similiar and based on the ricoh_mmc driver written by
2627  * Philip Langdale. Thank you for these magic sequences.
2628  *
2629  * These chips implement the four main memory card controllers (SD, MMC, MS, xD)
2630  * and one or both of cardbus or firewire.
2631  *
2632  * It happens that they implement SD and MMC
2633  * support as separate controllers (and PCI functions). The linux SDHCI
2634  * driver supports MMC cards but the chip detects MMC cards in hardware
2635  * and directs them to the MMC controller - so the SDHCI driver never sees
2636  * them.
2637  *
2638  * To get around this, we must disable the useless MMC controller.
2639  * At that point, the SDHCI controller will start seeing them
2640  * It seems to be the case that the relevant PCI registers to deactivate the
2641  * MMC controller live on PCI function 0, which might be the cardbus controller
2642  * or the firewire controller, depending on the particular chip in question
2643  *
2644  * This has to be done early, because as soon as we disable the MMC controller
2645  * other pci functions shift up one level, e.g. function #2 becomes function
2646  * #1, and this will confuse the pci core.
2647  */
2648
2649 #ifdef CONFIG_MMC_RICOH_MMC
2650 static void ricoh_mmc_fixup_rl5c476(struct pci_dev *dev)
2651 {
2652         /* disable via cardbus interface */
2653         u8 write_enable;
2654         u8 write_target;
2655         u8 disable;
2656
2657         /* disable must be done via function #0 */
2658         if (PCI_FUNC(dev->devfn))
2659                 return;
2660
2661         pci_read_config_byte(dev, 0xB7, &disable);
2662         if (disable & 0x02)
2663                 return;
2664
2665         pci_read_config_byte(dev, 0x8E, &write_enable);
2666         pci_write_config_byte(dev, 0x8E, 0xAA);
2667         pci_read_config_byte(dev, 0x8D, &write_target);
2668         pci_write_config_byte(dev, 0x8D, 0xB7);
2669         pci_write_config_byte(dev, 0xB7, disable | 0x02);
2670         pci_write_config_byte(dev, 0x8E, write_enable);
2671         pci_write_config_byte(dev, 0x8D, write_target);
2672
2673         dev_notice(&dev->dev, "proprietary Ricoh MMC controller disabled (via cardbus function)\n");
2674         dev_notice(&dev->dev, "MMC cards are now supported by standard SDHCI controller\n");
2675 }
2676 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_RL5C476, ricoh_mmc_fixup_rl5c476);
2677 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_RL5C476, ricoh_mmc_fixup_rl5c476);
2678
2679 static void ricoh_mmc_fixup_r5c832(struct pci_dev *dev)
2680 {
2681         /* disable via firewire interface */
2682         u8 write_enable;
2683         u8 disable;
2684
2685         /* disable must be done via function #0 */
2686         if (PCI_FUNC(dev->devfn))
2687                 return;
2688
2689         pci_read_config_byte(dev, 0xCB, &disable);
2690
2691         if (disable & 0x02)
2692                 return;
2693
2694         pci_read_config_byte(dev, 0xCA, &write_enable);
2695         pci_write_config_byte(dev, 0xCA, 0x57);
2696         pci_write_config_byte(dev, 0xCB, disable | 0x02);
2697         pci_write_config_byte(dev, 0xCA, write_enable);
2698
2699         dev_notice(&dev->dev, "proprietary Ricoh MMC controller disabled (via firewire function)\n");
2700         dev_notice(&dev->dev, "MMC cards are now supported by standard SDHCI controller\n");
2701 }
2702 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5C832, ricoh_mmc_fixup_r5c832);
2703 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5C832, ricoh_mmc_fixup_r5c832);
2704 #endif /*CONFIG_MMC_RICOH_MMC*/
2705
2706 #if defined(CONFIG_DMAR) || defined(CONFIG_INTR_REMAP)
2707 #define VTUNCERRMSK_REG 0x1ac
2708 #define VTD_MSK_SPEC_ERRORS     (1 << 31)
2709 /*
2710  * This is a quirk for masking vt-d spec defined errors to platform error
2711  * handling logic. With out this, platforms using Intel 7500, 5500 chipsets
2712  * (and the derivative chipsets like X58 etc) seem to generate NMI/SMI (based
2713  * on the RAS config settings of the platform) when a vt-d fault happens.
2714  * The resulting SMI caused the system to hang.
2715  *
2716  * VT-d spec related errors are already handled by the VT-d OS code, so no
2717  * need to report the same error through other channels.
2718  */
2719 static void vtd_mask_spec_errors(struct pci_dev *dev)
2720 {
2721         u32 word;
2722
2723         pci_read_config_dword(dev, VTUNCERRMSK_REG, &word);
2724         pci_write_config_dword(dev, VTUNCERRMSK_REG, word | VTD_MSK_SPEC_ERRORS);
2725 }
2726 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x342e, vtd_mask_spec_errors);
2727 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x3c28, vtd_mask_spec_errors);
2728 #endif
2729
2730 static void __devinit fixup_ti816x_class(struct pci_dev* dev)
2731 {
2732         /* TI 816x devices do not have class code set when in PCIe boot mode */
2733         if (dev->class == PCI_CLASS_NOT_DEFINED) {
2734                 dev_info(&dev->dev, "Setting PCI class for 816x PCIe device\n");
2735                 dev->class = PCI_CLASS_MULTIMEDIA_VIDEO;
2736         }
2737 }
2738 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_TI, 0xb800, fixup_ti816x_class);
2739
2740 static void pci_do_fixups(struct pci_dev *dev, struct pci_fixup *f,
2741                           struct pci_fixup *end)
2742 {
2743         while (f < end) {
2744                 if ((f->vendor == dev->vendor || f->vendor == (u16) PCI_ANY_ID) &&
2745                     (f->device == dev->device || f->device == (u16) PCI_ANY_ID)) {
2746                         dev_dbg(&dev->dev, "calling %pF\n", f->hook);
2747                         f->hook(dev);
2748                 }
2749                 f++;
2750         }
2751 }
2752
2753 extern struct pci_fixup __start_pci_fixups_early[];
2754 extern struct pci_fixup __end_pci_fixups_early[];
2755 extern struct pci_fixup __start_pci_fixups_header[];
2756 extern struct pci_fixup __end_pci_fixups_header[];
2757 extern struct pci_fixup __start_pci_fixups_final[];
2758 extern struct pci_fixup __end_pci_fixups_final[];
2759 extern struct pci_fixup __start_pci_fixups_enable[];
2760 extern struct pci_fixup __end_pci_fixups_enable[];
2761 extern struct pci_fixup __start_pci_fixups_resume[];
2762 extern struct pci_fixup __end_pci_fixups_resume[];
2763 extern struct pci_fixup __start_pci_fixups_resume_early[];
2764 extern struct pci_fixup __end_pci_fixups_resume_early[];
2765 extern struct pci_fixup __start_pci_fixups_suspend[];
2766 extern struct pci_fixup __end_pci_fixups_suspend[];
2767
2768
2769 void pci_fixup_device(enum pci_fixup_pass pass, struct pci_dev *dev)
2770 {
2771         struct pci_fixup *start, *end;
2772
2773         switch(pass) {
2774         case pci_fixup_early:
2775                 start = __start_pci_fixups_early;
2776                 end = __end_pci_fixups_early;
2777                 break;
2778
2779         case pci_fixup_header:
2780                 start = __start_pci_fixups_header;
2781                 end = __end_pci_fixups_header;
2782                 break;
2783
2784         case pci_fixup_final:
2785                 start = __start_pci_fixups_final;
2786                 end = __end_pci_fixups_final;
2787                 break;
2788
2789         case pci_fixup_enable:
2790                 start = __start_pci_fixups_enable;
2791                 end = __end_pci_fixups_enable;
2792                 break;
2793
2794         case pci_fixup_resume:
2795                 start = __start_pci_fixups_resume;
2796                 end = __end_pci_fixups_resume;
2797                 break;
2798
2799         case pci_fixup_resume_early:
2800                 start = __start_pci_fixups_resume_early;
2801                 end = __end_pci_fixups_resume_early;
2802                 break;
2803
2804         case pci_fixup_suspend:
2805                 start = __start_pci_fixups_suspend;
2806                 end = __end_pci_fixups_suspend;
2807                 break;
2808
2809         default:
2810                 /* stupid compiler warning, you would think with an enum... */
2811                 return;
2812         }
2813         pci_do_fixups(dev, start, end);
2814 }
2815 EXPORT_SYMBOL(pci_fixup_device);
2816
2817 static int __init pci_apply_final_quirks(void)
2818 {
2819         struct pci_dev *dev = NULL;
2820         u8 cls = 0;
2821         u8 tmp;
2822
2823         if (pci_cache_line_size)
2824                 printk(KERN_DEBUG "PCI: CLS %u bytes\n",
2825                        pci_cache_line_size << 2);
2826
2827         while ((dev = pci_get_device(PCI_ANY_ID, PCI_ANY_ID, dev)) != NULL) {
2828                 pci_fixup_device(pci_fixup_final, dev);
2829                 /*
2830                  * If arch hasn't set it explicitly yet, use the CLS
2831                  * value shared by all PCI devices.  If there's a
2832                  * mismatch, fall back to the default value.
2833                  */
2834                 if (!pci_cache_line_size) {
2835                         pci_read_config_byte(dev, PCI_CACHE_LINE_SIZE, &tmp);
2836                         if (!cls)
2837                                 cls = tmp;
2838                         if (!tmp || cls == tmp)
2839                                 continue;
2840
2841                         printk(KERN_DEBUG "PCI: CLS mismatch (%u != %u), "
2842                                "using %u bytes\n", cls << 2, tmp << 2,
2843                                pci_dfl_cache_line_size << 2);
2844                         pci_cache_line_size = pci_dfl_cache_line_size;
2845                 }
2846         }
2847         if (!pci_cache_line_size) {
2848                 printk(KERN_DEBUG "PCI: CLS %u bytes, default %u\n",
2849                        cls << 2, pci_dfl_cache_line_size << 2);
2850                 pci_cache_line_size = cls ? cls : pci_dfl_cache_line_size;
2851         }
2852
2853         return 0;
2854 }
2855
2856 fs_initcall_sync(pci_apply_final_quirks);
2857
2858 /*
2859  * Followings are device-specific reset methods which can be used to
2860  * reset a single function if other methods (e.g. FLR, PM D0->D3) are
2861  * not available.
2862  */
2863 static int reset_intel_generic_dev(struct pci_dev *dev, int probe)
2864 {
2865         int pos;
2866
2867         /* only implement PCI_CLASS_SERIAL_USB at present */
2868         if (dev->class == PCI_CLASS_SERIAL_USB) {
2869                 pos = pci_find_capability(dev, PCI_CAP_ID_VNDR);
2870                 if (!pos)
2871                         return -ENOTTY;
2872
2873                 if (probe)
2874                         return 0;
2875
2876                 pci_write_config_byte(dev, pos + 0x4, 1);
2877                 msleep(100);
2878
2879                 return 0;
2880         } else {
2881                 return -ENOTTY;
2882         }
2883 }
2884
2885 static int reset_intel_82599_sfp_virtfn(struct pci_dev *dev, int probe)
2886 {
2887         int pos;
2888
2889         pos = pci_find_capability(dev, PCI_CAP_ID_EXP);
2890         if (!pos)
2891                 return -ENOTTY;
2892
2893         if (probe)
2894                 return 0;
2895
2896         pci_write_config_word(dev, pos + PCI_EXP_DEVCTL,
2897                                 PCI_EXP_DEVCTL_BCR_FLR);
2898         msleep(100);
2899
2900         return 0;
2901 }
2902
2903 #define PCI_DEVICE_ID_INTEL_82599_SFP_VF   0x10ed
2904
2905 static const struct pci_dev_reset_methods pci_dev_reset_methods[] = {
2906         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82599_SFP_VF,
2907                  reset_intel_82599_sfp_virtfn },
2908         { PCI_VENDOR_ID_INTEL, PCI_ANY_ID,
2909                 reset_intel_generic_dev },
2910         { 0 }
2911 };
2912
2913 int pci_dev_specific_reset(struct pci_dev *dev, int probe)
2914 {
2915         const struct pci_dev_reset_methods *i;
2916
2917         for (i = pci_dev_reset_methods; i->reset; i++) {
2918                 if ((i->vendor == dev->vendor ||
2919                      i->vendor == (u16)PCI_ANY_ID) &&
2920                     (i->device == dev->device ||
2921                      i->device == (u16)PCI_ANY_ID))
2922                         return i->reset(dev, probe);
2923         }
2924
2925         return -ENOTTY;
2926 }