nand_spl/board/freescale/p1_p2_rdb_pc/nand_boot.c

   1 /*
   2  * Copyright 2011 Freescale Semiconductor, Inc.
   3  *
   4  * This program is free software; you can redistribute it and/or
   5  * modify it under the terms of the GNU General Public License as
   6  * published by the Free Software Foundation; either version 2 of
   7  * the License, or (at your option) any later version.
   8  *
   9  * This program is distributed in the hope that it will be useful,
  10  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  11  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  12  *
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  18  * MA 02111-1307 USA
  19  *
  20  */
  21
  22 #include <common.h>
  23 #include <ns16550.h>
  24 #include <asm/io.h>
  25 #include <nand.h>
  26 #include <asm/fsl_law.h>
  27 #include <asm/fsl_ddr_sdram.h>
  28 #include <asm/global_data.h>
  29
  30 DECLARE_GLOBAL_DATA_PTR;
  31
  32 /*
  33  * Fixed sdram init -- doesn't use serial presence detect.
  34  */
  35 void sdram_init(void)
  36 {
  37         ccsr_ddr_t *ddr = (ccsr_ddr_t *)CONFIG_SYS_MPC85xx_DDR_ADDR;
  38
  39         out_be32(&ddr->cs0_bnds, CONFIG_SYS_DDR_CS0_BNDS);
  40         out_be32(&ddr->cs0_config, CONFIG_SYS_DDR_CS0_CONFIG);
  41 #if CONFIG_CHIP_SELECTS_PER_CTRL > 1
  42         out_be32(&ddr->cs1_bnds, CONFIG_SYS_DDR_CS1_BNDS);
  43         out_be32(&ddr->cs1_config, CONFIG_SYS_DDR_CS1_CONFIG);
  44 #endif
  45         out_be32(&ddr->timing_cfg_3, CONFIG_SYS_DDR_TIMING_3);
  46         out_be32(&ddr->timing_cfg_0, CONFIG_SYS_DDR_TIMING_0);
  47         out_be32(&ddr->timing_cfg_1, CONFIG_SYS_DDR_TIMING_1);
  48         out_be32(&ddr->timing_cfg_2, CONFIG_SYS_DDR_TIMING_2);
  49
  50         out_be32(&ddr->sdram_cfg_2, CONFIG_SYS_DDR_CONTROL_2);
  51         out_be32(&ddr->sdram_mode, CONFIG_SYS_DDR_MODE_1);
  52         out_be32(&ddr->sdram_mode_2, CONFIG_SYS_DDR_MODE_2);
  53
  54         out_be32(&ddr->sdram_interval, CONFIG_SYS_DDR_INTERVAL);
  55         out_be32(&ddr->sdram_data_init, CONFIG_SYS_DDR_DATA_INIT);
  56         out_be32(&ddr->sdram_clk_cntl, CONFIG_SYS_DDR_CLK_CTRL);
  57
  58         out_be32(&ddr->timing_cfg_4, CONFIG_SYS_DDR_TIMING_4);
  59         out_be32(&ddr->timing_cfg_5, CONFIG_SYS_DDR_TIMING_5);
  60         out_be32(&ddr->ddr_zq_cntl, CONFIG_SYS_DDR_ZQ_CONTROL);
  61         out_be32(&ddr->ddr_wrlvl_cntl, CONFIG_SYS_DDR_WRLVL_CONTROL);
  62
  63         /* Set, but do not enable the memory */
  64         out_be32(&ddr->sdram_cfg, CONFIG_SYS_DDR_CONTROL & ~SDRAM_CFG_MEM_EN);
  65
  66         asm volatile("sync;isync");
  67         udelay(500);
  68
  69         /* Let the controller go */
  70         out_be32(&ddr->sdram_cfg, in_be32(&ddr->sdram_cfg) | SDRAM_CFG_MEM_EN);
  71
  72         set_next_law(0, CONFIG_SYS_SDRAM_SIZE_LAW, LAW_TRGT_IF_DDR_1);
  73 }
  74
  75 void board_init_f(ulong bootflag)
  76 {
  77         u32 plat_ratio;
  78         ccsr_gur_t *gur = (void *)CONFIG_SYS_MPC85xx_GUTS_ADDR;
  79 #ifndef CONFIG_QE
  80         ccsr_gpio_t *pgpio = (void *)(CONFIG_SYS_MPC85xx_GPIO_ADDR);
  81 #endif
  82
  83         /* initialize selected port with appropriate baud rate */
  84         plat_ratio = in_be32(&gur->porpllsr) & MPC85xx_PORPLLSR_PLAT_RATIO;
  85         plat_ratio >>= 1;
  86         gd->bus_clk = CONFIG_SYS_CLK_FREQ * plat_ratio;
  87
  88         NS16550_init((NS16550_t)CONFIG_SYS_NS16550_COM1,
  89                         gd->bus_clk / 16 / CONFIG_BAUDRATE);
  90
  91         puts("\nNAND boot... ");
  92
  93 #ifndef CONFIG_QE
  94         /* init DDR3 reset signal */
  95         out_be32(&pgpio->gpdir, 0x02000000);
  96         out_be32(&pgpio->gpodr, 0x00200000);
  97         out_be32(&pgpio->gpdat, 0x00000000);
  98         udelay(1000);
  99         out_be32(&pgpio->gpdat, 0x00200000);
 100         udelay(1000);
 101         out_be32(&pgpio->gpdir, 0x00000000);
 102 #endif
 103
 104         /* Initialize the DDR3 */
 105         sdram_init();
 106
 107         /* copy code to RAM and jump to it - this should not return */
 108         /* NOTE - code has to be copied out of NAND buffer before
 109          * other blocks can be read.
 110          */
 111         relocate_code(CONFIG_SYS_NAND_U_BOOT_RELOC_SP, 0,
 112                         CONFIG_SYS_NAND_U_BOOT_RELOC);
 113 }
 114
 115 void board_init_r(gd_t *gd, ulong dest_addr)
 116 {
 117         nand_boot();
 118 }
 119
 120 void putc(char c)
 121 {
 122         if (c == '\n')
 123                 NS16550_putc((NS16550_t)CONFIG_SYS_NS16550_COM1, '\r');
 124
 125         NS16550_putc((NS16550_t)CONFIG_SYS_NS16550_COM1, c);
 126 }
 127
 128 void puts(const char *str)
 129 {
 130         while (*str)
 131                 putc(*str++);
 132 }