sound/soc/codecs/max98090.c

   1 /*
   2  * max98090.c -- MAX98090 ALSA SoC Audio driver
   3  *
   4  * Copyright 2011-2012 Maxim Integrated Products
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  */
  10
  11 #include <linux/delay.h>
  12 #include <linux/i2c.h>
  13 #include <linux/module.h>
  14 #include <linux/of.h>
  15 #include <linux/pm.h>
  16 #include <linux/pm_runtime.h>
  17 #include <linux/regmap.h>
  18 #include <linux/slab.h>
  19 #include <linux/acpi.h>
  20 #include <linux/clk.h>
  21 #include <sound/jack.h>
  22 #include <sound/pcm.h>
  23 #include <sound/pcm_params.h>
  24 #include <sound/soc.h>
  25 #include <sound/tlv.h>
  26 #include <sound/max98090.h>
  27 #include "max98090.h"
  28
  29 /* Allows for sparsely populated register maps */
  30 static const struct reg_default max98090_reg[] = {
  31         { 0x00, 0x00 }, /* 00 Software Reset */
  32         { 0x03, 0x04 }, /* 03 Interrupt Masks */
  33         { 0x04, 0x00 }, /* 04 System Clock Quick */
  34         { 0x05, 0x00 }, /* 05 Sample Rate Quick */
  35         { 0x06, 0x00 }, /* 06 DAI Interface Quick */
  36         { 0x07, 0x00 }, /* 07 DAC Path Quick */
  37         { 0x08, 0x00 }, /* 08 Mic/Direct to ADC Quick */
  38         { 0x09, 0x00 }, /* 09 Line to ADC Quick */
  39         { 0x0A, 0x00 }, /* 0A Analog Mic Loop Quick */
  40         { 0x0B, 0x00 }, /* 0B Analog Line Loop Quick */
  41         { 0x0C, 0x00 }, /* 0C Reserved */
  42         { 0x0D, 0x00 }, /* 0D Input Config */
  43         { 0x0E, 0x1B }, /* 0E Line Input Level */
  44         { 0x0F, 0x00 }, /* 0F Line Config */
  45
  46         { 0x10, 0x14 }, /* 10 Mic1 Input Level */
  47         { 0x11, 0x14 }, /* 11 Mic2 Input Level */
  48         { 0x12, 0x00 }, /* 12 Mic Bias Voltage */
  49         { 0x13, 0x00 }, /* 13 Digital Mic Config */
  50         { 0x14, 0x00 }, /* 14 Digital Mic Mode */
  51         { 0x15, 0x00 }, /* 15 Left ADC Mixer */
  52         { 0x16, 0x00 }, /* 16 Right ADC Mixer */
  53         { 0x17, 0x03 }, /* 17 Left ADC Level */
  54         { 0x18, 0x03 }, /* 18 Right ADC Level */
  55         { 0x19, 0x00 }, /* 19 ADC Biquad Level */
  56         { 0x1A, 0x00 }, /* 1A ADC Sidetone */
  57         { 0x1B, 0x00 }, /* 1B System Clock */
  58         { 0x1C, 0x00 }, /* 1C Clock Mode */
  59         { 0x1D, 0x00 }, /* 1D Any Clock 1 */
  60         { 0x1E, 0x00 }, /* 1E Any Clock 2 */
  61         { 0x1F, 0x00 }, /* 1F Any Clock 3 */
  62
  63         { 0x20, 0x00 }, /* 20 Any Clock 4 */
  64         { 0x21, 0x00 }, /* 21 Master Mode */
  65         { 0x22, 0x00 }, /* 22 Interface Format */
  66         { 0x23, 0x00 }, /* 23 TDM Format 1*/
  67         { 0x24, 0x00 }, /* 24 TDM Format 2*/
  68         { 0x25, 0x00 }, /* 25 I/O Configuration */
  69         { 0x26, 0x80 }, /* 26 Filter Config */
  70         { 0x27, 0x00 }, /* 27 DAI Playback Level */
  71         { 0x28, 0x00 }, /* 28 EQ Playback Level */
  72         { 0x29, 0x00 }, /* 29 Left HP Mixer */
  73         { 0x2A, 0x00 }, /* 2A Right HP Mixer */
  74         { 0x2B, 0x00 }, /* 2B HP Control */
  75         { 0x2C, 0x1A }, /* 2C Left HP Volume */
  76         { 0x2D, 0x1A }, /* 2D Right HP Volume */
  77         { 0x2E, 0x00 }, /* 2E Left Spk Mixer */
  78         { 0x2F, 0x00 }, /* 2F Right Spk Mixer */
  79
  80         { 0x30, 0x00 }, /* 30 Spk Control */
  81         { 0x31, 0x2C }, /* 31 Left Spk Volume */
  82         { 0x32, 0x2C }, /* 32 Right Spk Volume */
  83         { 0x33, 0x00 }, /* 33 ALC Timing */
  84         { 0x34, 0x00 }, /* 34 ALC Compressor */
  85         { 0x35, 0x00 }, /* 35 ALC Expander */
  86         { 0x36, 0x00 }, /* 36 ALC Gain */
  87         { 0x37, 0x00 }, /* 37 Rcv/Line OutL Mixer */
  88         { 0x38, 0x00 }, /* 38 Rcv/Line OutL Control */
  89         { 0x39, 0x15 }, /* 39 Rcv/Line OutL Volume */
  90         { 0x3A, 0x00 }, /* 3A Line OutR Mixer */
  91         { 0x3B, 0x00 }, /* 3B Line OutR Control */
  92         { 0x3C, 0x15 }, /* 3C Line OutR Volume */
  93         { 0x3D, 0x00 }, /* 3D Jack Detect */
  94         { 0x3E, 0x00 }, /* 3E Input Enable */
  95         { 0x3F, 0x00 }, /* 3F Output Enable */
  96
  97         { 0x40, 0x00 }, /* 40 Level Control */
  98         { 0x41, 0x00 }, /* 41 DSP Filter Enable */
  99         { 0x42, 0x00 }, /* 42 Bias Control */
 100         { 0x43, 0x00 }, /* 43 DAC Control */
 101         { 0x44, 0x06 }, /* 44 ADC Control */
 102         { 0x45, 0x00 }, /* 45 Device Shutdown */
 103         { 0x46, 0x00 }, /* 46 Equalizer Band 1 Coefficient B0 */
 104         { 0x47, 0x00 }, /* 47 Equalizer Band 1 Coefficient B0 */
 105         { 0x48, 0x00 }, /* 48 Equalizer Band 1 Coefficient B0 */
 106         { 0x49, 0x00 }, /* 49 Equalizer Band 1 Coefficient B1 */
 107         { 0x4A, 0x00 }, /* 4A Equalizer Band 1 Coefficient B1 */
 108         { 0x4B, 0x00 }, /* 4B Equalizer Band 1 Coefficient B1 */
 109         { 0x4C, 0x00 }, /* 4C Equalizer Band 1 Coefficient B2 */
 110         { 0x4D, 0x00 }, /* 4D Equalizer Band 1 Coefficient B2 */
 111         { 0x4E, 0x00 }, /* 4E Equalizer Band 1 Coefficient B2 */
 112         { 0x4F, 0x00 }, /* 4F Equalizer Band 1 Coefficient A1 */
 113
 114         { 0x50, 0x00 }, /* 50 Equalizer Band 1 Coefficient A1 */
 115         { 0x51, 0x00 }, /* 51 Equalizer Band 1 Coefficient A1 */
 116         { 0x52, 0x00 }, /* 52 Equalizer Band 1 Coefficient A2 */
 117         { 0x53, 0x00 }, /* 53 Equalizer Band 1 Coefficient A2 */
 118         { 0x54, 0x00 }, /* 54 Equalizer Band 1 Coefficient A2 */
 119         { 0x55, 0x00 }, /* 55 Equalizer Band 2 Coefficient B0 */
 120         { 0x56, 0x00 }, /* 56 Equalizer Band 2 Coefficient B0 */
 121         { 0x57, 0x00 }, /* 57 Equalizer Band 2 Coefficient B0 */
 122         { 0x58, 0x00 }, /* 58 Equalizer Band 2 Coefficient B1 */
 123         { 0x59, 0x00 }, /* 59 Equalizer Band 2 Coefficient B1 */
 124         { 0x5A, 0x00 }, /* 5A Equalizer Band 2 Coefficient B1 */
 125         { 0x5B, 0x00 }, /* 5B Equalizer Band 2 Coefficient B2 */
 126         { 0x5C, 0x00 }, /* 5C Equalizer Band 2 Coefficient B2 */
 127         { 0x5D, 0x00 }, /* 5D Equalizer Band 2 Coefficient B2 */
 128         { 0x5E, 0x00 }, /* 5E Equalizer Band 2 Coefficient A1 */
 129         { 0x5F, 0x00 }, /* 5F Equalizer Band 2 Coefficient A1 */
 130
 131         { 0x60, 0x00 }, /* 60 Equalizer Band 2 Coefficient A1 */
 132         { 0x61, 0x00 }, /* 61 Equalizer Band 2 Coefficient A2 */
 133         { 0x62, 0x00 }, /* 62 Equalizer Band 2 Coefficient A2 */
 134         { 0x63, 0x00 }, /* 63 Equalizer Band 2 Coefficient A2 */
 135         { 0x64, 0x00 }, /* 64 Equalizer Band 3 Coefficient B0 */
 136         { 0x65, 0x00 }, /* 65 Equalizer Band 3 Coefficient B0 */
 137         { 0x66, 0x00 }, /* 66 Equalizer Band 3 Coefficient B0 */
 138         { 0x67, 0x00 }, /* 67 Equalizer Band 3 Coefficient B1 */
 139         { 0x68, 0x00 }, /* 68 Equalizer Band 3 Coefficient B1 */
 140         { 0x69, 0x00 }, /* 69 Equalizer Band 3 Coefficient B1 */
 141         { 0x6A, 0x00 }, /* 6A Equalizer Band 3 Coefficient B2 */
 142         { 0x6B, 0x00 }, /* 6B Equalizer Band 3 Coefficient B2 */
 143         { 0x6C, 0x00 }, /* 6C Equalizer Band 3 Coefficient B2 */
 144         { 0x6D, 0x00 }, /* 6D Equalizer Band 3 Coefficient A1 */
 145         { 0x6E, 0x00 }, /* 6E Equalizer Band 3 Coefficient A1 */
 146         { 0x6F, 0x00 }, /* 6F Equalizer Band 3 Coefficient A1 */
 147
 148         { 0x70, 0x00 }, /* 70 Equalizer Band 3 Coefficient A2 */
 149         { 0x71, 0x00 }, /* 71 Equalizer Band 3 Coefficient A2 */
 150         { 0x72, 0x00 }, /* 72 Equalizer Band 3 Coefficient A2 */
 151         { 0x73, 0x00 }, /* 73 Equalizer Band 4 Coefficient B0 */
 152         { 0x74, 0x00 }, /* 74 Equalizer Band 4 Coefficient B0 */
 153         { 0x75, 0x00 }, /* 75 Equalizer Band 4 Coefficient B0 */
 154         { 0x76, 0x00 }, /* 76 Equalizer Band 4 Coefficient B1 */
 155         { 0x77, 0x00 }, /* 77 Equalizer Band 4 Coefficient B1 */
 156         { 0x78, 0x00 }, /* 78 Equalizer Band 4 Coefficient B1 */
 157         { 0x79, 0x00 }, /* 79 Equalizer Band 4 Coefficient B2 */
 158         { 0x7A, 0x00 }, /* 7A Equalizer Band 4 Coefficient B2 */
 159         { 0x7B, 0x00 }, /* 7B Equalizer Band 4 Coefficient B2 */
 160         { 0x7C, 0x00 }, /* 7C Equalizer Band 4 Coefficient A1 */
 161         { 0x7D, 0x00 }, /* 7D Equalizer Band 4 Coefficient A1 */
 162         { 0x7E, 0x00 }, /* 7E Equalizer Band 4 Coefficient A1 */
 163         { 0x7F, 0x00 }, /* 7F Equalizer Band 4 Coefficient A2 */
 164
 165         { 0x80, 0x00 }, /* 80 Equalizer Band 4 Coefficient A2 */
 166         { 0x81, 0x00 }, /* 81 Equalizer Band 4 Coefficient A2 */
 167         { 0x82, 0x00 }, /* 82 Equalizer Band 5 Coefficient B0 */
 168         { 0x83, 0x00 }, /* 83 Equalizer Band 5 Coefficient B0 */
 169         { 0x84, 0x00 }, /* 84 Equalizer Band 5 Coefficient B0 */
 170         { 0x85, 0x00 }, /* 85 Equalizer Band 5 Coefficient B1 */
 171         { 0x86, 0x00 }, /* 86 Equalizer Band 5 Coefficient B1 */
 172         { 0x87, 0x00 }, /* 87 Equalizer Band 5 Coefficient B1 */
 173         { 0x88, 0x00 }, /* 88 Equalizer Band 5 Coefficient B2 */
 174         { 0x89, 0x00 }, /* 89 Equalizer Band 5 Coefficient B2 */
 175         { 0x8A, 0x00 }, /* 8A Equalizer Band 5 Coefficient B2 */
 176         { 0x8B, 0x00 }, /* 8B Equalizer Band 5 Coefficient A1 */
 177         { 0x8C, 0x00 }, /* 8C Equalizer Band 5 Coefficient A1 */
 178         { 0x8D, 0x00 }, /* 8D Equalizer Band 5 Coefficient A1 */
 179         { 0x8E, 0x00 }, /* 8E Equalizer Band 5 Coefficient A2 */
 180         { 0x8F, 0x00 }, /* 8F Equalizer Band 5 Coefficient A2 */
 181
 182         { 0x90, 0x00 }, /* 90 Equalizer Band 5 Coefficient A2 */
 183         { 0x91, 0x00 }, /* 91 Equalizer Band 6 Coefficient B0 */
 184         { 0x92, 0x00 }, /* 92 Equalizer Band 6 Coefficient B0 */
 185         { 0x93, 0x00 }, /* 93 Equalizer Band 6 Coefficient B0 */
 186         { 0x94, 0x00 }, /* 94 Equalizer Band 6 Coefficient B1 */
 187         { 0x95, 0x00 }, /* 95 Equalizer Band 6 Coefficient B1 */
 188         { 0x96, 0x00 }, /* 96 Equalizer Band 6 Coefficient B1 */
 189         { 0x97, 0x00 }, /* 97 Equalizer Band 6 Coefficient B2 */
 190         { 0x98, 0x00 }, /* 98 Equalizer Band 6 Coefficient B2 */
 191         { 0x99, 0x00 }, /* 99 Equalizer Band 6 Coefficient B2 */
 192         { 0x9A, 0x00 }, /* 9A Equalizer Band 6 Coefficient A1 */
 193         { 0x9B, 0x00 }, /* 9B Equalizer Band 6 Coefficient A1 */
 194         { 0x9C, 0x00 }, /* 9C Equalizer Band 6 Coefficient A1 */
 195         { 0x9D, 0x00 }, /* 9D Equalizer Band 6 Coefficient A2 */
 196         { 0x9E, 0x00 }, /* 9E Equalizer Band 6 Coefficient A2 */
 197         { 0x9F, 0x00 }, /* 9F Equalizer Band 6 Coefficient A2 */
 198
 199         { 0xA0, 0x00 }, /* A0 Equalizer Band 7 Coefficient B0 */
 200         { 0xA1, 0x00 }, /* A1 Equalizer Band 7 Coefficient B0 */
 201         { 0xA2, 0x00 }, /* A2 Equalizer Band 7 Coefficient B0 */
 202         { 0xA3, 0x00 }, /* A3 Equalizer Band 7 Coefficient B1 */
 203         { 0xA4, 0x00 }, /* A4 Equalizer Band 7 Coefficient B1 */
 204         { 0xA5, 0x00 }, /* A5 Equalizer Band 7 Coefficient B1 */
 205         { 0xA6, 0x00 }, /* A6 Equalizer Band 7 Coefficient B2 */
 206         { 0xA7, 0x00 }, /* A7 Equalizer Band 7 Coefficient B2 */
 207         { 0xA8, 0x00 }, /* A8 Equalizer Band 7 Coefficient B2 */
 208         { 0xA9, 0x00 }, /* A9 Equalizer Band 7 Coefficient A1 */
 209         { 0xAA, 0x00 }, /* AA Equalizer Band 7 Coefficient A1 */
 210         { 0xAB, 0x00 }, /* AB Equalizer Band 7 Coefficient A1 */
 211         { 0xAC, 0x00 }, /* AC Equalizer Band 7 Coefficient A2 */
 212         { 0xAD, 0x00 }, /* AD Equalizer Band 7 Coefficient A2 */
 213         { 0xAE, 0x00 }, /* AE Equalizer Band 7 Coefficient A2 */
 214         { 0xAF, 0x00 }, /* AF ADC Biquad Coefficient B0 */
 215
 216         { 0xB0, 0x00 }, /* B0 ADC Biquad Coefficient B0 */
 217         { 0xB1, 0x00 }, /* B1 ADC Biquad Coefficient B0 */
 218         { 0xB2, 0x00 }, /* B2 ADC Biquad Coefficient B1 */
 219         { 0xB3, 0x00 }, /* B3 ADC Biquad Coefficient B1 */
 220         { 0xB4, 0x00 }, /* B4 ADC Biquad Coefficient B1 */
 221         { 0xB5, 0x00 }, /* B5 ADC Biquad Coefficient B2 */
 222         { 0xB6, 0x00 }, /* B6 ADC Biquad Coefficient B2 */
 223         { 0xB7, 0x00 }, /* B7 ADC Biquad Coefficient B2 */
 224         { 0xB8, 0x00 }, /* B8 ADC Biquad Coefficient A1 */
 225         { 0xB9, 0x00 }, /* B9 ADC Biquad Coefficient A1 */
 226         { 0xBA, 0x00 }, /* BA ADC Biquad Coefficient A1 */
 227         { 0xBB, 0x00 }, /* BB ADC Biquad Coefficient A2 */
 228         { 0xBC, 0x00 }, /* BC ADC Biquad Coefficient A2 */
 229         { 0xBD, 0x00 }, /* BD ADC Biquad Coefficient A2 */
 230         { 0xBE, 0x00 }, /* BE Digital Mic 3 Volume */
 231         { 0xBF, 0x00 }, /* BF Digital Mic 4 Volume */
 232
 233         { 0xC0, 0x00 }, /* C0 Digital Mic 34 Biquad Pre Atten */
 234         { 0xC1, 0x00 }, /* C1 Record TDM Slot */
 235         { 0xC2, 0x00 }, /* C2 Sample Rate */
 236         { 0xC3, 0x00 }, /* C3 Digital Mic 34 Biquad Coefficient C3 */
 237         { 0xC4, 0x00 }, /* C4 Digital Mic 34 Biquad Coefficient C4 */
 238         { 0xC5, 0x00 }, /* C5 Digital Mic 34 Biquad Coefficient C5 */
 239         { 0xC6, 0x00 }, /* C6 Digital Mic 34 Biquad Coefficient C6 */
 240         { 0xC7, 0x00 }, /* C7 Digital Mic 34 Biquad Coefficient C7 */
 241         { 0xC8, 0x00 }, /* C8 Digital Mic 34 Biquad Coefficient C8 */
 242         { 0xC9, 0x00 }, /* C9 Digital Mic 34 Biquad Coefficient C9 */
 243         { 0xCA, 0x00 }, /* CA Digital Mic 34 Biquad Coefficient CA */
 244         { 0xCB, 0x00 }, /* CB Digital Mic 34 Biquad Coefficient CB */
 245         { 0xCC, 0x00 }, /* CC Digital Mic 34 Biquad Coefficient CC */
 246         { 0xCD, 0x00 }, /* CD Digital Mic 34 Biquad Coefficient CD */
 247         { 0xCE, 0x00 }, /* CE Digital Mic 34 Biquad Coefficient CE */
 248         { 0xCF, 0x00 }, /* CF Digital Mic 34 Biquad Coefficient CF */
 249
 250         { 0xD0, 0x00 }, /* D0 Digital Mic 34 Biquad Coefficient D0 */
 251         { 0xD1, 0x00 }, /* D1 Digital Mic 34 Biquad Coefficient D1 */
 252 };
 253
 254 static bool max98090_volatile_register(struct device *dev, unsigned int reg)
 255 {
 256         switch (reg) {
 257         case M98090_REG_SOFTWARE_RESET:
 258         case M98090_REG_DEVICE_STATUS:
 259         case M98090_REG_JACK_STATUS:
 260         case M98090_REG_REVISION_ID:
 261                 return true;
 262         default:
 263                 return false;
 264         }
 265 }
 266
 267 static bool max98090_readable_register(struct device *dev, unsigned int reg)
 268 {
 269         switch (reg) {
 270         case M98090_REG_DEVICE_STATUS:
 271         case M98090_REG_JACK_STATUS:
 272         case M98090_REG_INTERRUPT_S:
 273         case M98090_REG_RESERVED:
 274         case M98090_REG_LINE_INPUT_CONFIG:
 275         case M98090_REG_LINE_INPUT_LEVEL:
 276         case M98090_REG_INPUT_MODE:
 277         case M98090_REG_MIC1_INPUT_LEVEL:
 278         case M98090_REG_MIC2_INPUT_LEVEL:
 279         case M98090_REG_MIC_BIAS_VOLTAGE:
 280         case M98090_REG_DIGITAL_MIC_ENABLE:
 281         case M98090_REG_DIGITAL_MIC_CONFIG:
 282         case M98090_REG_LEFT_ADC_MIXER:
 283         case M98090_REG_RIGHT_ADC_MIXER:
 284         case M98090_REG_LEFT_ADC_LEVEL:
 285         case M98090_REG_RIGHT_ADC_LEVEL:
 286         case M98090_REG_ADC_BIQUAD_LEVEL:
 287         case M98090_REG_ADC_SIDETONE:
 288         case M98090_REG_SYSTEM_CLOCK:
 289         case M98090_REG_CLOCK_MODE:
 290         case M98090_REG_CLOCK_RATIO_NI_MSB:
 291         case M98090_REG_CLOCK_RATIO_NI_LSB:
 292         case M98090_REG_CLOCK_RATIO_MI_MSB:
 293         case M98090_REG_CLOCK_RATIO_MI_LSB:
 294         case M98090_REG_MASTER_MODE:
 295         case M98090_REG_INTERFACE_FORMAT:
 296         case M98090_REG_TDM_CONTROL:
 297         case M98090_REG_TDM_FORMAT:
 298         case M98090_REG_IO_CONFIGURATION:
 299         case M98090_REG_FILTER_CONFIG:
 300         case M98090_REG_DAI_PLAYBACK_LEVEL:
 301         case M98090_REG_DAI_PLAYBACK_LEVEL_EQ:
 302         case M98090_REG_LEFT_HP_MIXER:
 303         case M98090_REG_RIGHT_HP_MIXER:
 304         case M98090_REG_HP_CONTROL:
 305         case M98090_REG_LEFT_HP_VOLUME:
 306         case M98090_REG_RIGHT_HP_VOLUME:
 307         case M98090_REG_LEFT_SPK_MIXER:
 308         case M98090_REG_RIGHT_SPK_MIXER:
 309         case M98090_REG_SPK_CONTROL:
 310         case M98090_REG_LEFT_SPK_VOLUME:
 311         case M98090_REG_RIGHT_SPK_VOLUME:
 312         case M98090_REG_DRC_TIMING:
 313         case M98090_REG_DRC_COMPRESSOR:
 314         case M98090_REG_DRC_EXPANDER:
 315         case M98090_REG_DRC_GAIN:
 316         case M98090_REG_RCV_LOUTL_MIXER:
 317         case M98090_REG_RCV_LOUTL_CONTROL:
 318         case M98090_REG_RCV_LOUTL_VOLUME:
 319         case M98090_REG_LOUTR_MIXER:
 320         case M98090_REG_LOUTR_CONTROL:
 321         case M98090_REG_LOUTR_VOLUME:
 322         case M98090_REG_JACK_DETECT:
 323         case M98090_REG_INPUT_ENABLE:
 324         case M98090_REG_OUTPUT_ENABLE:
 325         case M98090_REG_LEVEL_CONTROL:
 326         case M98090_REG_DSP_FILTER_ENABLE:
 327         case M98090_REG_BIAS_CONTROL:
 328         case M98090_REG_DAC_CONTROL:
 329         case M98090_REG_ADC_CONTROL:
 330         case M98090_REG_DEVICE_SHUTDOWN:
 331         case M98090_REG_EQUALIZER_BASE ... M98090_REG_EQUALIZER_BASE + 0x68:
 332         case M98090_REG_RECORD_BIQUAD_BASE ... M98090_REG_RECORD_BIQUAD_BASE + 0x0E:
 333         case M98090_REG_DMIC3_VOLUME:
 334         case M98090_REG_DMIC4_VOLUME:
 335         case M98090_REG_DMIC34_BQ_PREATTEN:
 336         case M98090_REG_RECORD_TDM_SLOT:
 337         case M98090_REG_SAMPLE_RATE:
 338         case M98090_REG_DMIC34_BIQUAD_BASE ... M98090_REG_DMIC34_BIQUAD_BASE + 0x0E:
 339         case M98090_REG_REVISION_ID:
 340                 return true;
 341         default:
 342                 return false;
 343         }
 344 }
 345
 346 static int max98090_reset(struct max98090_priv *max98090)
 347 {
 348         int ret;
 349
 350         /* Reset the codec by writing to this write-only reset register */
 351         ret = regmap_write(max98090->regmap, M98090_REG_SOFTWARE_RESET,
 352                 M98090_SWRESET_MASK);
 353         if (ret < 0) {
 354                 dev_err(max98090->codec->dev,
 355                         "Failed to reset codec: %d\n", ret);
 356                 return ret;
 357         }
 358
 359         msleep(20);
 360         return ret;
 361 }
 362
 363 static const unsigned int max98090_micboost_tlv[] = {
 364         TLV_DB_RANGE_HEAD(2),
 365         0, 1, TLV_DB_SCALE_ITEM(0, 2000, 0),
 366         2, 2, TLV_DB_SCALE_ITEM(3000, 0, 0),
 367 };
 368
 369 static const DECLARE_TLV_DB_SCALE(max98090_mic_tlv, 0, 100, 0);
 370
 371 static const DECLARE_TLV_DB_SCALE(max98090_line_single_ended_tlv,
 372         -600, 600, 0);
 373
 374 static const unsigned int max98090_line_tlv[] = {
 375         TLV_DB_RANGE_HEAD(2),
 376         0, 3, TLV_DB_SCALE_ITEM(-600, 300, 0),
 377         4, 5, TLV_DB_SCALE_ITEM(1400, 600, 0),
 378 };
 379
 380 static const DECLARE_TLV_DB_SCALE(max98090_avg_tlv, 0, 600, 0);
 381 static const DECLARE_TLV_DB_SCALE(max98090_av_tlv, -1200, 100, 0);
 382
 383 static const DECLARE_TLV_DB_SCALE(max98090_dvg_tlv, 0, 600, 0);
 384 static const DECLARE_TLV_DB_SCALE(max98090_dv_tlv, -1500, 100, 0);
 385
 386 static const DECLARE_TLV_DB_SCALE(max98090_sidetone_tlv, -6050, 200, 0);
 387
 388 static const DECLARE_TLV_DB_SCALE(max98090_alc_tlv, -1500, 100, 0);
 389 static const DECLARE_TLV_DB_SCALE(max98090_alcmakeup_tlv, 0, 100, 0);
 390 static const DECLARE_TLV_DB_SCALE(max98090_alccomp_tlv, -3100, 100, 0);
 391 static const DECLARE_TLV_DB_SCALE(max98090_drcexp_tlv, -6600, 100, 0);
 392 static const DECLARE_TLV_DB_SCALE(max98090_sdg_tlv, 50, 200, 0);
 393
 394 static const unsigned int max98090_mixout_tlv[] = {
 395         TLV_DB_RANGE_HEAD(2),
 396         0, 1, TLV_DB_SCALE_ITEM(-1200, 250, 0),
 397         2, 3, TLV_DB_SCALE_ITEM(-600, 600, 0),
 398 };
 399
 400 static const unsigned int max98090_hp_tlv[] = {
 401         TLV_DB_RANGE_HEAD(5),
 402         0, 6, TLV_DB_SCALE_ITEM(-6700, 400, 0),
 403         7, 14, TLV_DB_SCALE_ITEM(-4000, 300, 0),
 404         15, 21, TLV_DB_SCALE_ITEM(-1700, 200, 0),
 405         22, 27, TLV_DB_SCALE_ITEM(-400, 100, 0),
 406         28, 31, TLV_DB_SCALE_ITEM(150, 50, 0),
 407 };
 408
 409 static const unsigned int max98090_spk_tlv[] = {
 410         TLV_DB_RANGE_HEAD(5),
 411         0, 4, TLV_DB_SCALE_ITEM(-4800, 400, 0),
 412         5, 10, TLV_DB_SCALE_ITEM(-2900, 300, 0),
 413         11, 14, TLV_DB_SCALE_ITEM(-1200, 200, 0),
 414         15, 29, TLV_DB_SCALE_ITEM(-500, 100, 0),
 415         30, 39, TLV_DB_SCALE_ITEM(950, 50, 0),
 416 };
 417
 418 static const unsigned int max98090_rcv_lout_tlv[] = {
 419         TLV_DB_RANGE_HEAD(5),
 420         0, 6, TLV_DB_SCALE_ITEM(-6200, 400, 0),
 421         7, 14, TLV_DB_SCALE_ITEM(-3500, 300, 0),
 422         15, 21, TLV_DB_SCALE_ITEM(-1200, 200, 0),
 423         22, 27, TLV_DB_SCALE_ITEM(100, 100, 0),
 424         28, 31, TLV_DB_SCALE_ITEM(650, 50, 0),
 425 };
 426
 427 static int max98090_get_enab_tlv(struct snd_kcontrol *kcontrol,
 428                                 struct snd_ctl_elem_value *ucontrol)
 429 {
 430         struct snd_soc_codec *codec = snd_soc_kcontrol_codec(kcontrol);
 431         struct max98090_priv *max98090 = snd_soc_codec_get_drvdata(codec);
 432         struct soc_mixer_control *mc =
 433                 (struct soc_mixer_control *)kcontrol->private_value;
 434         unsigned int mask = (1 << fls(mc->max)) - 1;
 435         unsigned int val = snd_soc_read(codec, mc->reg);
 436         unsigned int *select;
 437
 438         switch (mc->reg) {
 439         case M98090_REG_MIC1_INPUT_LEVEL:
 440                 select = &(max98090->pa1en);
 441                 break;
 442         case M98090_REG_MIC2_INPUT_LEVEL:
 443                 select = &(max98090->pa2en);
 444                 break;
 445         case M98090_REG_ADC_SIDETONE:
 446                 select = &(max98090->sidetone);
 447                 break;
 448         default:
 449                 return -EINVAL;
 450         }
 451
 452         val = (val >> mc->shift) & mask;
 453
 454         if (val >= 1) {
 455                 /* If on, return the volume */
 456                 val = val - 1;
 457                 *select = val;
 458         } else {
 459                 /* If off, return last stored value */
 460                 val = *select;
 461         }
 462
 463         ucontrol->value.integer.value[0] = val;
 464         return 0;
 465 }
 466
 467 static int max98090_put_enab_tlv(struct snd_kcontrol *kcontrol,
 468                                 struct snd_ctl_elem_value *ucontrol)
 469 {
 470         struct snd_soc_codec *codec = snd_soc_kcontrol_codec(kcontrol);
 471         struct max98090_priv *max98090 = snd_soc_codec_get_drvdata(codec);
 472         struct soc_mixer_control *mc =
 473                 (struct soc_mixer_control *)kcontrol->private_value;
 474         unsigned int mask = (1 << fls(mc->max)) - 1;
 475         unsigned int sel = ucontrol->value.integer.value[0];
 476         unsigned int val = snd_soc_read(codec, mc->reg);
 477         unsigned int *select;
 478
 479         switch (mc->reg) {
 480         case M98090_REG_MIC1_INPUT_LEVEL:
 481                 select = &(max98090->pa1en);
 482                 break;
 483         case M98090_REG_MIC2_INPUT_LEVEL:
 484                 select = &(max98090->pa2en);
 485                 break;
 486         case M98090_REG_ADC_SIDETONE:
 487                 select = &(max98090->sidetone);
 488                 break;
 489         default:
 490                 return -EINVAL;
 491         }
 492
 493         val = (val >> mc->shift) & mask;
 494
 495         *select = sel;
 496
 497         /* Setting a volume is only valid if it is already On */
 498         if (val >= 1) {
 499                 sel = sel + 1;
 500         } else {
 501                 /* Write what was already there */
 502                 sel = val;
 503         }
 504
 505         snd_soc_update_bits(codec, mc->reg,
 506                 mask << mc->shift,
 507                 sel << mc->shift);
 508
 509         return 0;
 510 }
 511
 512 static const char *max98090_perf_pwr_text[] =
 513         { "High Performance", "Low Power" };
 514 static const char *max98090_pwr_perf_text[] =
 515         { "Low Power", "High Performance" };
 516
 517 static SOC_ENUM_SINGLE_DECL(max98090_vcmbandgap_enum,
 518                             M98090_REG_BIAS_CONTROL,
 519                             M98090_VCM_MODE_SHIFT,
 520                             max98090_pwr_perf_text);
 521
 522 static const char *max98090_osr128_text[] = { "64*fs", "128*fs" };
 523
 524 static SOC_ENUM_SINGLE_DECL(max98090_osr128_enum,
 525                             M98090_REG_ADC_CONTROL,
 526                             M98090_OSR128_SHIFT,
 527                             max98090_osr128_text);
 528
 529 static const char *max98090_mode_text[] = { "Voice", "Music" };
 530
 531 static SOC_ENUM_SINGLE_DECL(max98090_mode_enum,
 532                             M98090_REG_FILTER_CONFIG,
 533                             M98090_MODE_SHIFT,
 534                             max98090_mode_text);
 535
 536 static SOC_ENUM_SINGLE_DECL(max98090_filter_dmic34mode_enum,
 537                             M98090_REG_FILTER_CONFIG,
 538                             M98090_FLT_DMIC34MODE_SHIFT,
 539                             max98090_mode_text);
 540
 541 static const char *max98090_drcatk_text[] =
 542         { "0.5ms", "1ms", "5ms", "10ms", "25ms", "50ms", "100ms", "200ms" };
 543
 544 static SOC_ENUM_SINGLE_DECL(max98090_drcatk_enum,
 545                             M98090_REG_DRC_TIMING,
 546                             M98090_DRCATK_SHIFT,
 547                             max98090_drcatk_text);
 548
 549 static const char *max98090_drcrls_text[] =
 550         { "8s", "4s", "2s", "1s", "0.5s", "0.25s", "0.125s", "0.0625s" };
 551
 552 static SOC_ENUM_SINGLE_DECL(max98090_drcrls_enum,
 553                             M98090_REG_DRC_TIMING,
 554                             M98090_DRCRLS_SHIFT,
 555                             max98090_drcrls_text);
 556
 557 static const char *max98090_alccmp_text[] =
 558         { "1:1", "1:1.5", "1:2", "1:4", "1:INF" };
 559
 560 static SOC_ENUM_SINGLE_DECL(max98090_alccmp_enum,
 561                             M98090_REG_DRC_COMPRESSOR,
 562                             M98090_DRCCMP_SHIFT,
 563                             max98090_alccmp_text);
 564
 565 static const char *max98090_drcexp_text[] = { "1:1", "2:1", "3:1" };
 566
 567 static SOC_ENUM_SINGLE_DECL(max98090_drcexp_enum,
 568                             M98090_REG_DRC_EXPANDER,
 569                             M98090_DRCEXP_SHIFT,
 570                             max98090_drcexp_text);
 571
 572 static SOC_ENUM_SINGLE_DECL(max98090_dac_perfmode_enum,
 573                             M98090_REG_DAC_CONTROL,
 574                             M98090_PERFMODE_SHIFT,
 575                             max98090_perf_pwr_text);
 576
 577 static SOC_ENUM_SINGLE_DECL(max98090_dachp_enum,
 578                             M98090_REG_DAC_CONTROL,
 579                             M98090_DACHP_SHIFT,
 580                             max98090_pwr_perf_text);
 581
 582 static SOC_ENUM_SINGLE_DECL(max98090_adchp_enum,
 583                             M98090_REG_ADC_CONTROL,
 584                             M98090_ADCHP_SHIFT,
 585                             max98090_pwr_perf_text);
 586
 587 static const struct snd_kcontrol_new max98090_snd_controls[] = {
 588         SOC_ENUM("MIC Bias VCM Bandgap", max98090_vcmbandgap_enum),
 589
 590         SOC_SINGLE("DMIC MIC Comp Filter Config", M98090_REG_DIGITAL_MIC_CONFIG,
 591                 M98090_DMIC_COMP_SHIFT, M98090_DMIC_COMP_NUM - 1, 0),
 592
 593         SOC_SINGLE_EXT_TLV("MIC1 Boost Volume",
 594                 M98090_REG_MIC1_INPUT_LEVEL, M98090_MIC_PA1EN_SHIFT,
 595                 M98090_MIC_PA1EN_NUM - 1, 0, max98090_get_enab_tlv,
 596                 max98090_put_enab_tlv, max98090_micboost_tlv),
 597
 598         SOC_SINGLE_EXT_TLV("MIC2 Boost Volume",
 599                 M98090_REG_MIC2_INPUT_LEVEL, M98090_MIC_PA2EN_SHIFT,
 600                 M98090_MIC_PA2EN_NUM - 1, 0, max98090_get_enab_tlv,
 601                 max98090_put_enab_tlv, max98090_micboost_tlv),
 602
 603         SOC_SINGLE_TLV("MIC1 Volume", M98090_REG_MIC1_INPUT_LEVEL,
 604                 M98090_MIC_PGAM1_SHIFT, M98090_MIC_PGAM1_NUM - 1, 1,
 605                 max98090_mic_tlv),
 606
 607         SOC_SINGLE_TLV("MIC2 Volume", M98090_REG_MIC2_INPUT_LEVEL,
 608                 M98090_MIC_PGAM2_SHIFT, M98090_MIC_PGAM2_NUM - 1, 1,
 609                 max98090_mic_tlv),
 610
 611         SOC_SINGLE_RANGE_TLV("LINEA Single Ended Volume",
 612                 M98090_REG_LINE_INPUT_LEVEL, M98090_MIXG135_SHIFT, 0,
 613                 M98090_MIXG135_NUM - 1, 1, max98090_line_single_ended_tlv),
 614
 615         SOC_SINGLE_RANGE_TLV("LINEB Single Ended Volume",
 616                 M98090_REG_LINE_INPUT_LEVEL, M98090_MIXG246_SHIFT, 0,
 617                 M98090_MIXG246_NUM - 1, 1, max98090_line_single_ended_tlv),
 618
 619         SOC_SINGLE_RANGE_TLV("LINEA Volume", M98090_REG_LINE_INPUT_LEVEL,
 620                 M98090_LINAPGA_SHIFT, 0, M98090_LINAPGA_NUM - 1, 1,
 621                 max98090_line_tlv),
 622
 623         SOC_SINGLE_RANGE_TLV("LINEB Volume", M98090_REG_LINE_INPUT_LEVEL,
 624                 M98090_LINBPGA_SHIFT, 0, M98090_LINBPGA_NUM - 1, 1,
 625                 max98090_line_tlv),
 626
 627         SOC_SINGLE("LINEA Ext Resistor Gain Mode", M98090_REG_INPUT_MODE,
 628                 M98090_EXTBUFA_SHIFT, M98090_EXTBUFA_NUM - 1, 0),
 629         SOC_SINGLE("LINEB Ext Resistor Gain Mode", M98090_REG_INPUT_MODE,
 630                 M98090_EXTBUFB_SHIFT, M98090_EXTBUFB_NUM - 1, 0),
 631
 632         SOC_SINGLE_TLV("ADCL Boost Volume", M98090_REG_LEFT_ADC_LEVEL,
 633                 M98090_AVLG_SHIFT, M98090_AVLG_NUM - 1, 0,
 634                 max98090_avg_tlv),
 635         SOC_SINGLE_TLV("ADCR Boost Volume", M98090_REG_RIGHT_ADC_LEVEL,
 636                 M98090_AVRG_SHIFT, M98090_AVLG_NUM - 1, 0,
 637                 max98090_avg_tlv),
 638
 639         SOC_SINGLE_TLV("ADCL Volume", M98090_REG_LEFT_ADC_LEVEL,
 640                 M98090_AVL_SHIFT, M98090_AVL_NUM - 1, 1,
 641                 max98090_av_tlv),
 642         SOC_SINGLE_TLV("ADCR Volume", M98090_REG_RIGHT_ADC_LEVEL,
 643                 M98090_AVR_SHIFT, M98090_AVR_NUM - 1, 1,
 644                 max98090_av_tlv),
 645
 646         SOC_ENUM("ADC Oversampling Rate", max98090_osr128_enum),
 647         SOC_SINGLE("ADC Quantizer Dither", M98090_REG_ADC_CONTROL,
 648                 M98090_ADCDITHER_SHIFT, M98090_ADCDITHER_NUM - 1, 0),
 649         SOC_ENUM("ADC High Performance Mode", max98090_adchp_enum),
 650
 651         SOC_SINGLE("DAC Mono Mode", M98090_REG_IO_CONFIGURATION,
 652                 M98090_DMONO_SHIFT, M98090_DMONO_NUM - 1, 0),
 653         SOC_SINGLE("SDIN Mode", M98090_REG_IO_CONFIGURATION,
 654                 M98090_SDIEN_SHIFT, M98090_SDIEN_NUM - 1, 0),
 655         SOC_SINGLE("SDOUT Mode", M98090_REG_IO_CONFIGURATION,
 656                 M98090_SDOEN_SHIFT, M98090_SDOEN_NUM - 1, 0),
 657         SOC_SINGLE("SDOUT Hi-Z Mode", M98090_REG_IO_CONFIGURATION,
 658                 M98090_HIZOFF_SHIFT, M98090_HIZOFF_NUM - 1, 1),
 659         SOC_ENUM("Filter Mode", max98090_mode_enum),
 660         SOC_SINGLE("Record Path DC Blocking", M98090_REG_FILTER_CONFIG,
 661                 M98090_AHPF_SHIFT, M98090_AHPF_NUM - 1, 0),
 662         SOC_SINGLE("Playback Path DC Blocking", M98090_REG_FILTER_CONFIG,
 663                 M98090_DHPF_SHIFT, M98090_DHPF_NUM - 1, 0),
 664         SOC_SINGLE_TLV("Digital BQ Volume", M98090_REG_ADC_BIQUAD_LEVEL,
 665                 M98090_AVBQ_SHIFT, M98090_AVBQ_NUM - 1, 1, max98090_dv_tlv),
 666         SOC_SINGLE_EXT_TLV("Digital Sidetone Volume",
 667                 M98090_REG_ADC_SIDETONE, M98090_DVST_SHIFT,
 668                 M98090_DVST_NUM - 1, 1, max98090_get_enab_tlv,
 669                 max98090_put_enab_tlv, max98090_sdg_tlv),
 670         SOC_SINGLE_TLV("Digital Coarse Volume", M98090_REG_DAI_PLAYBACK_LEVEL,
 671                 M98090_DVG_SHIFT, M98090_DVG_NUM - 1, 0,
 672                 max98090_dvg_tlv),
 673         SOC_SINGLE_TLV("Digital Volume", M98090_REG_DAI_PLAYBACK_LEVEL,
 674                 M98090_DV_SHIFT, M98090_DV_NUM - 1, 1,
 675                 max98090_dv_tlv),
 676         SND_SOC_BYTES("EQ Coefficients", M98090_REG_EQUALIZER_BASE, 105),
 677         SOC_SINGLE("Digital EQ 3 Band Switch", M98090_REG_DSP_FILTER_ENABLE,
 678                 M98090_EQ3BANDEN_SHIFT, M98090_EQ3BANDEN_NUM - 1, 0),
 679         SOC_SINGLE("Digital EQ 5 Band Switch", M98090_REG_DSP_FILTER_ENABLE,
 680                 M98090_EQ5BANDEN_SHIFT, M98090_EQ5BANDEN_NUM - 1, 0),
 681         SOC_SINGLE("Digital EQ 7 Band Switch", M98090_REG_DSP_FILTER_ENABLE,
 682                 M98090_EQ7BANDEN_SHIFT, M98090_EQ7BANDEN_NUM - 1, 0),
 683         SOC_SINGLE("Digital EQ Clipping Detection", M98090_REG_DAI_PLAYBACK_LEVEL_EQ,
 684                 M98090_EQCLPN_SHIFT, M98090_EQCLPN_NUM - 1,
 685                 1),
 686         SOC_SINGLE_TLV("Digital EQ Volume", M98090_REG_DAI_PLAYBACK_LEVEL_EQ,
 687                 M98090_DVEQ_SHIFT, M98090_DVEQ_NUM - 1, 1,
 688                 max98090_dv_tlv),
 689
 690         SOC_SINGLE("ALC Enable", M98090_REG_DRC_TIMING,
 691                 M98090_DRCEN_SHIFT, M98090_DRCEN_NUM - 1, 0),
 692         SOC_ENUM("ALC Attack Time", max98090_drcatk_enum),
 693         SOC_ENUM("ALC Release Time", max98090_drcrls_enum),
 694         SOC_SINGLE_TLV("ALC Make Up Volume", M98090_REG_DRC_GAIN,
 695                 M98090_DRCG_SHIFT, M98090_DRCG_NUM - 1, 0,
 696                 max98090_alcmakeup_tlv),
 697         SOC_ENUM("ALC Compression Ratio", max98090_alccmp_enum),
 698         SOC_ENUM("ALC Expansion Ratio", max98090_drcexp_enum),
 699         SOC_SINGLE_TLV("ALC Compression Threshold Volume",
 700                 M98090_REG_DRC_COMPRESSOR, M98090_DRCTHC_SHIFT,
 701                 M98090_DRCTHC_NUM - 1, 1, max98090_alccomp_tlv),
 702         SOC_SINGLE_TLV("ALC Expansion Threshold Volume",
 703                 M98090_REG_DRC_EXPANDER, M98090_DRCTHE_SHIFT,
 704                 M98090_DRCTHE_NUM - 1, 1, max98090_drcexp_tlv),
 705
 706         SOC_ENUM("DAC HP Playback Performance Mode",
 707                 max98090_dac_perfmode_enum),
 708         SOC_ENUM("DAC High Performance Mode", max98090_dachp_enum),
 709
 710         SOC_SINGLE_TLV("Headphone Left Mixer Volume",
 711                 M98090_REG_HP_CONTROL, M98090_MIXHPLG_SHIFT,
 712                 M98090_MIXHPLG_NUM - 1, 1, max98090_mixout_tlv),
 713         SOC_SINGLE_TLV("Headphone Right Mixer Volume",
 714                 M98090_REG_HP_CONTROL, M98090_MIXHPRG_SHIFT,
 715                 M98090_MIXHPRG_NUM - 1, 1, max98090_mixout_tlv),
 716
 717         SOC_SINGLE_TLV("Speaker Left Mixer Volume",
 718                 M98090_REG_SPK_CONTROL, M98090_MIXSPLG_SHIFT,
 719                 M98090_MIXSPLG_NUM - 1, 1, max98090_mixout_tlv),
 720         SOC_SINGLE_TLV("Speaker Right Mixer Volume",
 721                 M98090_REG_SPK_CONTROL, M98090_MIXSPRG_SHIFT,
 722                 M98090_MIXSPRG_NUM - 1, 1, max98090_mixout_tlv),
 723
 724         SOC_SINGLE_TLV("Receiver Left Mixer Volume",
 725                 M98090_REG_RCV_LOUTL_CONTROL, M98090_MIXRCVLG_SHIFT,
 726                 M98090_MIXRCVLG_NUM - 1, 1, max98090_mixout_tlv),
 727         SOC_SINGLE_TLV("Receiver Right Mixer Volume",
 728                 M98090_REG_LOUTR_CONTROL, M98090_MIXRCVRG_SHIFT,
 729                 M98090_MIXRCVRG_NUM - 1, 1, max98090_mixout_tlv),
 730
 731         SOC_DOUBLE_R_TLV("Headphone Volume", M98090_REG_LEFT_HP_VOLUME,
 732                 M98090_REG_RIGHT_HP_VOLUME, M98090_HPVOLL_SHIFT,
 733                 M98090_HPVOLL_NUM - 1, 0, max98090_hp_tlv),
 734
 735         SOC_DOUBLE_R_RANGE_TLV("Speaker Volume",
 736                 M98090_REG_LEFT_SPK_VOLUME, M98090_REG_RIGHT_SPK_VOLUME,
 737                 M98090_SPVOLL_SHIFT, 24, M98090_SPVOLL_NUM - 1 + 24,
 738                 0, max98090_spk_tlv),
 739
 740         SOC_DOUBLE_R_TLV("Receiver Volume", M98090_REG_RCV_LOUTL_VOLUME,
 741                 M98090_REG_LOUTR_VOLUME, M98090_RCVLVOL_SHIFT,
 742                 M98090_RCVLVOL_NUM - 1, 0, max98090_rcv_lout_tlv),
 743
 744         SOC_SINGLE("Headphone Left Switch", M98090_REG_LEFT_HP_VOLUME,
 745                 M98090_HPLM_SHIFT, 1, 1),
 746         SOC_SINGLE("Headphone Right Switch", M98090_REG_RIGHT_HP_VOLUME,
 747                 M98090_HPRM_SHIFT, 1, 1),
 748
 749         SOC_SINGLE("Speaker Left Switch", M98090_REG_LEFT_SPK_VOLUME,
 750                 M98090_SPLM_SHIFT, 1, 1),
 751         SOC_SINGLE("Speaker Right Switch", M98090_REG_RIGHT_SPK_VOLUME,
 752                 M98090_SPRM_SHIFT, 1, 1),
 753
 754         SOC_SINGLE("Receiver Left Switch", M98090_REG_RCV_LOUTL_VOLUME,
 755                 M98090_RCVLM_SHIFT, 1, 1),
 756         SOC_SINGLE("Receiver Right Switch", M98090_REG_LOUTR_VOLUME,
 757                 M98090_RCVRM_SHIFT, 1, 1),
 758
 759         SOC_SINGLE("Zero-Crossing Detection", M98090_REG_LEVEL_CONTROL,
 760                 M98090_ZDENN_SHIFT, M98090_ZDENN_NUM - 1, 1),
 761         SOC_SINGLE("Enhanced Vol Smoothing", M98090_REG_LEVEL_CONTROL,
 762                 M98090_VS2ENN_SHIFT, M98090_VS2ENN_NUM - 1, 1),
 763         SOC_SINGLE("Volume Adjustment Smoothing", M98090_REG_LEVEL_CONTROL,
 764                 M98090_VSENN_SHIFT, M98090_VSENN_NUM - 1, 1),
 765
 766         SND_SOC_BYTES("Biquad Coefficients", M98090_REG_RECORD_BIQUAD_BASE, 15),
 767         SOC_SINGLE("Biquad Switch", M98090_REG_DSP_FILTER_ENABLE,
 768                 M98090_ADCBQEN_SHIFT, M98090_ADCBQEN_NUM - 1, 0),
 769 };
 770
 771 static const struct snd_kcontrol_new max98091_snd_controls[] = {
 772
 773         SOC_SINGLE("DMIC34 Zeropad", M98090_REG_SAMPLE_RATE,
 774                 M98090_DMIC34_ZEROPAD_SHIFT,
 775                 M98090_DMIC34_ZEROPAD_NUM - 1, 0),
 776
 777         SOC_ENUM("Filter DMIC34 Mode", max98090_filter_dmic34mode_enum),
 778         SOC_SINGLE("DMIC34 DC Blocking", M98090_REG_FILTER_CONFIG,
 779                 M98090_FLT_DMIC34HPF_SHIFT,
 780                 M98090_FLT_DMIC34HPF_NUM - 1, 0),
 781
 782         SOC_SINGLE_TLV("DMIC3 Boost Volume", M98090_REG_DMIC3_VOLUME,
 783                 M98090_DMIC_AV3G_SHIFT, M98090_DMIC_AV3G_NUM - 1, 0,
 784                 max98090_avg_tlv),
 785         SOC_SINGLE_TLV("DMIC4 Boost Volume", M98090_REG_DMIC4_VOLUME,
 786                 M98090_DMIC_AV4G_SHIFT, M98090_DMIC_AV4G_NUM - 1, 0,
 787                 max98090_avg_tlv),
 788
 789         SOC_SINGLE_TLV("DMIC3 Volume", M98090_REG_DMIC3_VOLUME,
 790                 M98090_DMIC_AV3_SHIFT, M98090_DMIC_AV3_NUM - 1, 1,
 791                 max98090_av_tlv),
 792         SOC_SINGLE_TLV("DMIC4 Volume", M98090_REG_DMIC4_VOLUME,
 793                 M98090_DMIC_AV4_SHIFT, M98090_DMIC_AV4_NUM - 1, 1,
 794                 max98090_av_tlv),
 795
 796         SND_SOC_BYTES("DMIC34 Biquad Coefficients",
 797                 M98090_REG_DMIC34_BIQUAD_BASE, 15),
 798         SOC_SINGLE("DMIC34 Biquad Switch", M98090_REG_DSP_FILTER_ENABLE,
 799                 M98090_DMIC34BQEN_SHIFT, M98090_DMIC34BQEN_NUM - 1, 0),
 800
 801         SOC_SINGLE_TLV("DMIC34 BQ PreAttenuation Volume",
 802                 M98090_REG_DMIC34_BQ_PREATTEN, M98090_AV34BQ_SHIFT,
 803                 M98090_AV34BQ_NUM - 1, 1, max98090_dv_tlv),
 804 };
 805
 806 static int max98090_micinput_event(struct snd_soc_dapm_widget *w,
 807                                  struct snd_kcontrol *kcontrol, int event)
 808 {
 809         struct snd_soc_codec *codec = snd_soc_dapm_to_codec(w->dapm);
 810         struct max98090_priv *max98090 = snd_soc_codec_get_drvdata(codec);
 811
 812         unsigned int val = snd_soc_read(codec, w->reg);
 813
 814         if (w->reg == M98090_REG_MIC1_INPUT_LEVEL)
 815                 val = (val & M98090_MIC_PA1EN_MASK) >> M98090_MIC_PA1EN_SHIFT;
 816         else
 817                 val = (val & M98090_MIC_PA2EN_MASK) >> M98090_MIC_PA2EN_SHIFT;
 818
 819         if (val >= 1) {
 820                 if (w->reg == M98090_REG_MIC1_INPUT_LEVEL) {
 821                         max98090->pa1en = val - 1; /* Update for volatile */
 822                 } else {
 823                         max98090->pa2en = val - 1; /* Update for volatile */
 824                 }
 825         }
 826
 827         switch (event) {
 828         case SND_SOC_DAPM_POST_PMU:
 829                 /* If turning on, set to most recently selected volume */
 830                 if (w->reg == M98090_REG_MIC1_INPUT_LEVEL)
 831                         val = max98090->pa1en + 1;
 832                 else
 833                         val = max98090->pa2en + 1;
 834                 break;
 835         case SND_SOC_DAPM_POST_PMD:
 836                 /* If turning off, turn off */
 837                 val = 0;
 838                 break;
 839         default:
 840                 return -EINVAL;
 841         }
 842
 843         if (w->reg == M98090_REG_MIC1_INPUT_LEVEL)
 844                 snd_soc_update_bits(codec, w->reg, M98090_MIC_PA1EN_MASK,
 845                         val << M98090_MIC_PA1EN_SHIFT);
 846         else
 847                 snd_soc_update_bits(codec, w->reg, M98090_MIC_PA2EN_MASK,
 848                         val << M98090_MIC_PA2EN_SHIFT);
 849
 850         return 0;
 851 }
 852
 853 static int max98090_shdn_event(struct snd_soc_dapm_widget *w,
 854                                  struct snd_kcontrol *kcontrol, int event)
 855 {
 856         struct snd_soc_codec *codec = snd_soc_dapm_to_codec(w->dapm);
 857         struct max98090_priv *max98090 = snd_soc_codec_get_drvdata(codec);
 858
 859         if (event & SND_SOC_DAPM_POST_PMU)
 860                 max98090->shdn_pending = true;
 861
 862         return 0;
 863
 864 }
 865
 866 static const char *mic1_mux_text[] = { "IN12", "IN56" };
 867
 868 static SOC_ENUM_SINGLE_DECL(mic1_mux_enum,
 869                             M98090_REG_INPUT_MODE,
 870                             M98090_EXTMIC1_SHIFT,
 871                             mic1_mux_text);
 872
 873 static const struct snd_kcontrol_new max98090_mic1_mux =
 874         SOC_DAPM_ENUM("MIC1 Mux", mic1_mux_enum);
 875
 876 static const char *mic2_mux_text[] = { "IN34", "IN56" };
 877
 878 static SOC_ENUM_SINGLE_DECL(mic2_mux_enum,
 879                             M98090_REG_INPUT_MODE,
 880                             M98090_EXTMIC2_SHIFT,
 881                             mic2_mux_text);
 882
 883 static const struct snd_kcontrol_new max98090_mic2_mux =
 884         SOC_DAPM_ENUM("MIC2 Mux", mic2_mux_enum);
 885
 886 static const char *dmic_mux_text[] = { "ADC", "DMIC" };
 887
 888 static SOC_ENUM_SINGLE_VIRT_DECL(dmic_mux_enum, dmic_mux_text);
 889
 890 static const struct snd_kcontrol_new max98090_dmic_mux =
 891         SOC_DAPM_ENUM("DMIC Mux", dmic_mux_enum);
 892
 893 static const char *max98090_micpre_text[] = { "Off", "On" };
 894
 895 static SOC_ENUM_SINGLE_DECL(max98090_pa1en_enum,
 896                             M98090_REG_MIC1_INPUT_LEVEL,
 897                             M98090_MIC_PA1EN_SHIFT,
 898                             max98090_micpre_text);
 899
 900 static SOC_ENUM_SINGLE_DECL(max98090_pa2en_enum,
 901                             M98090_REG_MIC2_INPUT_LEVEL,
 902                             M98090_MIC_PA2EN_SHIFT,
 903                             max98090_micpre_text);
 904
 905 /* LINEA mixer switch */
 906 static const struct snd_kcontrol_new max98090_linea_mixer_controls[] = {
 907         SOC_DAPM_SINGLE("IN1 Switch", M98090_REG_LINE_INPUT_CONFIG,
 908                 M98090_IN1SEEN_SHIFT, 1, 0),
 909         SOC_DAPM_SINGLE("IN3 Switch", M98090_REG_LINE_INPUT_CONFIG,
 910                 M98090_IN3SEEN_SHIFT, 1, 0),
 911         SOC_DAPM_SINGLE("IN5 Switch", M98090_REG_LINE_INPUT_CONFIG,
 912                 M98090_IN5SEEN_SHIFT, 1, 0),
 913         SOC_DAPM_SINGLE("IN34 Switch", M98090_REG_LINE_INPUT_CONFIG,
 914                 M98090_IN34DIFF_SHIFT, 1, 0),
 915 };
 916
 917 /* LINEB mixer switch */
 918 static const struct snd_kcontrol_new max98090_lineb_mixer_controls[] = {
 919         SOC_DAPM_SINGLE("IN2 Switch", M98090_REG_LINE_INPUT_CONFIG,
 920                 M98090_IN2SEEN_SHIFT, 1, 0),
 921         SOC_DAPM_SINGLE("IN4 Switch", M98090_REG_LINE_INPUT_CONFIG,
 922                 M98090_IN4SEEN_SHIFT, 1, 0),
 923         SOC_DAPM_SINGLE("IN6 Switch", M98090_REG_LINE_INPUT_CONFIG,
 924                 M98090_IN6SEEN_SHIFT, 1, 0),
 925         SOC_DAPM_SINGLE("IN56 Switch", M98090_REG_LINE_INPUT_CONFIG,
 926                 M98090_IN56DIFF_SHIFT, 1, 0),
 927 };
 928
 929 /* Left ADC mixer switch */
 930 static const struct snd_kcontrol_new max98090_left_adc_mixer_controls[] = {
 931         SOC_DAPM_SINGLE("IN12 Switch", M98090_REG_LEFT_ADC_MIXER,
 932                 M98090_MIXADL_IN12DIFF_SHIFT, 1, 0),
 933         SOC_DAPM_SINGLE("IN34 Switch", M98090_REG_LEFT_ADC_MIXER,
 934                 M98090_MIXADL_IN34DIFF_SHIFT, 1, 0),
 935         SOC_DAPM_SINGLE("IN56 Switch", M98090_REG_LEFT_ADC_MIXER,
 936                 M98090_MIXADL_IN65DIFF_SHIFT, 1, 0),
 937         SOC_DAPM_SINGLE("LINEA Switch", M98090_REG_LEFT_ADC_MIXER,
 938                 M98090_MIXADL_LINEA_SHIFT, 1, 0),
 939         SOC_DAPM_SINGLE("LINEB Switch", M98090_REG_LEFT_ADC_MIXER,
 940                 M98090_MIXADL_LINEB_SHIFT, 1, 0),
 941         SOC_DAPM_SINGLE("MIC1 Switch", M98090_REG_LEFT_ADC_MIXER,
 942                 M98090_MIXADL_MIC1_SHIFT, 1, 0),
 943         SOC_DAPM_SINGLE("MIC2 Switch", M98090_REG_LEFT_ADC_MIXER,
 944                 M98090_MIXADL_MIC2_SHIFT, 1, 0),
 945 };
 946
 947 /* Right ADC mixer switch */
 948 static const struct snd_kcontrol_new max98090_right_adc_mixer_controls[] = {
 949         SOC_DAPM_SINGLE("IN12 Switch", M98090_REG_RIGHT_ADC_MIXER,
 950                 M98090_MIXADR_IN12DIFF_SHIFT, 1, 0),
 951         SOC_DAPM_SINGLE("IN34 Switch", M98090_REG_RIGHT_ADC_MIXER,
 952                 M98090_MIXADR_IN34DIFF_SHIFT, 1, 0),
 953         SOC_DAPM_SINGLE("IN56 Switch", M98090_REG_RIGHT_ADC_MIXER,
 954                 M98090_MIXADR_IN65DIFF_SHIFT, 1, 0),
 955         SOC_DAPM_SINGLE("LINEA Switch", M98090_REG_RIGHT_ADC_MIXER,
 956                 M98090_MIXADR_LINEA_SHIFT, 1, 0),
 957         SOC_DAPM_SINGLE("LINEB Switch", M98090_REG_RIGHT_ADC_MIXER,
 958                 M98090_MIXADR_LINEB_SHIFT, 1, 0),
 959         SOC_DAPM_SINGLE("MIC1 Switch", M98090_REG_RIGHT_ADC_MIXER,
 960                 M98090_MIXADR_MIC1_SHIFT, 1, 0),
 961         SOC_DAPM_SINGLE("MIC2 Switch", M98090_REG_RIGHT_ADC_MIXER,
 962                 M98090_MIXADR_MIC2_SHIFT, 1, 0),
 963 };
 964
 965 static const char *lten_mux_text[] = { "Normal", "Loopthrough" };
 966
 967 static SOC_ENUM_SINGLE_DECL(ltenl_mux_enum,
 968                             M98090_REG_IO_CONFIGURATION,
 969                             M98090_LTEN_SHIFT,
 970                             lten_mux_text);
 971
 972 static SOC_ENUM_SINGLE_DECL(ltenr_mux_enum,
 973                             M98090_REG_IO_CONFIGURATION,
 974                             M98090_LTEN_SHIFT,
 975                             lten_mux_text);
 976
 977 static const struct snd_kcontrol_new max98090_ltenl_mux =
 978         SOC_DAPM_ENUM("LTENL Mux", ltenl_mux_enum);
 979
 980 static const struct snd_kcontrol_new max98090_ltenr_mux =
 981         SOC_DAPM_ENUM("LTENR Mux", ltenr_mux_enum);
 982
 983 static const char *lben_mux_text[] = { "Normal", "Loopback" };
 984
 985 static SOC_ENUM_SINGLE_DECL(lbenl_mux_enum,
 986                             M98090_REG_IO_CONFIGURATION,
 987                             M98090_LBEN_SHIFT,
 988                             lben_mux_text);
 989
 990 static SOC_ENUM_SINGLE_DECL(lbenr_mux_enum,
 991                             M98090_REG_IO_CONFIGURATION,
 992                             M98090_LBEN_SHIFT,
 993                             lben_mux_text);
 994
 995 static const struct snd_kcontrol_new max98090_lbenl_mux =
 996         SOC_DAPM_ENUM("LBENL Mux", lbenl_mux_enum);
 997
 998 static const struct snd_kcontrol_new max98090_lbenr_mux =
 999         SOC_DAPM_ENUM("LBENR Mux", lbenr_mux_enum);
1000
1001 static const char *stenl_mux_text[] = { "Normal", "Sidetone Left" };
1002
1003 static const char *stenr_mux_text[] = { "Normal", "Sidetone Right" };
1004
1005 static SOC_ENUM_SINGLE_DECL(stenl_mux_enum,
1006                             M98090_REG_ADC_SIDETONE,
1007                             M98090_DSTSL_SHIFT,
1008                             stenl_mux_text);
1009
1010 static SOC_ENUM_SINGLE_DECL(stenr_mux_enum,
1011                             M98090_REG_ADC_SIDETONE,
1012                             M98090_DSTSR_SHIFT,
1013                             stenr_mux_text);
1014
1015 static const struct snd_kcontrol_new max98090_stenl_mux =
1016         SOC_DAPM_ENUM("STENL Mux", stenl_mux_enum);
1017
1018 static const struct snd_kcontrol_new max98090_stenr_mux =
1019         SOC_DAPM_ENUM("STENR Mux", stenr_mux_enum);
1020
1021 /* Left speaker mixer switch */
1022 static const struct
1023         snd_kcontrol_new max98090_left_speaker_mixer_controls[] = {
1024         SOC_DAPM_SINGLE("Left DAC Switch", M98090_REG_LEFT_SPK_MIXER,
1025                 M98090_MIXSPL_DACL_SHIFT, 1, 0),
1026         SOC_DAPM_SINGLE("Right DAC Switch", M98090_REG_LEFT_SPK_MIXER,
1027                 M98090_MIXSPL_DACR_SHIFT, 1, 0),
1028         SOC_DAPM_SINGLE("LINEA Switch", M98090_REG_LEFT_SPK_MIXER,
1029                 M98090_MIXSPL_LINEA_SHIFT, 1, 0),
1030         SOC_DAPM_SINGLE("LINEB Switch", M98090_REG_LEFT_SPK_MIXER,
1031                 M98090_MIXSPL_LINEB_SHIFT, 1, 0),
1032         SOC_DAPM_SINGLE("MIC1 Switch", M98090_REG_LEFT_SPK_MIXER,
1033                 M98090_MIXSPL_MIC1_SHIFT, 1, 0),
1034         SOC_DAPM_SINGLE("MIC2 Switch", M98090_REG_LEFT_SPK_MIXER,
1035                 M98090_MIXSPL_MIC2_SHIFT, 1, 0),
1036 };
1037
1038 /* Right speaker mixer switch */
1039 static const struct
1040         snd_kcontrol_new max98090_right_speaker_mixer_controls[] = {
1041         SOC_DAPM_SINGLE("Left DAC Switch", M98090_REG_RIGHT_SPK_MIXER,
1042                 M98090_MIXSPR_DACL_SHIFT, 1, 0),
1043         SOC_DAPM_SINGLE("Right DAC Switch", M98090_REG_RIGHT_SPK_MIXER,
1044                 M98090_MIXSPR_DACR_SHIFT, 1, 0),
1045         SOC_DAPM_SINGLE("LINEA Switch", M98090_REG_RIGHT_SPK_MIXER,
1046                 M98090_MIXSPR_LINEA_SHIFT, 1, 0),
1047         SOC_DAPM_SINGLE("LINEB Switch", M98090_REG_RIGHT_SPK_MIXER,
1048                 M98090_MIXSPR_LINEB_SHIFT, 1, 0),
1049         SOC_DAPM_SINGLE("MIC1 Switch", M98090_REG_RIGHT_SPK_MIXER,
1050                 M98090_MIXSPR_MIC1_SHIFT, 1, 0),
1051         SOC_DAPM_SINGLE("MIC2 Switch", M98090_REG_RIGHT_SPK_MIXER,
1052                 M98090_MIXSPR_MIC2_SHIFT, 1, 0),
1053 };
1054
1055 /* Left headphone mixer switch */
1056 static const struct snd_kcontrol_new max98090_left_hp_mixer_controls[] = {
1057         SOC_DAPM_SINGLE("Left DAC Switch", M98090_REG_LEFT_HP_MIXER,
1058                 M98090_MIXHPL_DACL_SHIFT, 1, 0),
1059         SOC_DAPM_SINGLE("Right DAC Switch", M98090_REG_LEFT_HP_MIXER,
1060                 M98090_MIXHPL_DACR_SHIFT, 1, 0),
1061         SOC_DAPM_SINGLE("LINEA Switch", M98090_REG_LEFT_HP_MIXER,
1062                 M98090_MIXHPL_LINEA_SHIFT, 1, 0),
1063         SOC_DAPM_SINGLE("LINEB Switch", M98090_REG_LEFT_HP_MIXER,
1064                 M98090_MIXHPL_LINEB_SHIFT, 1, 0),
1065         SOC_DAPM_SINGLE("MIC1 Switch", M98090_REG_LEFT_HP_MIXER,
1066                 M98090_MIXHPL_MIC1_SHIFT, 1, 0),
1067         SOC_DAPM_SINGLE("MIC2 Switch", M98090_REG_LEFT_HP_MIXER,
1068                 M98090_MIXHPL_MIC2_SHIFT, 1, 0),
1069 };
1070
1071 /* Right headphone mixer switch */
1072 static const struct snd_kcontrol_new max98090_right_hp_mixer_controls[] = {
1073         SOC_DAPM_SINGLE("Left DAC Switch", M98090_REG_RIGHT_HP_MIXER,
1074                 M98090_MIXHPR_DACL_SHIFT, 1, 0),
1075         SOC_DAPM_SINGLE("Right DAC Switch", M98090_REG_RIGHT_HP_MIXER,
1076                 M98090_MIXHPR_DACR_SHIFT, 1, 0),
1077         SOC_DAPM_SINGLE("LINEA Switch", M98090_REG_RIGHT_HP_MIXER,
1078                 M98090_MIXHPR_LINEA_SHIFT, 1, 0),
1079         SOC_DAPM_SINGLE("LINEB Switch", M98090_REG_RIGHT_HP_MIXER,
1080                 M98090_MIXHPR_LINEB_SHIFT, 1, 0),
1081         SOC_DAPM_SINGLE("MIC1 Switch", M98090_REG_RIGHT_HP_MIXER,
1082                 M98090_MIXHPR_MIC1_SHIFT, 1, 0),
1083         SOC_DAPM_SINGLE("MIC2 Switch", M98090_REG_RIGHT_HP_MIXER,
1084                 M98090_MIXHPR_MIC2_SHIFT, 1, 0),
1085 };
1086
1087 /* Left receiver mixer switch */
1088 static const struct snd_kcontrol_new max98090_left_rcv_mixer_controls[] = {
1089         SOC_DAPM_SINGLE("Left DAC Switch", M98090_REG_RCV_LOUTL_MIXER,
1090                 M98090_MIXRCVL_DACL_SHIFT, 1, 0),
1091         SOC_DAPM_SINGLE("Right DAC Switch", M98090_REG_RCV_LOUTL_MIXER,
1092                 M98090_MIXRCVL_DACR_SHIFT, 1, 0),
1093         SOC_DAPM_SINGLE("LINEA Switch", M98090_REG_RCV_LOUTL_MIXER,
1094                 M98090_MIXRCVL_LINEA_SHIFT, 1, 0),
1095         SOC_DAPM_SINGLE("LINEB Switch", M98090_REG_RCV_LOUTL_MIXER,
1096                 M98090_MIXRCVL_LINEB_SHIFT, 1, 0),
1097         SOC_DAPM_SINGLE("MIC1 Switch", M98090_REG_RCV_LOUTL_MIXER,
1098                 M98090_MIXRCVL_MIC1_SHIFT, 1, 0),
1099         SOC_DAPM_SINGLE("MIC2 Switch", M98090_REG_RCV_LOUTL_MIXER,
1100                 M98090_MIXRCVL_MIC2_SHIFT, 1, 0),
1101 };
1102
1103 /* Right receiver mixer switch */
1104 static const struct snd_kcontrol_new max98090_right_rcv_mixer_controls[] = {
1105         SOC_DAPM_SINGLE("Left DAC Switch", M98090_REG_LOUTR_MIXER,
1106                 M98090_MIXRCVR_DACL_SHIFT, 1, 0),
1107         SOC_DAPM_SINGLE("Right DAC Switch", M98090_REG_LOUTR_MIXER,
1108                 M98090_MIXRCVR_DACR_SHIFT, 1, 0),
1109         SOC_DAPM_SINGLE("LINEA Switch", M98090_REG_LOUTR_MIXER,
1110                 M98090_MIXRCVR_LINEA_SHIFT, 1, 0),
1111         SOC_DAPM_SINGLE("LINEB Switch", M98090_REG_LOUTR_MIXER,
1112                 M98090_MIXRCVR_LINEB_SHIFT, 1, 0),
1113         SOC_DAPM_SINGLE("MIC1 Switch", M98090_REG_LOUTR_MIXER,
1114                 M98090_MIXRCVR_MIC1_SHIFT, 1, 0),
1115         SOC_DAPM_SINGLE("MIC2 Switch", M98090_REG_LOUTR_MIXER,
1116                 M98090_MIXRCVR_MIC2_SHIFT, 1, 0),
1117 };
1118
1119 static const char *linmod_mux_text[] = { "Left Only", "Left and Right" };
1120
1121 static SOC_ENUM_SINGLE_DECL(linmod_mux_enum,
1122                             M98090_REG_LOUTR_MIXER,
1123                             M98090_LINMOD_SHIFT,
1124                             linmod_mux_text);
1125
1126 static const struct snd_kcontrol_new max98090_linmod_mux =
1127         SOC_DAPM_ENUM("LINMOD Mux", linmod_mux_enum);
1128
1129 static const char *mixhpsel_mux_text[] = { "DAC Only", "HP Mixer" };
1130
1131 /*
1132  * This is a mux as it selects the HP output, but to DAPM it is a Mixer enable
1133  */
1134 static SOC_ENUM_SINGLE_DECL(mixhplsel_mux_enum,
1135                             M98090_REG_HP_CONTROL,
1136                             M98090_MIXHPLSEL_SHIFT,
1137                             mixhpsel_mux_text);
1138
1139 static const struct snd_kcontrol_new max98090_mixhplsel_mux =
1140         SOC_DAPM_ENUM("MIXHPLSEL Mux", mixhplsel_mux_enum);
1141
1142 static SOC_ENUM_SINGLE_DECL(mixhprsel_mux_enum,
1143                             M98090_REG_HP_CONTROL,
1144                             M98090_MIXHPRSEL_SHIFT,
1145                             mixhpsel_mux_text);
1146
1147 static const struct snd_kcontrol_new max98090_mixhprsel_mux =
1148         SOC_DAPM_ENUM("MIXHPRSEL Mux", mixhprsel_mux_enum);
1149
1150 static const struct snd_soc_dapm_widget max98090_dapm_widgets[] = {
1151         SND_SOC_DAPM_INPUT("MIC1"),
1152         SND_SOC_DAPM_INPUT("MIC2"),
1153         SND_SOC_DAPM_INPUT("DMICL"),
1154         SND_SOC_DAPM_INPUT("DMICR"),
1155         SND_SOC_DAPM_INPUT("IN1"),
1156         SND_SOC_DAPM_INPUT("IN2"),
1157         SND_SOC_DAPM_INPUT("IN3"),
1158         SND_SOC_DAPM_INPUT("IN4"),
1159         SND_SOC_DAPM_INPUT("IN5"),
1160         SND_SOC_DAPM_INPUT("IN6"),
1161         SND_SOC_DAPM_INPUT("IN12"),
1162         SND_SOC_DAPM_INPUT("IN34"),
1163         SND_SOC_DAPM_INPUT("IN56"),
1164
1165         SND_SOC_DAPM_SUPPLY("MICBIAS", M98090_REG_INPUT_ENABLE,
1166                 M98090_MBEN_SHIFT, 0, NULL, 0),
1167         SND_SOC_DAPM_SUPPLY("SHDN", M98090_REG_DEVICE_SHUTDOWN,
1168                 M98090_SHDNN_SHIFT, 0, NULL, 0),
1169         SND_SOC_DAPM_SUPPLY("SDIEN", M98090_REG_IO_CONFIGURATION,
1170                 M98090_SDIEN_SHIFT, 0, NULL, 0),
1171         SND_SOC_DAPM_SUPPLY("SDOEN", M98090_REG_IO_CONFIGURATION,
1172                 M98090_SDOEN_SHIFT, 0, NULL, 0),
1173         SND_SOC_DAPM_SUPPLY("DMICL_ENA", M98090_REG_DIGITAL_MIC_ENABLE,
1174                  M98090_DIGMICL_SHIFT, 0, max98090_shdn_event,
1175                         SND_SOC_DAPM_POST_PMU),
1176         SND_SOC_DAPM_SUPPLY("DMICR_ENA", M98090_REG_DIGITAL_MIC_ENABLE,
1177                  M98090_DIGMICR_SHIFT, 0, max98090_shdn_event,
1178                          SND_SOC_DAPM_POST_PMU),
1179         SND_SOC_DAPM_SUPPLY("AHPF", M98090_REG_FILTER_CONFIG,
1180                 M98090_AHPF_SHIFT, 0, NULL, 0),
1181
1182 /*
1183  * Note: Sysclk and misc power supplies are taken care of by SHDN
1184  */
1185
1186         SND_SOC_DAPM_MUX("MIC1 Mux", SND_SOC_NOPM,
1187                 0, 0, &max98090_mic1_mux),
1188
1189         SND_SOC_DAPM_MUX("MIC2 Mux", SND_SOC_NOPM,
1190                 0, 0, &max98090_mic2_mux),
1191
1192         SND_SOC_DAPM_MUX("DMIC Mux", SND_SOC_NOPM, 0, 0, &max98090_dmic_mux),
1193
1194         SND_SOC_DAPM_PGA_E("MIC1 Input", M98090_REG_MIC1_INPUT_LEVEL,
1195                 M98090_MIC_PA1EN_SHIFT, 0, NULL, 0, max98090_micinput_event,
1196                 SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1197
1198         SND_SOC_DAPM_PGA_E("MIC2 Input", M98090_REG_MIC2_INPUT_LEVEL,
1199                 M98090_MIC_PA2EN_SHIFT, 0, NULL, 0, max98090_micinput_event,
1200                 SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1201
1202         SND_SOC_DAPM_MIXER("LINEA Mixer", SND_SOC_NOPM, 0, 0,
1203                 &max98090_linea_mixer_controls[0],
1204                 ARRAY_SIZE(max98090_linea_mixer_controls)),
1205
1206         SND_SOC_DAPM_MIXER("LINEB Mixer", SND_SOC_NOPM, 0, 0,
1207                 &max98090_lineb_mixer_controls[0],
1208                 ARRAY_SIZE(max98090_lineb_mixer_controls)),
1209
1210         SND_SOC_DAPM_PGA("LINEA Input", M98090_REG_INPUT_ENABLE,
1211                 M98090_LINEAEN_SHIFT, 0, NULL, 0),
1212         SND_SOC_DAPM_PGA("LINEB Input", M98090_REG_INPUT_ENABLE,
1213                 M98090_LINEBEN_SHIFT, 0, NULL, 0),
1214
1215         SND_SOC_DAPM_MIXER("Left ADC Mixer", SND_SOC_NOPM, 0, 0,
1216                 &max98090_left_adc_mixer_controls[0],
1217                 ARRAY_SIZE(max98090_left_adc_mixer_controls)),
1218
1219         SND_SOC_DAPM_MIXER("Right ADC Mixer", SND_SOC_NOPM, 0, 0,
1220                 &max98090_right_adc_mixer_controls[0],
1221                 ARRAY_SIZE(max98090_right_adc_mixer_controls)),
1222
1223         SND_SOC_DAPM_ADC_E("ADCL", NULL, M98090_REG_INPUT_ENABLE,
1224                 M98090_ADLEN_SHIFT, 0, max98090_shdn_event,
1225                 SND_SOC_DAPM_POST_PMU),
1226         SND_SOC_DAPM_ADC_E("ADCR", NULL, M98090_REG_INPUT_ENABLE,
1227                 M98090_ADREN_SHIFT, 0, max98090_shdn_event,
1228                 SND_SOC_DAPM_POST_PMU),
1229
1230         SND_SOC_DAPM_AIF_OUT("AIFOUTL", "HiFi Capture", 0,
1231                 SND_SOC_NOPM, 0, 0),
1232         SND_SOC_DAPM_AIF_OUT("AIFOUTR", "HiFi Capture", 1,
1233                 SND_SOC_NOPM, 0, 0),
1234
1235         SND_SOC_DAPM_MUX("LBENL Mux", SND_SOC_NOPM,
1236                 0, 0, &max98090_lbenl_mux),
1237
1238         SND_SOC_DAPM_MUX("LBENR Mux", SND_SOC_NOPM,
1239                 0, 0, &max98090_lbenr_mux),
1240
1241         SND_SOC_DAPM_MUX("LTENL Mux", SND_SOC_NOPM,
1242                 0, 0, &max98090_ltenl_mux),
1243
1244         SND_SOC_DAPM_MUX("LTENR Mux", SND_SOC_NOPM,
1245                 0, 0, &max98090_ltenr_mux),
1246
1247         SND_SOC_DAPM_MUX("STENL Mux", SND_SOC_NOPM,
1248                 0, 0, &max98090_stenl_mux),
1249
1250         SND_SOC_DAPM_MUX("STENR Mux", SND_SOC_NOPM,
1251                 0, 0, &max98090_stenr_mux),
1252
1253         SND_SOC_DAPM_AIF_IN("AIFINL", "HiFi Playback", 0, SND_SOC_NOPM, 0, 0),
1254         SND_SOC_DAPM_AIF_IN("AIFINR", "HiFi Playback", 1, SND_SOC_NOPM, 0, 0),
1255
1256         SND_SOC_DAPM_DAC("DACL", NULL, M98090_REG_OUTPUT_ENABLE,
1257                 M98090_DALEN_SHIFT, 0),
1258         SND_SOC_DAPM_DAC("DACR", NULL, M98090_REG_OUTPUT_ENABLE,
1259                 M98090_DAREN_SHIFT, 0),
1260
1261         SND_SOC_DAPM_MIXER("Left Headphone Mixer", SND_SOC_NOPM, 0, 0,
1262                 &max98090_left_hp_mixer_controls[0],
1263                 ARRAY_SIZE(max98090_left_hp_mixer_controls)),
1264
1265         SND_SOC_DAPM_MIXER("Right Headphone Mixer", SND_SOC_NOPM, 0, 0,
1266                 &max98090_right_hp_mixer_controls[0],
1267                 ARRAY_SIZE(max98090_right_hp_mixer_controls)),
1268
1269         SND_SOC_DAPM_MIXER("Left Speaker Mixer", SND_SOC_NOPM, 0, 0,
1270                 &max98090_left_speaker_mixer_controls[0],
1271                 ARRAY_SIZE(max98090_left_speaker_mixer_controls)),
1272
1273         SND_SOC_DAPM_MIXER("Right Speaker Mixer", SND_SOC_NOPM, 0, 0,
1274                 &max98090_right_speaker_mixer_controls[0],
1275                 ARRAY_SIZE(max98090_right_speaker_mixer_controls)),
1276
1277         SND_SOC_DAPM_MIXER("Left Receiver Mixer", SND_SOC_NOPM, 0, 0,
1278                 &max98090_left_rcv_mixer_controls[0],
1279                 ARRAY_SIZE(max98090_left_rcv_mixer_controls)),
1280
1281         SND_SOC_DAPM_MIXER("Right Receiver Mixer", SND_SOC_NOPM, 0, 0,
1282                 &max98090_right_rcv_mixer_controls[0],
1283                 ARRAY_SIZE(max98090_right_rcv_mixer_controls)),
1284
1285         SND_SOC_DAPM_MUX("LINMOD Mux", M98090_REG_LOUTR_MIXER,
1286                 M98090_LINMOD_SHIFT, 0, &max98090_linmod_mux),
1287
1288         SND_SOC_DAPM_MUX("MIXHPLSEL Mux", M98090_REG_HP_CONTROL,
1289                 M98090_MIXHPLSEL_SHIFT, 0, &max98090_mixhplsel_mux),
1290
1291         SND_SOC_DAPM_MUX("MIXHPRSEL Mux", M98090_REG_HP_CONTROL,
1292                 M98090_MIXHPRSEL_SHIFT, 0, &max98090_mixhprsel_mux),
1293
1294         SND_SOC_DAPM_PGA("HP Left Out", M98090_REG_OUTPUT_ENABLE,
1295                 M98090_HPLEN_SHIFT, 0, NULL, 0),
1296         SND_SOC_DAPM_PGA("HP Right Out", M98090_REG_OUTPUT_ENABLE,
1297                 M98090_HPREN_SHIFT, 0, NULL, 0),
1298
1299         SND_SOC_DAPM_PGA("SPK Left Out", M98090_REG_OUTPUT_ENABLE,
1300                 M98090_SPLEN_SHIFT, 0, NULL, 0),
1301         SND_SOC_DAPM_PGA("SPK Right Out", M98090_REG_OUTPUT_ENABLE,
1302                 M98090_SPREN_SHIFT, 0, NULL, 0),
1303
1304         SND_SOC_DAPM_PGA("RCV Left Out", M98090_REG_OUTPUT_ENABLE,
1305                 M98090_RCVLEN_SHIFT, 0, NULL, 0),
1306         SND_SOC_DAPM_PGA("RCV Right Out", M98090_REG_OUTPUT_ENABLE,
1307                 M98090_RCVREN_SHIFT, 0, NULL, 0),
1308
1309         SND_SOC_DAPM_OUTPUT("HPL"),
1310         SND_SOC_DAPM_OUTPUT("HPR"),
1311         SND_SOC_DAPM_OUTPUT("SPKL"),
1312         SND_SOC_DAPM_OUTPUT("SPKR"),
1313         SND_SOC_DAPM_OUTPUT("RCVL"),
1314         SND_SOC_DAPM_OUTPUT("RCVR"),
1315 };
1316
1317 static const struct snd_soc_dapm_widget max98091_dapm_widgets[] = {
1318         SND_SOC_DAPM_INPUT("DMIC3"),
1319         SND_SOC_DAPM_INPUT("DMIC4"),
1320
1321         SND_SOC_DAPM_SUPPLY("DMIC3_ENA", M98090_REG_DIGITAL_MIC_ENABLE,
1322                  M98090_DIGMIC3_SHIFT, 0, NULL, 0),
1323         SND_SOC_DAPM_SUPPLY("DMIC4_ENA", M98090_REG_DIGITAL_MIC_ENABLE,
1324                  M98090_DIGMIC4_SHIFT, 0, NULL, 0),
1325 };
1326
1327 static const struct snd_soc_dapm_route max98090_dapm_routes[] = {
1328         {"MIC1 Input", NULL, "MIC1"},
1329         {"MIC2 Input", NULL, "MIC2"},
1330
1331         {"DMICL", NULL, "DMICL_ENA"},
1332         {"DMICL", NULL, "DMICR_ENA"},
1333         {"DMICR", NULL, "DMICL_ENA"},
1334         {"DMICR", NULL, "DMICR_ENA"},
1335         {"DMICL", NULL, "AHPF"},
1336         {"DMICR", NULL, "AHPF"},
1337
1338         /* MIC1 input mux */
1339         {"MIC1 Mux", "IN12", "IN12"},
1340         {"MIC1 Mux", "IN56", "IN56"},
1341
1342         /* MIC2 input mux */
1343         {"MIC2 Mux", "IN34", "IN34"},
1344         {"MIC2 Mux", "IN56", "IN56"},
1345
1346         {"MIC1 Input", NULL, "MIC1 Mux"},
1347         {"MIC2 Input", NULL, "MIC2 Mux"},
1348
1349         /* Left ADC input mixer */
1350         {"Left ADC Mixer", "IN12 Switch", "IN12"},
1351         {"Left ADC Mixer", "IN34 Switch", "IN34"},
1352         {"Left ADC Mixer", "IN56 Switch", "IN56"},
1353         {"Left ADC Mixer", "LINEA Switch", "LINEA Input"},
1354         {"Left ADC Mixer", "LINEB Switch", "LINEB Input"},
1355         {"Left ADC Mixer", "MIC1 Switch", "MIC1 Input"},
1356         {"Left ADC Mixer", "MIC2 Switch", "MIC2 Input"},
1357
1358         /* Right ADC input mixer */
1359         {"Right ADC Mixer", "IN12 Switch", "IN12"},
1360         {"Right ADC Mixer", "IN34 Switch", "IN34"},
1361         {"Right ADC Mixer", "IN56 Switch", "IN56"},
1362         {"Right ADC Mixer", "LINEA Switch", "LINEA Input"},
1363         {"Right ADC Mixer", "LINEB Switch", "LINEB Input"},
1364         {"Right ADC Mixer", "MIC1 Switch", "MIC1 Input"},
1365         {"Right ADC Mixer", "MIC2 Switch", "MIC2 Input"},
1366
1367         /* Line A input mixer */
1368         {"LINEA Mixer", "IN1 Switch", "IN1"},
1369         {"LINEA Mixer", "IN3 Switch", "IN3"},
1370         {"LINEA Mixer", "IN5 Switch", "IN5"},
1371         {"LINEA Mixer", "IN34 Switch", "IN34"},
1372
1373         /* Line B input mixer */
1374         {"LINEB Mixer", "IN2 Switch", "IN2"},
1375         {"LINEB Mixer", "IN4 Switch", "IN4"},
1376         {"LINEB Mixer", "IN6 Switch", "IN6"},
1377         {"LINEB Mixer", "IN56 Switch", "IN56"},
1378
1379         {"LINEA Input", NULL, "LINEA Mixer"},
1380         {"LINEB Input", NULL, "LINEB Mixer"},
1381
1382         /* Inputs */
1383         {"ADCL", NULL, "Left ADC Mixer"},
1384         {"ADCR", NULL, "Right ADC Mixer"},
1385         {"ADCL", NULL, "SHDN"},
1386         {"ADCR", NULL, "SHDN"},
1387
1388         {"DMIC Mux", "ADC", "ADCL"},
1389         {"DMIC Mux", "ADC", "ADCR"},
1390         {"DMIC Mux", "DMIC", "DMICL"},
1391         {"DMIC Mux", "DMIC", "DMICR"},
1392
1393         {"LBENL Mux", "Normal", "DMIC Mux"},
1394         {"LBENL Mux", "Loopback", "LTENL Mux"},
1395         {"LBENR Mux", "Normal", "DMIC Mux"},
1396         {"LBENR Mux", "Loopback", "LTENR Mux"},
1397
1398         {"AIFOUTL", NULL, "LBENL Mux"},
1399         {"AIFOUTR", NULL, "LBENR Mux"},
1400         {"AIFOUTL", NULL, "SHDN"},
1401         {"AIFOUTR", NULL, "SHDN"},
1402         {"AIFOUTL", NULL, "SDOEN"},
1403         {"AIFOUTR", NULL, "SDOEN"},
1404
1405         {"LTENL Mux", "Normal", "AIFINL"},
1406         {"LTENL Mux", "Loopthrough", "LBENL Mux"},
1407         {"LTENR Mux", "Normal", "AIFINR"},
1408         {"LTENR Mux", "Loopthrough", "LBENR Mux"},
1409
1410         {"DACL", NULL, "LTENL Mux"},
1411         {"DACR", NULL, "LTENR Mux"},
1412
1413         {"STENL Mux", "Sidetone Left", "ADCL"},
1414         {"STENL Mux", "Sidetone Left", "DMICL"},
1415         {"STENR Mux", "Sidetone Right", "ADCR"},
1416         {"STENR Mux", "Sidetone Right", "DMICR"},
1417         {"DACL", NULL, "STENL Mux"},
1418         {"DACR", NULL, "STENR Mux"},
1419
1420         {"AIFINL", NULL, "SHDN"},
1421         {"AIFINR", NULL, "SHDN"},
1422         {"AIFINL", NULL, "SDIEN"},
1423         {"AIFINR", NULL, "SDIEN"},
1424         {"DACL", NULL, "SHDN"},
1425         {"DACR", NULL, "SHDN"},
1426
1427         /* Left headphone output mixer */
1428         {"Left Headphone Mixer", "Left DAC Switch", "DACL"},
1429         {"Left Headphone Mixer", "Right DAC Switch", "DACR"},
1430         {"Left Headphone Mixer", "MIC1 Switch", "MIC1 Input"},
1431         {"Left Headphone Mixer", "MIC2 Switch", "MIC2 Input"},
1432         {"Left Headphone Mixer", "LINEA Switch", "LINEA Input"},
1433         {"Left Headphone Mixer", "LINEB Switch", "LINEB Input"},
1434
1435         /* Right headphone output mixer */
1436         {"Right Headphone Mixer", "Left DAC Switch", "DACL"},
1437         {"Right Headphone Mixer", "Right DAC Switch", "DACR"},
1438         {"Right Headphone Mixer", "MIC1 Switch", "MIC1 Input"},
1439         {"Right Headphone Mixer", "MIC2 Switch", "MIC2 Input"},
1440         {"Right Headphone Mixer", "LINEA Switch", "LINEA Input"},
1441         {"Right Headphone Mixer", "LINEB Switch", "LINEB Input"},
1442
1443         /* Left speaker output mixer */
1444         {"Left Speaker Mixer", "Left DAC Switch", "DACL"},
1445         {"Left Speaker Mixer", "Right DAC Switch", "DACR"},
1446         {"Left Speaker Mixer", "MIC1 Switch", "MIC1 Input"},
1447         {"Left Speaker Mixer", "MIC2 Switch", "MIC2 Input"},
1448         {"Left Speaker Mixer", "LINEA Switch", "LINEA Input"},
1449         {"Left Speaker Mixer", "LINEB Switch", "LINEB Input"},
1450
1451         /* Right speaker output mixer */
1452         {"Right Speaker Mixer", "Left DAC Switch", "DACL"},
1453         {"Right Speaker Mixer", "Right DAC Switch", "DACR"},
1454         {"Right Speaker Mixer", "MIC1 Switch", "MIC1 Input"},
1455         {"Right Speaker Mixer", "MIC2 Switch", "MIC2 Input"},
1456         {"Right Speaker Mixer", "LINEA Switch", "LINEA Input"},
1457         {"Right Speaker Mixer", "LINEB Switch", "LINEB Input"},
1458
1459         /* Left Receiver output mixer */
1460         {"Left Receiver Mixer", "Left DAC Switch", "DACL"},
1461         {"Left Receiver Mixer", "Right DAC Switch", "DACR"},
1462         {"Left Receiver Mixer", "MIC1 Switch", "MIC1 Input"},
1463         {"Left Receiver Mixer", "MIC2 Switch", "MIC2 Input"},
1464         {"Left Receiver Mixer", "LINEA Switch", "LINEA Input"},
1465         {"Left Receiver Mixer", "LINEB Switch", "LINEB Input"},
1466
1467         /* Right Receiver output mixer */
1468         {"Right Receiver Mixer", "Left DAC Switch", "DACL"},
1469         {"Right Receiver Mixer", "Right DAC Switch", "DACR"},
1470         {"Right Receiver Mixer", "MIC1 Switch", "MIC1 Input"},
1471         {"Right Receiver Mixer", "MIC2 Switch", "MIC2 Input"},
1472         {"Right Receiver Mixer", "LINEA Switch", "LINEA Input"},
1473         {"Right Receiver Mixer", "LINEB Switch", "LINEB Input"},
1474
1475         {"MIXHPLSEL Mux", "HP Mixer", "Left Headphone Mixer"},
1476
1477         /*
1478          * Disable this for lowest power if bypassing
1479          * the DAC with an analog signal
1480          */
1481         {"HP Left Out", NULL, "DACL"},
1482         {"HP Left Out", NULL, "MIXHPLSEL Mux"},
1483
1484         {"MIXHPRSEL Mux", "HP Mixer", "Right Headphone Mixer"},
1485
1486         /*
1487          * Disable this for lowest power if bypassing
1488          * the DAC with an analog signal
1489          */
1490         {"HP Right Out", NULL, "DACR"},
1491         {"HP Right Out", NULL, "MIXHPRSEL Mux"},
1492
1493         {"SPK Left Out", NULL, "Left Speaker Mixer"},
1494         {"SPK Right Out", NULL, "Right Speaker Mixer"},
1495         {"RCV Left Out", NULL, "Left Receiver Mixer"},
1496
1497         {"LINMOD Mux", "Left and Right", "Right Receiver Mixer"},
1498         {"LINMOD Mux", "Left Only",  "Left Receiver Mixer"},
1499         {"RCV Right Out", NULL, "LINMOD Mux"},
1500
1501         {"HPL", NULL, "HP Left Out"},
1502         {"HPR", NULL, "HP Right Out"},
1503         {"SPKL", NULL, "SPK Left Out"},
1504         {"SPKR", NULL, "SPK Right Out"},
1505         {"RCVL", NULL, "RCV Left Out"},
1506         {"RCVR", NULL, "RCV Right Out"},
1507 };
1508
1509 static const struct snd_soc_dapm_route max98091_dapm_routes[] = {
1510         /* DMIC inputs */
1511         {"DMIC3", NULL, "DMIC3_ENA"},
1512         {"DMIC4", NULL, "DMIC4_ENA"},
1513         {"DMIC3", NULL, "AHPF"},
1514         {"DMIC4", NULL, "AHPF"},
1515 };
1516
1517 static int max98090_add_widgets(struct snd_soc_codec *codec)
1518 {
1519         struct max98090_priv *max98090 = snd_soc_codec_get_drvdata(codec);
1520         struct snd_soc_dapm_context *dapm = snd_soc_codec_get_dapm(codec);
1521
1522         snd_soc_add_codec_controls(codec, max98090_snd_controls,
1523                 ARRAY_SIZE(max98090_snd_controls));
1524
1525         if (max98090->devtype == MAX98091) {
1526                 snd_soc_add_codec_controls(codec, max98091_snd_controls,
1527                         ARRAY_SIZE(max98091_snd_controls));
1528         }
1529
1530         snd_soc_dapm_new_controls(dapm, max98090_dapm_widgets,
1531                 ARRAY_SIZE(max98090_dapm_widgets));
1532
1533         snd_soc_dapm_add_routes(dapm, max98090_dapm_routes,
1534                 ARRAY_SIZE(max98090_dapm_routes));
1535
1536         if (max98090->devtype == MAX98091) {
1537                 snd_soc_dapm_new_controls(dapm, max98091_dapm_widgets,
1538                         ARRAY_SIZE(max98091_dapm_widgets));
1539
1540                 snd_soc_dapm_add_routes(dapm, max98091_dapm_routes,
1541                         ARRAY_SIZE(max98091_dapm_routes));
1542         }
1543
1544         return 0;
1545 }
1546
1547 static const int pclk_rates[] = {
1548         12000000, 12000000, 13000000, 13000000,
1549         16000000, 16000000, 19200000, 19200000
1550 };
1551
1552 static const int lrclk_rates[] = {
1553         8000, 16000, 8000, 16000,
1554         8000, 16000, 8000, 16000
1555 };
1556
1557 static const int user_pclk_rates[] = {
1558         13000000, 13000000, 19200000, 19200000,
1559 };
1560
1561 static const int user_lrclk_rates[] = {
1562         44100, 48000, 44100, 48000,
1563 };
1564
1565 static const unsigned long long ni_value[] = {
1566         3528, 768, 441, 8
1567 };
1568
1569 static const unsigned long long mi_value[] = {
1570         8125, 1625, 1500, 25
1571 };
1572
1573 static void max98090_configure_bclk(struct snd_soc_codec *codec)
1574 {
1575         struct max98090_priv *max98090 = snd_soc_codec_get_drvdata(codec);
1576         unsigned long long ni;
1577         int i;
1578
1579         if (!max98090->sysclk) {
1580                 dev_err(codec->dev, "No SYSCLK configured\n");
1581                 return;
1582         }
1583
1584         if (!max98090->bclk || !max98090->lrclk) {
1585                 dev_err(codec->dev, "No audio clocks configured\n");
1586                 return;
1587         }
1588
1589         /* Skip configuration when operating as slave */
1590         if (!(snd_soc_read(codec, M98090_REG_MASTER_MODE) &
1591                 M98090_MAS_MASK)) {
1592                 return;
1593         }
1594
1595         /* Check for supported PCLK to LRCLK ratios */
1596         for (i = 0; i < ARRAY_SIZE(pclk_rates); i++) {
1597                 if ((pclk_rates[i] == max98090->sysclk) &&
1598                         (lrclk_rates[i] == max98090->lrclk)) {
1599                         dev_dbg(codec->dev,
1600                                 "Found supported PCLK to LRCLK rates 0x%x\n",
1601                                 i + 0x8);
1602
1603                         snd_soc_update_bits(codec, M98090_REG_CLOCK_MODE,
1604                                 M98090_FREQ_MASK,
1605                                 (i + 0x8) << M98090_FREQ_SHIFT);
1606                         snd_soc_update_bits(codec, M98090_REG_CLOCK_MODE,
1607                                 M98090_USE_M1_MASK, 0);
1608                         return;
1609                 }
1610         }
1611
1612         /* Check for user calculated MI and NI ratios */
1613         for (i = 0; i < ARRAY_SIZE(user_pclk_rates); i++) {
1614                 if ((user_pclk_rates[i] == max98090->sysclk) &&
1615                         (user_lrclk_rates[i] == max98090->lrclk)) {
1616                         dev_dbg(codec->dev,
1617                                 "Found user supported PCLK to LRCLK rates\n");
1618                         dev_dbg(codec->dev, "i %d ni %lld mi %lld\n",
1619                                 i, ni_value[i], mi_value[i]);
1620
1621                         snd_soc_update_bits(codec, M98090_REG_CLOCK_MODE,
1622                                 M98090_FREQ_MASK, 0);
1623                         snd_soc_update_bits(codec, M98090_REG_CLOCK_MODE,
1624                                 M98090_USE_M1_MASK,
1625                                         1 << M98090_USE_M1_SHIFT);
1626
1627                         snd_soc_write(codec, M98090_REG_CLOCK_RATIO_NI_MSB,
1628                                 (ni_value[i] >> 8) & 0x7F);
1629                         snd_soc_write(codec, M98090_REG_CLOCK_RATIO_NI_LSB,
1630                                 ni_value[i] & 0xFF);
1631                         snd_soc_write(codec, M98090_REG_CLOCK_RATIO_MI_MSB,
1632                                 (mi_value[i] >> 8) & 0x7F);
1633                         snd_soc_write(codec, M98090_REG_CLOCK_RATIO_MI_LSB,
1634                                 mi_value[i] & 0xFF);
1635
1636                         return;
1637                 }
1638         }
1639
1640         /*
1641          * Calculate based on MI = 65536 (not as good as either method above)
1642          */
1643         snd_soc_update_bits(codec, M98090_REG_CLOCK_MODE,
1644                 M98090_FREQ_MASK, 0);
1645         snd_soc_update_bits(codec, M98090_REG_CLOCK_MODE,
1646                 M98090_USE_M1_MASK, 0);
1647
1648         /*
1649          * Configure NI when operating as master
1650          * Note: There is a small, but significant audio quality improvement
1651          * by calculating ni and mi.
1652          */
1653         ni = 65536ULL * (max98090->lrclk < 50000 ? 96ULL : 48ULL)
1654                         * (unsigned long long int)max98090->lrclk;
1655         do_div(ni, (unsigned long long int)max98090->sysclk);
1656         dev_info(codec->dev, "No better method found\n");
1657         dev_info(codec->dev, "Calculating ni %lld with mi 65536\n", ni);
1658         snd_soc_write(codec, M98090_REG_CLOCK_RATIO_NI_MSB,
1659                 (ni >> 8) & 0x7F);
1660         snd_soc_write(codec, M98090_REG_CLOCK_RATIO_NI_LSB, ni & 0xFF);
1661 }
1662
1663 static int max98090_dai_set_fmt(struct snd_soc_dai *codec_dai,
1664                                  unsigned int fmt)
1665 {
1666         struct snd_soc_codec *codec = codec_dai->codec;
1667         struct max98090_priv *max98090 = snd_soc_codec_get_drvdata(codec);
1668         struct max98090_cdata *cdata;
1669         u8 regval;
1670
1671         max98090->dai_fmt = fmt;
1672         cdata = &max98090->dai[0];
1673
1674         if (fmt != cdata->fmt) {
1675                 cdata->fmt = fmt;
1676
1677                 regval = 0;
1678                 switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
1679                 case SND_SOC_DAIFMT_CBS_CFS:
1680                         /* Set to slave mode PLL - MAS mode off */
1681                         snd_soc_write(codec,
1682                                 M98090_REG_CLOCK_RATIO_NI_MSB, 0x00);
1683                         snd_soc_write(codec,
1684                                 M98090_REG_CLOCK_RATIO_NI_LSB, 0x00);
1685                         snd_soc_update_bits(codec, M98090_REG_CLOCK_MODE,
1686                                 M98090_USE_M1_MASK, 0);
1687                         max98090->master = false;
1688                         break;
1689                 case SND_SOC_DAIFMT_CBM_CFM:
1690                         /* Set to master mode */
1691                         if (max98090->tdm_slots == 4) {
1692                                 /* TDM */
1693                                 regval |= M98090_MAS_MASK |
1694                                         M98090_BSEL_64;
1695                         } else if (max98090->tdm_slots == 3) {
1696                                 /* TDM */
1697                                 regval |= M98090_MAS_MASK |
1698                                         M98090_BSEL_48;
1699                         } else {
1700                                 /* Few TDM slots, or No TDM */
1701                                 regval |= M98090_MAS_MASK |
1702                                         M98090_BSEL_32;
1703                         }
1704                         max98090->master = true;
1705                         break;
1706                 case SND_SOC_DAIFMT_CBS_CFM:
1707                 case SND_SOC_DAIFMT_CBM_CFS:
1708                 default:
1709                         dev_err(codec->dev, "DAI clock mode unsupported");
1710                         return -EINVAL;
1711                 }
1712                 snd_soc_write(codec, M98090_REG_MASTER_MODE, regval);
1713
1714                 regval = 0;
1715                 switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
1716                 case SND_SOC_DAIFMT_I2S:
1717                         regval |= M98090_DLY_MASK;
1718                         break;
1719                 case SND_SOC_DAIFMT_LEFT_J:
1720                         break;
1721                 case SND_SOC_DAIFMT_RIGHT_J:
1722                         regval |= M98090_RJ_MASK;
1723                         break;
1724                 case SND_SOC_DAIFMT_DSP_A:
1725                         /* Not supported mode */
1726                 default:
1727                         dev_err(codec->dev, "DAI format unsupported");
1728                         return -EINVAL;
1729                 }
1730
1731                 switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
1732                 case SND_SOC_DAIFMT_NB_NF:
1733                         break;
1734                 case SND_SOC_DAIFMT_NB_IF:
1735                         regval |= M98090_WCI_MASK;
1736                         break;
1737                 case SND_SOC_DAIFMT_IB_NF:
1738                         regval |= M98090_BCI_MASK;
1739                         break;
1740                 case SND_SOC_DAIFMT_IB_IF:
1741                         regval |= M98090_BCI_MASK|M98090_WCI_MASK;
1742                         break;
1743                 default:
1744                         dev_err(codec->dev, "DAI invert mode unsupported");
1745                         return -EINVAL;
1746                 }
1747
1748                 /*
1749                  * This accommodates an inverted logic in the MAX98090 chip
1750                  * for Bit Clock Invert (BCI). The inverted logic is only
1751                  * seen for the case of TDM mode. The remaining cases have
1752                  * normal logic.
1753                  */
1754                 if (max98090->tdm_slots > 1)
1755                         regval ^= M98090_BCI_MASK;
1756
1757                 snd_soc_write(codec,
1758                         M98090_REG_INTERFACE_FORMAT, regval);
1759         }
1760
1761         return 0;
1762 }
1763
1764 static int max98090_set_tdm_slot(struct snd_soc_dai *codec_dai,
1765         unsigned int tx_mask, unsigned int rx_mask, int slots, int slot_width)
1766 {
1767         struct snd_soc_codec *codec = codec_dai->codec;
1768         struct max98090_priv *max98090 = snd_soc_codec_get_drvdata(codec);
1769         struct max98090_cdata *cdata;
1770         cdata = &max98090->dai[0];
1771
1772         if (slots < 0 || slots > 4)
1773                 return -EINVAL;
1774
1775         max98090->tdm_slots = slots;
1776         max98090->tdm_width = slot_width;
1777
1778         if (max98090->tdm_slots > 1) {
1779                 /* SLOTL SLOTR SLOTDLY */
1780                 snd_soc_write(codec, M98090_REG_TDM_FORMAT,
1781                         0 << M98090_TDM_SLOTL_SHIFT |
1782                         1 << M98090_TDM_SLOTR_SHIFT |
1783                         0 << M98090_TDM_SLOTDLY_SHIFT);
1784
1785                 /* FSW TDM */
1786                 snd_soc_update_bits(codec, M98090_REG_TDM_CONTROL,
1787                         M98090_TDM_MASK,
1788                         M98090_TDM_MASK);
1789         }
1790
1791         /*
1792          * Normally advisable to set TDM first, but this permits either order
1793          */
1794         cdata->fmt = 0;
1795         max98090_dai_set_fmt(codec_dai, max98090->dai_fmt);
1796
1797         return 0;
1798 }
1799
1800 static int max98090_set_bias_level(struct snd_soc_codec *codec,
1801                                    enum snd_soc_bias_level level)
1802 {
1803         struct max98090_priv *max98090 = snd_soc_codec_get_drvdata(codec);
1804         int ret;
1805
1806         switch (level) {
1807         case SND_SOC_BIAS_ON:
1808                 break;
1809
1810         case SND_SOC_BIAS_PREPARE:
1811                 /*
1812                  * SND_SOC_BIAS_PREPARE is called while preparing for a
1813                  * transition to ON or away from ON. If current bias_level
1814                  * is SND_SOC_BIAS_ON, then it is preparing for a transition
1815                  * away from ON. Disable the clock in that case, otherwise
1816                  * enable it.
1817                  */
1818                 if (IS_ERR(max98090->mclk))
1819                         break;
1820
1821                 if (snd_soc_codec_get_bias_level(codec) == SND_SOC_BIAS_ON)
1822                         clk_disable_unprepare(max98090->mclk);
1823                 else
1824                         clk_prepare_enable(max98090->mclk);
1825                 break;
1826
1827         case SND_SOC_BIAS_STANDBY:
1828                 if (snd_soc_codec_get_bias_level(codec) == SND_SOC_BIAS_OFF) {
1829                         ret = regcache_sync(max98090->regmap);
1830                         if (ret != 0) {
1831                                 dev_err(codec->dev,
1832                                         "Failed to sync cache: %d\n", ret);
1833                                 return ret;
1834                         }
1835                 }
1836                 break;
1837
1838         case SND_SOC_BIAS_OFF:
1839                 /* Set internal pull-up to lowest power mode */
1840                 snd_soc_update_bits(codec, M98090_REG_JACK_DETECT,
1841                         M98090_JDWK_MASK, M98090_JDWK_MASK);
1842                 regcache_mark_dirty(max98090->regmap);
1843                 break;
1844         }
1845         return 0;
1846 }
1847
1848 static const int dmic_divisors[] = { 2, 3, 4, 5, 6, 8 };
1849
1850 static const int comp_lrclk_rates[] = {
1851         8000, 16000, 32000, 44100, 48000, 96000
1852 };
1853
1854 struct dmic_table {
1855         int pclk;
1856         struct {
1857                 int freq;
1858                 int comp[6]; /* One each for 8, 16, 32, 44.1, 48, and 96 kHz */
1859         } settings[6]; /* One for each dmic divisor. */
1860 };
1861
1862 static const struct dmic_table dmic_table[] = { /* One for each pclk freq. */
1863         {
1864                 .pclk = 11289600,
1865                 .settings = {
1866                         { .freq = 2, .comp = { 7, 8, 3, 3, 3, 3 } },
1867                         { .freq = 1, .comp = { 7, 8, 2, 2, 2, 2 } },
1868                         { .freq = 0, .comp = { 7, 8, 3, 3, 3, 3 } },
1869                         { .freq = 0, .comp = { 7, 8, 6, 6, 6, 6 } },
1870                         { .freq = 0, .comp = { 7, 8, 3, 3, 3, 3 } },
1871                         { .freq = 0, .comp = { 7, 8, 3, 3, 3, 3 } },
1872                 },
1873         },
1874         {
1875                 .pclk = 12000000,
1876                 .settings = {
1877                         { .freq = 2, .comp = { 7, 8, 3, 3, 3, 3 } },
1878                         { .freq = 1, .comp = { 7, 8, 2, 2, 2, 2 } },
1879                         { .freq = 0, .comp = { 7, 8, 3, 3, 3, 3 } },
1880                         { .freq = 0, .comp = { 7, 8, 5, 5, 6, 6 } },
1881                         { .freq = 0, .comp = { 7, 8, 3, 3, 3, 3 } },
1882                         { .freq = 0, .comp = { 7, 8, 3, 3, 3, 3 } },
1883                 }
1884         },
1885         {
1886                 .pclk = 12288000,
1887                 .settings = {
1888                         { .freq = 2, .comp = { 7, 8, 3, 3, 3, 3 } },
1889                         { .freq = 1, .comp = { 7, 8, 2, 2, 2, 2 } },
1890                         { .freq = 0, .comp = { 7, 8, 3, 3, 3, 3 } },
1891                         { .freq = 0, .comp = { 7, 8, 6, 6, 6, 6 } },
1892                         { .freq = 0, .comp = { 7, 8, 3, 3, 3, 3 } },
1893                         { .freq = 0, .comp = { 7, 8, 3, 3, 3, 3 } },
1894                 }
1895         },
1896         {
1897                 .pclk = 13000000,
1898                 .settings = {
1899                         { .freq = 2, .comp = { 7, 8, 1, 1, 1, 1 } },
1900                         { .freq = 1, .comp = { 7, 8, 0, 0, 0, 0 } },
1901                         { .freq = 0, .comp = { 7, 8, 1, 1, 1, 1 } },
1902                         { .freq = 0, .comp = { 7, 8, 4, 4, 5, 5 } },
1903                         { .freq = 0, .comp = { 7, 8, 1, 1, 1, 1 } },
1904                         { .freq = 0, .comp = { 7, 8, 1, 1, 1, 1 } },
1905                 }
1906         },
1907         {
1908                 .pclk = 19200000,
1909                 .settings = {
1910                         { .freq = 2, .comp = { 0, 0, 0, 0, 0, 0 } },
1911                         { .freq = 1, .comp = { 7, 8, 1, 1, 1, 1 } },
1912                         { .freq = 0, .comp = { 7, 8, 5, 5, 6, 6 } },
1913                         { .freq = 0, .comp = { 7, 8, 2, 2, 3, 3 } },
1914                         { .freq = 0, .comp = { 7, 8, 1, 1, 2, 2 } },
1915                         { .freq = 0, .comp = { 7, 8, 5, 5, 6, 6 } },
1916                 }
1917         },
1918 };
1919
1920 static int max98090_find_divisor(int target_freq, int pclk)
1921 {
1922         int current_diff = INT_MAX;
1923         int test_diff = INT_MAX;
1924         int divisor_index = 0;
1925         int i;
1926
1927         for (i = 0; i < ARRAY_SIZE(dmic_divisors); i++) {
1928                 test_diff = abs(target_freq - (pclk / dmic_divisors[i]));
1929                 if (test_diff < current_diff) {
1930                         current_diff = test_diff;
1931                         divisor_index = i;
1932                 }
1933         }
1934
1935         return divisor_index;
1936 }
1937
1938 static int max98090_find_closest_pclk(int pclk)
1939 {
1940         int m1;
1941         int m2;
1942         int i;
1943
1944         for (i = 0; i < ARRAY_SIZE(dmic_table); i++) {
1945                 if (pclk == dmic_table[i].pclk)
1946                         return i;
1947                 if (pclk < dmic_table[i].pclk) {
1948                         if (i == 0)
1949                                 return i;
1950                         m1 = pclk - dmic_table[i-1].pclk;
1951                         m2 = dmic_table[i].pclk - pclk;
1952                         if (m1 < m2)
1953                                 return i - 1;
1954                         else
1955                                 return i;
1956                 }
1957         }
1958
1959         return -EINVAL;
1960 }
1961
1962 static int max98090_configure_dmic(struct max98090_priv *max98090,
1963                                    int target_dmic_clk, int pclk, int fs)
1964 {
1965         int micclk_index;
1966         int pclk_index;
1967         int dmic_freq;
1968         int dmic_comp;
1969         int i;
1970
1971         pclk_index = max98090_find_closest_pclk(pclk);
1972         if (pclk_index < 0)
1973                 return pclk_index;
1974
1975         micclk_index = max98090_find_divisor(target_dmic_clk, pclk);
1976
1977         for (i = 0; i < ARRAY_SIZE(comp_lrclk_rates) - 1; i++) {
1978                 if (fs <= (comp_lrclk_rates[i] + comp_lrclk_rates[i+1]) / 2)
1979                         break;
1980         }
1981
1982         dmic_freq = dmic_table[pclk_index].settings[micclk_index].freq;
1983         dmic_comp = dmic_table[pclk_index].settings[micclk_index].comp[i];
1984
1985         regmap_update_bits(max98090->regmap, M98090_REG_DIGITAL_MIC_ENABLE,
1986                            M98090_MICCLK_MASK,
1987                            micclk_index << M98090_MICCLK_SHIFT);
1988
1989         regmap_update_bits(max98090->regmap, M98090_REG_DIGITAL_MIC_CONFIG,
1990                            M98090_DMIC_COMP_MASK | M98090_DMIC_FREQ_MASK,
1991                            dmic_comp << M98090_DMIC_COMP_SHIFT |
1992                            dmic_freq << M98090_DMIC_FREQ_SHIFT);
1993
1994         return 0;
1995 }
1996
1997 static int max98090_dai_hw_params(struct snd_pcm_substream *substream,
1998                                    struct snd_pcm_hw_params *params,
1999                                    struct snd_soc_dai *dai)
2000 {
2001         struct snd_soc_codec *codec = dai->codec;
2002         struct max98090_priv *max98090 = snd_soc_codec_get_drvdata(codec);
2003         struct max98090_cdata *cdata;
2004
2005         cdata = &max98090->dai[0];
2006         max98090->bclk = snd_soc_params_to_bclk(params);
2007         if (params_channels(params) == 1)
2008                 max98090->bclk *= 2;
2009
2010         max98090->lrclk = params_rate(params);
2011
2012         switch (params_width(params)) {
2013         case 16:
2014                 snd_soc_update_bits(codec, M98090_REG_INTERFACE_FORMAT,
2015                         M98090_WS_MASK, 0);
2016                 break;
2017         default:
2018                 return -EINVAL;
2019         }
2020
2021         if (max98090->master)
2022                 max98090_configure_bclk(codec);
2023
2024         cdata->rate = max98090->lrclk;
2025
2026         /* Update filter mode */
2027         if (max98090->lrclk < 24000)
2028                 snd_soc_update_bits(codec, M98090_REG_FILTER_CONFIG,
2029                         M98090_MODE_MASK, 0);
2030         else
2031                 snd_soc_update_bits(codec, M98090_REG_FILTER_CONFIG,
2032                         M98090_MODE_MASK, M98090_MODE_MASK);
2033
2034         /* Update sample rate mode */
2035         if (max98090->lrclk < 50000)
2036                 snd_soc_update_bits(codec, M98090_REG_FILTER_CONFIG,
2037                         M98090_DHF_MASK, 0);
2038         else
2039                 snd_soc_update_bits(codec, M98090_REG_FILTER_CONFIG,
2040                         M98090_DHF_MASK, M98090_DHF_MASK);
2041
2042         max98090_configure_dmic(max98090, max98090->dmic_freq, max98090->pclk,
2043                                 max98090->lrclk);
2044
2045         return 0;
2046 }
2047
2048 /*
2049  * PLL / Sysclk
2050  */
2051 static int max98090_dai_set_sysclk(struct snd_soc_dai *dai,
2052                                    int clk_id, unsigned int freq, int dir)
2053 {
2054         struct snd_soc_codec *codec = dai->codec;
2055         struct max98090_priv *max98090 = snd_soc_codec_get_drvdata(codec);
2056
2057         /* Requested clock frequency is already setup */
2058         if (freq == max98090->sysclk)
2059                 return 0;
2060
2061         if (!IS_ERR(max98090->mclk)) {
2062                 freq = clk_round_rate(max98090->mclk, freq);
2063                 clk_set_rate(max98090->mclk, freq);
2064         }
2065
2066         /* Setup clocks for slave mode, and using the PLL
2067          * PSCLK = 0x01 (when master clk is 10MHz to 20MHz)
2068          *               0x02 (when master clk is 20MHz to 40MHz)..
2069          *               0x03 (when master clk is 40MHz to 60MHz)..
2070          */
2071         if ((freq >= 10000000) && (freq <= 20000000)) {
2072                 snd_soc_write(codec, M98090_REG_SYSTEM_CLOCK,
2073                         M98090_PSCLK_DIV1);
2074                 max98090->pclk = freq;
2075         } else if ((freq > 20000000) && (freq <= 40000000)) {
2076                 snd_soc_write(codec, M98090_REG_SYSTEM_CLOCK,
2077                         M98090_PSCLK_DIV2);
2078                 max98090->pclk = freq >> 1;
2079         } else if ((freq > 40000000) && (freq <= 60000000)) {
2080                 snd_soc_write(codec, M98090_REG_SYSTEM_CLOCK,
2081                         M98090_PSCLK_DIV4);
2082                 max98090->pclk = freq >> 2;
2083         } else {
2084                 dev_err(codec->dev, "Invalid master clock frequency\n");
2085                 return -EINVAL;
2086         }
2087
2088         max98090->sysclk = freq;
2089
2090         return 0;
2091 }
2092
2093 static int max98090_dai_digital_mute(struct snd_soc_dai *codec_dai, int mute)
2094 {
2095         struct snd_soc_codec *codec = codec_dai->codec;
2096         int regval;
2097
2098         regval = mute ? M98090_DVM_MASK : 0;
2099         snd_soc_update_bits(codec, M98090_REG_DAI_PLAYBACK_LEVEL,
2100                 M98090_DVM_MASK, regval);
2101
2102         return 0;
2103 }
2104
2105 static int max98090_dai_trigger(struct snd_pcm_substream *substream, int cmd,
2106                                 struct snd_soc_dai *dai)
2107 {
2108         struct snd_soc_codec *codec = dai->codec;
2109         struct max98090_priv *max98090 = snd_soc_codec_get_drvdata(codec);
2110
2111         switch (cmd) {
2112         case SNDRV_PCM_TRIGGER_START:
2113         case SNDRV_PCM_TRIGGER_RESUME:
2114         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
2115                 if (!max98090->master && dai->active == 1)
2116                         queue_delayed_work(system_power_efficient_wq,
2117                                            &max98090->pll_det_enable_work,
2118                                            msecs_to_jiffies(10));
2119                 break;
2120         case SNDRV_PCM_TRIGGER_STOP:
2121         case SNDRV_PCM_TRIGGER_SUSPEND:
2122         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
2123                 if (!max98090->master && dai->active == 1)
2124                         schedule_work(&max98090->pll_det_disable_work);
2125                 break;
2126         default:
2127                 break;
2128         }
2129
2130         return 0;
2131 }
2132
2133 static void max98090_pll_det_enable_work(struct work_struct *work)
2134 {
2135         struct max98090_priv *max98090 =
2136                 container_of(work, struct max98090_priv,
2137                              pll_det_enable_work.work);
2138         struct snd_soc_codec *codec = max98090->codec;
2139         unsigned int status, mask;
2140
2141         /*
2142          * Clear status register in order to clear possibly already occurred
2143          * PLL unlock. If PLL hasn't still locked, the status will be set
2144          * again and PLL unlock interrupt will occur.
2145          * Note this will clear all status bits
2146          */
2147         regmap_read(max98090->regmap, M98090_REG_DEVICE_STATUS, &status);
2148
2149         /*
2150          * Queue jack work in case jack state has just changed but handler
2151          * hasn't run yet
2152          */
2153         regmap_read(max98090->regmap, M98090_REG_INTERRUPT_S, &mask);
2154         status &= mask;
2155         if (status & M98090_JDET_MASK)
2156                 queue_delayed_work(system_power_efficient_wq,
2157                                    &max98090->jack_work,
2158                                    msecs_to_jiffies(100));
2159
2160         /* Enable PLL unlock interrupt */
2161         snd_soc_update_bits(codec, M98090_REG_INTERRUPT_S,
2162                             M98090_IULK_MASK,
2163                             1 << M98090_IULK_SHIFT);
2164 }
2165
2166 static void max98090_pll_det_disable_work(struct work_struct *work)
2167 {
2168         struct max98090_priv *max98090 =
2169                 container_of(work, struct max98090_priv, pll_det_disable_work);
2170         struct snd_soc_codec *codec = max98090->codec;
2171
2172         cancel_delayed_work_sync(&max98090->pll_det_enable_work);
2173
2174         /* Disable PLL unlock interrupt */
2175         snd_soc_update_bits(codec, M98090_REG_INTERRUPT_S,
2176                             M98090_IULK_MASK, 0);
2177 }
2178
2179 static void max98090_pll_work(struct work_struct *work)
2180 {
2181         struct max98090_priv *max98090 =
2182                 container_of(work, struct max98090_priv, pll_work);
2183         struct snd_soc_codec *codec = max98090->codec;
2184
2185         if (!snd_soc_codec_is_active(codec))
2186                 return;
2187
2188         dev_info(codec->dev, "PLL unlocked\n");
2189
2190         /* Toggle shutdown OFF then ON */
2191         snd_soc_update_bits(codec, M98090_REG_DEVICE_SHUTDOWN,
2192                             M98090_SHDNN_MASK, 0);
2193         msleep(10);
2194         snd_soc_update_bits(codec, M98090_REG_DEVICE_SHUTDOWN,
2195                             M98090_SHDNN_MASK, M98090_SHDNN_MASK);
2196
2197         /* Give PLL time to lock */
2198         msleep(10);
2199 }
2200
2201 static void max98090_jack_work(struct work_struct *work)
2202 {
2203         struct max98090_priv *max98090 = container_of(work,
2204                 struct max98090_priv,
2205                 jack_work.work);
2206         struct snd_soc_codec *codec = max98090->codec;
2207         int status = 0;
2208         int reg;
2209
2210         /* Read a second time */
2211         if (max98090->jack_state == M98090_JACK_STATE_NO_HEADSET) {
2212
2213                 /* Strong pull up allows mic detection */
2214                 snd_soc_update_bits(codec, M98090_REG_JACK_DETECT,
2215                         M98090_JDWK_MASK, 0);
2216
2217                 msleep(50);
2218
2219                 reg = snd_soc_read(codec, M98090_REG_JACK_STATUS);
2220
2221                 /* Weak pull up allows only insertion detection */
2222                 snd_soc_update_bits(codec, M98090_REG_JACK_DETECT,
2223                         M98090_JDWK_MASK, M98090_JDWK_MASK);
2224         } else {
2225                 reg = snd_soc_read(codec, M98090_REG_JACK_STATUS);
2226         }
2227
2228         reg = snd_soc_read(codec, M98090_REG_JACK_STATUS);
2229
2230         switch (reg & (M98090_LSNS_MASK | M98090_JKSNS_MASK)) {
2231                 case M98090_LSNS_MASK | M98090_JKSNS_MASK:
2232                         dev_dbg(codec->dev, "No Headset Detected\n");
2233
2234                         max98090->jack_state = M98090_JACK_STATE_NO_HEADSET;
2235
2236                         status |= 0;
2237
2238                         break;
2239
2240                 case 0:
2241                         if (max98090->jack_state ==
2242                                 M98090_JACK_STATE_HEADSET) {
2243
2244                                 dev_dbg(codec->dev,
2245                                         "Headset Button Down Detected\n");
2246
2247                                 /*
2248                                  * max98090_headset_button_event(codec)
2249                                  * could be defined, then called here.
2250                                  */
2251
2252                                 status |= SND_JACK_HEADSET;
2253                                 status |= SND_JACK_BTN_0;
2254
2255                                 break;
2256                         }
2257
2258                         /* Line is reported as Headphone */
2259                         /* Nokia Headset is reported as Headphone */
2260                         /* Mono Headphone is reported as Headphone */
2261                         dev_dbg(codec->dev, "Headphone Detected\n");
2262
2263                         max98090->jack_state = M98090_JACK_STATE_HEADPHONE;
2264
2265                         status |= SND_JACK_HEADPHONE;
2266
2267                         break;
2268
2269                 case M98090_JKSNS_MASK:
2270                         dev_dbg(codec->dev, "Headset Detected\n");
2271
2272                         max98090->jack_state = M98090_JACK_STATE_HEADSET;
2273
2274                         status |= SND_JACK_HEADSET;
2275
2276                         break;
2277
2278                 default:
2279                         dev_dbg(codec->dev, "Unrecognized Jack Status\n");
2280                         break;
2281         }
2282
2283         snd_soc_jack_report(max98090->jack, status,
2284                             SND_JACK_HEADSET | SND_JACK_BTN_0);
2285 }
2286
2287 static irqreturn_t max98090_interrupt(int irq, void *data)
2288 {
2289         struct max98090_priv *max98090 = data;
2290         struct snd_soc_codec *codec = max98090->codec;
2291         int ret;
2292         unsigned int mask;
2293         unsigned int active;
2294
2295         /* Treat interrupt before codec is initialized as spurious */
2296         if (codec == NULL)
2297                 return IRQ_NONE;
2298
2299         dev_dbg(codec->dev, "***** max98090_interrupt *****\n");
2300
2301         ret = regmap_read(max98090->regmap, M98090_REG_INTERRUPT_S, &mask);
2302
2303         if (ret != 0) {
2304                 dev_err(codec->dev,
2305                         "failed to read M98090_REG_INTERRUPT_S: %d\n",
2306                         ret);
2307                 return IRQ_NONE;
2308         }
2309
2310         ret = regmap_read(max98090->regmap, M98090_REG_DEVICE_STATUS, &active);
2311
2312         if (ret != 0) {
2313                 dev_err(codec->dev,
2314                         "failed to read M98090_REG_DEVICE_STATUS: %d\n",
2315                         ret);
2316                 return IRQ_NONE;
2317         }
2318
2319         dev_dbg(codec->dev, "active=0x%02x mask=0x%02x -> active=0x%02x\n",
2320                 active, mask, active & mask);
2321
2322         active &= mask;
2323
2324         if (!active)
2325                 return IRQ_NONE;
2326
2327         if (active & M98090_CLD_MASK)
2328                 dev_err(codec->dev, "M98090_CLD_MASK\n");
2329
2330         if (active & M98090_SLD_MASK)
2331                 dev_dbg(codec->dev, "M98090_SLD_MASK\n");
2332
2333         if (active & M98090_ULK_MASK) {
2334                 dev_dbg(codec->dev, "M98090_ULK_MASK\n");
2335                 schedule_work(&max98090->pll_work);
2336         }
2337
2338         if (active & M98090_JDET_MASK) {
2339                 dev_dbg(codec->dev, "M98090_JDET_MASK\n");
2340
2341                 pm_wakeup_event(codec->dev, 100);
2342
2343                 queue_delayed_work(system_power_efficient_wq,
2344                                    &max98090->jack_work,
2345                                    msecs_to_jiffies(100));
2346         }
2347
2348         if (active & M98090_DRCACT_MASK)
2349                 dev_dbg(codec->dev, "M98090_DRCACT_MASK\n");
2350
2351         if (active & M98090_DRCCLP_MASK)
2352                 dev_err(codec->dev, "M98090_DRCCLP_MASK\n");
2353
2354         return IRQ_HANDLED;
2355 }
2356
2357 /**
2358  * max98090_mic_detect - Enable microphone detection via the MAX98090 IRQ
2359  *
2360  * @codec:  MAX98090 codec
2361  * @jack:   jack to report detection events on
2362  *
2363  * Enable microphone detection via IRQ on the MAX98090.  If GPIOs are
2364  * being used to bring out signals to the processor then only platform
2365  * data configuration is needed for MAX98090 and processor GPIOs should
2366  * be configured using snd_soc_jack_add_gpios() instead.
2367  *
2368  * If no jack is supplied detection will be disabled.
2369  */
2370 int max98090_mic_detect(struct snd_soc_codec *codec,
2371         struct snd_soc_jack *jack)
2372 {
2373         struct max98090_priv *max98090 = snd_soc_codec_get_drvdata(codec);
2374
2375         dev_dbg(codec->dev, "max98090_mic_detect\n");
2376
2377         max98090->jack = jack;
2378         if (jack) {
2379                 snd_soc_update_bits(codec, M98090_REG_INTERRUPT_S,
2380                         M98090_IJDET_MASK,
2381                         1 << M98090_IJDET_SHIFT);
2382         } else {
2383                 snd_soc_update_bits(codec, M98090_REG_INTERRUPT_S,
2384                         M98090_IJDET_MASK,
2385                         0);
2386         }
2387
2388         /* Send an initial empty report */
2389         snd_soc_jack_report(max98090->jack, 0,
2390                             SND_JACK_HEADSET | SND_JACK_BTN_0);
2391
2392         queue_delayed_work(system_power_efficient_wq,
2393                            &max98090->jack_work,
2394                            msecs_to_jiffies(100));
2395
2396         return 0;
2397 }
2398 EXPORT_SYMBOL_GPL(max98090_mic_detect);
2399
2400 #define MAX98090_RATES SNDRV_PCM_RATE_8000_96000
2401 #define MAX98090_FORMATS (SNDRV_PCM_FMTBIT_S16_LE | SNDRV_PCM_FMTBIT_S24_LE)
2402
2403 static struct snd_soc_dai_ops max98090_dai_ops = {
2404         .set_sysclk = max98090_dai_set_sysclk,
2405         .set_fmt = max98090_dai_set_fmt,
2406         .set_tdm_slot = max98090_set_tdm_slot,
2407         .hw_params = max98090_dai_hw_params,
2408         .digital_mute = max98090_dai_digital_mute,
2409         .trigger = max98090_dai_trigger,
2410 };
2411
2412 static struct snd_soc_dai_driver max98090_dai[] = {
2413 {
2414         .name = "HiFi",
2415         .playback = {
2416                 .stream_name = "HiFi Playback",
2417                 .channels_min = 2,
2418                 .channels_max = 2,
2419                 .rates = MAX98090_RATES,
2420                 .formats = MAX98090_FORMATS,
2421         },
2422         .capture = {
2423                 .stream_name = "HiFi Capture",
2424                 .channels_min = 1,
2425                 .channels_max = 2,
2426                 .rates = MAX98090_RATES,
2427                 .formats = MAX98090_FORMATS,
2428         },
2429          .ops = &max98090_dai_ops,
2430 }
2431 };
2432
2433 static int max98090_probe(struct snd_soc_codec *codec)
2434 {
2435         struct max98090_priv *max98090 = snd_soc_codec_get_drvdata(codec);
2436         struct max98090_cdata *cdata;
2437         enum max98090_type devtype;
2438         int ret = 0;
2439         int err;
2440         unsigned int micbias;
2441
2442         dev_dbg(codec->dev, "max98090_probe\n");
2443
2444         max98090->mclk = devm_clk_get(codec->dev, "mclk");
2445         if (PTR_ERR(max98090->mclk) == -EPROBE_DEFER)
2446                 return -EPROBE_DEFER;
2447
2448         max98090->codec = codec;
2449
2450         /* Reset the codec, the DSP core, and disable all interrupts */
2451         max98090_reset(max98090);
2452
2453         /* Initialize private data */
2454
2455         max98090->sysclk = (unsigned)-1;
2456         max98090->pclk = (unsigned)-1;
2457         max98090->master = false;
2458
2459         cdata = &max98090->dai[0];
2460         cdata->rate = (unsigned)-1;
2461         cdata->fmt  = (unsigned)-1;
2462
2463         max98090->lin_state = 0;
2464         max98090->pa1en = 0;
2465         max98090->pa2en = 0;
2466
2467         ret = snd_soc_read(codec, M98090_REG_REVISION_ID);
2468         if (ret < 0) {
2469                 dev_err(codec->dev, "Failed to read device revision: %d\n",
2470                         ret);
2471                 goto err_access;
2472         }
2473
2474         if ((ret >= M98090_REVA) && (ret <= M98090_REVA + 0x0f)) {
2475                 devtype = MAX98090;
2476                 dev_info(codec->dev, "MAX98090 REVID=0x%02x\n", ret);
2477         } else if ((ret >= M98091_REVA) && (ret <= M98091_REVA + 0x0f)) {
2478                 devtype = MAX98091;
2479                 dev_info(codec->dev, "MAX98091 REVID=0x%02x\n", ret);
2480         } else {
2481                 devtype = MAX98090;
2482                 dev_err(codec->dev, "Unrecognized revision 0x%02x\n", ret);
2483         }
2484
2485         if (max98090->devtype != devtype) {
2486                 dev_warn(codec->dev, "Mismatch in DT specified CODEC type.\n");
2487                 max98090->devtype = devtype;
2488         }
2489
2490         max98090->jack_state = M98090_JACK_STATE_NO_HEADSET;
2491
2492         INIT_DELAYED_WORK(&max98090->jack_work, max98090_jack_work);
2493         INIT_DELAYED_WORK(&max98090->pll_det_enable_work,
2494                           max98090_pll_det_enable_work);
2495         INIT_WORK(&max98090->pll_det_disable_work,
2496                   max98090_pll_det_disable_work);
2497         INIT_WORK(&max98090->pll_work, max98090_pll_work);
2498
2499         /* Enable jack detection */
2500         snd_soc_write(codec, M98090_REG_JACK_DETECT,
2501                 M98090_JDETEN_MASK | M98090_JDEB_25MS);
2502
2503         /*
2504          * Clear any old interrupts.
2505          * An old interrupt ocurring prior to installing the ISR
2506          * can keep a new interrupt from generating a trigger.
2507          */
2508         snd_soc_read(codec, M98090_REG_DEVICE_STATUS);
2509
2510         /* High Performance is default */
2511         snd_soc_update_bits(codec, M98090_REG_DAC_CONTROL,
2512                 M98090_DACHP_MASK,
2513                 1 << M98090_DACHP_SHIFT);
2514         snd_soc_update_bits(codec, M98090_REG_DAC_CONTROL,
2515                 M98090_PERFMODE_MASK,
2516                 0 << M98090_PERFMODE_SHIFT);
2517         snd_soc_update_bits(codec, M98090_REG_ADC_CONTROL,
2518                 M98090_ADCHP_MASK,
2519                 1 << M98090_ADCHP_SHIFT);
2520
2521         /* Turn on VCM bandgap reference */
2522         snd_soc_write(codec, M98090_REG_BIAS_CONTROL,
2523                 M98090_VCM_MODE_MASK);
2524
2525         err = device_property_read_u32(codec->dev, "maxim,micbias", &micbias);
2526         if (err) {
2527                 micbias = M98090_MBVSEL_2V8;
2528                 dev_info(codec->dev, "use default 2.8v micbias\n");
2529         } else if (micbias < M98090_MBVSEL_2V2 || micbias > M98090_MBVSEL_2V8) {
2530                 dev_err(codec->dev, "micbias out of range 0x%x\n", micbias);
2531                 micbias = M98090_MBVSEL_2V8;
2532         }
2533
2534         snd_soc_update_bits(codec, M98090_REG_MIC_BIAS_VOLTAGE,
2535                 M98090_MBVSEL_MASK, micbias);
2536
2537         max98090_add_widgets(codec);
2538
2539 err_access:
2540         return ret;
2541 }
2542
2543 static int max98090_remove(struct snd_soc_codec *codec)
2544 {
2545         struct max98090_priv *max98090 = snd_soc_codec_get_drvdata(codec);
2546
2547         cancel_delayed_work_sync(&max98090->jack_work);
2548         cancel_delayed_work_sync(&max98090->pll_det_enable_work);
2549         cancel_work_sync(&max98090->pll_det_disable_work);
2550         cancel_work_sync(&max98090->pll_work);
2551         max98090->codec = NULL;
2552
2553         return 0;
2554 }
2555
2556 static void max98090_seq_notifier(struct snd_soc_dapm_context *dapm,
2557         enum snd_soc_dapm_type event, int subseq)
2558 {
2559         struct snd_soc_codec *codec = snd_soc_dapm_to_codec(dapm);
2560         struct max98090_priv *max98090 = snd_soc_codec_get_drvdata(codec);
2561
2562         if (max98090->shdn_pending) {
2563                 snd_soc_update_bits(codec, M98090_REG_DEVICE_SHUTDOWN,
2564                                 M98090_SHDNN_MASK, 0);
2565                 msleep(40);
2566                 snd_soc_update_bits(codec, M98090_REG_DEVICE_SHUTDOWN,
2567                                 M98090_SHDNN_MASK, M98090_SHDNN_MASK);
2568                 max98090->shdn_pending = false;
2569         }
2570 }
2571
2572 static struct snd_soc_codec_driver soc_codec_dev_max98090 = {
2573         .probe   = max98090_probe,
2574         .remove  = max98090_remove,
2575         .seq_notifier = max98090_seq_notifier,
2576         .set_bias_level = max98090_set_bias_level,
2577 };
2578
2579 static const struct regmap_config max98090_regmap = {
2580         .reg_bits = 8,
2581         .val_bits = 8,
2582
2583         .max_register = MAX98090_MAX_REGISTER,
2584         .reg_defaults = max98090_reg,
2585         .num_reg_defaults = ARRAY_SIZE(max98090_reg),
2586         .volatile_reg = max98090_volatile_register,
2587         .readable_reg = max98090_readable_register,
2588         .cache_type = REGCACHE_RBTREE,
2589 };
2590
2591 static int max98090_i2c_probe(struct i2c_client *i2c,
2592                                  const struct i2c_device_id *i2c_id)
2593 {
2594         struct max98090_priv *max98090;
2595         const struct acpi_device_id *acpi_id;
2596         kernel_ulong_t driver_data = 0;
2597         int ret;
2598
2599         pr_debug("max98090_i2c_probe\n");
2600
2601         max98090 = devm_kzalloc(&i2c->dev, sizeof(struct max98090_priv),
2602                 GFP_KERNEL);
2603         if (max98090 == NULL)
2604                 return -ENOMEM;
2605
2606         if (ACPI_HANDLE(&i2c->dev)) {
2607                 acpi_id = acpi_match_device(i2c->dev.driver->acpi_match_table,
2608                                             &i2c->dev);
2609                 if (!acpi_id) {
2610                         dev_err(&i2c->dev, "No driver data\n");
2611                         return -EINVAL;
2612                 }
2613                 driver_data = acpi_id->driver_data;
2614         } else if (i2c_id) {
2615                 driver_data = i2c_id->driver_data;
2616         }
2617
2618         max98090->devtype = driver_data;
2619         i2c_set_clientdata(i2c, max98090);
2620         max98090->pdata = i2c->dev.platform_data;
2621
2622         ret = of_property_read_u32(i2c->dev.of_node, "maxim,dmic-freq",
2623                                    &max98090->dmic_freq);
2624         if (ret < 0)
2625                 max98090->dmic_freq = MAX98090_DEFAULT_DMIC_FREQ;
2626
2627         max98090->regmap = devm_regmap_init_i2c(i2c, &max98090_regmap);
2628         if (IS_ERR(max98090->regmap)) {
2629                 ret = PTR_ERR(max98090->regmap);
2630                 dev_err(&i2c->dev, "Failed to allocate regmap: %d\n", ret);
2631                 goto err_enable;
2632         }
2633
2634         ret = devm_request_threaded_irq(&i2c->dev, i2c->irq, NULL,
2635                 max98090_interrupt, IRQF_TRIGGER_FALLING | IRQF_ONESHOT,
2636                 "max98090_interrupt", max98090);
2637         if (ret < 0) {
2638                 dev_err(&i2c->dev, "request_irq failed: %d\n",
2639                         ret);
2640                 return ret;
2641         }
2642
2643         ret = snd_soc_register_codec(&i2c->dev,
2644                         &soc_codec_dev_max98090, max98090_dai,
2645                         ARRAY_SIZE(max98090_dai));
2646 err_enable:
2647         return ret;
2648 }
2649
2650 static void max98090_i2c_shutdown(struct i2c_client *i2c)
2651 {
2652         struct max98090_priv *max98090 = dev_get_drvdata(&i2c->dev);
2653
2654         /*
2655          * Enable volume smoothing, disable zero cross.  This will cause
2656          * a quick 40ms ramp to mute on shutdown.
2657          */
2658         regmap_write(max98090->regmap,
2659                 M98090_REG_LEVEL_CONTROL, M98090_VSENN_MASK);
2660         regmap_write(max98090->regmap,
2661                 M98090_REG_DEVICE_SHUTDOWN, 0x00);
2662         msleep(40);
2663 }
2664
2665 static int max98090_i2c_remove(struct i2c_client *client)
2666 {
2667         max98090_i2c_shutdown(client);
2668         snd_soc_unregister_codec(&client->dev);
2669         return 0;
2670 }
2671
2672 #ifdef CONFIG_PM
2673 static int max98090_runtime_resume(struct device *dev)
2674 {
2675         struct max98090_priv *max98090 = dev_get_drvdata(dev);
2676
2677         regcache_cache_only(max98090->regmap, false);
2678
2679         max98090_reset(max98090);
2680
2681         regcache_sync(max98090->regmap);
2682
2683         return 0;
2684 }
2685
2686 static int max98090_runtime_suspend(struct device *dev)
2687 {
2688         struct max98090_priv *max98090 = dev_get_drvdata(dev);
2689
2690         regcache_cache_only(max98090->regmap, true);
2691
2692         return 0;
2693 }
2694 #endif
2695
2696 #ifdef CONFIG_PM_SLEEP
2697 static int max98090_resume(struct device *dev)
2698 {
2699         struct max98090_priv *max98090 = dev_get_drvdata(dev);
2700         unsigned int status;
2701
2702         regcache_mark_dirty(max98090->regmap);
2703
2704         max98090_reset(max98090);
2705
2706         /* clear IRQ status */
2707         regmap_read(max98090->regmap, M98090_REG_DEVICE_STATUS, &status);
2708
2709         regcache_sync(max98090->regmap);
2710
2711         return 0;
2712 }
2713
2714 static int max98090_suspend(struct device *dev)
2715 {
2716         return 0;
2717 }
2718 #endif
2719
2720 static const struct dev_pm_ops max98090_pm = {
2721         SET_RUNTIME_PM_OPS(max98090_runtime_suspend,
2722                 max98090_runtime_resume, NULL)
2723         SET_SYSTEM_SLEEP_PM_OPS(max98090_suspend, max98090_resume)
2724 };
2725
2726 static const struct i2c_device_id max98090_i2c_id[] = {
2727         { "max98090", MAX98090 },
2728         { "max98091", MAX98091 },
2729         { }
2730 };
2731 MODULE_DEVICE_TABLE(i2c, max98090_i2c_id);
2732
2733 static const struct of_device_id max98090_of_match[] = {
2734         { .compatible = "maxim,max98090", },
2735         { .compatible = "maxim,max98091", },
2736         { }
2737 };
2738 MODULE_DEVICE_TABLE(of, max98090_of_match);
2739
2740 #ifdef CONFIG_ACPI
2741 static const struct acpi_device_id max98090_acpi_match[] = {
2742         { "193C9890", MAX98090 },
2743         { }
2744 };
2745 MODULE_DEVICE_TABLE(acpi, max98090_acpi_match);
2746 #endif
2747
2748 static struct i2c_driver max98090_i2c_driver = {
2749         .driver = {
2750                 .name = "max98090",
2751                 .pm = &max98090_pm,
2752                 .of_match_table = of_match_ptr(max98090_of_match),
2753                 .acpi_match_table = ACPI_PTR(max98090_acpi_match),
2754         },
2755         .probe  = max98090_i2c_probe,
2756         .shutdown = max98090_i2c_shutdown,
2757         .remove = max98090_i2c_remove,
2758         .id_table = max98090_i2c_id,
2759 };
2760
2761 module_i2c_driver(max98090_i2c_driver);
2762
2763 MODULE_DESCRIPTION("ALSA SoC MAX98090 driver");
2764 MODULE_AUTHOR("Peter Hsiang, Jesse Marroqin, Jerry Wong");
2765 MODULE_LICENSE("GPL");