sound/soc/fsl/fsl_sai.c

   1 /*
   2  * Freescale ALSA SoC Digital Audio Interface (SAI) driver.
   3  *
   4  * Copyright 2012-2013 Freescale Semiconductor, Inc.
   5  *
   6  * This program is free software, you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License as published by the
   8  * Free Software Foundation, either version 2 of the License, or(at your
   9  * option) any later version.
  10  *
  11  */
  12
  13 #include <linux/clk.h>
  14 #include <linux/delay.h>
  15 #include <linux/dmaengine.h>
  16 #include <linux/module.h>
  17 #include <linux/of_address.h>
  18 #include <linux/regmap.h>
  19 #include <linux/slab.h>
  20 #include <sound/core.h>
  21 #include <sound/dmaengine_pcm.h>
  22 #include <sound/pcm_params.h>
  23
  24 #include "fsl_sai.h"
  25
  26 static int fsl_sai_set_dai_sysclk_tr(struct snd_soc_dai *cpu_dai,
  27                 int clk_id, unsigned int freq, int fsl_dir)
  28 {
  29         struct fsl_sai *sai = snd_soc_dai_get_drvdata(cpu_dai);
  30         u32 val_cr2, reg_cr2;
  31
  32         if (fsl_dir == FSL_FMT_TRANSMITTER)
  33                 reg_cr2 = FSL_SAI_TCR2;
  34         else
  35                 reg_cr2 = FSL_SAI_RCR2;
  36
  37         regmap_read(sai->regmap, reg_cr2, &val_cr2);
  38
  39         val_cr2 &= ~FSL_SAI_CR2_MSEL_MASK;
  40
  41         switch (clk_id) {
  42         case FSL_SAI_CLK_BUS:
  43                 val_cr2 |= FSL_SAI_CR2_MSEL_BUS;
  44                 break;
  45         case FSL_SAI_CLK_MAST1:
  46                 val_cr2 |= FSL_SAI_CR2_MSEL_MCLK1;
  47                 break;
  48         case FSL_SAI_CLK_MAST2:
  49                 val_cr2 |= FSL_SAI_CR2_MSEL_MCLK2;
  50                 break;
  51         case FSL_SAI_CLK_MAST3:
  52                 val_cr2 |= FSL_SAI_CR2_MSEL_MCLK3;
  53                 break;
  54         default:
  55                 return -EINVAL;
  56         }
  57
  58         regmap_write(sai->regmap, reg_cr2, val_cr2);
  59
  60         return 0;
  61 }
  62
  63 static int fsl_sai_set_dai_sysclk(struct snd_soc_dai *cpu_dai,
  64                 int clk_id, unsigned int freq, int dir)
  65 {
  66         int ret;
  67
  68         if (dir == SND_SOC_CLOCK_IN)
  69                 return 0;
  70
  71         ret = fsl_sai_set_dai_sysclk_tr(cpu_dai, clk_id, freq,
  72                                         FSL_FMT_TRANSMITTER);
  73         if (ret) {
  74                 dev_err(cpu_dai->dev, "Cannot set tx sysclk: %d\n", ret);
  75                 return ret;
  76         }
  77
  78         ret = fsl_sai_set_dai_sysclk_tr(cpu_dai, clk_id, freq,
  79                                         FSL_FMT_RECEIVER);
  80         if (ret)
  81                 dev_err(cpu_dai->dev, "Cannot set rx sysclk: %d\n", ret);
  82
  83         return ret;
  84 }
  85
  86 static int fsl_sai_set_dai_fmt_tr(struct snd_soc_dai *cpu_dai,
  87                                 unsigned int fmt, int fsl_dir)
  88 {
  89         struct fsl_sai *sai = snd_soc_dai_get_drvdata(cpu_dai);
  90         u32 val_cr2, val_cr4, reg_cr2, reg_cr4;
  91
  92         if (fsl_dir == FSL_FMT_TRANSMITTER) {
  93                 reg_cr2 = FSL_SAI_TCR2;
  94                 reg_cr4 = FSL_SAI_TCR4;
  95         } else {
  96                 reg_cr2 = FSL_SAI_RCR2;
  97                 reg_cr4 = FSL_SAI_RCR4;
  98         }
  99
 100         regmap_read(sai->regmap, reg_cr2, &val_cr2);
 101         regmap_read(sai->regmap, reg_cr4, &val_cr4);
 102
 103         if (sai->big_endian_data)
 104                 val_cr4 &= ~FSL_SAI_CR4_MF;
 105         else
 106                 val_cr4 |= FSL_SAI_CR4_MF;
 107
 108         /* DAI mode */
 109         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
 110         case SND_SOC_DAIFMT_I2S:
 111                 /*
 112                  * Frame low, 1clk before data, one word length for frame sync,
 113                  * frame sync starts one serial clock cycle earlier,
 114                  * that is, together with the last bit of the previous
 115                  * data word.
 116                  */
 117                 val_cr2 &= ~FSL_SAI_CR2_BCP;
 118                 val_cr4 |= FSL_SAI_CR4_FSE | FSL_SAI_CR4_FSP;
 119                 break;
 120         case SND_SOC_DAIFMT_LEFT_J:
 121                 /*
 122                  * Frame high, one word length for frame sync,
 123                  * frame sync asserts with the first bit of the frame.
 124                  */
 125                 val_cr2 &= ~FSL_SAI_CR2_BCP;
 126                 val_cr4 &= ~(FSL_SAI_CR4_FSE | FSL_SAI_CR4_FSP);
 127                 break;
 128         case SND_SOC_DAIFMT_DSP_A:
 129                 /*
 130                  * Frame high, 1clk before data, one bit for frame sync,
 131                  * frame sync starts one serial clock cycle earlier,
 132                  * that is, together with the last bit of the previous
 133                  * data word.
 134                  */
 135                 val_cr2 &= ~FSL_SAI_CR2_BCP;
 136                 val_cr4 &= ~FSL_SAI_CR4_FSP;
 137                 val_cr4 |= FSL_SAI_CR4_FSE;
 138                 sai->is_dsp_mode = true;
 139                 break;
 140         case SND_SOC_DAIFMT_DSP_B:
 141                 /*
 142                  * Frame high, one bit for frame sync,
 143                  * frame sync asserts with the first bit of the frame.
 144                  */
 145                 val_cr2 &= ~FSL_SAI_CR2_BCP;
 146                 val_cr4 &= ~(FSL_SAI_CR4_FSE | FSL_SAI_CR4_FSP);
 147                 sai->is_dsp_mode = true;
 148                 break;
 149         case SND_SOC_DAIFMT_RIGHT_J:
 150                 /* To be done */
 151         default:
 152                 return -EINVAL;
 153         }
 154
 155         /* DAI clock inversion */
 156         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
 157         case SND_SOC_DAIFMT_IB_IF:
 158                 /* Invert both clocks */
 159                 val_cr2 ^= FSL_SAI_CR2_BCP;
 160                 val_cr4 ^= FSL_SAI_CR4_FSP;
 161                 break;
 162         case SND_SOC_DAIFMT_IB_NF:
 163                 /* Invert bit clock */
 164                 val_cr2 ^= FSL_SAI_CR2_BCP;
 165                 break;
 166         case SND_SOC_DAIFMT_NB_IF:
 167                 /* Invert frame clock */
 168                 val_cr4 ^= FSL_SAI_CR4_FSP;
 169                 break;
 170         case SND_SOC_DAIFMT_NB_NF:
 171                 /* Nothing to do for both normal cases */
 172                 break;
 173         default:
 174                 return -EINVAL;
 175         }
 176
 177         /* DAI clock master masks */
 178         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
 179         case SND_SOC_DAIFMT_CBS_CFS:
 180                 val_cr2 |= FSL_SAI_CR2_BCD_MSTR;
 181                 val_cr4 |= FSL_SAI_CR4_FSD_MSTR;
 182                 break;
 183         case SND_SOC_DAIFMT_CBM_CFM:
 184                 val_cr2 &= ~FSL_SAI_CR2_BCD_MSTR;
 185                 val_cr4 &= ~FSL_SAI_CR4_FSD_MSTR;
 186                 break;
 187         case SND_SOC_DAIFMT_CBS_CFM:
 188                 val_cr2 |= FSL_SAI_CR2_BCD_MSTR;
 189                 val_cr4 &= ~FSL_SAI_CR4_FSD_MSTR;
 190                 break;
 191         case SND_SOC_DAIFMT_CBM_CFS:
 192                 val_cr2 &= ~FSL_SAI_CR2_BCD_MSTR;
 193                 val_cr4 |= FSL_SAI_CR4_FSD_MSTR;
 194                 break;
 195         default:
 196                 return -EINVAL;
 197         }
 198
 199         regmap_write(sai->regmap, reg_cr2, val_cr2);
 200         regmap_write(sai->regmap, reg_cr4, val_cr4);
 201
 202         return 0;
 203 }
 204
 205 static int fsl_sai_set_dai_fmt(struct snd_soc_dai *cpu_dai, unsigned int fmt)
 206 {
 207         int ret;
 208
 209         ret = fsl_sai_set_dai_fmt_tr(cpu_dai, fmt, FSL_FMT_TRANSMITTER);
 210         if (ret) {
 211                 dev_err(cpu_dai->dev, "Cannot set tx format: %d\n", ret);
 212                 return ret;
 213         }
 214
 215         ret = fsl_sai_set_dai_fmt_tr(cpu_dai, fmt, FSL_FMT_RECEIVER);
 216         if (ret)
 217                 dev_err(cpu_dai->dev, "Cannot set rx format: %d\n", ret);
 218
 219         return ret;
 220 }
 221
 222 static int fsl_sai_hw_params(struct snd_pcm_substream *substream,
 223                 struct snd_pcm_hw_params *params,
 224                 struct snd_soc_dai *cpu_dai)
 225 {
 226         struct fsl_sai *sai = snd_soc_dai_get_drvdata(cpu_dai);
 227         u32 val_cr4, val_cr5, val_mr, reg_cr4, reg_cr5, reg_mr;
 228         unsigned int channels = params_channels(params);
 229         u32 word_width = snd_pcm_format_width(params_format(params));
 230
 231         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK) {
 232                 reg_cr4 = FSL_SAI_TCR4;
 233                 reg_cr5 = FSL_SAI_TCR5;
 234                 reg_mr = FSL_SAI_TMR;
 235         } else {
 236                 reg_cr4 = FSL_SAI_RCR4;
 237                 reg_cr5 = FSL_SAI_RCR5;
 238                 reg_mr = FSL_SAI_RMR;
 239         }
 240
 241         regmap_read(sai->regmap, reg_cr4, &val_cr4);
 242         regmap_read(sai->regmap, reg_cr4, &val_cr5);
 243
 244         val_cr4 &= ~FSL_SAI_CR4_SYWD_MASK;
 245         val_cr4 &= ~FSL_SAI_CR4_FRSZ_MASK;
 246
 247         val_cr5 &= ~FSL_SAI_CR5_WNW_MASK;
 248         val_cr5 &= ~FSL_SAI_CR5_W0W_MASK;
 249         val_cr5 &= ~FSL_SAI_CR5_FBT_MASK;
 250
 251         if (!sai->is_dsp_mode)
 252                 val_cr4 |= FSL_SAI_CR4_SYWD(word_width);
 253
 254         val_cr5 |= FSL_SAI_CR5_WNW(word_width);
 255         val_cr5 |= FSL_SAI_CR5_W0W(word_width);
 256
 257         val_cr5 &= ~FSL_SAI_CR5_FBT_MASK;
 258         if (sai->big_endian_data)
 259                 val_cr5 |= FSL_SAI_CR5_FBT(0);
 260         else
 261                 val_cr5 |= FSL_SAI_CR5_FBT(word_width - 1);
 262
 263         val_cr4 |= FSL_SAI_CR4_FRSZ(channels);
 264         val_mr = ~0UL - ((1 << channels) - 1);
 265
 266         regmap_write(sai->regmap, reg_cr4, val_cr4);
 267         regmap_write(sai->regmap, reg_cr5, val_cr5);
 268         regmap_write(sai->regmap, reg_mr, val_mr);
 269
 270         return 0;
 271 }
 272
 273 static int fsl_sai_trigger(struct snd_pcm_substream *substream, int cmd,
 274                 struct snd_soc_dai *cpu_dai)
 275 {
 276         struct fsl_sai *sai = snd_soc_dai_get_drvdata(cpu_dai);
 277         u32 tcsr, rcsr;
 278
 279         /*
 280          * The transmitter bit clock and frame sync are to be
 281          * used by both the transmitter and receiver.
 282          */
 283         regmap_update_bits(sai->regmap, FSL_SAI_TCR2, FSL_SAI_CR2_SYNC,
 284                            ~FSL_SAI_CR2_SYNC);
 285         regmap_update_bits(sai->regmap, FSL_SAI_RCR2, FSL_SAI_CR2_SYNC,
 286                            FSL_SAI_CR2_SYNC);
 287
 288         regmap_read(sai->regmap, FSL_SAI_TCSR, &tcsr);
 289         regmap_read(sai->regmap, FSL_SAI_RCSR, &rcsr);
 290
 291         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK) {
 292                 tcsr |= FSL_SAI_CSR_FRDE;
 293                 rcsr &= ~FSL_SAI_CSR_FRDE;
 294         } else {
 295                 rcsr |= FSL_SAI_CSR_FRDE;
 296                 tcsr &= ~FSL_SAI_CSR_FRDE;
 297         }
 298
 299         /*
 300          * It is recommended that the transmitter is the last enabled
 301          * and the first disabled.
 302          */
 303         switch (cmd) {
 304         case SNDRV_PCM_TRIGGER_START:
 305         case SNDRV_PCM_TRIGGER_RESUME:
 306         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
 307                 tcsr |= FSL_SAI_CSR_TERE;
 308                 rcsr |= FSL_SAI_CSR_TERE;
 309
 310                 regmap_write(sai->regmap, FSL_SAI_RCSR, rcsr);
 311                 regmap_write(sai->regmap, FSL_SAI_TCSR, tcsr);
 312                 break;
 313         case SNDRV_PCM_TRIGGER_STOP:
 314         case SNDRV_PCM_TRIGGER_SUSPEND:
 315         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
 316                 if (!(cpu_dai->playback_active || cpu_dai->capture_active)) {
 317                         tcsr &= ~FSL_SAI_CSR_TERE;
 318                         rcsr &= ~FSL_SAI_CSR_TERE;
 319                 }
 320
 321                 regmap_write(sai->regmap, FSL_SAI_TCSR, tcsr);
 322                 regmap_write(sai->regmap, FSL_SAI_RCSR, rcsr);
 323                 break;
 324         default:
 325                 return -EINVAL;
 326         }
 327
 328         return 0;
 329 }
 330
 331 static int fsl_sai_startup(struct snd_pcm_substream *substream,
 332                 struct snd_soc_dai *cpu_dai)
 333 {
 334         struct fsl_sai *sai = snd_soc_dai_get_drvdata(cpu_dai);
 335         u32 reg;
 336
 337         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
 338                 reg = FSL_SAI_TCR3;
 339         else
 340                 reg = FSL_SAI_RCR3;
 341
 342         regmap_update_bits(sai->regmap, reg, FSL_SAI_CR3_TRCE,
 343                            FSL_SAI_CR3_TRCE);
 344
 345         return 0;
 346 }
 347
 348 static void fsl_sai_shutdown(struct snd_pcm_substream *substream,
 349                 struct snd_soc_dai *cpu_dai)
 350 {
 351         struct fsl_sai *sai = snd_soc_dai_get_drvdata(cpu_dai);
 352         u32 reg;
 353
 354         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
 355                 reg = FSL_SAI_TCR3;
 356         else
 357                 reg = FSL_SAI_RCR3;
 358
 359         regmap_update_bits(sai->regmap, reg, FSL_SAI_CR3_TRCE,
 360                            ~FSL_SAI_CR3_TRCE);
 361 }
 362
 363 static const struct snd_soc_dai_ops fsl_sai_pcm_dai_ops = {
 364         .set_sysclk     = fsl_sai_set_dai_sysclk,
 365         .set_fmt        = fsl_sai_set_dai_fmt,
 366         .hw_params      = fsl_sai_hw_params,
 367         .trigger        = fsl_sai_trigger,
 368         .startup        = fsl_sai_startup,
 369         .shutdown       = fsl_sai_shutdown,
 370 };
 371
 372 static int fsl_sai_dai_probe(struct snd_soc_dai *cpu_dai)
 373 {
 374         struct fsl_sai *sai = dev_get_drvdata(cpu_dai->dev);
 375
 376         regmap_update_bits(sai->regmap, FSL_SAI_TCSR, 0xffffffff, 0x0);
 377         regmap_update_bits(sai->regmap, FSL_SAI_RCSR, 0xffffffff, 0x0);
 378         regmap_update_bits(sai->regmap, FSL_SAI_TCR1, FSL_SAI_CR1_RFW_MASK,
 379                            FSL_SAI_MAXBURST_TX * 2);
 380         regmap_update_bits(sai->regmap, FSL_SAI_RCR1, FSL_SAI_CR1_RFW_MASK,
 381                            FSL_SAI_MAXBURST_RX - 1);
 382
 383         snd_soc_dai_init_dma_data(cpu_dai, &sai->dma_params_tx,
 384                                 &sai->dma_params_rx);
 385
 386         snd_soc_dai_set_drvdata(cpu_dai, sai);
 387
 388         return 0;
 389 }
 390
 391 static struct snd_soc_dai_driver fsl_sai_dai = {
 392         .probe = fsl_sai_dai_probe,
 393         .playback = {
 394                 .channels_min = 1,
 395                 .channels_max = 2,
 396                 .rates = SNDRV_PCM_RATE_8000_96000,
 397                 .formats = FSL_SAI_FORMATS,
 398         },
 399         .capture = {
 400                 .channels_min = 1,
 401                 .channels_max = 2,
 402                 .rates = SNDRV_PCM_RATE_8000_96000,
 403                 .formats = FSL_SAI_FORMATS,
 404         },
 405         .ops = &fsl_sai_pcm_dai_ops,
 406 };
 407
 408 static const struct snd_soc_component_driver fsl_component = {
 409         .name           = "fsl-sai",
 410 };
 411
 412 static bool fsl_sai_readable_reg(struct device *dev, unsigned int reg)
 413 {
 414         switch (reg) {
 415         case FSL_SAI_TCSR:
 416         case FSL_SAI_TCR1:
 417         case FSL_SAI_TCR2:
 418         case FSL_SAI_TCR3:
 419         case FSL_SAI_TCR4:
 420         case FSL_SAI_TCR5:
 421         case FSL_SAI_TFR:
 422         case FSL_SAI_TMR:
 423         case FSL_SAI_RCSR:
 424         case FSL_SAI_RCR1:
 425         case FSL_SAI_RCR2:
 426         case FSL_SAI_RCR3:
 427         case FSL_SAI_RCR4:
 428         case FSL_SAI_RCR5:
 429         case FSL_SAI_RDR:
 430         case FSL_SAI_RFR:
 431         case FSL_SAI_RMR:
 432                 return true;
 433         default:
 434                 return false;
 435         }
 436 }
 437
 438 static bool fsl_sai_volatile_reg(struct device *dev, unsigned int reg)
 439 {
 440         switch (reg) {
 441         case FSL_SAI_TFR:
 442         case FSL_SAI_RFR:
 443         case FSL_SAI_TDR:
 444         case FSL_SAI_RDR:
 445                 return true;
 446         default:
 447                 return false;
 448         }
 449
 450 }
 451
 452 static bool fsl_sai_writeable_reg(struct device *dev, unsigned int reg)
 453 {
 454         switch (reg) {
 455         case FSL_SAI_TCSR:
 456         case FSL_SAI_TCR1:
 457         case FSL_SAI_TCR2:
 458         case FSL_SAI_TCR3:
 459         case FSL_SAI_TCR4:
 460         case FSL_SAI_TCR5:
 461         case FSL_SAI_TDR:
 462         case FSL_SAI_TMR:
 463         case FSL_SAI_RCSR:
 464         case FSL_SAI_RCR1:
 465         case FSL_SAI_RCR2:
 466         case FSL_SAI_RCR3:
 467         case FSL_SAI_RCR4:
 468         case FSL_SAI_RCR5:
 469         case FSL_SAI_RMR:
 470                 return true;
 471         default:
 472                 return false;
 473         }
 474 }
 475
 476 static struct regmap_config fsl_sai_regmap_config = {
 477         .reg_bits = 32,
 478         .reg_stride = 4,
 479         .val_bits = 32,
 480
 481         .max_register = FSL_SAI_RMR,
 482         .readable_reg = fsl_sai_readable_reg,
 483         .volatile_reg = fsl_sai_volatile_reg,
 484         .writeable_reg = fsl_sai_writeable_reg,
 485 };
 486
 487 static int fsl_sai_probe(struct platform_device *pdev)
 488 {
 489         struct device_node *np = pdev->dev.of_node;
 490         struct fsl_sai *sai;
 491         struct resource *res;
 492         void __iomem *base;
 493         int ret;
 494
 495         sai = devm_kzalloc(&pdev->dev, sizeof(*sai), GFP_KERNEL);
 496         if (!sai)
 497                 return -ENOMEM;
 498
 499         sai->big_endian_regs = of_property_read_bool(np, "big-endian-regs");
 500         if (sai->big_endian_regs)
 501                 fsl_sai_regmap_config.val_format_endian = REGMAP_ENDIAN_BIG;
 502
 503         sai->big_endian_data = of_property_read_bool(np, "big-endian-data");
 504
 505         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 506         base = devm_ioremap_resource(&pdev->dev, res);
 507         if (IS_ERR(base))
 508                 return PTR_ERR(base);
 509
 510         sai->regmap = devm_regmap_init_mmio_clk(&pdev->dev,
 511                         "sai", base, &fsl_sai_regmap_config);
 512         if (IS_ERR(sai->regmap)) {
 513                 dev_err(&pdev->dev, "regmap init failed\n");
 514                 return PTR_ERR(sai->regmap);
 515         }
 516
 517         sai->dma_params_rx.addr = res->start + FSL_SAI_RDR;
 518         sai->dma_params_tx.addr = res->start + FSL_SAI_TDR;
 519         sai->dma_params_rx.maxburst = FSL_SAI_MAXBURST_RX;
 520         sai->dma_params_tx.maxburst = FSL_SAI_MAXBURST_TX;
 521
 522         platform_set_drvdata(pdev, sai);
 523
 524         ret = devm_snd_soc_register_component(&pdev->dev, &fsl_component,
 525                         &fsl_sai_dai, 1);
 526         if (ret)
 527                 return ret;
 528
 529         return devm_snd_dmaengine_pcm_register(&pdev->dev, NULL,
 530                         SND_DMAENGINE_PCM_FLAG_NO_RESIDUE);
 531 }
 532
 533 static const struct of_device_id fsl_sai_ids[] = {
 534         { .compatible = "fsl,vf610-sai", },
 535         { /* sentinel */ }
 536 };
 537
 538 static struct platform_driver fsl_sai_driver = {
 539         .probe = fsl_sai_probe,
 540         .driver = {
 541                 .name = "fsl-sai",
 542                 .owner = THIS_MODULE,
 543                 .of_match_table = fsl_sai_ids,
 544         },
 545 };
 546 module_platform_driver(fsl_sai_driver);
 547
 548 MODULE_DESCRIPTION("Freescale Soc SAI Interface");
 549 MODULE_AUTHOR("Xiubo Li, <Li.Xiubo@freescale.com>");
 550 MODULE_ALIAS("platform:fsl-sai");
 551 MODULE_LICENSE("GPL");