drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include <linux/io-mapping.h>
  39 #include <linux/i2c.h>
  40 #include <linux/i2c-algo-bit.h>
  41 #include <drm/intel-gtt.h>
  42 #include <linux/backlight.h>
  43 #include <linux/intel-iommu.h>
  44 #include <linux/kref.h>
  45 #include <linux/pm_qos.h>
  46
  47 /* General customization:
  48  */
  49
  50 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  51
  52 #define DRIVER_NAME             "i915"
  53 #define DRIVER_DESC             "Intel Graphics"
  54 #define DRIVER_DATE             "20080730"
  55
  56 enum pipe {
  57         PIPE_A = 0,
  58         PIPE_B,
  59         PIPE_C,
  60         I915_MAX_PIPES
  61 };
  62 #define pipe_name(p) ((p) + 'A')
  63
  64 enum transcoder {
  65         TRANSCODER_A = 0,
  66         TRANSCODER_B,
  67         TRANSCODER_C,
  68         TRANSCODER_EDP = 0xF,
  69 };
  70 #define transcoder_name(t) ((t) + 'A')
  71
  72 enum plane {
  73         PLANE_A = 0,
  74         PLANE_B,
  75         PLANE_C,
  76 };
  77 #define plane_name(p) ((p) + 'A')
  78
  79 #define sprite_name(p, s) ((p) * dev_priv->num_plane + (s) + 'A')
  80
  81 enum port {
  82         PORT_A = 0,
  83         PORT_B,
  84         PORT_C,
  85         PORT_D,
  86         PORT_E,
  87         I915_MAX_PORTS
  88 };
  89 #define port_name(p) ((p) + 'A')
  90
  91 enum intel_display_power_domain {
  92         POWER_DOMAIN_PIPE_A,
  93         POWER_DOMAIN_PIPE_B,
  94         POWER_DOMAIN_PIPE_C,
  95         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
  96         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
  97         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
  98         POWER_DOMAIN_TRANSCODER_A,
  99         POWER_DOMAIN_TRANSCODER_B,
 100         POWER_DOMAIN_TRANSCODER_C,
 101         POWER_DOMAIN_TRANSCODER_EDP = POWER_DOMAIN_TRANSCODER_A + 0xF,
 102 };
 103
 104 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 105 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 106                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 107 #define POWER_DOMAIN_TRANSCODER(tran) ((tran) + POWER_DOMAIN_TRANSCODER_A)
 108
 109 enum hpd_pin {
 110         HPD_NONE = 0,
 111         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 112         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 113         HPD_CRT,
 114         HPD_SDVO_B,
 115         HPD_SDVO_C,
 116         HPD_PORT_B,
 117         HPD_PORT_C,
 118         HPD_PORT_D,
 119         HPD_NUM_PINS
 120 };
 121
 122 #define I915_GEM_GPU_DOMAINS \
 123         (I915_GEM_DOMAIN_RENDER | \
 124          I915_GEM_DOMAIN_SAMPLER | \
 125          I915_GEM_DOMAIN_COMMAND | \
 126          I915_GEM_DOMAIN_INSTRUCTION | \
 127          I915_GEM_DOMAIN_VERTEX)
 128
 129 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 130
 131 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 132         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 133                 if ((intel_encoder)->base.crtc == (__crtc))
 134
 135 struct drm_i915_private;
 136
 137 enum intel_dpll_id {
 138         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 139         /* real shared dpll ids must be >= 0 */
 140         DPLL_ID_PCH_PLL_A,
 141         DPLL_ID_PCH_PLL_B,
 142 };
 143 #define I915_NUM_PLLS 2
 144
 145 struct intel_dpll_hw_state {
 146         uint32_t dpll;
 147         uint32_t dpll_md;
 148         uint32_t fp0;
 149         uint32_t fp1;
 150 };
 151
 152 struct intel_shared_dpll {
 153         int refcount; /* count of number of CRTCs sharing this PLL */
 154         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 155         bool on; /* is the PLL actually active? Disabled during modeset */
 156         const char *name;
 157         /* should match the index in the dev_priv->shared_dplls array */
 158         enum intel_dpll_id id;
 159         struct intel_dpll_hw_state hw_state;
 160         void (*mode_set)(struct drm_i915_private *dev_priv,
 161                          struct intel_shared_dpll *pll);
 162         void (*enable)(struct drm_i915_private *dev_priv,
 163                        struct intel_shared_dpll *pll);
 164         void (*disable)(struct drm_i915_private *dev_priv,
 165                         struct intel_shared_dpll *pll);
 166         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 167                              struct intel_shared_dpll *pll,
 168                              struct intel_dpll_hw_state *hw_state);
 169 };
 170
 171 /* Used by dp and fdi links */
 172 struct intel_link_m_n {
 173         uint32_t        tu;
 174         uint32_t        gmch_m;
 175         uint32_t        gmch_n;
 176         uint32_t        link_m;
 177         uint32_t        link_n;
 178 };
 179
 180 void intel_link_compute_m_n(int bpp, int nlanes,
 181                             int pixel_clock, int link_clock,
 182                             struct intel_link_m_n *m_n);
 183
 184 struct intel_ddi_plls {
 185         int spll_refcount;
 186         int wrpll1_refcount;
 187         int wrpll2_refcount;
 188 };
 189
 190 /* Interface history:
 191  *
 192  * 1.1: Original.
 193  * 1.2: Add Power Management
 194  * 1.3: Add vblank support
 195  * 1.4: Fix cmdbuffer path, add heap destroy
 196  * 1.5: Add vblank pipe configuration
 197  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 198  *      - Support vertical blank on secondary display pipe
 199  */
 200 #define DRIVER_MAJOR            1
 201 #define DRIVER_MINOR            6
 202 #define DRIVER_PATCHLEVEL       0
 203
 204 #define WATCH_COHERENCY 0
 205 #define WATCH_LISTS     0
 206 #define WATCH_GTT       0
 207
 208 #define I915_GEM_PHYS_CURSOR_0 1
 209 #define I915_GEM_PHYS_CURSOR_1 2
 210 #define I915_GEM_PHYS_OVERLAY_REGS 3
 211 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 212
 213 struct drm_i915_gem_phys_object {
 214         int id;
 215         struct page **page_list;
 216         drm_dma_handle_t *handle;
 217         struct drm_i915_gem_object *cur_obj;
 218 };
 219
 220 struct opregion_header;
 221 struct opregion_acpi;
 222 struct opregion_swsci;
 223 struct opregion_asle;
 224
 225 struct intel_opregion {
 226         struct opregion_header __iomem *header;
 227         struct opregion_acpi __iomem *acpi;
 228         struct opregion_swsci __iomem *swsci;
 229         struct opregion_asle __iomem *asle;
 230         void __iomem *vbt;
 231         u32 __iomem *lid_state;
 232 };
 233 #define OPREGION_SIZE            (8*1024)
 234
 235 struct intel_overlay;
 236 struct intel_overlay_error_state;
 237
 238 struct drm_i915_master_private {
 239         drm_local_map_t *sarea;
 240         struct _drm_i915_sarea *sarea_priv;
 241 };
 242 #define I915_FENCE_REG_NONE -1
 243 #define I915_MAX_NUM_FENCES 32
 244 /* 32 fences + sign bit for FENCE_REG_NONE */
 245 #define I915_MAX_NUM_FENCE_BITS 6
 246
 247 struct drm_i915_fence_reg {
 248         struct list_head lru_list;
 249         struct drm_i915_gem_object *obj;
 250         int pin_count;
 251 };
 252
 253 struct sdvo_device_mapping {
 254         u8 initialized;
 255         u8 dvo_port;
 256         u8 slave_addr;
 257         u8 dvo_wiring;
 258         u8 i2c_pin;
 259         u8 ddc_pin;
 260 };
 261
 262 struct intel_display_error_state;
 263
 264 struct drm_i915_error_state {
 265         struct kref ref;
 266         u32 eir;
 267         u32 pgtbl_er;
 268         u32 ier;
 269         u32 ccid;
 270         u32 derrmr;
 271         u32 forcewake;
 272         bool waiting[I915_NUM_RINGS];
 273         u32 pipestat[I915_MAX_PIPES];
 274         u32 tail[I915_NUM_RINGS];
 275         u32 head[I915_NUM_RINGS];
 276         u32 ctl[I915_NUM_RINGS];
 277         u32 ipeir[I915_NUM_RINGS];
 278         u32 ipehr[I915_NUM_RINGS];
 279         u32 instdone[I915_NUM_RINGS];
 280         u32 acthd[I915_NUM_RINGS];
 281         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 282         u32 semaphore_seqno[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 283         u32 rc_psmi[I915_NUM_RINGS]; /* sleep state */
 284         /* our own tracking of ring head and tail */
 285         u32 cpu_ring_head[I915_NUM_RINGS];
 286         u32 cpu_ring_tail[I915_NUM_RINGS];
 287         u32 error; /* gen6+ */
 288         u32 err_int; /* gen7 */
 289         u32 instpm[I915_NUM_RINGS];
 290         u32 instps[I915_NUM_RINGS];
 291         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 292         u32 seqno[I915_NUM_RINGS];
 293         u64 bbaddr;
 294         u32 fault_reg[I915_NUM_RINGS];
 295         u32 done_reg;
 296         u32 faddr[I915_NUM_RINGS];
 297         u64 fence[I915_MAX_NUM_FENCES];
 298         struct timeval time;
 299         struct drm_i915_error_ring {
 300                 struct drm_i915_error_object {
 301                         int page_count;
 302                         u32 gtt_offset;
 303                         u32 *pages[0];
 304                 } *ringbuffer, *batchbuffer, *ctx;
 305                 struct drm_i915_error_request {
 306                         long jiffies;
 307                         u32 seqno;
 308                         u32 tail;
 309                 } *requests;
 310                 int num_requests;
 311         } ring[I915_NUM_RINGS];
 312         struct drm_i915_error_buffer {
 313                 u32 size;
 314                 u32 name;
 315                 u32 rseqno, wseqno;
 316                 u32 gtt_offset;
 317                 u32 read_domains;
 318                 u32 write_domain;
 319                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 320                 s32 pinned:2;
 321                 u32 tiling:2;
 322                 u32 dirty:1;
 323                 u32 purgeable:1;
 324                 s32 ring:4;
 325                 u32 cache_level:2;
 326         } **active_bo, **pinned_bo;
 327         u32 *active_bo_count, *pinned_bo_count;
 328         struct intel_overlay_error_state *overlay;
 329         struct intel_display_error_state *display;
 330 };
 331
 332 struct intel_crtc_config;
 333 struct intel_crtc;
 334 struct intel_limit;
 335 struct dpll;
 336
 337 struct drm_i915_display_funcs {
 338         bool (*fbc_enabled)(struct drm_device *dev);
 339         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 340         void (*disable_fbc)(struct drm_device *dev);
 341         int (*get_display_clock_speed)(struct drm_device *dev);
 342         int (*get_fifo_size)(struct drm_device *dev, int plane);
 343         /**
 344          * find_dpll() - Find the best values for the PLL
 345          * @limit: limits for the PLL
 346          * @crtc: current CRTC
 347          * @target: target frequency in kHz
 348          * @refclk: reference clock frequency in kHz
 349          * @match_clock: if provided, @best_clock P divider must
 350          *               match the P divider from @match_clock
 351          *               used for LVDS downclocking
 352          * @best_clock: best PLL values found
 353          *
 354          * Returns true on success, false on failure.
 355          */
 356         bool (*find_dpll)(const struct intel_limit *limit,
 357                           struct drm_crtc *crtc,
 358                           int target, int refclk,
 359                           struct dpll *match_clock,
 360                           struct dpll *best_clock);
 361         void (*update_wm)(struct drm_device *dev);
 362         void (*update_sprite_wm)(struct drm_device *dev, int pipe,
 363                                  uint32_t sprite_width, int pixel_size,
 364                                  bool enable, bool scaled);
 365         void (*modeset_global_resources)(struct drm_device *dev);
 366         /* Returns the active state of the crtc, and if the crtc is active,
 367          * fills out the pipe-config with the hw state. */
 368         bool (*get_pipe_config)(struct intel_crtc *,
 369                                 struct intel_crtc_config *);
 370         void (*get_clock)(struct intel_crtc *, struct intel_crtc_config *);
 371         int (*crtc_mode_set)(struct drm_crtc *crtc,
 372                              int x, int y,
 373                              struct drm_framebuffer *old_fb);
 374         void (*crtc_enable)(struct drm_crtc *crtc);
 375         void (*crtc_disable)(struct drm_crtc *crtc);
 376         void (*off)(struct drm_crtc *crtc);
 377         void (*write_eld)(struct drm_connector *connector,
 378                           struct drm_crtc *crtc);
 379         void (*fdi_link_train)(struct drm_crtc *crtc);
 380         void (*init_clock_gating)(struct drm_device *dev);
 381         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 382                           struct drm_framebuffer *fb,
 383                           struct drm_i915_gem_object *obj);
 384         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 385                             int x, int y);
 386         void (*hpd_irq_setup)(struct drm_device *dev);
 387         /* clock updates for mode set */
 388         /* cursor updates */
 389         /* render clock increase/decrease */
 390         /* display clock increase/decrease */
 391         /* pll clock increase/decrease */
 392 };
 393
 394 struct intel_uncore_funcs {
 395         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 396         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 397 };
 398
 399 struct intel_uncore {
 400         spinlock_t lock; /** lock is also taken in irq contexts. */
 401
 402         struct intel_uncore_funcs funcs;
 403
 404         unsigned fifo_count;
 405         unsigned forcewake_count;
 406 };
 407
 408 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 409         func(is_mobile) sep \
 410         func(is_i85x) sep \
 411         func(is_i915g) sep \
 412         func(is_i945gm) sep \
 413         func(is_g33) sep \
 414         func(need_gfx_hws) sep \
 415         func(is_g4x) sep \
 416         func(is_pineview) sep \
 417         func(is_broadwater) sep \
 418         func(is_crestline) sep \
 419         func(is_ivybridge) sep \
 420         func(is_valleyview) sep \
 421         func(is_haswell) sep \
 422         func(has_force_wake) sep \
 423         func(has_fbc) sep \
 424         func(has_pipe_cxsr) sep \
 425         func(has_hotplug) sep \
 426         func(cursor_needs_physical) sep \
 427         func(has_overlay) sep \
 428         func(overlay_needs_physical) sep \
 429         func(supports_tv) sep \
 430         func(has_bsd_ring) sep \
 431         func(has_blt_ring) sep \
 432         func(has_vebox_ring) sep \
 433         func(has_llc) sep \
 434         func(has_ddi) sep \
 435         func(has_fpga_dbg)
 436
 437 #define DEFINE_FLAG(name) u8 name:1
 438 #define SEP_SEMICOLON ;
 439
 440 struct intel_device_info {
 441         u32 display_mmio_offset;
 442         u8 num_pipes:3;
 443         u8 gen;
 444         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 445 };
 446
 447 #undef DEFINE_FLAG
 448 #undef SEP_SEMICOLON
 449
 450 enum i915_cache_level {
 451         I915_CACHE_NONE = 0,
 452         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 453         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 454                               caches, eg sampler/render caches, and the
 455                               large Last-Level-Cache. LLC is coherent with
 456                               the CPU, but L3 is only visible to the GPU. */
 457 };
 458
 459 typedef uint32_t gen6_gtt_pte_t;
 460
 461 struct i915_address_space {
 462         struct drm_mm mm;
 463         struct drm_device *dev;
 464         struct list_head global_link;
 465         unsigned long start;            /* Start offset always 0 for dri2 */
 466         size_t total;           /* size addr space maps (ex. 2GB for ggtt) */
 467
 468         struct {
 469                 dma_addr_t addr;
 470                 struct page *page;
 471         } scratch;
 472
 473         /**
 474          * List of objects currently involved in rendering.
 475          *
 476          * Includes buffers having the contents of their GPU caches
 477          * flushed, not necessarily primitives.  last_rendering_seqno
 478          * represents when the rendering involved will be completed.
 479          *
 480          * A reference is held on the buffer while on this list.
 481          */
 482         struct list_head active_list;
 483
 484         /**
 485          * LRU list of objects which are not in the ringbuffer and
 486          * are ready to unbind, but are still in the GTT.
 487          *
 488          * last_rendering_seqno is 0 while an object is in this list.
 489          *
 490          * A reference is not held on the buffer while on this list,
 491          * as merely being GTT-bound shouldn't prevent its being
 492          * freed, and we'll pull it off the list in the free path.
 493          */
 494         struct list_head inactive_list;
 495
 496         /* FIXME: Need a more generic return type */
 497         gen6_gtt_pte_t (*pte_encode)(dma_addr_t addr,
 498                                      enum i915_cache_level level);
 499         void (*clear_range)(struct i915_address_space *vm,
 500                             unsigned int first_entry,
 501                             unsigned int num_entries);
 502         void (*insert_entries)(struct i915_address_space *vm,
 503                                struct sg_table *st,
 504                                unsigned int first_entry,
 505                                enum i915_cache_level cache_level);
 506         void (*cleanup)(struct i915_address_space *vm);
 507 };
 508
 509 /* The Graphics Translation Table is the way in which GEN hardware translates a
 510  * Graphics Virtual Address into a Physical Address. In addition to the normal
 511  * collateral associated with any va->pa translations GEN hardware also has a
 512  * portion of the GTT which can be mapped by the CPU and remain both coherent
 513  * and correct (in cases like swizzling). That region is referred to as GMADR in
 514  * the spec.
 515  */
 516 struct i915_gtt {
 517         struct i915_address_space base;
 518         size_t stolen_size;             /* Total size of stolen memory */
 519
 520         unsigned long mappable_end;     /* End offset that we can CPU map */
 521         struct io_mapping *mappable;    /* Mapping to our CPU mappable region */
 522         phys_addr_t mappable_base;      /* PA of our GMADR */
 523
 524         /** "Graphics Stolen Memory" holds the global PTEs */
 525         void __iomem *gsm;
 526
 527         bool do_idle_maps;
 528
 529         int mtrr;
 530
 531         /* global gtt ops */
 532         int (*gtt_probe)(struct drm_device *dev, size_t *gtt_total,
 533                           size_t *stolen, phys_addr_t *mappable_base,
 534                           unsigned long *mappable_end);
 535 };
 536 #define gtt_total_entries(gtt) ((gtt).base.total >> PAGE_SHIFT)
 537
 538 struct i915_hw_ppgtt {
 539         struct i915_address_space base;
 540         unsigned num_pd_entries;
 541         struct page **pt_pages;
 542         uint32_t pd_offset;
 543         dma_addr_t *pt_dma_addr;
 544
 545         int (*enable)(struct drm_device *dev);
 546 };
 547
 548 /**
 549  * A VMA represents a GEM BO that is bound into an address space. Therefore, a
 550  * VMA's presence cannot be guaranteed before binding, or after unbinding the
 551  * object into/from the address space.
 552  *
 553  * To make things as simple as possible (ie. no refcounting), a VMA's lifetime
 554  * will always be <= an objects lifetime. So object refcounting should cover us.
 555  */
 556 struct i915_vma {
 557         struct drm_mm_node node;
 558         struct drm_i915_gem_object *obj;
 559         struct i915_address_space *vm;
 560
 561         /** This object's place on the active/inactive lists */
 562         struct list_head mm_list;
 563
 564         struct list_head vma_link; /* Link in the object's VMA list */
 565 };
 566
 567 struct i915_ctx_hang_stats {
 568         /* This context had batch pending when hang was declared */
 569         unsigned batch_pending;
 570
 571         /* This context had batch active when hang was declared */
 572         unsigned batch_active;
 573 };
 574
 575 /* This must match up with the value previously used for execbuf2.rsvd1. */
 576 #define DEFAULT_CONTEXT_ID 0
 577 struct i915_hw_context {
 578         struct kref ref;
 579         int id;
 580         bool is_initialized;
 581         struct drm_i915_file_private *file_priv;
 582         struct intel_ring_buffer *ring;
 583         struct drm_i915_gem_object *obj;
 584         struct i915_ctx_hang_stats hang_stats;
 585 };
 586
 587 struct i915_fbc {
 588         unsigned long size;
 589         unsigned int fb_id;
 590         enum plane plane;
 591         int y;
 592
 593         struct drm_mm_node *compressed_fb;
 594         struct drm_mm_node *compressed_llb;
 595
 596         struct intel_fbc_work {
 597                 struct delayed_work work;
 598                 struct drm_crtc *crtc;
 599                 struct drm_framebuffer *fb;
 600                 int interval;
 601         } *fbc_work;
 602
 603         enum no_fbc_reason {
 604                 FBC_OK, /* FBC is enabled */
 605                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 606                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 607                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 608                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 609                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 610                 FBC_BAD_PLANE, /* fbc not supported on plane */
 611                 FBC_NOT_TILED, /* buffer not tiled */
 612                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 613                 FBC_MODULE_PARAM,
 614                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 615         } no_fbc_reason;
 616 };
 617
 618 enum no_psr_reason {
 619         PSR_NO_SOURCE, /* Not supported on platform */
 620         PSR_NO_SINK, /* Not supported by panel */
 621         PSR_MODULE_PARAM,
 622         PSR_CRTC_NOT_ACTIVE,
 623         PSR_PWR_WELL_ENABLED,
 624         PSR_NOT_TILED,
 625         PSR_SPRITE_ENABLED,
 626         PSR_S3D_ENABLED,
 627         PSR_INTERLACED_ENABLED,
 628         PSR_HSW_NOT_DDIA,
 629 };
 630
 631 enum intel_pch {
 632         PCH_NONE = 0,   /* No PCH present */
 633         PCH_IBX,        /* Ibexpeak PCH */
 634         PCH_CPT,        /* Cougarpoint PCH */
 635         PCH_LPT,        /* Lynxpoint PCH */
 636         PCH_NOP,
 637 };
 638
 639 enum intel_sbi_destination {
 640         SBI_ICLK,
 641         SBI_MPHY,
 642 };
 643
 644 #define QUIRK_PIPEA_FORCE (1<<0)
 645 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 646 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 647 #define QUIRK_NO_PCH_PWM_ENABLE (1<<3)
 648
 649 struct intel_fbdev;
 650 struct intel_fbc_work;
 651
 652 struct intel_gmbus {
 653         struct i2c_adapter adapter;
 654         u32 force_bit;
 655         u32 reg0;
 656         u32 gpio_reg;
 657         struct i2c_algo_bit_data bit_algo;
 658         struct drm_i915_private *dev_priv;
 659 };
 660
 661 struct i915_suspend_saved_registers {
 662         u8 saveLBB;
 663         u32 saveDSPACNTR;
 664         u32 saveDSPBCNTR;
 665         u32 saveDSPARB;
 666         u32 savePIPEACONF;
 667         u32 savePIPEBCONF;
 668         u32 savePIPEASRC;
 669         u32 savePIPEBSRC;
 670         u32 saveFPA0;
 671         u32 saveFPA1;
 672         u32 saveDPLL_A;
 673         u32 saveDPLL_A_MD;
 674         u32 saveHTOTAL_A;
 675         u32 saveHBLANK_A;
 676         u32 saveHSYNC_A;
 677         u32 saveVTOTAL_A;
 678         u32 saveVBLANK_A;
 679         u32 saveVSYNC_A;
 680         u32 saveBCLRPAT_A;
 681         u32 saveTRANSACONF;
 682         u32 saveTRANS_HTOTAL_A;
 683         u32 saveTRANS_HBLANK_A;
 684         u32 saveTRANS_HSYNC_A;
 685         u32 saveTRANS_VTOTAL_A;
 686         u32 saveTRANS_VBLANK_A;
 687         u32 saveTRANS_VSYNC_A;
 688         u32 savePIPEASTAT;
 689         u32 saveDSPASTRIDE;
 690         u32 saveDSPASIZE;
 691         u32 saveDSPAPOS;
 692         u32 saveDSPAADDR;
 693         u32 saveDSPASURF;
 694         u32 saveDSPATILEOFF;
 695         u32 savePFIT_PGM_RATIOS;
 696         u32 saveBLC_HIST_CTL;
 697         u32 saveBLC_PWM_CTL;
 698         u32 saveBLC_PWM_CTL2;
 699         u32 saveBLC_CPU_PWM_CTL;
 700         u32 saveBLC_CPU_PWM_CTL2;
 701         u32 saveFPB0;
 702         u32 saveFPB1;
 703         u32 saveDPLL_B;
 704         u32 saveDPLL_B_MD;
 705         u32 saveHTOTAL_B;
 706         u32 saveHBLANK_B;
 707         u32 saveHSYNC_B;
 708         u32 saveVTOTAL_B;
 709         u32 saveVBLANK_B;
 710         u32 saveVSYNC_B;
 711         u32 saveBCLRPAT_B;
 712         u32 saveTRANSBCONF;
 713         u32 saveTRANS_HTOTAL_B;
 714         u32 saveTRANS_HBLANK_B;
 715         u32 saveTRANS_HSYNC_B;
 716         u32 saveTRANS_VTOTAL_B;
 717         u32 saveTRANS_VBLANK_B;
 718         u32 saveTRANS_VSYNC_B;
 719         u32 savePIPEBSTAT;
 720         u32 saveDSPBSTRIDE;
 721         u32 saveDSPBSIZE;
 722         u32 saveDSPBPOS;
 723         u32 saveDSPBADDR;
 724         u32 saveDSPBSURF;
 725         u32 saveDSPBTILEOFF;
 726         u32 saveVGA0;
 727         u32 saveVGA1;
 728         u32 saveVGA_PD;
 729         u32 saveVGACNTRL;
 730         u32 saveADPA;
 731         u32 saveLVDS;
 732         u32 savePP_ON_DELAYS;
 733         u32 savePP_OFF_DELAYS;
 734         u32 saveDVOA;
 735         u32 saveDVOB;
 736         u32 saveDVOC;
 737         u32 savePP_ON;
 738         u32 savePP_OFF;
 739         u32 savePP_CONTROL;
 740         u32 savePP_DIVISOR;
 741         u32 savePFIT_CONTROL;
 742         u32 save_palette_a[256];
 743         u32 save_palette_b[256];
 744         u32 saveDPFC_CB_BASE;
 745         u32 saveFBC_CFB_BASE;
 746         u32 saveFBC_LL_BASE;
 747         u32 saveFBC_CONTROL;
 748         u32 saveFBC_CONTROL2;
 749         u32 saveIER;
 750         u32 saveIIR;
 751         u32 saveIMR;
 752         u32 saveDEIER;
 753         u32 saveDEIMR;
 754         u32 saveGTIER;
 755         u32 saveGTIMR;
 756         u32 saveFDI_RXA_IMR;
 757         u32 saveFDI_RXB_IMR;
 758         u32 saveCACHE_MODE_0;
 759         u32 saveMI_ARB_STATE;
 760         u32 saveSWF0[16];
 761         u32 saveSWF1[16];
 762         u32 saveSWF2[3];
 763         u8 saveMSR;
 764         u8 saveSR[8];
 765         u8 saveGR[25];
 766         u8 saveAR_INDEX;
 767         u8 saveAR[21];
 768         u8 saveDACMASK;
 769         u8 saveCR[37];
 770         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 771         u32 saveCURACNTR;
 772         u32 saveCURAPOS;
 773         u32 saveCURABASE;
 774         u32 saveCURBCNTR;
 775         u32 saveCURBPOS;
 776         u32 saveCURBBASE;
 777         u32 saveCURSIZE;
 778         u32 saveDP_B;
 779         u32 saveDP_C;
 780         u32 saveDP_D;
 781         u32 savePIPEA_GMCH_DATA_M;
 782         u32 savePIPEB_GMCH_DATA_M;
 783         u32 savePIPEA_GMCH_DATA_N;
 784         u32 savePIPEB_GMCH_DATA_N;
 785         u32 savePIPEA_DP_LINK_M;
 786         u32 savePIPEB_DP_LINK_M;
 787         u32 savePIPEA_DP_LINK_N;
 788         u32 savePIPEB_DP_LINK_N;
 789         u32 saveFDI_RXA_CTL;
 790         u32 saveFDI_TXA_CTL;
 791         u32 saveFDI_RXB_CTL;
 792         u32 saveFDI_TXB_CTL;
 793         u32 savePFA_CTL_1;
 794         u32 savePFB_CTL_1;
 795         u32 savePFA_WIN_SZ;
 796         u32 savePFB_WIN_SZ;
 797         u32 savePFA_WIN_POS;
 798         u32 savePFB_WIN_POS;
 799         u32 savePCH_DREF_CONTROL;
 800         u32 saveDISP_ARB_CTL;
 801         u32 savePIPEA_DATA_M1;
 802         u32 savePIPEA_DATA_N1;
 803         u32 savePIPEA_LINK_M1;
 804         u32 savePIPEA_LINK_N1;
 805         u32 savePIPEB_DATA_M1;
 806         u32 savePIPEB_DATA_N1;
 807         u32 savePIPEB_LINK_M1;
 808         u32 savePIPEB_LINK_N1;
 809         u32 saveMCHBAR_RENDER_STANDBY;
 810         u32 savePCH_PORT_HOTPLUG;
 811 };
 812
 813 struct intel_gen6_power_mgmt {
 814         /* work and pm_iir are protected by dev_priv->irq_lock */
 815         struct work_struct work;
 816         u32 pm_iir;
 817
 818         /* On vlv we need to manually drop to Vmin with a delayed work. */
 819         struct delayed_work vlv_work;
 820
 821         /* The below variables an all the rps hw state are protected by
 822          * dev->struct mutext. */
 823         u8 cur_delay;
 824         u8 min_delay;
 825         u8 max_delay;
 826         u8 rpe_delay;
 827         u8 hw_max;
 828
 829         struct delayed_work delayed_resume_work;
 830
 831         /*
 832          * Protects RPS/RC6 register access and PCU communication.
 833          * Must be taken after struct_mutex if nested.
 834          */
 835         struct mutex hw_lock;
 836 };
 837
 838 /* defined intel_pm.c */
 839 extern spinlock_t mchdev_lock;
 840
 841 struct intel_ilk_power_mgmt {
 842         u8 cur_delay;
 843         u8 min_delay;
 844         u8 max_delay;
 845         u8 fmax;
 846         u8 fstart;
 847
 848         u64 last_count1;
 849         unsigned long last_time1;
 850         unsigned long chipset_power;
 851         u64 last_count2;
 852         struct timespec last_time2;
 853         unsigned long gfx_power;
 854         u8 corr;
 855
 856         int c_m;
 857         int r_t;
 858
 859         struct drm_i915_gem_object *pwrctx;
 860         struct drm_i915_gem_object *renderctx;
 861 };
 862
 863 /* Power well structure for haswell */
 864 struct i915_power_well {
 865         struct drm_device *device;
 866         spinlock_t lock;
 867         /* power well enable/disable usage count */
 868         int count;
 869         int i915_request;
 870 };
 871
 872 struct i915_dri1_state {
 873         unsigned allow_batchbuffer : 1;
 874         u32 __iomem *gfx_hws_cpu_addr;
 875
 876         unsigned int cpp;
 877         int back_offset;
 878         int front_offset;
 879         int current_page;
 880         int page_flipping;
 881
 882         uint32_t counter;
 883 };
 884
 885 struct i915_ums_state {
 886         /**
 887          * Flag if the X Server, and thus DRM, is not currently in
 888          * control of the device.
 889          *
 890          * This is set between LeaveVT and EnterVT.  It needs to be
 891          * replaced with a semaphore.  It also needs to be
 892          * transitioned away from for kernel modesetting.
 893          */
 894         int mm_suspended;
 895 };
 896
 897 struct intel_l3_parity {
 898         u32 *remap_info;
 899         struct work_struct error_work;
 900 };
 901
 902 struct i915_gem_mm {
 903         /** Memory allocator for GTT stolen memory */
 904         struct drm_mm stolen;
 905         /** List of all objects in gtt_space. Used to restore gtt
 906          * mappings on resume */
 907         struct list_head bound_list;
 908         /**
 909          * List of objects which are not bound to the GTT (thus
 910          * are idle and not used by the GPU) but still have
 911          * (presumably uncached) pages still attached.
 912          */
 913         struct list_head unbound_list;
 914
 915         /** Usable portion of the GTT for GEM */
 916         unsigned long stolen_base; /* limited to low memory (32-bit) */
 917
 918         /** PPGTT used for aliasing the PPGTT with the GTT */
 919         struct i915_hw_ppgtt *aliasing_ppgtt;
 920
 921         struct shrinker inactive_shrinker;
 922         bool shrinker_no_lock_stealing;
 923
 924         /** LRU list of objects with fence regs on them. */
 925         struct list_head fence_list;
 926
 927         /**
 928          * We leave the user IRQ off as much as possible,
 929          * but this means that requests will finish and never
 930          * be retired once the system goes idle. Set a timer to
 931          * fire periodically while the ring is running. When it
 932          * fires, go retire requests.
 933          */
 934         struct delayed_work retire_work;
 935
 936         /**
 937          * Are we in a non-interruptible section of code like
 938          * modesetting?
 939          */
 940         bool interruptible;
 941
 942         /** Bit 6 swizzling required for X tiling */
 943         uint32_t bit_6_swizzle_x;
 944         /** Bit 6 swizzling required for Y tiling */
 945         uint32_t bit_6_swizzle_y;
 946
 947         /* storage for physical objects */
 948         struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 949
 950         /* accounting, useful for userland debugging */
 951         spinlock_t object_stat_lock;
 952         size_t object_memory;
 953         u32 object_count;
 954 };
 955
 956 struct drm_i915_error_state_buf {
 957         unsigned bytes;
 958         unsigned size;
 959         int err;
 960         u8 *buf;
 961         loff_t start;
 962         loff_t pos;
 963 };
 964
 965 struct i915_error_state_file_priv {
 966         struct drm_device *dev;
 967         struct drm_i915_error_state *error;
 968 };
 969
 970 struct i915_gpu_error {
 971         /* For hangcheck timer */
 972 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
 973 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
 974         struct timer_list hangcheck_timer;
 975
 976         /* For reset and error_state handling. */
 977         spinlock_t lock;
 978         /* Protected by the above dev->gpu_error.lock. */
 979         struct drm_i915_error_state *first_error;
 980         struct work_struct work;
 981
 982         unsigned long last_reset;
 983
 984         /**
 985          * State variable and reset counter controlling the reset flow
 986          *
 987          * Upper bits are for the reset counter.  This counter is used by the
 988          * wait_seqno code to race-free noticed that a reset event happened and
 989          * that it needs to restart the entire ioctl (since most likely the
 990          * seqno it waited for won't ever signal anytime soon).
 991          *
 992          * This is important for lock-free wait paths, where no contended lock
 993          * naturally enforces the correct ordering between the bail-out of the
 994          * waiter and the gpu reset work code.
 995          *
 996          * Lowest bit controls the reset state machine: Set means a reset is in
 997          * progress. This state will (presuming we don't have any bugs) decay
 998          * into either unset (successful reset) or the special WEDGED value (hw
 999          * terminally sour). All waiters on the reset_queue will be woken when
1000          * that happens.
1001          */
1002         atomic_t reset_counter;
1003
1004         /**
1005          * Special values/flags for reset_counter
1006          *
1007          * Note that the code relies on
1008          *      I915_WEDGED & I915_RESET_IN_PROGRESS_FLAG
1009          * being true.
1010          */
1011 #define I915_RESET_IN_PROGRESS_FLAG     1
1012 #define I915_WEDGED                     0xffffffff
1013
1014         /**
1015          * Waitqueue to signal when the reset has completed. Used by clients
1016          * that wait for dev_priv->mm.wedged to settle.
1017          */
1018         wait_queue_head_t reset_queue;
1019
1020         /* For gpu hang simulation. */
1021         unsigned int stop_rings;
1022 };
1023
1024 enum modeset_restore {
1025         MODESET_ON_LID_OPEN,
1026         MODESET_DONE,
1027         MODESET_SUSPENDED,
1028 };
1029
1030 struct intel_vbt_data {
1031         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1032         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1033
1034         /* Feature bits */
1035         unsigned int int_tv_support:1;
1036         unsigned int lvds_dither:1;
1037         unsigned int lvds_vbt:1;
1038         unsigned int int_crt_support:1;
1039         unsigned int lvds_use_ssc:1;
1040         unsigned int display_clock_mode:1;
1041         unsigned int fdi_rx_polarity_inverted:1;
1042         int lvds_ssc_freq;
1043         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1044
1045         /* eDP */
1046         int edp_rate;
1047         int edp_lanes;
1048         int edp_preemphasis;
1049         int edp_vswing;
1050         bool edp_initialized;
1051         bool edp_support;
1052         int edp_bpp;
1053         struct edp_power_seq edp_pps;
1054
1055         int crt_ddc_pin;
1056
1057         int child_dev_num;
1058         struct child_device_config *child_dev;
1059 };
1060
1061 enum intel_ddb_partitioning {
1062         INTEL_DDB_PART_1_2,
1063         INTEL_DDB_PART_5_6, /* IVB+ */
1064 };
1065
1066 typedef struct drm_i915_private {
1067         struct drm_device *dev;
1068         struct kmem_cache *slab;
1069
1070         const struct intel_device_info *info;
1071
1072         int relative_constants_mode;
1073
1074         void __iomem *regs;
1075
1076         struct intel_uncore uncore;
1077
1078         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1079
1080
1081         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1082          * controller on different i2c buses. */
1083         struct mutex gmbus_mutex;
1084
1085         /**
1086          * Base address of the gmbus and gpio block.
1087          */
1088         uint32_t gpio_mmio_base;
1089
1090         wait_queue_head_t gmbus_wait_queue;
1091
1092         struct pci_dev *bridge_dev;
1093         struct intel_ring_buffer ring[I915_NUM_RINGS];
1094         uint32_t last_seqno, next_seqno;
1095
1096         drm_dma_handle_t *status_page_dmah;
1097         struct resource mch_res;
1098
1099         atomic_t irq_received;
1100
1101         /* protects the irq masks */
1102         spinlock_t irq_lock;
1103
1104         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1105         struct pm_qos_request pm_qos;
1106
1107         /* DPIO indirect register protection */
1108         struct mutex dpio_lock;
1109
1110         /** Cached value of IMR to avoid reads in updating the bitfield */
1111         u32 irq_mask;
1112         u32 gt_irq_mask;
1113
1114         struct work_struct hotplug_work;
1115         bool enable_hotplug_processing;
1116         struct {
1117                 unsigned long hpd_last_jiffies;
1118                 int hpd_cnt;
1119                 enum {
1120                         HPD_ENABLED = 0,
1121                         HPD_DISABLED = 1,
1122                         HPD_MARK_DISABLED = 2
1123                 } hpd_mark;
1124         } hpd_stats[HPD_NUM_PINS];
1125         u32 hpd_event_bits;
1126         struct timer_list hotplug_reenable_timer;
1127
1128         int num_plane;
1129
1130         struct i915_fbc fbc;
1131         struct intel_opregion opregion;
1132         struct intel_vbt_data vbt;
1133
1134         /* overlay */
1135         struct intel_overlay *overlay;
1136         unsigned int sprite_scaling_enabled;
1137
1138         /* backlight */
1139         struct {
1140                 int level;
1141                 bool enabled;
1142                 spinlock_t lock; /* bl registers and the above bl fields */
1143                 struct backlight_device *device;
1144         } backlight;
1145
1146         /* LVDS info */
1147         bool no_aux_handshake;
1148
1149         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1150         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1151         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1152
1153         unsigned int fsb_freq, mem_freq, is_ddr3;
1154
1155         struct workqueue_struct *wq;
1156
1157         /* Display functions */
1158         struct drm_i915_display_funcs display;
1159
1160         /* PCH chipset type */
1161         enum intel_pch pch_type;
1162         unsigned short pch_id;
1163
1164         unsigned long quirks;
1165
1166         enum modeset_restore modeset_restore;
1167         struct mutex modeset_restore_lock;
1168
1169         struct list_head vm_list; /* Global list of all address spaces */
1170         struct i915_gtt gtt; /* VMA representing the global address space */
1171
1172         struct i915_gem_mm mm;
1173
1174         /* Kernel Modesetting */
1175
1176         struct sdvo_device_mapping sdvo_mappings[2];
1177
1178         struct drm_crtc *plane_to_crtc_mapping[3];
1179         struct drm_crtc *pipe_to_crtc_mapping[3];
1180         wait_queue_head_t pending_flip_queue;
1181
1182         int num_shared_dpll;
1183         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1184         struct intel_ddi_plls ddi_plls;
1185
1186         /* Reclocking support */
1187         bool render_reclock_avail;
1188         bool lvds_downclock_avail;
1189         /* indicates the reduced downclock for LVDS*/
1190         int lvds_downclock;
1191         u16 orig_clock;
1192
1193         bool mchbar_need_disable;
1194
1195         struct intel_l3_parity l3_parity;
1196
1197         /* Cannot be determined by PCIID. You must always read a register. */
1198         size_t ellc_size;
1199
1200         /* gen6+ rps state */
1201         struct intel_gen6_power_mgmt rps;
1202
1203         /* ilk-only ips/rps state. Everything in here is protected by the global
1204          * mchdev_lock in intel_pm.c */
1205         struct intel_ilk_power_mgmt ips;
1206
1207         /* Haswell power well */
1208         struct i915_power_well power_well;
1209
1210         enum no_psr_reason no_psr_reason;
1211
1212         struct i915_gpu_error gpu_error;
1213
1214         struct drm_i915_gem_object *vlv_pctx;
1215
1216         /* list of fbdev register on this device */
1217         struct intel_fbdev *fbdev;
1218
1219         /*
1220          * The console may be contended at resume, but we don't
1221          * want it to block on it.
1222          */
1223         struct work_struct console_resume_work;
1224
1225         struct drm_property *broadcast_rgb_property;
1226         struct drm_property *force_audio_property;
1227
1228         bool hw_contexts_disabled;
1229         uint32_t hw_context_size;
1230
1231         u32 fdi_rx_config;
1232
1233         struct i915_suspend_saved_registers regfile;
1234
1235         struct {
1236                 /*
1237                  * Raw watermark latency values:
1238                  * in 0.1us units for WM0,
1239                  * in 0.5us units for WM1+.
1240                  */
1241                 /* primary */
1242                 uint16_t pri_latency[5];
1243                 /* sprite */
1244                 uint16_t spr_latency[5];
1245                 /* cursor */
1246                 uint16_t cur_latency[5];
1247         } wm;
1248
1249         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1250          * here! */
1251         struct i915_dri1_state dri1;
1252         /* Old ums support infrastructure, same warning applies. */
1253         struct i915_ums_state ums;
1254 } drm_i915_private_t;
1255
1256 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1257 {
1258         return dev->dev_private;
1259 }
1260
1261 /* Iterate over initialised rings */
1262 #define for_each_ring(ring__, dev_priv__, i__) \
1263         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1264                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1265
1266 enum hdmi_force_audio {
1267         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1268         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1269         HDMI_AUDIO_AUTO,                /* trust EDID */
1270         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1271 };
1272
1273 #define I915_GTT_OFFSET_NONE ((u32)-1)
1274
1275 struct drm_i915_gem_object_ops {
1276         /* Interface between the GEM object and its backing storage.
1277          * get_pages() is called once prior to the use of the associated set
1278          * of pages before to binding them into the GTT, and put_pages() is
1279          * called after we no longer need them. As we expect there to be
1280          * associated cost with migrating pages between the backing storage
1281          * and making them available for the GPU (e.g. clflush), we may hold
1282          * onto the pages after they are no longer referenced by the GPU
1283          * in case they may be used again shortly (for example migrating the
1284          * pages to a different memory domain within the GTT). put_pages()
1285          * will therefore most likely be called when the object itself is
1286          * being released or under memory pressure (where we attempt to
1287          * reap pages for the shrinker).
1288          */
1289         int (*get_pages)(struct drm_i915_gem_object *);
1290         void (*put_pages)(struct drm_i915_gem_object *);
1291 };
1292
1293 struct drm_i915_gem_object {
1294         struct drm_gem_object base;
1295
1296         const struct drm_i915_gem_object_ops *ops;
1297
1298         /** List of VMAs backed by this object */
1299         struct list_head vma_list;
1300
1301         /** Stolen memory for this object, instead of being backed by shmem. */
1302         struct drm_mm_node *stolen;
1303         struct list_head global_list;
1304
1305         struct list_head ring_list;
1306         /** This object's place in the batchbuffer or on the eviction list */
1307         struct list_head exec_list;
1308
1309         /**
1310          * This is set if the object is on the active lists (has pending
1311          * rendering and so a non-zero seqno), and is not set if it i s on
1312          * inactive (ready to be unbound) list.
1313          */
1314         unsigned int active:1;
1315
1316         /**
1317          * This is set if the object has been written to since last bound
1318          * to the GTT
1319          */
1320         unsigned int dirty:1;
1321
1322         /**
1323          * Fence register bits (if any) for this object.  Will be set
1324          * as needed when mapped into the GTT.
1325          * Protected by dev->struct_mutex.
1326          */
1327         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1328
1329         /**
1330          * Advice: are the backing pages purgeable?
1331          */
1332         unsigned int madv:2;
1333
1334         /**
1335          * Current tiling mode for the object.
1336          */
1337         unsigned int tiling_mode:2;
1338         /**
1339          * Whether the tiling parameters for the currently associated fence
1340          * register have changed. Note that for the purposes of tracking
1341          * tiling changes we also treat the unfenced register, the register
1342          * slot that the object occupies whilst it executes a fenced
1343          * command (such as BLT on gen2/3), as a "fence".
1344          */
1345         unsigned int fence_dirty:1;
1346
1347         /** How many users have pinned this object in GTT space. The following
1348          * users can each hold at most one reference: pwrite/pread, pin_ioctl
1349          * (via user_pin_count), execbuffer (objects are not allowed multiple
1350          * times for the same batchbuffer), and the framebuffer code. When
1351          * switching/pageflipping, the framebuffer code has at most two buffers
1352          * pinned per crtc.
1353          *
1354          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
1355          * bits with absolutely no headroom. So use 4 bits. */
1356         unsigned int pin_count:4;
1357 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
1358
1359         /**
1360          * Is the object at the current location in the gtt mappable and
1361          * fenceable? Used to avoid costly recalculations.
1362          */
1363         unsigned int map_and_fenceable:1;
1364
1365         /**
1366          * Whether the current gtt mapping needs to be mappable (and isn't just
1367          * mappable by accident). Track pin and fault separate for a more
1368          * accurate mappable working set.
1369          */
1370         unsigned int fault_mappable:1;
1371         unsigned int pin_mappable:1;
1372
1373         /*
1374          * Is the GPU currently using a fence to access this buffer,
1375          */
1376         unsigned int pending_fenced_gpu_access:1;
1377         unsigned int fenced_gpu_access:1;
1378
1379         unsigned int cache_level:2;
1380
1381         unsigned int has_aliasing_ppgtt_mapping:1;
1382         unsigned int has_global_gtt_mapping:1;
1383         unsigned int has_dma_mapping:1;
1384
1385         struct sg_table *pages;
1386         int pages_pin_count;
1387
1388         /* prime dma-buf support */
1389         void *dma_buf_vmapping;
1390         int vmapping_count;
1391
1392         /**
1393          * Used for performing relocations during execbuffer insertion.
1394          */
1395         struct hlist_node exec_node;
1396         unsigned long exec_handle;
1397         struct drm_i915_gem_exec_object2 *exec_entry;
1398
1399         struct intel_ring_buffer *ring;
1400
1401         /** Breadcrumb of last rendering to the buffer. */
1402         uint32_t last_read_seqno;
1403         uint32_t last_write_seqno;
1404         /** Breadcrumb of last fenced GPU access to the buffer. */
1405         uint32_t last_fenced_seqno;
1406
1407         /** Current tiling stride for the object, if it's tiled. */
1408         uint32_t stride;
1409
1410         /** Record of address bit 17 of each page at last unbind. */
1411         unsigned long *bit_17;
1412
1413         /** User space pin count and filp owning the pin */
1414         uint32_t user_pin_count;
1415         struct drm_file *pin_filp;
1416
1417         /** for phy allocated objects */
1418         struct drm_i915_gem_phys_object *phys_obj;
1419 };
1420 #define to_gem_object(obj) (&((struct drm_i915_gem_object *)(obj))->base)
1421
1422 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1423
1424 /**
1425  * Request queue structure.
1426  *
1427  * The request queue allows us to note sequence numbers that have been emitted
1428  * and may be associated with active buffers to be retired.
1429  *
1430  * By keeping this list, we can avoid having to do questionable
1431  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1432  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1433  */
1434 struct drm_i915_gem_request {
1435         /** On Which ring this request was generated */
1436         struct intel_ring_buffer *ring;
1437
1438         /** GEM sequence number associated with this request. */
1439         uint32_t seqno;
1440
1441         /** Position in the ringbuffer of the start of the request */
1442         u32 head;
1443
1444         /** Position in the ringbuffer of the end of the request */
1445         u32 tail;
1446
1447         /** Context related to this request */
1448         struct i915_hw_context *ctx;
1449
1450         /** Batch buffer related to this request if any */
1451         struct drm_i915_gem_object *batch_obj;
1452
1453         /** Time at which this request was emitted, in jiffies. */
1454         unsigned long emitted_jiffies;
1455
1456         /** global list entry for this request */
1457         struct list_head list;
1458
1459         struct drm_i915_file_private *file_priv;
1460         /** file_priv list entry for this request */
1461         struct list_head client_list;
1462 };
1463
1464 struct drm_i915_file_private {
1465         struct {
1466                 spinlock_t lock;
1467                 struct list_head request_list;
1468         } mm;
1469         struct idr context_idr;
1470
1471         struct i915_ctx_hang_stats hang_stats;
1472 };
1473
1474 #define INTEL_INFO(dev) (to_i915(dev)->info)
1475
1476 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1477 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1478 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1479 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1480 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1481 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1482 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1483 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1484 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1485 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1486 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1487 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1488 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1489 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1490 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1491 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1492 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1493 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1494 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1495 #define IS_IVB_GT1(dev)         ((dev)->pci_device == 0x0156 || \
1496                                  (dev)->pci_device == 0x0152 || \
1497                                  (dev)->pci_device == 0x015a)
1498 #define IS_SNB_GT1(dev)         ((dev)->pci_device == 0x0102 || \
1499                                  (dev)->pci_device == 0x0106 || \
1500                                  (dev)->pci_device == 0x010A)
1501 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1502 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1503 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1504 #define IS_ULT(dev)             (IS_HASWELL(dev) && \
1505                                  ((dev)->pci_device & 0xFF00) == 0x0A00)
1506
1507 /*
1508  * The genX designation typically refers to the render engine, so render
1509  * capability related checks should use IS_GEN, while display and other checks
1510  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1511  * chips, etc.).
1512  */
1513 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1514 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1515 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1516 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1517 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1518 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1519
1520 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1521 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
1522 #define HAS_VEBOX(dev)          (INTEL_INFO(dev)->has_vebox_ring)
1523 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1524 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1525
1526 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1527 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6 && !IS_VALLEYVIEW(dev))
1528
1529 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1530 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1531
1532 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1533 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1534
1535 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1536  * rows, which changed the alignment requirements and fence programming.
1537  */
1538 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1539                                                       IS_I915GM(dev)))
1540 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1541 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1542 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1543 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1544 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1545 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1546 /* dsparb controlled by hw only */
1547 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1548
1549 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1550 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1551 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1552
1553 #define HAS_IPS(dev)            (IS_ULT(dev))
1554
1555 #define HAS_PIPE_CONTROL(dev) (INTEL_INFO(dev)->gen >= 5)
1556
1557 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
1558 #define HAS_POWER_WELL(dev)     (IS_HASWELL(dev))
1559 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
1560
1561 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1562 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1563 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1564 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1565 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1566 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1567
1568 #define INTEL_PCH_TYPE(dev) (to_i915(dev)->pch_type)
1569 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1570 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1571 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1572 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
1573 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1574
1575 #define HAS_FORCE_WAKE(dev) (INTEL_INFO(dev)->has_force_wake)
1576
1577 #define HAS_L3_GPU_CACHE(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1578
1579 #define GT_FREQUENCY_MULTIPLIER 50
1580
1581 #include "i915_trace.h"
1582
1583 /**
1584  * RC6 is a special power stage which allows the GPU to enter an very
1585  * low-voltage mode when idle, using down to 0V while at this stage.  This
1586  * stage is entered automatically when the GPU is idle when RC6 support is
1587  * enabled, and as soon as new workload arises GPU wakes up automatically as well.
1588  *
1589  * There are different RC6 modes available in Intel GPU, which differentiate
1590  * among each other with the latency required to enter and leave RC6 and
1591  * voltage consumed by the GPU in different states.
1592  *
1593  * The combination of the following flags define which states GPU is allowed
1594  * to enter, while RC6 is the normal RC6 state, RC6p is the deep RC6, and
1595  * RC6pp is deepest RC6. Their support by hardware varies according to the
1596  * GPU, BIOS, chipset and platform. RC6 is usually the safest one and the one
1597  * which brings the most power savings; deeper states save more power, but
1598  * require higher latency to switch to and wake up.
1599  */
1600 #define INTEL_RC6_ENABLE                        (1<<0)
1601 #define INTEL_RC6p_ENABLE                       (1<<1)
1602 #define INTEL_RC6pp_ENABLE                      (1<<2)
1603
1604 extern struct drm_ioctl_desc i915_ioctls[];
1605 extern int i915_max_ioctl;
1606 extern unsigned int i915_fbpercrtc __always_unused;
1607 extern int i915_panel_ignore_lid __read_mostly;
1608 extern unsigned int i915_powersave __read_mostly;
1609 extern int i915_semaphores __read_mostly;
1610 extern unsigned int i915_lvds_downclock __read_mostly;
1611 extern int i915_lvds_channel_mode __read_mostly;
1612 extern int i915_panel_use_ssc __read_mostly;
1613 extern int i915_vbt_sdvo_panel_type __read_mostly;
1614 extern int i915_enable_rc6 __read_mostly;
1615 extern int i915_enable_fbc __read_mostly;
1616 extern bool i915_enable_hangcheck __read_mostly;
1617 extern int i915_enable_ppgtt __read_mostly;
1618 extern int i915_enable_psr __read_mostly;
1619 extern unsigned int i915_preliminary_hw_support __read_mostly;
1620 extern int i915_disable_power_well __read_mostly;
1621 extern int i915_enable_ips __read_mostly;
1622 extern bool i915_fastboot __read_mostly;
1623 extern bool i915_prefault_disable __read_mostly;
1624
1625 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1626 extern int i915_resume(struct drm_device *dev);
1627 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1628 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1629
1630                                 /* i915_dma.c */
1631 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1632 extern void i915_kernel_lost_context(struct drm_device * dev);
1633 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1634 extern int i915_driver_unload(struct drm_device *);
1635 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1636 extern void i915_driver_lastclose(struct drm_device * dev);
1637 extern void i915_driver_preclose(struct drm_device *dev,
1638                                  struct drm_file *file_priv);
1639 extern void i915_driver_postclose(struct drm_device *dev,
1640                                   struct drm_file *file_priv);
1641 extern int i915_driver_device_is_agp(struct drm_device * dev);
1642 #ifdef CONFIG_COMPAT
1643 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1644                               unsigned long arg);
1645 #endif
1646 extern int i915_emit_box(struct drm_device *dev,
1647                          struct drm_clip_rect *box,
1648                          int DR1, int DR4);
1649 extern int intel_gpu_reset(struct drm_device *dev);
1650 extern int i915_reset(struct drm_device *dev);
1651 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1652 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1653 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1654 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1655
1656 extern void intel_console_resume(struct work_struct *work);
1657
1658 /* i915_irq.c */
1659 void i915_queue_hangcheck(struct drm_device *dev);
1660 void i915_hangcheck_elapsed(unsigned long data);
1661 void i915_handle_error(struct drm_device *dev, bool wedged);
1662
1663 extern void intel_irq_init(struct drm_device *dev);
1664 extern void intel_hpd_init(struct drm_device *dev);
1665 extern void intel_pm_init(struct drm_device *dev);
1666
1667 extern void intel_uncore_sanitize(struct drm_device *dev);
1668 extern void intel_uncore_early_sanitize(struct drm_device *dev);
1669 extern void intel_uncore_init(struct drm_device *dev);
1670 extern void intel_uncore_reset(struct drm_device *dev);
1671 extern void intel_uncore_clear_errors(struct drm_device *dev);
1672 extern void intel_uncore_check_errors(struct drm_device *dev);
1673
1674 void
1675 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1676
1677 void
1678 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1679
1680 /* i915_gem.c */
1681 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1682                         struct drm_file *file_priv);
1683 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1684                           struct drm_file *file_priv);
1685 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1686                          struct drm_file *file_priv);
1687 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1688                           struct drm_file *file_priv);
1689 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1690                         struct drm_file *file_priv);
1691 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1692                         struct drm_file *file_priv);
1693 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1694                               struct drm_file *file_priv);
1695 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1696                              struct drm_file *file_priv);
1697 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1698                         struct drm_file *file_priv);
1699 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1700                          struct drm_file *file_priv);
1701 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1702                        struct drm_file *file_priv);
1703 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1704                          struct drm_file *file_priv);
1705 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1706                         struct drm_file *file_priv);
1707 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
1708                                struct drm_file *file);
1709 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
1710                                struct drm_file *file);
1711 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1712                             struct drm_file *file_priv);
1713 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1714                            struct drm_file *file_priv);
1715 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1716                            struct drm_file *file_priv);
1717 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1718                            struct drm_file *file_priv);
1719 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1720                         struct drm_file *file_priv);
1721 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1722                         struct drm_file *file_priv);
1723 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1724                                 struct drm_file *file_priv);
1725 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
1726                         struct drm_file *file_priv);
1727 void i915_gem_load(struct drm_device *dev);
1728 void *i915_gem_object_alloc(struct drm_device *dev);
1729 void i915_gem_object_free(struct drm_i915_gem_object *obj);
1730 int i915_gem_init_object(struct drm_gem_object *obj);
1731 void i915_gem_object_init(struct drm_i915_gem_object *obj,
1732                          const struct drm_i915_gem_object_ops *ops);
1733 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1734                                                   size_t size);
1735 void i915_gem_free_object(struct drm_gem_object *obj);
1736 struct i915_vma *i915_gem_vma_create(struct drm_i915_gem_object *obj,
1737                                      struct i915_address_space *vm);
1738 void i915_gem_vma_destroy(struct i915_vma *vma);
1739
1740 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1741                                      struct i915_address_space *vm,
1742                                      uint32_t alignment,
1743                                      bool map_and_fenceable,
1744                                      bool nonblocking);
1745 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1746 int __must_check i915_vma_unbind(struct i915_vma *vma);
1747 int __must_check i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj);
1748 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
1749 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1750 void i915_gem_lastclose(struct drm_device *dev);
1751
1752 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
1753 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
1754 {
1755         struct sg_page_iter sg_iter;
1756
1757         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
1758                 return sg_page_iter_page(&sg_iter);
1759
1760         return NULL;
1761 }
1762 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
1763 {
1764         BUG_ON(obj->pages == NULL);
1765         obj->pages_pin_count++;
1766 }
1767 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
1768 {
1769         BUG_ON(obj->pages_pin_count == 0);
1770         obj->pages_pin_count--;
1771 }
1772
1773 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1774 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1775                          struct intel_ring_buffer *to);
1776 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1777                                     struct intel_ring_buffer *ring);
1778
1779 int i915_gem_dumb_create(struct drm_file *file_priv,
1780                          struct drm_device *dev,
1781                          struct drm_mode_create_dumb *args);
1782 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1783                       uint32_t handle, uint64_t *offset);
1784 int i915_gem_dumb_destroy(struct drm_file *file_priv, struct drm_device *dev,
1785                           uint32_t handle);
1786 /**
1787  * Returns true if seq1 is later than seq2.
1788  */
1789 static inline bool
1790 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1791 {
1792         return (int32_t)(seq1 - seq2) >= 0;
1793 }
1794
1795 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
1796 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
1797 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
1798 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1799
1800 static inline bool
1801 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1802 {
1803         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1804                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1805                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
1806                 return true;
1807         } else
1808                 return false;
1809 }
1810
1811 static inline void
1812 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
1813 {
1814         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1815                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1816                 WARN_ON(dev_priv->fence_regs[obj->fence_reg].pin_count <= 0);
1817                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
1818         }
1819 }
1820
1821 void i915_gem_retire_requests(struct drm_device *dev);
1822 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
1823 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
1824                                       bool interruptible);
1825 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
1826 {
1827         return unlikely(atomic_read(&error->reset_counter)
1828                         & I915_RESET_IN_PROGRESS_FLAG);
1829 }
1830
1831 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
1832 {
1833         return atomic_read(&error->reset_counter) == I915_WEDGED;
1834 }
1835
1836 void i915_gem_reset(struct drm_device *dev);
1837 void i915_gem_clflush_object(struct drm_i915_gem_object *obj);
1838 int __must_check i915_gem_object_set_domain(struct drm_i915_gem_object *obj,
1839                                             uint32_t read_domains,
1840                                             uint32_t write_domain);
1841 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1842 int __must_check i915_gem_init(struct drm_device *dev);
1843 int __must_check i915_gem_init_hw(struct drm_device *dev);
1844 void i915_gem_l3_remap(struct drm_device *dev);
1845 void i915_gem_init_swizzling(struct drm_device *dev);
1846 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1847 int __must_check i915_gpu_idle(struct drm_device *dev);
1848 int __must_check i915_gem_idle(struct drm_device *dev);
1849 int __i915_add_request(struct intel_ring_buffer *ring,
1850                        struct drm_file *file,
1851                        struct drm_i915_gem_object *batch_obj,
1852                        u32 *seqno);
1853 #define i915_add_request(ring, seqno) \
1854         __i915_add_request(ring, NULL, NULL, seqno)
1855 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
1856                                  uint32_t seqno);
1857 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1858 int __must_check
1859 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1860                                   bool write);
1861 int __must_check
1862 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
1863 int __must_check
1864 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1865                                      u32 alignment,
1866                                      struct intel_ring_buffer *pipelined);
1867 int i915_gem_attach_phys_object(struct drm_device *dev,
1868                                 struct drm_i915_gem_object *obj,
1869                                 int id,
1870                                 int align);
1871 void i915_gem_detach_phys_object(struct drm_device *dev,
1872                                  struct drm_i915_gem_object *obj);
1873 void i915_gem_free_all_phys_object(struct drm_device *dev);
1874 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1875
1876 uint32_t
1877 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
1878 uint32_t
1879 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
1880                             int tiling_mode, bool fenced);
1881
1882 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1883                                     enum i915_cache_level cache_level);
1884
1885 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
1886                                 struct dma_buf *dma_buf);
1887
1888 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
1889                                 struct drm_gem_object *gem_obj, int flags);
1890
1891 void i915_gem_restore_fences(struct drm_device *dev);
1892
1893 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
1894                                   struct i915_address_space *vm);
1895 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
1896 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
1897                         struct i915_address_space *vm);
1898 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
1899                                 struct i915_address_space *vm);
1900 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
1901                                      struct i915_address_space *vm);
1902 /* Some GGTT VM helpers */
1903 #define obj_to_ggtt(obj) \
1904         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
1905 static inline bool i915_is_ggtt(struct i915_address_space *vm)
1906 {
1907         struct i915_address_space *ggtt =
1908                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
1909         return vm == ggtt;
1910 }
1911
1912 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
1913 {
1914         return i915_gem_obj_bound(obj, obj_to_ggtt(obj));
1915 }
1916
1917 static inline unsigned long
1918 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
1919 {
1920         return i915_gem_obj_offset(obj, obj_to_ggtt(obj));
1921 }
1922
1923 static inline unsigned long
1924 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
1925 {
1926         return i915_gem_obj_size(obj, obj_to_ggtt(obj));
1927 }
1928
1929 static inline int __must_check
1930 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
1931                       uint32_t alignment,
1932                       bool map_and_fenceable,
1933                       bool nonblocking)
1934 {
1935         return i915_gem_object_pin(obj, obj_to_ggtt(obj), alignment,
1936                                    map_and_fenceable, nonblocking);
1937 }
1938 #undef obj_to_ggtt
1939
1940 /* i915_gem_context.c */
1941 void i915_gem_context_init(struct drm_device *dev);
1942 void i915_gem_context_fini(struct drm_device *dev);
1943 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
1944 int i915_switch_context(struct intel_ring_buffer *ring,
1945                         struct drm_file *file, int to_id);
1946 void i915_gem_context_free(struct kref *ctx_ref);
1947 static inline void i915_gem_context_reference(struct i915_hw_context *ctx)
1948 {
1949         kref_get(&ctx->ref);
1950 }
1951
1952 static inline void i915_gem_context_unreference(struct i915_hw_context *ctx)
1953 {
1954         kref_put(&ctx->ref, i915_gem_context_free);
1955 }
1956
1957 struct i915_ctx_hang_stats * __must_check
1958 i915_gem_context_get_hang_stats(struct drm_device *dev,
1959                                 struct drm_file *file,
1960                                 u32 id);
1961 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
1962                                   struct drm_file *file);
1963 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
1964                                    struct drm_file *file);
1965
1966 /* i915_gem_gtt.c */
1967 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
1968 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
1969                             struct drm_i915_gem_object *obj,
1970                             enum i915_cache_level cache_level);
1971 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
1972                               struct drm_i915_gem_object *obj);
1973
1974 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
1975 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
1976 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
1977                                 enum i915_cache_level cache_level);
1978 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
1979 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
1980 void i915_gem_init_global_gtt(struct drm_device *dev);
1981 void i915_gem_setup_global_gtt(struct drm_device *dev, unsigned long start,
1982                                unsigned long mappable_end, unsigned long end);
1983 int i915_gem_gtt_init(struct drm_device *dev);
1984 static inline void i915_gem_chipset_flush(struct drm_device *dev)
1985 {
1986         if (INTEL_INFO(dev)->gen < 6)
1987                 intel_gtt_chipset_flush();
1988 }
1989
1990
1991 /* i915_gem_evict.c */
1992 int __must_check i915_gem_evict_something(struct drm_device *dev,
1993                                           struct i915_address_space *vm,
1994                                           int min_size,
1995                                           unsigned alignment,
1996                                           unsigned cache_level,
1997                                           bool mappable,
1998                                           bool nonblock);
1999 int i915_gem_evict_everything(struct drm_device *dev);
2000
2001 /* i915_gem_stolen.c */
2002 int i915_gem_init_stolen(struct drm_device *dev);
2003 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
2004 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
2005 void i915_gem_cleanup_stolen(struct drm_device *dev);
2006 struct drm_i915_gem_object *
2007 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
2008 struct drm_i915_gem_object *
2009 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
2010                                                u32 stolen_offset,
2011                                                u32 gtt_offset,
2012                                                u32 size);
2013 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
2014
2015 /* i915_gem_tiling.c */
2016 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
2017 {
2018         drm_i915_private_t *dev_priv = obj->base.dev->dev_private;
2019
2020         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
2021                 obj->tiling_mode != I915_TILING_NONE;
2022 }
2023
2024 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
2025 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
2026 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
2027
2028 /* i915_gem_debug.c */
2029 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
2030                           const char *where, uint32_t mark);
2031 #if WATCH_LISTS
2032 int i915_verify_lists(struct drm_device *dev);
2033 #else
2034 #define i915_verify_lists(dev) 0
2035 #endif
2036 void i915_gem_object_check_coherency(struct drm_i915_gem_object *obj,
2037                                      int handle);
2038 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
2039                           const char *where, uint32_t mark);
2040
2041 /* i915_debugfs.c */
2042 int i915_debugfs_init(struct drm_minor *minor);
2043 void i915_debugfs_cleanup(struct drm_minor *minor);
2044
2045 /* i915_gpu_error.c */
2046 __printf(2, 3)
2047 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2048 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2049                             const struct i915_error_state_file_priv *error);
2050 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2051                               size_t count, loff_t pos);
2052 static inline void i915_error_state_buf_release(
2053         struct drm_i915_error_state_buf *eb)
2054 {
2055         kfree(eb->buf);
2056 }
2057 void i915_capture_error_state(struct drm_device *dev);
2058 void i915_error_state_get(struct drm_device *dev,
2059                           struct i915_error_state_file_priv *error_priv);
2060 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2061 void i915_destroy_error_state(struct drm_device *dev);
2062
2063 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2064 const char *i915_cache_level_str(int type);
2065
2066 /* i915_suspend.c */
2067 extern int i915_save_state(struct drm_device *dev);
2068 extern int i915_restore_state(struct drm_device *dev);
2069
2070 /* i915_ums.c */
2071 void i915_save_display_reg(struct drm_device *dev);
2072 void i915_restore_display_reg(struct drm_device *dev);
2073
2074 /* i915_sysfs.c */
2075 void i915_setup_sysfs(struct drm_device *dev_priv);
2076 void i915_teardown_sysfs(struct drm_device *dev_priv);
2077
2078 /* intel_i2c.c */
2079 extern int intel_setup_gmbus(struct drm_device *dev);
2080 extern void intel_teardown_gmbus(struct drm_device *dev);
2081 static inline bool intel_gmbus_is_port_valid(unsigned port)
2082 {
2083         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2084 }
2085
2086 extern struct i2c_adapter *intel_gmbus_get_adapter(
2087                 struct drm_i915_private *dev_priv, unsigned port);
2088 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2089 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2090 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2091 {
2092         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2093 }
2094 extern void intel_i2c_reset(struct drm_device *dev);
2095
2096 /* intel_opregion.c */
2097 extern int intel_opregion_setup(struct drm_device *dev);
2098 #ifdef CONFIG_ACPI
2099 extern void intel_opregion_init(struct drm_device *dev);
2100 extern void intel_opregion_fini(struct drm_device *dev);
2101 extern void intel_opregion_asle_intr(struct drm_device *dev);
2102 #else
2103 static inline void intel_opregion_init(struct drm_device *dev) { return; }
2104 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
2105 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
2106 #endif
2107
2108 /* intel_acpi.c */
2109 #ifdef CONFIG_ACPI
2110 extern void intel_register_dsm_handler(void);
2111 extern void intel_unregister_dsm_handler(void);
2112 #else
2113 static inline void intel_register_dsm_handler(void) { return; }
2114 static inline void intel_unregister_dsm_handler(void) { return; }
2115 #endif /* CONFIG_ACPI */
2116
2117 /* modesetting */
2118 extern void intel_modeset_init_hw(struct drm_device *dev);
2119 extern void intel_modeset_suspend_hw(struct drm_device *dev);
2120 extern void intel_modeset_init(struct drm_device *dev);
2121 extern void intel_modeset_gem_init(struct drm_device *dev);
2122 extern void intel_modeset_cleanup(struct drm_device *dev);
2123 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2124 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2125                                          bool force_restore);
2126 extern void i915_redisable_vga(struct drm_device *dev);
2127 extern bool intel_fbc_enabled(struct drm_device *dev);
2128 extern void intel_disable_fbc(struct drm_device *dev);
2129 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2130 extern void intel_init_pch_refclk(struct drm_device *dev);
2131 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2132 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2133 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
2134 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
2135 extern void intel_detect_pch(struct drm_device *dev);
2136 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2137 extern int intel_enable_rc6(const struct drm_device *dev);
2138
2139 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2140 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2141                         struct drm_file *file);
2142
2143 /* overlay */
2144 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2145 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2146                                             struct intel_overlay_error_state *error);
2147
2148 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2149 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2150                                             struct drm_device *dev,
2151                                             struct intel_display_error_state *error);
2152
2153 /* On SNB platform, before reading ring registers forcewake bit
2154  * must be set to prevent GT core from power down and stale values being
2155  * returned.
2156  */
2157 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
2158 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
2159
2160 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2161 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2162
2163 /* intel_sideband.c */
2164 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2165 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2166 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2167 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, int reg);
2168 void vlv_dpio_write(struct drm_i915_private *dev_priv, int reg, u32 val);
2169 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2170                    enum intel_sbi_destination destination);
2171 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2172                      enum intel_sbi_destination destination);
2173
2174 int vlv_gpu_freq(int ddr_freq, int val);
2175 int vlv_freq_opcode(int ddr_freq, int val);
2176
2177 #define __i915_read(x) \
2178         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg, bool trace);
2179 __i915_read(8)
2180 __i915_read(16)
2181 __i915_read(32)
2182 __i915_read(64)
2183 #undef __i915_read
2184
2185 #define __i915_write(x) \
2186         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val, bool trace);
2187 __i915_write(8)
2188 __i915_write(16)
2189 __i915_write(32)
2190 __i915_write(64)
2191 #undef __i915_write
2192
2193 #define I915_READ8(reg)         i915_read8(dev_priv, (reg), true)
2194 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val), true)
2195
2196 #define I915_READ16(reg)        i915_read16(dev_priv, (reg), true)
2197 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val), true)
2198 #define I915_READ16_NOTRACE(reg)        i915_read16(dev_priv, (reg), false)
2199 #define I915_WRITE16_NOTRACE(reg, val)  i915_write16(dev_priv, (reg), (val), false)
2200
2201 #define I915_READ(reg)          i915_read32(dev_priv, (reg), true)
2202 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val), true)
2203 #define I915_READ_NOTRACE(reg)          i915_read32(dev_priv, (reg), false)
2204 #define I915_WRITE_NOTRACE(reg, val)    i915_write32(dev_priv, (reg), (val), false)
2205
2206 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val), true)
2207 #define I915_READ64(reg)        i915_read64(dev_priv, (reg), true)
2208
2209 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2210 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2211
2212 /* "Broadcast RGB" property */
2213 #define INTEL_BROADCAST_RGB_AUTO 0
2214 #define INTEL_BROADCAST_RGB_FULL 1
2215 #define INTEL_BROADCAST_RGB_LIMITED 2
2216
2217 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2218 {
2219         if (HAS_PCH_SPLIT(dev))
2220                 return CPU_VGACNTRL;
2221         else if (IS_VALLEYVIEW(dev))
2222                 return VLV_VGACNTRL;
2223         else
2224                 return VGACNTRL;
2225 }
2226
2227 static inline void __user *to_user_ptr(u64 address)
2228 {
2229         return (void __user *)(uintptr_t)address;
2230 }
2231
2232 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
2233 {
2234         unsigned long j = msecs_to_jiffies(m);
2235
2236         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2237 }
2238
2239 static inline unsigned long
2240 timespec_to_jiffies_timeout(const struct timespec *value)
2241 {
2242         unsigned long j = timespec_to_jiffies(value);
2243
2244         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2245 }
2246
2247 #endif