drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/pci-ats.h>
  23 #include <linux/bitmap.h>
  24 #include <linux/slab.h>
  25 #include <linux/debugfs.h>
  26 #include <linux/scatterlist.h>
  27 #include <linux/dma-mapping.h>
  28 #include <linux/iommu-helper.h>
  29 #include <linux/iommu.h>
  30 #include <linux/delay.h>
  31 #include <linux/amd-iommu.h>
  32 #include <linux/notifier.h>
  33 #include <linux/export.h>
  34 #include <linux/irq.h>
  35 #include <linux/msi.h>
  36 #include <linux/dma-contiguous.h>
  37 #include <linux/irqdomain.h>
  38 #include <asm/irq_remapping.h>
  39 #include <asm/io_apic.h>
  40 #include <asm/apic.h>
  41 #include <asm/hw_irq.h>
  42 #include <asm/msidef.h>
  43 #include <asm/proto.h>
  44 #include <asm/iommu.h>
  45 #include <asm/gart.h>
  46 #include <asm/dma.h>
  47
  48 #include "amd_iommu_proto.h"
  49 #include "amd_iommu_types.h"
  50 #include "irq_remapping.h"
  51
  52 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  53
  54 #define LOOP_TIMEOUT    100000
  55
  56 /*
  57  * This bitmap is used to advertise the page sizes our hardware support
  58  * to the IOMMU core, which will then use this information to split
  59  * physically contiguous memory regions it is mapping into page sizes
  60  * that we support.
  61  *
  62  * 512GB Pages are not supported due to a hardware bug
  63  */
  64 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  65
  66 static DEFINE_RWLOCK(amd_iommu_devtable_lock);
  67
  68 /* List of all available dev_data structures */
  69 static LIST_HEAD(dev_data_list);
  70 static DEFINE_SPINLOCK(dev_data_list_lock);
  71
  72 LIST_HEAD(ioapic_map);
  73 LIST_HEAD(hpet_map);
  74
  75 /*
  76  * Domain for untranslated devices - only allocated
  77  * if iommu=pt passed on kernel cmd line.
  78  */
  79 static const struct iommu_ops amd_iommu_ops;
  80
  81 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  82 int amd_iommu_max_glx_val = -1;
  83
  84 static struct dma_map_ops amd_iommu_dma_ops;
  85
  86 /*
  87  * This struct contains device specific data for the IOMMU
  88  */
  89 struct iommu_dev_data {
  90         struct list_head list;            /* For domain->dev_list */
  91         struct list_head dev_data_list;   /* For global dev_data_list */
  92         struct protection_domain *domain; /* Domain the device is bound to */
  93         u16 devid;                        /* PCI Device ID */
  94         bool iommu_v2;                    /* Device can make use of IOMMUv2 */
  95         bool passthrough;                 /* Device is identity mapped */
  96         struct {
  97                 bool enabled;
  98                 int qdep;
  99         } ats;                            /* ATS state */
 100         bool pri_tlp;                     /* PASID TLB required for
 101                                              PPR completions */
 102         u32 errata;                       /* Bitmap for errata to apply */
 103 };
 104
 105 /*
 106  * general struct to manage commands send to an IOMMU
 107  */
 108 struct iommu_cmd {
 109         u32 data[4];
 110 };
 111
 112 struct kmem_cache *amd_iommu_irq_cache;
 113
 114 static void update_domain(struct protection_domain *domain);
 115 static int protection_domain_init(struct protection_domain *domain);
 116
 117 /****************************************************************************
 118  *
 119  * Helper functions
 120  *
 121  ****************************************************************************/
 122
 123 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 124 {
 125         return container_of(dom, struct protection_domain, domain);
 126 }
 127
 128 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 129 {
 130         struct iommu_dev_data *dev_data;
 131         unsigned long flags;
 132
 133         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 134         if (!dev_data)
 135                 return NULL;
 136
 137         dev_data->devid = devid;
 138
 139         spin_lock_irqsave(&dev_data_list_lock, flags);
 140         list_add_tail(&dev_data->dev_data_list, &dev_data_list);
 141         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 142
 143         return dev_data;
 144 }
 145
 146 static struct iommu_dev_data *search_dev_data(u16 devid)
 147 {
 148         struct iommu_dev_data *dev_data;
 149         unsigned long flags;
 150
 151         spin_lock_irqsave(&dev_data_list_lock, flags);
 152         list_for_each_entry(dev_data, &dev_data_list, dev_data_list) {
 153                 if (dev_data->devid == devid)
 154                         goto out_unlock;
 155         }
 156
 157         dev_data = NULL;
 158
 159 out_unlock:
 160         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 161
 162         return dev_data;
 163 }
 164
 165 static struct iommu_dev_data *find_dev_data(u16 devid)
 166 {
 167         struct iommu_dev_data *dev_data;
 168
 169         dev_data = search_dev_data(devid);
 170
 171         if (dev_data == NULL)
 172                 dev_data = alloc_dev_data(devid);
 173
 174         return dev_data;
 175 }
 176
 177 static inline u16 get_device_id(struct device *dev)
 178 {
 179         struct pci_dev *pdev = to_pci_dev(dev);
 180
 181         return PCI_DEVID(pdev->bus->number, pdev->devfn);
 182 }
 183
 184 static struct iommu_dev_data *get_dev_data(struct device *dev)
 185 {
 186         return dev->archdata.iommu;
 187 }
 188
 189 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 190 {
 191         static const int caps[] = {
 192                 PCI_EXT_CAP_ID_ATS,
 193                 PCI_EXT_CAP_ID_PRI,
 194                 PCI_EXT_CAP_ID_PASID,
 195         };
 196         int i, pos;
 197
 198         for (i = 0; i < 3; ++i) {
 199                 pos = pci_find_ext_capability(pdev, caps[i]);
 200                 if (pos == 0)
 201                         return false;
 202         }
 203
 204         return true;
 205 }
 206
 207 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 208 {
 209         struct iommu_dev_data *dev_data;
 210
 211         dev_data = get_dev_data(&pdev->dev);
 212
 213         return dev_data->errata & (1 << erratum) ? true : false;
 214 }
 215
 216 /*
 217  * This function actually applies the mapping to the page table of the
 218  * dma_ops domain.
 219  */
 220 static void alloc_unity_mapping(struct dma_ops_domain *dma_dom,
 221                                 struct unity_map_entry *e)
 222 {
 223         u64 addr;
 224
 225         for (addr = e->address_start; addr < e->address_end;
 226              addr += PAGE_SIZE) {
 227                 if (addr < dma_dom->aperture_size)
 228                         __set_bit(addr >> PAGE_SHIFT,
 229                                   dma_dom->aperture[0]->bitmap);
 230         }
 231 }
 232
 233 /*
 234  * Inits the unity mappings required for a specific device
 235  */
 236 static void init_unity_mappings_for_device(struct device *dev,
 237                                            struct dma_ops_domain *dma_dom)
 238 {
 239         struct unity_map_entry *e;
 240         u16 devid;
 241
 242         devid = get_device_id(dev);
 243
 244         list_for_each_entry(e, &amd_iommu_unity_map, list) {
 245                 if (!(devid >= e->devid_start && devid <= e->devid_end))
 246                         continue;
 247                 alloc_unity_mapping(dma_dom, e);
 248         }
 249 }
 250
 251 /*
 252  * This function checks if the driver got a valid device from the caller to
 253  * avoid dereferencing invalid pointers.
 254  */
 255 static bool check_device(struct device *dev)
 256 {
 257         u16 devid;
 258
 259         if (!dev || !dev->dma_mask)
 260                 return false;
 261
 262         /* No PCI device */
 263         if (!dev_is_pci(dev))
 264                 return false;
 265
 266         devid = get_device_id(dev);
 267
 268         /* Out of our scope? */
 269         if (devid > amd_iommu_last_bdf)
 270                 return false;
 271
 272         if (amd_iommu_rlookup_table[devid] == NULL)
 273                 return false;
 274
 275         return true;
 276 }
 277
 278 static void init_iommu_group(struct device *dev)
 279 {
 280         struct dma_ops_domain *dma_domain;
 281         struct iommu_domain *domain;
 282         struct iommu_group *group;
 283
 284         group = iommu_group_get_for_dev(dev);
 285         if (IS_ERR(group))
 286                 return;
 287
 288         domain = iommu_group_default_domain(group);
 289         if (!domain)
 290                 goto out;
 291
 292         dma_domain = to_pdomain(domain)->priv;
 293
 294         init_unity_mappings_for_device(dev, dma_domain);
 295 out:
 296         iommu_group_put(group);
 297 }
 298
 299 static int iommu_init_device(struct device *dev)
 300 {
 301         struct pci_dev *pdev = to_pci_dev(dev);
 302         struct iommu_dev_data *dev_data;
 303
 304         if (dev->archdata.iommu)
 305                 return 0;
 306
 307         dev_data = find_dev_data(get_device_id(dev));
 308         if (!dev_data)
 309                 return -ENOMEM;
 310
 311         if (pci_iommuv2_capable(pdev)) {
 312                 struct amd_iommu *iommu;
 313
 314                 iommu              = amd_iommu_rlookup_table[dev_data->devid];
 315                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 316         }
 317
 318         dev->archdata.iommu = dev_data;
 319
 320         iommu_device_link(amd_iommu_rlookup_table[dev_data->devid]->iommu_dev,
 321                           dev);
 322
 323         return 0;
 324 }
 325
 326 static void iommu_ignore_device(struct device *dev)
 327 {
 328         u16 devid, alias;
 329
 330         devid = get_device_id(dev);
 331         alias = amd_iommu_alias_table[devid];
 332
 333         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 334         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 335
 336         amd_iommu_rlookup_table[devid] = NULL;
 337         amd_iommu_rlookup_table[alias] = NULL;
 338 }
 339
 340 static void iommu_uninit_device(struct device *dev)
 341 {
 342         struct iommu_dev_data *dev_data = search_dev_data(get_device_id(dev));
 343
 344         if (!dev_data)
 345                 return;
 346
 347         iommu_device_unlink(amd_iommu_rlookup_table[dev_data->devid]->iommu_dev,
 348                             dev);
 349
 350         iommu_group_remove_device(dev);
 351
 352         /* Remove dma-ops */
 353         dev->archdata.dma_ops = NULL;
 354
 355         /*
 356          * We keep dev_data around for unplugged devices and reuse it when the
 357          * device is re-plugged - not doing so would introduce a ton of races.
 358          */
 359 }
 360
 361 #ifdef CONFIG_AMD_IOMMU_STATS
 362
 363 /*
 364  * Initialization code for statistics collection
 365  */
 366
 367 DECLARE_STATS_COUNTER(compl_wait);
 368 DECLARE_STATS_COUNTER(cnt_map_single);
 369 DECLARE_STATS_COUNTER(cnt_unmap_single);
 370 DECLARE_STATS_COUNTER(cnt_map_sg);
 371 DECLARE_STATS_COUNTER(cnt_unmap_sg);
 372 DECLARE_STATS_COUNTER(cnt_alloc_coherent);
 373 DECLARE_STATS_COUNTER(cnt_free_coherent);
 374 DECLARE_STATS_COUNTER(cross_page);
 375 DECLARE_STATS_COUNTER(domain_flush_single);
 376 DECLARE_STATS_COUNTER(domain_flush_all);
 377 DECLARE_STATS_COUNTER(alloced_io_mem);
 378 DECLARE_STATS_COUNTER(total_map_requests);
 379 DECLARE_STATS_COUNTER(complete_ppr);
 380 DECLARE_STATS_COUNTER(invalidate_iotlb);
 381 DECLARE_STATS_COUNTER(invalidate_iotlb_all);
 382 DECLARE_STATS_COUNTER(pri_requests);
 383
 384 static struct dentry *stats_dir;
 385 static struct dentry *de_fflush;
 386
 387 static void amd_iommu_stats_add(struct __iommu_counter *cnt)
 388 {
 389         if (stats_dir == NULL)
 390                 return;
 391
 392         cnt->dent = debugfs_create_u64(cnt->name, 0444, stats_dir,
 393                                        &cnt->value);
 394 }
 395
 396 static void amd_iommu_stats_init(void)
 397 {
 398         stats_dir = debugfs_create_dir("amd-iommu", NULL);
 399         if (stats_dir == NULL)
 400                 return;
 401
 402         de_fflush  = debugfs_create_bool("fullflush", 0444, stats_dir,
 403                                          &amd_iommu_unmap_flush);
 404
 405         amd_iommu_stats_add(&compl_wait);
 406         amd_iommu_stats_add(&cnt_map_single);
 407         amd_iommu_stats_add(&cnt_unmap_single);
 408         amd_iommu_stats_add(&cnt_map_sg);
 409         amd_iommu_stats_add(&cnt_unmap_sg);
 410         amd_iommu_stats_add(&cnt_alloc_coherent);
 411         amd_iommu_stats_add(&cnt_free_coherent);
 412         amd_iommu_stats_add(&cross_page);
 413         amd_iommu_stats_add(&domain_flush_single);
 414         amd_iommu_stats_add(&domain_flush_all);
 415         amd_iommu_stats_add(&alloced_io_mem);
 416         amd_iommu_stats_add(&total_map_requests);
 417         amd_iommu_stats_add(&complete_ppr);
 418         amd_iommu_stats_add(&invalidate_iotlb);
 419         amd_iommu_stats_add(&invalidate_iotlb_all);
 420         amd_iommu_stats_add(&pri_requests);
 421 }
 422
 423 #endif
 424
 425 /****************************************************************************
 426  *
 427  * Interrupt handling functions
 428  *
 429  ****************************************************************************/
 430
 431 static void dump_dte_entry(u16 devid)
 432 {
 433         int i;
 434
 435         for (i = 0; i < 4; ++i)
 436                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 437                         amd_iommu_dev_table[devid].data[i]);
 438 }
 439
 440 static void dump_command(unsigned long phys_addr)
 441 {
 442         struct iommu_cmd *cmd = phys_to_virt(phys_addr);
 443         int i;
 444
 445         for (i = 0; i < 4; ++i)
 446                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 447 }
 448
 449 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 450 {
 451         int type, devid, domid, flags;
 452         volatile u32 *event = __evt;
 453         int count = 0;
 454         u64 address;
 455
 456 retry:
 457         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 458         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 459         domid   = (event[1] >> EVENT_DOMID_SHIFT) & EVENT_DOMID_MASK;
 460         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 461         address = (u64)(((u64)event[3]) << 32) | event[2];
 462
 463         if (type == 0) {
 464                 /* Did we hit the erratum? */
 465                 if (++count == LOOP_TIMEOUT) {
 466                         pr_err("AMD-Vi: No event written to event log\n");
 467                         return;
 468                 }
 469                 udelay(1);
 470                 goto retry;
 471         }
 472
 473         printk(KERN_ERR "AMD-Vi: Event logged [");
 474
 475         switch (type) {
 476         case EVENT_TYPE_ILL_DEV:
 477                 printk("ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x "
 478                        "address=0x%016llx flags=0x%04x]\n",
 479                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 480                        address, flags);
 481                 dump_dte_entry(devid);
 482                 break;
 483         case EVENT_TYPE_IO_FAULT:
 484                 printk("IO_PAGE_FAULT device=%02x:%02x.%x "
 485                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 486                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 487                        domid, address, flags);
 488                 break;
 489         case EVENT_TYPE_DEV_TAB_ERR:
 490                 printk("DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 491                        "address=0x%016llx flags=0x%04x]\n",
 492                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 493                        address, flags);
 494                 break;
 495         case EVENT_TYPE_PAGE_TAB_ERR:
 496                 printk("PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 497                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 498                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 499                        domid, address, flags);
 500                 break;
 501         case EVENT_TYPE_ILL_CMD:
 502                 printk("ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 503                 dump_command(address);
 504                 break;
 505         case EVENT_TYPE_CMD_HARD_ERR:
 506                 printk("COMMAND_HARDWARE_ERROR address=0x%016llx "
 507                        "flags=0x%04x]\n", address, flags);
 508                 break;
 509         case EVENT_TYPE_IOTLB_INV_TO:
 510                 printk("IOTLB_INV_TIMEOUT device=%02x:%02x.%x "
 511                        "address=0x%016llx]\n",
 512                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 513                        address);
 514                 break;
 515         case EVENT_TYPE_INV_DEV_REQ:
 516                 printk("INVALID_DEVICE_REQUEST device=%02x:%02x.%x "
 517                        "address=0x%016llx flags=0x%04x]\n",
 518                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 519                        address, flags);
 520                 break;
 521         default:
 522                 printk(KERN_ERR "UNKNOWN type=0x%02x]\n", type);
 523         }
 524
 525         memset(__evt, 0, 4 * sizeof(u32));
 526 }
 527
 528 static void iommu_poll_events(struct amd_iommu *iommu)
 529 {
 530         u32 head, tail;
 531
 532         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 533         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 534
 535         while (head != tail) {
 536                 iommu_print_event(iommu, iommu->evt_buf + head);
 537                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 538         }
 539
 540         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 541 }
 542
 543 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 544 {
 545         struct amd_iommu_fault fault;
 546
 547         INC_STATS_COUNTER(pri_requests);
 548
 549         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 550                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 551                 return;
 552         }
 553
 554         fault.address   = raw[1];
 555         fault.pasid     = PPR_PASID(raw[0]);
 556         fault.device_id = PPR_DEVID(raw[0]);
 557         fault.tag       = PPR_TAG(raw[0]);
 558         fault.flags     = PPR_FLAGS(raw[0]);
 559
 560         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 561 }
 562
 563 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 564 {
 565         u32 head, tail;
 566
 567         if (iommu->ppr_log == NULL)
 568                 return;
 569
 570         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 571         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 572
 573         while (head != tail) {
 574                 volatile u64 *raw;
 575                 u64 entry[2];
 576                 int i;
 577
 578                 raw = (u64 *)(iommu->ppr_log + head);
 579
 580                 /*
 581                  * Hardware bug: Interrupt may arrive before the entry is
 582                  * written to memory. If this happens we need to wait for the
 583                  * entry to arrive.
 584                  */
 585                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 586                         if (PPR_REQ_TYPE(raw[0]) != 0)
 587                                 break;
 588                         udelay(1);
 589                 }
 590
 591                 /* Avoid memcpy function-call overhead */
 592                 entry[0] = raw[0];
 593                 entry[1] = raw[1];
 594
 595                 /*
 596                  * To detect the hardware bug we need to clear the entry
 597                  * back to zero.
 598                  */
 599                 raw[0] = raw[1] = 0UL;
 600
 601                 /* Update head pointer of hardware ring-buffer */
 602                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 603                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 604
 605                 /* Handle PPR entry */
 606                 iommu_handle_ppr_entry(iommu, entry);
 607
 608                 /* Refresh ring-buffer information */
 609                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 610                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 611         }
 612 }
 613
 614 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 615 {
 616         struct amd_iommu *iommu = (struct amd_iommu *) data;
 617         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 618
 619         while (status & (MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK)) {
 620                 /* Enable EVT and PPR interrupts again */
 621                 writel((MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK),
 622                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 623
 624                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 625                         pr_devel("AMD-Vi: Processing IOMMU Event Log\n");
 626                         iommu_poll_events(iommu);
 627                 }
 628
 629                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 630                         pr_devel("AMD-Vi: Processing IOMMU PPR Log\n");
 631                         iommu_poll_ppr_log(iommu);
 632                 }
 633
 634                 /*
 635                  * Hardware bug: ERBT1312
 636                  * When re-enabling interrupt (by writing 1
 637                  * to clear the bit), the hardware might also try to set
 638                  * the interrupt bit in the event status register.
 639                  * In this scenario, the bit will be set, and disable
 640                  * subsequent interrupts.
 641                  *
 642                  * Workaround: The IOMMU driver should read back the
 643                  * status register and check if the interrupt bits are cleared.
 644                  * If not, driver will need to go through the interrupt handler
 645                  * again and re-clear the bits
 646                  */
 647                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 648         }
 649         return IRQ_HANDLED;
 650 }
 651
 652 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 653 {
 654         return IRQ_WAKE_THREAD;
 655 }
 656
 657 /****************************************************************************
 658  *
 659  * IOMMU command queuing functions
 660  *
 661  ****************************************************************************/
 662
 663 static int wait_on_sem(volatile u64 *sem)
 664 {
 665         int i = 0;
 666
 667         while (*sem == 0 && i < LOOP_TIMEOUT) {
 668                 udelay(1);
 669                 i += 1;
 670         }
 671
 672         if (i == LOOP_TIMEOUT) {
 673                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 674                 return -EIO;
 675         }
 676
 677         return 0;
 678 }
 679
 680 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 681                                struct iommu_cmd *cmd,
 682                                u32 tail)
 683 {
 684         u8 *target;
 685
 686         target = iommu->cmd_buf + tail;
 687         tail   = (tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
 688
 689         /* Copy command to buffer */
 690         memcpy(target, cmd, sizeof(*cmd));
 691
 692         /* Tell the IOMMU about it */
 693         writel(tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 694 }
 695
 696 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 697 {
 698         WARN_ON(address & 0x7ULL);
 699
 700         memset(cmd, 0, sizeof(*cmd));
 701         cmd->data[0] = lower_32_bits(__pa(address)) | CMD_COMPL_WAIT_STORE_MASK;
 702         cmd->data[1] = upper_32_bits(__pa(address));
 703         cmd->data[2] = 1;
 704         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 705 }
 706
 707 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 708 {
 709         memset(cmd, 0, sizeof(*cmd));
 710         cmd->data[0] = devid;
 711         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 712 }
 713
 714 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 715                                   size_t size, u16 domid, int pde)
 716 {
 717         u64 pages;
 718         bool s;
 719
 720         pages = iommu_num_pages(address, size, PAGE_SIZE);
 721         s     = false;
 722
 723         if (pages > 1) {
 724                 /*
 725                  * If we have to flush more than one page, flush all
 726                  * TLB entries for this domain
 727                  */
 728                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 729                 s = true;
 730         }
 731
 732         address &= PAGE_MASK;
 733
 734         memset(cmd, 0, sizeof(*cmd));
 735         cmd->data[1] |= domid;
 736         cmd->data[2]  = lower_32_bits(address);
 737         cmd->data[3]  = upper_32_bits(address);
 738         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 739         if (s) /* size bit - we flush more than one 4kb page */
 740                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 741         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 742                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 743 }
 744
 745 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 746                                   u64 address, size_t size)
 747 {
 748         u64 pages;
 749         bool s;
 750
 751         pages = iommu_num_pages(address, size, PAGE_SIZE);
 752         s     = false;
 753
 754         if (pages > 1) {
 755                 /*
 756                  * If we have to flush more than one page, flush all
 757                  * TLB entries for this domain
 758                  */
 759                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 760                 s = true;
 761         }
 762
 763         address &= PAGE_MASK;
 764
 765         memset(cmd, 0, sizeof(*cmd));
 766         cmd->data[0]  = devid;
 767         cmd->data[0] |= (qdep & 0xff) << 24;
 768         cmd->data[1]  = devid;
 769         cmd->data[2]  = lower_32_bits(address);
 770         cmd->data[3]  = upper_32_bits(address);
 771         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 772         if (s)
 773                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 774 }
 775
 776 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 777                                   u64 address, bool size)
 778 {
 779         memset(cmd, 0, sizeof(*cmd));
 780
 781         address &= ~(0xfffULL);
 782
 783         cmd->data[0]  = pasid;
 784         cmd->data[1]  = domid;
 785         cmd->data[2]  = lower_32_bits(address);
 786         cmd->data[3]  = upper_32_bits(address);
 787         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 788         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 789         if (size)
 790                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 791         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 792 }
 793
 794 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 795                                   int qdep, u64 address, bool size)
 796 {
 797         memset(cmd, 0, sizeof(*cmd));
 798
 799         address &= ~(0xfffULL);
 800
 801         cmd->data[0]  = devid;
 802         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 803         cmd->data[0] |= (qdep  & 0xff) << 24;
 804         cmd->data[1]  = devid;
 805         cmd->data[1] |= (pasid & 0xff) << 16;
 806         cmd->data[2]  = lower_32_bits(address);
 807         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 808         cmd->data[3]  = upper_32_bits(address);
 809         if (size)
 810                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 811         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 812 }
 813
 814 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 815                                int status, int tag, bool gn)
 816 {
 817         memset(cmd, 0, sizeof(*cmd));
 818
 819         cmd->data[0]  = devid;
 820         if (gn) {
 821                 cmd->data[1]  = pasid;
 822                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 823         }
 824         cmd->data[3]  = tag & 0x1ff;
 825         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
 826
 827         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
 828 }
 829
 830 static void build_inv_all(struct iommu_cmd *cmd)
 831 {
 832         memset(cmd, 0, sizeof(*cmd));
 833         CMD_SET_TYPE(cmd, CMD_INV_ALL);
 834 }
 835
 836 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
 837 {
 838         memset(cmd, 0, sizeof(*cmd));
 839         cmd->data[0] = devid;
 840         CMD_SET_TYPE(cmd, CMD_INV_IRT);
 841 }
 842
 843 /*
 844  * Writes the command to the IOMMUs command buffer and informs the
 845  * hardware about the new command.
 846  */
 847 static int iommu_queue_command_sync(struct amd_iommu *iommu,
 848                                     struct iommu_cmd *cmd,
 849                                     bool sync)
 850 {
 851         u32 left, tail, head, next_tail;
 852         unsigned long flags;
 853
 854 again:
 855         spin_lock_irqsave(&iommu->lock, flags);
 856
 857         head      = readl(iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
 858         tail      = readl(iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 859         next_tail = (tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
 860         left      = (head - next_tail) % CMD_BUFFER_SIZE;
 861
 862         if (left <= 2) {
 863                 struct iommu_cmd sync_cmd;
 864                 volatile u64 sem = 0;
 865                 int ret;
 866
 867                 build_completion_wait(&sync_cmd, (u64)&sem);
 868                 copy_cmd_to_buffer(iommu, &sync_cmd, tail);
 869
 870                 spin_unlock_irqrestore(&iommu->lock, flags);
 871
 872                 if ((ret = wait_on_sem(&sem)) != 0)
 873                         return ret;
 874
 875                 goto again;
 876         }
 877
 878         copy_cmd_to_buffer(iommu, cmd, tail);
 879
 880         /* We need to sync now to make sure all commands are processed */
 881         iommu->need_sync = sync;
 882
 883         spin_unlock_irqrestore(&iommu->lock, flags);
 884
 885         return 0;
 886 }
 887
 888 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
 889 {
 890         return iommu_queue_command_sync(iommu, cmd, true);
 891 }
 892
 893 /*
 894  * This function queues a completion wait command into the command
 895  * buffer of an IOMMU
 896  */
 897 static int iommu_completion_wait(struct amd_iommu *iommu)
 898 {
 899         struct iommu_cmd cmd;
 900         volatile u64 sem = 0;
 901         int ret;
 902
 903         if (!iommu->need_sync)
 904                 return 0;
 905
 906         build_completion_wait(&cmd, (u64)&sem);
 907
 908         ret = iommu_queue_command_sync(iommu, &cmd, false);
 909         if (ret)
 910                 return ret;
 911
 912         return wait_on_sem(&sem);
 913 }
 914
 915 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
 916 {
 917         struct iommu_cmd cmd;
 918
 919         build_inv_dte(&cmd, devid);
 920
 921         return iommu_queue_command(iommu, &cmd);
 922 }
 923
 924 static void iommu_flush_dte_all(struct amd_iommu *iommu)
 925 {
 926         u32 devid;
 927
 928         for (devid = 0; devid <= 0xffff; ++devid)
 929                 iommu_flush_dte(iommu, devid);
 930
 931         iommu_completion_wait(iommu);
 932 }
 933
 934 /*
 935  * This function uses heavy locking and may disable irqs for some time. But
 936  * this is no issue because it is only called during resume.
 937  */
 938 static void iommu_flush_tlb_all(struct amd_iommu *iommu)
 939 {
 940         u32 dom_id;
 941
 942         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
 943                 struct iommu_cmd cmd;
 944                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
 945                                       dom_id, 1);
 946                 iommu_queue_command(iommu, &cmd);
 947         }
 948
 949         iommu_completion_wait(iommu);
 950 }
 951
 952 static void iommu_flush_all(struct amd_iommu *iommu)
 953 {
 954         struct iommu_cmd cmd;
 955
 956         build_inv_all(&cmd);
 957
 958         iommu_queue_command(iommu, &cmd);
 959         iommu_completion_wait(iommu);
 960 }
 961
 962 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
 963 {
 964         struct iommu_cmd cmd;
 965
 966         build_inv_irt(&cmd, devid);
 967
 968         iommu_queue_command(iommu, &cmd);
 969 }
 970
 971 static void iommu_flush_irt_all(struct amd_iommu *iommu)
 972 {
 973         u32 devid;
 974
 975         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
 976                 iommu_flush_irt(iommu, devid);
 977
 978         iommu_completion_wait(iommu);
 979 }
 980
 981 void iommu_flush_all_caches(struct amd_iommu *iommu)
 982 {
 983         if (iommu_feature(iommu, FEATURE_IA)) {
 984                 iommu_flush_all(iommu);
 985         } else {
 986                 iommu_flush_dte_all(iommu);
 987                 iommu_flush_irt_all(iommu);
 988                 iommu_flush_tlb_all(iommu);
 989         }
 990 }
 991
 992 /*
 993  * Command send function for flushing on-device TLB
 994  */
 995 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
 996                               u64 address, size_t size)
 997 {
 998         struct amd_iommu *iommu;
 999         struct iommu_cmd cmd;
1000         int qdep;
1001
1002         qdep     = dev_data->ats.qdep;
1003         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1004
1005         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1006
1007         return iommu_queue_command(iommu, &cmd);
1008 }
1009
1010 /*
1011  * Command send function for invalidating a device table entry
1012  */
1013 static int device_flush_dte(struct iommu_dev_data *dev_data)
1014 {
1015         struct amd_iommu *iommu;
1016         u16 alias;
1017         int ret;
1018
1019         iommu = amd_iommu_rlookup_table[dev_data->devid];
1020         alias = amd_iommu_alias_table[dev_data->devid];
1021
1022         ret = iommu_flush_dte(iommu, dev_data->devid);
1023         if (!ret && alias != dev_data->devid)
1024                 ret = iommu_flush_dte(iommu, alias);
1025         if (ret)
1026                 return ret;
1027
1028         if (dev_data->ats.enabled)
1029                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1030
1031         return ret;
1032 }
1033
1034 /*
1035  * TLB invalidation function which is called from the mapping functions.
1036  * It invalidates a single PTE if the range to flush is within a single
1037  * page. Otherwise it flushes the whole TLB of the IOMMU.
1038  */
1039 static void __domain_flush_pages(struct protection_domain *domain,
1040                                  u64 address, size_t size, int pde)
1041 {
1042         struct iommu_dev_data *dev_data;
1043         struct iommu_cmd cmd;
1044         int ret = 0, i;
1045
1046         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1047
1048         for (i = 0; i < amd_iommus_present; ++i) {
1049                 if (!domain->dev_iommu[i])
1050                         continue;
1051
1052                 /*
1053                  * Devices of this domain are behind this IOMMU
1054                  * We need a TLB flush
1055                  */
1056                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1057         }
1058
1059         list_for_each_entry(dev_data, &domain->dev_list, list) {
1060
1061                 if (!dev_data->ats.enabled)
1062                         continue;
1063
1064                 ret |= device_flush_iotlb(dev_data, address, size);
1065         }
1066
1067         WARN_ON(ret);
1068 }
1069
1070 static void domain_flush_pages(struct protection_domain *domain,
1071                                u64 address, size_t size)
1072 {
1073         __domain_flush_pages(domain, address, size, 0);
1074 }
1075
1076 /* Flush the whole IO/TLB for a given protection domain */
1077 static void domain_flush_tlb(struct protection_domain *domain)
1078 {
1079         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1080 }
1081
1082 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1083 static void domain_flush_tlb_pde(struct protection_domain *domain)
1084 {
1085         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1086 }
1087
1088 static void domain_flush_complete(struct protection_domain *domain)
1089 {
1090         int i;
1091
1092         for (i = 0; i < amd_iommus_present; ++i) {
1093                 if (!domain->dev_iommu[i])
1094                         continue;
1095
1096                 /*
1097                  * Devices of this domain are behind this IOMMU
1098                  * We need to wait for completion of all commands.
1099                  */
1100                 iommu_completion_wait(amd_iommus[i]);
1101         }
1102 }
1103
1104
1105 /*
1106  * This function flushes the DTEs for all devices in domain
1107  */
1108 static void domain_flush_devices(struct protection_domain *domain)
1109 {
1110         struct iommu_dev_data *dev_data;
1111
1112         list_for_each_entry(dev_data, &domain->dev_list, list)
1113                 device_flush_dte(dev_data);
1114 }
1115
1116 /****************************************************************************
1117  *
1118  * The functions below are used the create the page table mappings for
1119  * unity mapped regions.
1120  *
1121  ****************************************************************************/
1122
1123 /*
1124  * This function is used to add another level to an IO page table. Adding
1125  * another level increases the size of the address space by 9 bits to a size up
1126  * to 64 bits.
1127  */
1128 static bool increase_address_space(struct protection_domain *domain,
1129                                    gfp_t gfp)
1130 {
1131         u64 *pte;
1132
1133         if (domain->mode == PAGE_MODE_6_LEVEL)
1134                 /* address space already 64 bit large */
1135                 return false;
1136
1137         pte = (void *)get_zeroed_page(gfp);
1138         if (!pte)
1139                 return false;
1140
1141         *pte             = PM_LEVEL_PDE(domain->mode,
1142                                         virt_to_phys(domain->pt_root));
1143         domain->pt_root  = pte;
1144         domain->mode    += 1;
1145         domain->updated  = true;
1146
1147         return true;
1148 }
1149
1150 static u64 *alloc_pte(struct protection_domain *domain,
1151                       unsigned long address,
1152                       unsigned long page_size,
1153                       u64 **pte_page,
1154                       gfp_t gfp)
1155 {
1156         int level, end_lvl;
1157         u64 *pte, *page;
1158
1159         BUG_ON(!is_power_of_2(page_size));
1160
1161         while (address > PM_LEVEL_SIZE(domain->mode))
1162                 increase_address_space(domain, gfp);
1163
1164         level   = domain->mode - 1;
1165         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1166         address = PAGE_SIZE_ALIGN(address, page_size);
1167         end_lvl = PAGE_SIZE_LEVEL(page_size);
1168
1169         while (level > end_lvl) {
1170                 if (!IOMMU_PTE_PRESENT(*pte)) {
1171                         page = (u64 *)get_zeroed_page(gfp);
1172                         if (!page)
1173                                 return NULL;
1174                         *pte = PM_LEVEL_PDE(level, virt_to_phys(page));
1175                 }
1176
1177                 /* No level skipping support yet */
1178                 if (PM_PTE_LEVEL(*pte) != level)
1179                         return NULL;
1180
1181                 level -= 1;
1182
1183                 pte = IOMMU_PTE_PAGE(*pte);
1184
1185                 if (pte_page && level == end_lvl)
1186                         *pte_page = pte;
1187
1188                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1189         }
1190
1191         return pte;
1192 }
1193
1194 /*
1195  * This function checks if there is a PTE for a given dma address. If
1196  * there is one, it returns the pointer to it.
1197  */
1198 static u64 *fetch_pte(struct protection_domain *domain,
1199                       unsigned long address,
1200                       unsigned long *page_size)
1201 {
1202         int level;
1203         u64 *pte;
1204
1205         if (address > PM_LEVEL_SIZE(domain->mode))
1206                 return NULL;
1207
1208         level      =  domain->mode - 1;
1209         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1210         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1211
1212         while (level > 0) {
1213
1214                 /* Not Present */
1215                 if (!IOMMU_PTE_PRESENT(*pte))
1216                         return NULL;
1217
1218                 /* Large PTE */
1219                 if (PM_PTE_LEVEL(*pte) == 7 ||
1220                     PM_PTE_LEVEL(*pte) == 0)
1221                         break;
1222
1223                 /* No level skipping support yet */
1224                 if (PM_PTE_LEVEL(*pte) != level)
1225                         return NULL;
1226
1227                 level -= 1;
1228
1229                 /* Walk to the next level */
1230                 pte        = IOMMU_PTE_PAGE(*pte);
1231                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1232                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1233         }
1234
1235         if (PM_PTE_LEVEL(*pte) == 0x07) {
1236                 unsigned long pte_mask;
1237
1238                 /*
1239                  * If we have a series of large PTEs, make
1240                  * sure to return a pointer to the first one.
1241                  */
1242                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1243                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1244                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1245         }
1246
1247         return pte;
1248 }
1249
1250 /*
1251  * Generic mapping functions. It maps a physical address into a DMA
1252  * address space. It allocates the page table pages if necessary.
1253  * In the future it can be extended to a generic mapping function
1254  * supporting all features of AMD IOMMU page tables like level skipping
1255  * and full 64 bit address spaces.
1256  */
1257 static int iommu_map_page(struct protection_domain *dom,
1258                           unsigned long bus_addr,
1259                           unsigned long phys_addr,
1260                           int prot,
1261                           unsigned long page_size)
1262 {
1263         u64 __pte, *pte;
1264         int i, count;
1265
1266         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1267         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1268
1269         if (!(prot & IOMMU_PROT_MASK))
1270                 return -EINVAL;
1271
1272         count = PAGE_SIZE_PTE_COUNT(page_size);
1273         pte   = alloc_pte(dom, bus_addr, page_size, NULL, GFP_KERNEL);
1274
1275         if (!pte)
1276                 return -ENOMEM;
1277
1278         for (i = 0; i < count; ++i)
1279                 if (IOMMU_PTE_PRESENT(pte[i]))
1280                         return -EBUSY;
1281
1282         if (count > 1) {
1283                 __pte = PAGE_SIZE_PTE(phys_addr, page_size);
1284                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_P | IOMMU_PTE_FC;
1285         } else
1286                 __pte = phys_addr | IOMMU_PTE_P | IOMMU_PTE_FC;
1287
1288         if (prot & IOMMU_PROT_IR)
1289                 __pte |= IOMMU_PTE_IR;
1290         if (prot & IOMMU_PROT_IW)
1291                 __pte |= IOMMU_PTE_IW;
1292
1293         for (i = 0; i < count; ++i)
1294                 pte[i] = __pte;
1295
1296         update_domain(dom);
1297
1298         return 0;
1299 }
1300
1301 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1302                                       unsigned long bus_addr,
1303                                       unsigned long page_size)
1304 {
1305         unsigned long long unmapped;
1306         unsigned long unmap_size;
1307         u64 *pte;
1308
1309         BUG_ON(!is_power_of_2(page_size));
1310
1311         unmapped = 0;
1312
1313         while (unmapped < page_size) {
1314
1315                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1316
1317                 if (pte) {
1318                         int i, count;
1319
1320                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1321                         for (i = 0; i < count; i++)
1322                                 pte[i] = 0ULL;
1323                 }
1324
1325                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1326                 unmapped += unmap_size;
1327         }
1328
1329         BUG_ON(unmapped && !is_power_of_2(unmapped));
1330
1331         return unmapped;
1332 }
1333
1334 /****************************************************************************
1335  *
1336  * The next functions belong to the address allocator for the dma_ops
1337  * interface functions. They work like the allocators in the other IOMMU
1338  * drivers. Its basically a bitmap which marks the allocated pages in
1339  * the aperture. Maybe it could be enhanced in the future to a more
1340  * efficient allocator.
1341  *
1342  ****************************************************************************/
1343
1344 /*
1345  * The address allocator core functions.
1346  *
1347  * called with domain->lock held
1348  */
1349
1350 /*
1351  * Used to reserve address ranges in the aperture (e.g. for exclusion
1352  * ranges.
1353  */
1354 static void dma_ops_reserve_addresses(struct dma_ops_domain *dom,
1355                                       unsigned long start_page,
1356                                       unsigned int pages)
1357 {
1358         unsigned int i, last_page = dom->aperture_size >> PAGE_SHIFT;
1359
1360         if (start_page + pages > last_page)
1361                 pages = last_page - start_page;
1362
1363         for (i = start_page; i < start_page + pages; ++i) {
1364                 int index = i / APERTURE_RANGE_PAGES;
1365                 int page  = i % APERTURE_RANGE_PAGES;
1366                 __set_bit(page, dom->aperture[index]->bitmap);
1367         }
1368 }
1369
1370 /*
1371  * This function is used to add a new aperture range to an existing
1372  * aperture in case of dma_ops domain allocation or address allocation
1373  * failure.
1374  */
1375 static int alloc_new_range(struct dma_ops_domain *dma_dom,
1376                            bool populate, gfp_t gfp)
1377 {
1378         int index = dma_dom->aperture_size >> APERTURE_RANGE_SHIFT;
1379         struct amd_iommu *iommu;
1380         unsigned long i, old_size, pte_pgsize;
1381
1382 #ifdef CONFIG_IOMMU_STRESS
1383         populate = false;
1384 #endif
1385
1386         if (index >= APERTURE_MAX_RANGES)
1387                 return -ENOMEM;
1388
1389         dma_dom->aperture[index] = kzalloc(sizeof(struct aperture_range), gfp);
1390         if (!dma_dom->aperture[index])
1391                 return -ENOMEM;
1392
1393         dma_dom->aperture[index]->bitmap = (void *)get_zeroed_page(gfp);
1394         if (!dma_dom->aperture[index]->bitmap)
1395                 goto out_free;
1396
1397         dma_dom->aperture[index]->offset = dma_dom->aperture_size;
1398
1399         if (populate) {
1400                 unsigned long address = dma_dom->aperture_size;
1401                 int i, num_ptes = APERTURE_RANGE_PAGES / 512;
1402                 u64 *pte, *pte_page;
1403
1404                 for (i = 0; i < num_ptes; ++i) {
1405                         pte = alloc_pte(&dma_dom->domain, address, PAGE_SIZE,
1406                                         &pte_page, gfp);
1407                         if (!pte)
1408                                 goto out_free;
1409
1410                         dma_dom->aperture[index]->pte_pages[i] = pte_page;
1411
1412                         address += APERTURE_RANGE_SIZE / 64;
1413                 }
1414         }
1415
1416         old_size                = dma_dom->aperture_size;
1417         dma_dom->aperture_size += APERTURE_RANGE_SIZE;
1418
1419         /* Reserve address range used for MSI messages */
1420         if (old_size < MSI_ADDR_BASE_LO &&
1421             dma_dom->aperture_size > MSI_ADDR_BASE_LO) {
1422                 unsigned long spage;
1423                 int pages;
1424
1425                 pages = iommu_num_pages(MSI_ADDR_BASE_LO, 0x10000, PAGE_SIZE);
1426                 spage = MSI_ADDR_BASE_LO >> PAGE_SHIFT;
1427
1428                 dma_ops_reserve_addresses(dma_dom, spage, pages);
1429         }
1430
1431         /* Initialize the exclusion range if necessary */
1432         for_each_iommu(iommu) {
1433                 if (iommu->exclusion_start &&
1434                     iommu->exclusion_start >= dma_dom->aperture[index]->offset
1435                     && iommu->exclusion_start < dma_dom->aperture_size) {
1436                         unsigned long startpage;
1437                         int pages = iommu_num_pages(iommu->exclusion_start,
1438                                                     iommu->exclusion_length,
1439                                                     PAGE_SIZE);
1440                         startpage = iommu->exclusion_start >> PAGE_SHIFT;
1441                         dma_ops_reserve_addresses(dma_dom, startpage, pages);
1442                 }
1443         }
1444
1445         /*
1446          * Check for areas already mapped as present in the new aperture
1447          * range and mark those pages as reserved in the allocator. Such
1448          * mappings may already exist as a result of requested unity
1449          * mappings for devices.
1450          */
1451         for (i = dma_dom->aperture[index]->offset;
1452              i < dma_dom->aperture_size;
1453              i += pte_pgsize) {
1454                 u64 *pte = fetch_pte(&dma_dom->domain, i, &pte_pgsize);
1455                 if (!pte || !IOMMU_PTE_PRESENT(*pte))
1456                         continue;
1457
1458                 dma_ops_reserve_addresses(dma_dom, i >> PAGE_SHIFT,
1459                                           pte_pgsize >> 12);
1460         }
1461
1462         update_domain(&dma_dom->domain);
1463
1464         return 0;
1465
1466 out_free:
1467         update_domain(&dma_dom->domain);
1468
1469         free_page((unsigned long)dma_dom->aperture[index]->bitmap);
1470
1471         kfree(dma_dom->aperture[index]);
1472         dma_dom->aperture[index] = NULL;
1473
1474         return -ENOMEM;
1475 }
1476
1477 static unsigned long dma_ops_area_alloc(struct device *dev,
1478                                         struct dma_ops_domain *dom,
1479                                         unsigned int pages,
1480                                         unsigned long align_mask,
1481                                         u64 dma_mask,
1482                                         unsigned long start)
1483 {
1484         unsigned long next_bit = dom->next_address % APERTURE_RANGE_SIZE;
1485         int max_index = dom->aperture_size >> APERTURE_RANGE_SHIFT;
1486         int i = start >> APERTURE_RANGE_SHIFT;
1487         unsigned long boundary_size, mask;
1488         unsigned long address = -1;
1489         unsigned long limit;
1490
1491         next_bit >>= PAGE_SHIFT;
1492
1493         mask = dma_get_seg_boundary(dev);
1494
1495         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
1496                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
1497
1498         for (;i < max_index; ++i) {
1499                 unsigned long offset = dom->aperture[i]->offset >> PAGE_SHIFT;
1500
1501                 if (dom->aperture[i]->offset >= dma_mask)
1502                         break;
1503
1504                 limit = iommu_device_max_index(APERTURE_RANGE_PAGES, offset,
1505                                                dma_mask >> PAGE_SHIFT);
1506
1507                 address = iommu_area_alloc(dom->aperture[i]->bitmap,
1508                                            limit, next_bit, pages, 0,
1509                                             boundary_size, align_mask);
1510                 if (address != -1) {
1511                         address = dom->aperture[i]->offset +
1512                                   (address << PAGE_SHIFT);
1513                         dom->next_address = address + (pages << PAGE_SHIFT);
1514                         break;
1515                 }
1516
1517                 next_bit = 0;
1518         }
1519
1520         return address;
1521 }
1522
1523 static unsigned long dma_ops_alloc_addresses(struct device *dev,
1524                                              struct dma_ops_domain *dom,
1525                                              unsigned int pages,
1526                                              unsigned long align_mask,
1527                                              u64 dma_mask)
1528 {
1529         unsigned long address;
1530
1531 #ifdef CONFIG_IOMMU_STRESS
1532         dom->next_address = 0;
1533         dom->need_flush = true;
1534 #endif
1535
1536         address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1537                                      dma_mask, dom->next_address);
1538
1539         if (address == -1) {
1540                 dom->next_address = 0;
1541                 address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1542                                              dma_mask, 0);
1543                 dom->need_flush = true;
1544         }
1545
1546         if (unlikely(address == -1))
1547                 address = DMA_ERROR_CODE;
1548
1549         WARN_ON((address + (PAGE_SIZE*pages)) > dom->aperture_size);
1550
1551         return address;
1552 }
1553
1554 /*
1555  * The address free function.
1556  *
1557  * called with domain->lock held
1558  */
1559 static void dma_ops_free_addresses(struct dma_ops_domain *dom,
1560                                    unsigned long address,
1561                                    unsigned int pages)
1562 {
1563         unsigned i = address >> APERTURE_RANGE_SHIFT;
1564         struct aperture_range *range = dom->aperture[i];
1565
1566         BUG_ON(i >= APERTURE_MAX_RANGES || range == NULL);
1567
1568 #ifdef CONFIG_IOMMU_STRESS
1569         if (i < 4)
1570                 return;
1571 #endif
1572
1573         if (address >= dom->next_address)
1574                 dom->need_flush = true;
1575
1576         address = (address % APERTURE_RANGE_SIZE) >> PAGE_SHIFT;
1577
1578         bitmap_clear(range->bitmap, address, pages);
1579
1580 }
1581
1582 /****************************************************************************
1583  *
1584  * The next functions belong to the domain allocation. A domain is
1585  * allocated for every IOMMU as the default domain. If device isolation
1586  * is enabled, every device get its own domain. The most important thing
1587  * about domains is the page table mapping the DMA address space they
1588  * contain.
1589  *
1590  ****************************************************************************/
1591
1592 /*
1593  * This function adds a protection domain to the global protection domain list
1594  */
1595 static void add_domain_to_list(struct protection_domain *domain)
1596 {
1597         unsigned long flags;
1598
1599         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1600         list_add(&domain->list, &amd_iommu_pd_list);
1601         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1602 }
1603
1604 /*
1605  * This function removes a protection domain to the global
1606  * protection domain list
1607  */
1608 static void del_domain_from_list(struct protection_domain *domain)
1609 {
1610         unsigned long flags;
1611
1612         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1613         list_del(&domain->list);
1614         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1615 }
1616
1617 static u16 domain_id_alloc(void)
1618 {
1619         unsigned long flags;
1620         int id;
1621
1622         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1623         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1624         BUG_ON(id == 0);
1625         if (id > 0 && id < MAX_DOMAIN_ID)
1626                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1627         else
1628                 id = 0;
1629         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1630
1631         return id;
1632 }
1633
1634 static void domain_id_free(int id)
1635 {
1636         unsigned long flags;
1637
1638         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1639         if (id > 0 && id < MAX_DOMAIN_ID)
1640                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1641         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1642 }
1643
1644 #define DEFINE_FREE_PT_FN(LVL, FN)                              \
1645 static void free_pt_##LVL (unsigned long __pt)                  \
1646 {                                                               \
1647         unsigned long p;                                        \
1648         u64 *pt;                                                \
1649         int i;                                                  \
1650                                                                 \
1651         pt = (u64 *)__pt;                                       \
1652                                                                 \
1653         for (i = 0; i < 512; ++i) {                             \
1654                 /* PTE present? */                              \
1655                 if (!IOMMU_PTE_PRESENT(pt[i]))                  \
1656                         continue;                               \
1657                                                                 \
1658                 /* Large PTE? */                                \
1659                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                 \
1660                     PM_PTE_LEVEL(pt[i]) == 7)                   \
1661                         continue;                               \
1662                                                                 \
1663                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);       \
1664                 FN(p);                                          \
1665         }                                                       \
1666         free_page((unsigned long)pt);                           \
1667 }
1668
1669 DEFINE_FREE_PT_FN(l2, free_page)
1670 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1671 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1672 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1673 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1674
1675 static void free_pagetable(struct protection_domain *domain)
1676 {
1677         unsigned long root = (unsigned long)domain->pt_root;
1678
1679         switch (domain->mode) {
1680         case PAGE_MODE_NONE:
1681                 break;
1682         case PAGE_MODE_1_LEVEL:
1683                 free_page(root);
1684                 break;
1685         case PAGE_MODE_2_LEVEL:
1686                 free_pt_l2(root);
1687                 break;
1688         case PAGE_MODE_3_LEVEL:
1689                 free_pt_l3(root);
1690                 break;
1691         case PAGE_MODE_4_LEVEL:
1692                 free_pt_l4(root);
1693                 break;
1694         case PAGE_MODE_5_LEVEL:
1695                 free_pt_l5(root);
1696                 break;
1697         case PAGE_MODE_6_LEVEL:
1698                 free_pt_l6(root);
1699                 break;
1700         default:
1701                 BUG();
1702         }
1703 }
1704
1705 static void free_gcr3_tbl_level1(u64 *tbl)
1706 {
1707         u64 *ptr;
1708         int i;
1709
1710         for (i = 0; i < 512; ++i) {
1711                 if (!(tbl[i] & GCR3_VALID))
1712                         continue;
1713
1714                 ptr = __va(tbl[i] & PAGE_MASK);
1715
1716                 free_page((unsigned long)ptr);
1717         }
1718 }
1719
1720 static void free_gcr3_tbl_level2(u64 *tbl)
1721 {
1722         u64 *ptr;
1723         int i;
1724
1725         for (i = 0; i < 512; ++i) {
1726                 if (!(tbl[i] & GCR3_VALID))
1727                         continue;
1728
1729                 ptr = __va(tbl[i] & PAGE_MASK);
1730
1731                 free_gcr3_tbl_level1(ptr);
1732         }
1733 }
1734
1735 static void free_gcr3_table(struct protection_domain *domain)
1736 {
1737         if (domain->glx == 2)
1738                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1739         else if (domain->glx == 1)
1740                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1741         else
1742                 BUG_ON(domain->glx != 0);
1743
1744         free_page((unsigned long)domain->gcr3_tbl);
1745 }
1746
1747 /*
1748  * Free a domain, only used if something went wrong in the
1749  * allocation path and we need to free an already allocated page table
1750  */
1751 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1752 {
1753         int i;
1754
1755         if (!dom)
1756                 return;
1757
1758         del_domain_from_list(&dom->domain);
1759
1760         free_pagetable(&dom->domain);
1761
1762         for (i = 0; i < APERTURE_MAX_RANGES; ++i) {
1763                 if (!dom->aperture[i])
1764                         continue;
1765                 free_page((unsigned long)dom->aperture[i]->bitmap);
1766                 kfree(dom->aperture[i]);
1767         }
1768
1769         kfree(dom);
1770 }
1771
1772 /*
1773  * Allocates a new protection domain usable for the dma_ops functions.
1774  * It also initializes the page table and the address allocator data
1775  * structures required for the dma_ops interface
1776  */
1777 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1778 {
1779         struct dma_ops_domain *dma_dom;
1780
1781         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1782         if (!dma_dom)
1783                 return NULL;
1784
1785         if (protection_domain_init(&dma_dom->domain))
1786                 goto free_dma_dom;
1787
1788         dma_dom->domain.mode = PAGE_MODE_2_LEVEL;
1789         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1790         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1791         dma_dom->domain.priv = dma_dom;
1792         if (!dma_dom->domain.pt_root)
1793                 goto free_dma_dom;
1794
1795         dma_dom->need_flush = false;
1796
1797         add_domain_to_list(&dma_dom->domain);
1798
1799         if (alloc_new_range(dma_dom, true, GFP_KERNEL))
1800                 goto free_dma_dom;
1801
1802         /*
1803          * mark the first page as allocated so we never return 0 as
1804          * a valid dma-address. So we can use 0 as error value
1805          */
1806         dma_dom->aperture[0]->bitmap[0] = 1;
1807         dma_dom->next_address = 0;
1808
1809
1810         return dma_dom;
1811
1812 free_dma_dom:
1813         dma_ops_domain_free(dma_dom);
1814
1815         return NULL;
1816 }
1817
1818 /*
1819  * little helper function to check whether a given protection domain is a
1820  * dma_ops domain
1821  */
1822 static bool dma_ops_domain(struct protection_domain *domain)
1823 {
1824         return domain->flags & PD_DMA_OPS_MASK;
1825 }
1826
1827 static void set_dte_entry(u16 devid, struct protection_domain *domain, bool ats)
1828 {
1829         u64 pte_root = 0;
1830         u64 flags = 0;
1831
1832         if (domain->mode != PAGE_MODE_NONE)
1833                 pte_root = virt_to_phys(domain->pt_root);
1834
1835         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1836                     << DEV_ENTRY_MODE_SHIFT;
1837         pte_root |= IOMMU_PTE_IR | IOMMU_PTE_IW | IOMMU_PTE_P | IOMMU_PTE_TV;
1838
1839         flags = amd_iommu_dev_table[devid].data[1];
1840
1841         if (ats)
1842                 flags |= DTE_FLAG_IOTLB;
1843
1844         if (domain->flags & PD_IOMMUV2_MASK) {
1845                 u64 gcr3 = __pa(domain->gcr3_tbl);
1846                 u64 glx  = domain->glx;
1847                 u64 tmp;
1848
1849                 pte_root |= DTE_FLAG_GV;
1850                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1851
1852                 /* First mask out possible old values for GCR3 table */
1853                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1854                 flags    &= ~tmp;
1855
1856                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1857                 flags    &= ~tmp;
1858
1859                 /* Encode GCR3 table into DTE */
1860                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1861                 pte_root |= tmp;
1862
1863                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1864                 flags    |= tmp;
1865
1866                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1867                 flags    |= tmp;
1868         }
1869
1870         flags &= ~(0xffffUL);
1871         flags |= domain->id;
1872
1873         amd_iommu_dev_table[devid].data[1]  = flags;
1874         amd_iommu_dev_table[devid].data[0]  = pte_root;
1875 }
1876
1877 static void clear_dte_entry(u16 devid)
1878 {
1879         /* remove entry from the device table seen by the hardware */
1880         amd_iommu_dev_table[devid].data[0] = IOMMU_PTE_P | IOMMU_PTE_TV;
1881         amd_iommu_dev_table[devid].data[1] = 0;
1882
1883         amd_iommu_apply_erratum_63(devid);
1884 }
1885
1886 static void do_attach(struct iommu_dev_data *dev_data,
1887                       struct protection_domain *domain)
1888 {
1889         struct amd_iommu *iommu;
1890         u16 alias;
1891         bool ats;
1892
1893         iommu = amd_iommu_rlookup_table[dev_data->devid];
1894         alias = amd_iommu_alias_table[dev_data->devid];
1895         ats   = dev_data->ats.enabled;
1896
1897         /* Update data structures */
1898         dev_data->domain = domain;
1899         list_add(&dev_data->list, &domain->dev_list);
1900
1901         /* Do reference counting */
1902         domain->dev_iommu[iommu->index] += 1;
1903         domain->dev_cnt                 += 1;
1904
1905         /* Update device table */
1906         set_dte_entry(dev_data->devid, domain, ats);
1907         if (alias != dev_data->devid)
1908                 set_dte_entry(dev_data->devid, domain, ats);
1909
1910         device_flush_dte(dev_data);
1911 }
1912
1913 static void do_detach(struct iommu_dev_data *dev_data)
1914 {
1915         struct amd_iommu *iommu;
1916         u16 alias;
1917
1918         iommu = amd_iommu_rlookup_table[dev_data->devid];
1919         alias = amd_iommu_alias_table[dev_data->devid];
1920
1921         /* decrease reference counters */
1922         dev_data->domain->dev_iommu[iommu->index] -= 1;
1923         dev_data->domain->dev_cnt                 -= 1;
1924
1925         /* Update data structures */
1926         dev_data->domain = NULL;
1927         list_del(&dev_data->list);
1928         clear_dte_entry(dev_data->devid);
1929         if (alias != dev_data->devid)
1930                 clear_dte_entry(alias);
1931
1932         /* Flush the DTE entry */
1933         device_flush_dte(dev_data);
1934 }
1935
1936 /*
1937  * If a device is not yet associated with a domain, this function does
1938  * assigns it visible for the hardware
1939  */
1940 static int __attach_device(struct iommu_dev_data *dev_data,
1941                            struct protection_domain *domain)
1942 {
1943         int ret;
1944
1945         /*
1946          * Must be called with IRQs disabled. Warn here to detect early
1947          * when its not.
1948          */
1949         WARN_ON(!irqs_disabled());
1950
1951         /* lock domain */
1952         spin_lock(&domain->lock);
1953
1954         ret = -EBUSY;
1955         if (dev_data->domain != NULL)
1956                 goto out_unlock;
1957
1958         /* Attach alias group root */
1959         do_attach(dev_data, domain);
1960
1961         ret = 0;
1962
1963 out_unlock:
1964
1965         /* ready */
1966         spin_unlock(&domain->lock);
1967
1968         return ret;
1969 }
1970
1971
1972 static void pdev_iommuv2_disable(struct pci_dev *pdev)
1973 {
1974         pci_disable_ats(pdev);
1975         pci_disable_pri(pdev);
1976         pci_disable_pasid(pdev);
1977 }
1978
1979 /* FIXME: Change generic reset-function to do the same */
1980 static int pri_reset_while_enabled(struct pci_dev *pdev)
1981 {
1982         u16 control;
1983         int pos;
1984
1985         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
1986         if (!pos)
1987                 return -EINVAL;
1988
1989         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
1990         control |= PCI_PRI_CTRL_RESET;
1991         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
1992
1993         return 0;
1994 }
1995
1996 static int pdev_iommuv2_enable(struct pci_dev *pdev)
1997 {
1998         bool reset_enable;
1999         int reqs, ret;
2000
2001         /* FIXME: Hardcode number of outstanding requests for now */
2002         reqs = 32;
2003         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2004                 reqs = 1;
2005         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2006
2007         /* Only allow access to user-accessible pages */
2008         ret = pci_enable_pasid(pdev, 0);
2009         if (ret)
2010                 goto out_err;
2011
2012         /* First reset the PRI state of the device */
2013         ret = pci_reset_pri(pdev);
2014         if (ret)
2015                 goto out_err;
2016
2017         /* Enable PRI */
2018         ret = pci_enable_pri(pdev, reqs);
2019         if (ret)
2020                 goto out_err;
2021
2022         if (reset_enable) {
2023                 ret = pri_reset_while_enabled(pdev);
2024                 if (ret)
2025                         goto out_err;
2026         }
2027
2028         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2029         if (ret)
2030                 goto out_err;
2031
2032         return 0;
2033
2034 out_err:
2035         pci_disable_pri(pdev);
2036         pci_disable_pasid(pdev);
2037
2038         return ret;
2039 }
2040
2041 /* FIXME: Move this to PCI code */
2042 #define PCI_PRI_TLP_OFF         (1 << 15)
2043
2044 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2045 {
2046         u16 status;
2047         int pos;
2048
2049         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2050         if (!pos)
2051                 return false;
2052
2053         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2054
2055         return (status & PCI_PRI_TLP_OFF) ? true : false;
2056 }
2057
2058 /*
2059  * If a device is not yet associated with a domain, this function
2060  * assigns it visible for the hardware
2061  */
2062 static int attach_device(struct device *dev,
2063                          struct protection_domain *domain)
2064 {
2065         struct pci_dev *pdev = to_pci_dev(dev);
2066         struct iommu_dev_data *dev_data;
2067         unsigned long flags;
2068         int ret;
2069
2070         dev_data = get_dev_data(dev);
2071
2072         if (domain->flags & PD_IOMMUV2_MASK) {
2073                 if (!dev_data->passthrough)
2074                         return -EINVAL;
2075
2076                 if (dev_data->iommu_v2) {
2077                         if (pdev_iommuv2_enable(pdev) != 0)
2078                                 return -EINVAL;
2079
2080                         dev_data->ats.enabled = true;
2081                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2082                         dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2083                 }
2084         } else if (amd_iommu_iotlb_sup &&
2085                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2086                 dev_data->ats.enabled = true;
2087                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2088         }
2089
2090         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2091         ret = __attach_device(dev_data, domain);
2092         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2093
2094         /*
2095          * We might boot into a crash-kernel here. The crashed kernel
2096          * left the caches in the IOMMU dirty. So we have to flush
2097          * here to evict all dirty stuff.
2098          */
2099         domain_flush_tlb_pde(domain);
2100
2101         return ret;
2102 }
2103
2104 /*
2105  * Removes a device from a protection domain (unlocked)
2106  */
2107 static void __detach_device(struct iommu_dev_data *dev_data)
2108 {
2109         struct protection_domain *domain;
2110
2111         /*
2112          * Must be called with IRQs disabled. Warn here to detect early
2113          * when its not.
2114          */
2115         WARN_ON(!irqs_disabled());
2116
2117         if (WARN_ON(!dev_data->domain))
2118                 return;
2119
2120         domain = dev_data->domain;
2121
2122         spin_lock(&domain->lock);
2123
2124         do_detach(dev_data);
2125
2126         spin_unlock(&domain->lock);
2127 }
2128
2129 /*
2130  * Removes a device from a protection domain (with devtable_lock held)
2131  */
2132 static void detach_device(struct device *dev)
2133 {
2134         struct protection_domain *domain;
2135         struct iommu_dev_data *dev_data;
2136         unsigned long flags;
2137
2138         dev_data = get_dev_data(dev);
2139         domain   = dev_data->domain;
2140
2141         /* lock device table */
2142         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2143         __detach_device(dev_data);
2144         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2145
2146         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2147                 pdev_iommuv2_disable(to_pci_dev(dev));
2148         else if (dev_data->ats.enabled)
2149                 pci_disable_ats(to_pci_dev(dev));
2150
2151         dev_data->ats.enabled = false;
2152 }
2153
2154 static int amd_iommu_add_device(struct device *dev)
2155 {
2156         struct iommu_dev_data *dev_data;
2157         struct iommu_domain *domain;
2158         struct amd_iommu *iommu;
2159         u16 devid;
2160         int ret;
2161
2162         if (!check_device(dev) || get_dev_data(dev))
2163                 return 0;
2164
2165         devid = get_device_id(dev);
2166         iommu = amd_iommu_rlookup_table[devid];
2167
2168         ret = iommu_init_device(dev);
2169         if (ret) {
2170                 if (ret != -ENOTSUPP)
2171                         pr_err("Failed to initialize device %s - trying to proceed anyway\n",
2172                                 dev_name(dev));
2173
2174                 iommu_ignore_device(dev);
2175                 dev->archdata.dma_ops = &nommu_dma_ops;
2176                 goto out;
2177         }
2178         init_iommu_group(dev);
2179
2180         dev_data = get_dev_data(dev);
2181
2182         BUG_ON(!dev_data);
2183
2184         if (iommu_pass_through || dev_data->iommu_v2)
2185                 iommu_request_dm_for_dev(dev);
2186
2187         /* Domains are initialized for this device - have a look what we ended up with */
2188         domain = iommu_get_domain_for_dev(dev);
2189         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2190                 dev_data->passthrough = true;
2191         else
2192                 dev->archdata.dma_ops = &amd_iommu_dma_ops;
2193
2194 out:
2195         iommu_completion_wait(iommu);
2196
2197         return 0;
2198 }
2199
2200 static void amd_iommu_remove_device(struct device *dev)
2201 {
2202         struct amd_iommu *iommu;
2203         u16 devid;
2204
2205         if (!check_device(dev))
2206                 return;
2207
2208         devid = get_device_id(dev);
2209         iommu = amd_iommu_rlookup_table[devid];
2210
2211         iommu_uninit_device(dev);
2212         iommu_completion_wait(iommu);
2213 }
2214
2215 /*****************************************************************************
2216  *
2217  * The next functions belong to the dma_ops mapping/unmapping code.
2218  *
2219  *****************************************************************************/
2220
2221 /*
2222  * In the dma_ops path we only have the struct device. This function
2223  * finds the corresponding IOMMU, the protection domain and the
2224  * requestor id for a given device.
2225  * If the device is not yet associated with a domain this is also done
2226  * in this function.
2227  */
2228 static struct protection_domain *get_domain(struct device *dev)
2229 {
2230         struct protection_domain *domain;
2231         struct iommu_domain *io_domain;
2232
2233         if (!check_device(dev))
2234                 return ERR_PTR(-EINVAL);
2235
2236         io_domain = iommu_get_domain_for_dev(dev);
2237         if (!io_domain)
2238                 return NULL;
2239
2240         domain = to_pdomain(io_domain);
2241         if (!dma_ops_domain(domain))
2242                 return ERR_PTR(-EBUSY);
2243
2244         return domain;
2245 }
2246
2247 static void update_device_table(struct protection_domain *domain)
2248 {
2249         struct iommu_dev_data *dev_data;
2250
2251         list_for_each_entry(dev_data, &domain->dev_list, list)
2252                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled);
2253 }
2254
2255 static void update_domain(struct protection_domain *domain)
2256 {
2257         if (!domain->updated)
2258                 return;
2259
2260         update_device_table(domain);
2261
2262         domain_flush_devices(domain);
2263         domain_flush_tlb_pde(domain);
2264
2265         domain->updated = false;
2266 }
2267
2268 /*
2269  * This function fetches the PTE for a given address in the aperture
2270  */
2271 static u64* dma_ops_get_pte(struct dma_ops_domain *dom,
2272                             unsigned long address)
2273 {
2274         struct aperture_range *aperture;
2275         u64 *pte, *pte_page;
2276
2277         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2278         if (!aperture)
2279                 return NULL;
2280
2281         pte = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2282         if (!pte) {
2283                 pte = alloc_pte(&dom->domain, address, PAGE_SIZE, &pte_page,
2284                                 GFP_ATOMIC);
2285                 aperture->pte_pages[APERTURE_PAGE_INDEX(address)] = pte_page;
2286         } else
2287                 pte += PM_LEVEL_INDEX(0, address);
2288
2289         update_domain(&dom->domain);
2290
2291         return pte;
2292 }
2293
2294 /*
2295  * This is the generic map function. It maps one 4kb page at paddr to
2296  * the given address in the DMA address space for the domain.
2297  */
2298 static dma_addr_t dma_ops_domain_map(struct dma_ops_domain *dom,
2299                                      unsigned long address,
2300                                      phys_addr_t paddr,
2301                                      int direction)
2302 {
2303         u64 *pte, __pte;
2304
2305         WARN_ON(address > dom->aperture_size);
2306
2307         paddr &= PAGE_MASK;
2308
2309         pte  = dma_ops_get_pte(dom, address);
2310         if (!pte)
2311                 return DMA_ERROR_CODE;
2312
2313         __pte = paddr | IOMMU_PTE_P | IOMMU_PTE_FC;
2314
2315         if (direction == DMA_TO_DEVICE)
2316                 __pte |= IOMMU_PTE_IR;
2317         else if (direction == DMA_FROM_DEVICE)
2318                 __pte |= IOMMU_PTE_IW;
2319         else if (direction == DMA_BIDIRECTIONAL)
2320                 __pte |= IOMMU_PTE_IR | IOMMU_PTE_IW;
2321
2322         WARN_ON(*pte);
2323
2324         *pte = __pte;
2325
2326         return (dma_addr_t)address;
2327 }
2328
2329 /*
2330  * The generic unmapping function for on page in the DMA address space.
2331  */
2332 static void dma_ops_domain_unmap(struct dma_ops_domain *dom,
2333                                  unsigned long address)
2334 {
2335         struct aperture_range *aperture;
2336         u64 *pte;
2337
2338         if (address >= dom->aperture_size)
2339                 return;
2340
2341         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2342         if (!aperture)
2343                 return;
2344
2345         pte  = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2346         if (!pte)
2347                 return;
2348
2349         pte += PM_LEVEL_INDEX(0, address);
2350
2351         WARN_ON(!*pte);
2352
2353         *pte = 0ULL;
2354 }
2355
2356 /*
2357  * This function contains common code for mapping of a physically
2358  * contiguous memory region into DMA address space. It is used by all
2359  * mapping functions provided with this IOMMU driver.
2360  * Must be called with the domain lock held.
2361  */
2362 static dma_addr_t __map_single(struct device *dev,
2363                                struct dma_ops_domain *dma_dom,
2364                                phys_addr_t paddr,
2365                                size_t size,
2366                                int dir,
2367                                bool align,
2368                                u64 dma_mask)
2369 {
2370         dma_addr_t offset = paddr & ~PAGE_MASK;
2371         dma_addr_t address, start, ret;
2372         unsigned int pages;
2373         unsigned long align_mask = 0;
2374         int i;
2375
2376         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2377         paddr &= PAGE_MASK;
2378
2379         INC_STATS_COUNTER(total_map_requests);
2380
2381         if (pages > 1)
2382                 INC_STATS_COUNTER(cross_page);
2383
2384         if (align)
2385                 align_mask = (1UL << get_order(size)) - 1;
2386
2387 retry:
2388         address = dma_ops_alloc_addresses(dev, dma_dom, pages, align_mask,
2389                                           dma_mask);
2390         if (unlikely(address == DMA_ERROR_CODE)) {
2391                 /*
2392                  * setting next_address here will let the address
2393                  * allocator only scan the new allocated range in the
2394                  * first run. This is a small optimization.
2395                  */
2396                 dma_dom->next_address = dma_dom->aperture_size;
2397
2398                 if (alloc_new_range(dma_dom, false, GFP_ATOMIC))
2399                         goto out;
2400
2401                 /*
2402                  * aperture was successfully enlarged by 128 MB, try
2403                  * allocation again
2404                  */
2405                 goto retry;
2406         }
2407
2408         start = address;
2409         for (i = 0; i < pages; ++i) {
2410                 ret = dma_ops_domain_map(dma_dom, start, paddr, dir);
2411                 if (ret == DMA_ERROR_CODE)
2412                         goto out_unmap;
2413
2414                 paddr += PAGE_SIZE;
2415                 start += PAGE_SIZE;
2416         }
2417         address += offset;
2418
2419         ADD_STATS_COUNTER(alloced_io_mem, size);
2420
2421         if (unlikely(dma_dom->need_flush && !amd_iommu_unmap_flush)) {
2422                 domain_flush_tlb(&dma_dom->domain);
2423                 dma_dom->need_flush = false;
2424         } else if (unlikely(amd_iommu_np_cache))
2425                 domain_flush_pages(&dma_dom->domain, address, size);
2426
2427 out:
2428         return address;
2429
2430 out_unmap:
2431
2432         for (--i; i >= 0; --i) {
2433                 start -= PAGE_SIZE;
2434                 dma_ops_domain_unmap(dma_dom, start);
2435         }
2436
2437         dma_ops_free_addresses(dma_dom, address, pages);
2438
2439         return DMA_ERROR_CODE;
2440 }
2441
2442 /*
2443  * Does the reverse of the __map_single function. Must be called with
2444  * the domain lock held too
2445  */
2446 static void __unmap_single(struct dma_ops_domain *dma_dom,
2447                            dma_addr_t dma_addr,
2448                            size_t size,
2449                            int dir)
2450 {
2451         dma_addr_t flush_addr;
2452         dma_addr_t i, start;
2453         unsigned int pages;
2454
2455         if ((dma_addr == DMA_ERROR_CODE) ||
2456             (dma_addr + size > dma_dom->aperture_size))
2457                 return;
2458
2459         flush_addr = dma_addr;
2460         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2461         dma_addr &= PAGE_MASK;
2462         start = dma_addr;
2463
2464         for (i = 0; i < pages; ++i) {
2465                 dma_ops_domain_unmap(dma_dom, start);
2466                 start += PAGE_SIZE;
2467         }
2468
2469         SUB_STATS_COUNTER(alloced_io_mem, size);
2470
2471         dma_ops_free_addresses(dma_dom, dma_addr, pages);
2472
2473         if (amd_iommu_unmap_flush || dma_dom->need_flush) {
2474                 domain_flush_pages(&dma_dom->domain, flush_addr, size);
2475                 dma_dom->need_flush = false;
2476         }
2477 }
2478
2479 /*
2480  * The exported map_single function for dma_ops.
2481  */
2482 static dma_addr_t map_page(struct device *dev, struct page *page,
2483                            unsigned long offset, size_t size,
2484                            enum dma_data_direction dir,
2485                            struct dma_attrs *attrs)
2486 {
2487         unsigned long flags;
2488         struct protection_domain *domain;
2489         dma_addr_t addr;
2490         u64 dma_mask;
2491         phys_addr_t paddr = page_to_phys(page) + offset;
2492
2493         INC_STATS_COUNTER(cnt_map_single);
2494
2495         domain = get_domain(dev);
2496         if (PTR_ERR(domain) == -EINVAL)
2497                 return (dma_addr_t)paddr;
2498         else if (IS_ERR(domain))
2499                 return DMA_ERROR_CODE;
2500
2501         dma_mask = *dev->dma_mask;
2502
2503         spin_lock_irqsave(&domain->lock, flags);
2504
2505         addr = __map_single(dev, domain->priv, paddr, size, dir, false,
2506                             dma_mask);
2507         if (addr == DMA_ERROR_CODE)
2508                 goto out;
2509
2510         domain_flush_complete(domain);
2511
2512 out:
2513         spin_unlock_irqrestore(&domain->lock, flags);
2514
2515         return addr;
2516 }
2517
2518 /*
2519  * The exported unmap_single function for dma_ops.
2520  */
2521 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2522                        enum dma_data_direction dir, struct dma_attrs *attrs)
2523 {
2524         unsigned long flags;
2525         struct protection_domain *domain;
2526
2527         INC_STATS_COUNTER(cnt_unmap_single);
2528
2529         domain = get_domain(dev);
2530         if (IS_ERR(domain))
2531                 return;
2532
2533         spin_lock_irqsave(&domain->lock, flags);
2534
2535         __unmap_single(domain->priv, dma_addr, size, dir);
2536
2537         domain_flush_complete(domain);
2538
2539         spin_unlock_irqrestore(&domain->lock, flags);
2540 }
2541
2542 /*
2543  * The exported map_sg function for dma_ops (handles scatter-gather
2544  * lists).
2545  */
2546 static int map_sg(struct device *dev, struct scatterlist *sglist,
2547                   int nelems, enum dma_data_direction dir,
2548                   struct dma_attrs *attrs)
2549 {
2550         unsigned long flags;
2551         struct protection_domain *domain;
2552         int i;
2553         struct scatterlist *s;
2554         phys_addr_t paddr;
2555         int mapped_elems = 0;
2556         u64 dma_mask;
2557
2558         INC_STATS_COUNTER(cnt_map_sg);
2559
2560         domain = get_domain(dev);
2561         if (IS_ERR(domain))
2562                 return 0;
2563
2564         dma_mask = *dev->dma_mask;
2565
2566         spin_lock_irqsave(&domain->lock, flags);
2567
2568         for_each_sg(sglist, s, nelems, i) {
2569                 paddr = sg_phys(s);
2570
2571                 s->dma_address = __map_single(dev, domain->priv,
2572                                               paddr, s->length, dir, false,
2573                                               dma_mask);
2574
2575                 if (s->dma_address) {
2576                         s->dma_length = s->length;
2577                         mapped_elems++;
2578                 } else
2579                         goto unmap;
2580         }
2581
2582         domain_flush_complete(domain);
2583
2584 out:
2585         spin_unlock_irqrestore(&domain->lock, flags);
2586
2587         return mapped_elems;
2588 unmap:
2589         for_each_sg(sglist, s, mapped_elems, i) {
2590                 if (s->dma_address)
2591                         __unmap_single(domain->priv, s->dma_address,
2592                                        s->dma_length, dir);
2593                 s->dma_address = s->dma_length = 0;
2594         }
2595
2596         mapped_elems = 0;
2597
2598         goto out;
2599 }
2600
2601 /*
2602  * The exported map_sg function for dma_ops (handles scatter-gather
2603  * lists).
2604  */
2605 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2606                      int nelems, enum dma_data_direction dir,
2607                      struct dma_attrs *attrs)
2608 {
2609         unsigned long flags;
2610         struct protection_domain *domain;
2611         struct scatterlist *s;
2612         int i;
2613
2614         INC_STATS_COUNTER(cnt_unmap_sg);
2615
2616         domain = get_domain(dev);
2617         if (IS_ERR(domain))
2618                 return;
2619
2620         spin_lock_irqsave(&domain->lock, flags);
2621
2622         for_each_sg(sglist, s, nelems, i) {
2623                 __unmap_single(domain->priv, s->dma_address,
2624                                s->dma_length, dir);
2625                 s->dma_address = s->dma_length = 0;
2626         }
2627
2628         domain_flush_complete(domain);
2629
2630         spin_unlock_irqrestore(&domain->lock, flags);
2631 }
2632
2633 /*
2634  * The exported alloc_coherent function for dma_ops.
2635  */
2636 static void *alloc_coherent(struct device *dev, size_t size,
2637                             dma_addr_t *dma_addr, gfp_t flag,
2638                             struct dma_attrs *attrs)
2639 {
2640         u64 dma_mask = dev->coherent_dma_mask;
2641         struct protection_domain *domain;
2642         unsigned long flags;
2643         struct page *page;
2644
2645         INC_STATS_COUNTER(cnt_alloc_coherent);
2646
2647         domain = get_domain(dev);
2648         if (PTR_ERR(domain) == -EINVAL) {
2649                 page = alloc_pages(flag, get_order(size));
2650                 *dma_addr = page_to_phys(page);
2651                 return page_address(page);
2652         } else if (IS_ERR(domain))
2653                 return NULL;
2654
2655         size      = PAGE_ALIGN(size);
2656         dma_mask  = dev->coherent_dma_mask;
2657         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2658         flag     |= __GFP_ZERO;
2659
2660         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2661         if (!page) {
2662                 if (!(flag & __GFP_WAIT))
2663                         return NULL;
2664
2665                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2666                                                  get_order(size));
2667                 if (!page)
2668                         return NULL;
2669         }
2670
2671         if (!dma_mask)
2672                 dma_mask = *dev->dma_mask;
2673
2674         spin_lock_irqsave(&domain->lock, flags);
2675
2676         *dma_addr = __map_single(dev, domain->priv, page_to_phys(page),
2677                                  size, DMA_BIDIRECTIONAL, true, dma_mask);
2678
2679         if (*dma_addr == DMA_ERROR_CODE) {
2680                 spin_unlock_irqrestore(&domain->lock, flags);
2681                 goto out_free;
2682         }
2683
2684         domain_flush_complete(domain);
2685
2686         spin_unlock_irqrestore(&domain->lock, flags);
2687
2688         return page_address(page);
2689
2690 out_free:
2691
2692         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2693                 __free_pages(page, get_order(size));
2694
2695         return NULL;
2696 }
2697
2698 /*
2699  * The exported free_coherent function for dma_ops.
2700  */
2701 static void free_coherent(struct device *dev, size_t size,
2702                           void *virt_addr, dma_addr_t dma_addr,
2703                           struct dma_attrs *attrs)
2704 {
2705         struct protection_domain *domain;
2706         unsigned long flags;
2707         struct page *page;
2708
2709         INC_STATS_COUNTER(cnt_free_coherent);
2710
2711         page = virt_to_page(virt_addr);
2712         size = PAGE_ALIGN(size);
2713
2714         domain = get_domain(dev);
2715         if (IS_ERR(domain))
2716                 goto free_mem;
2717
2718         spin_lock_irqsave(&domain->lock, flags);
2719
2720         __unmap_single(domain->priv, dma_addr, size, DMA_BIDIRECTIONAL);
2721
2722         domain_flush_complete(domain);
2723
2724         spin_unlock_irqrestore(&domain->lock, flags);
2725
2726 free_mem:
2727         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2728                 __free_pages(page, get_order(size));
2729 }
2730
2731 /*
2732  * This function is called by the DMA layer to find out if we can handle a
2733  * particular device. It is part of the dma_ops.
2734  */
2735 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2736 {
2737         return check_device(dev);
2738 }
2739
2740 static struct dma_map_ops amd_iommu_dma_ops = {
2741         .alloc = alloc_coherent,
2742         .free = free_coherent,
2743         .map_page = map_page,
2744         .unmap_page = unmap_page,
2745         .map_sg = map_sg,
2746         .unmap_sg = unmap_sg,
2747         .dma_supported = amd_iommu_dma_supported,
2748 };
2749
2750 int __init amd_iommu_init_api(void)
2751 {
2752         return bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2753 }
2754
2755 int __init amd_iommu_init_dma_ops(void)
2756 {
2757         swiotlb        = iommu_pass_through ? 1 : 0;
2758         iommu_detected = 1;
2759
2760         /*
2761          * In case we don't initialize SWIOTLB (actually the common case
2762          * when AMD IOMMU is enabled), make sure there are global
2763          * dma_ops set as a fall-back for devices not handled by this
2764          * driver (for example non-PCI devices).
2765          */
2766         if (!swiotlb)
2767                 dma_ops = &nommu_dma_ops;
2768
2769         amd_iommu_stats_init();
2770
2771         if (amd_iommu_unmap_flush)
2772                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
2773         else
2774                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
2775
2776         return 0;
2777 }
2778
2779 /*****************************************************************************
2780  *
2781  * The following functions belong to the exported interface of AMD IOMMU
2782  *
2783  * This interface allows access to lower level functions of the IOMMU
2784  * like protection domain handling and assignement of devices to domains
2785  * which is not possible with the dma_ops interface.
2786  *
2787  *****************************************************************************/
2788
2789 static void cleanup_domain(struct protection_domain *domain)
2790 {
2791         struct iommu_dev_data *entry;
2792         unsigned long flags;
2793
2794         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2795
2796         while (!list_empty(&domain->dev_list)) {
2797                 entry = list_first_entry(&domain->dev_list,
2798                                          struct iommu_dev_data, list);
2799                 __detach_device(entry);
2800         }
2801
2802         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2803 }
2804
2805 static void protection_domain_free(struct protection_domain *domain)
2806 {
2807         if (!domain)
2808                 return;
2809
2810         del_domain_from_list(domain);
2811
2812         if (domain->id)
2813                 domain_id_free(domain->id);
2814
2815         kfree(domain);
2816 }
2817
2818 static int protection_domain_init(struct protection_domain *domain)
2819 {
2820         spin_lock_init(&domain->lock);
2821         mutex_init(&domain->api_lock);
2822         domain->id = domain_id_alloc();
2823         if (!domain->id)
2824                 return -ENOMEM;
2825         INIT_LIST_HEAD(&domain->dev_list);
2826
2827         return 0;
2828 }
2829
2830 static struct protection_domain *protection_domain_alloc(void)
2831 {
2832         struct protection_domain *domain;
2833
2834         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2835         if (!domain)
2836                 return NULL;
2837
2838         if (protection_domain_init(domain))
2839                 goto out_err;
2840
2841         add_domain_to_list(domain);
2842
2843         return domain;
2844
2845 out_err:
2846         kfree(domain);
2847
2848         return NULL;
2849 }
2850
2851 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2852 {
2853         struct protection_domain *pdomain;
2854         struct dma_ops_domain *dma_domain;
2855
2856         switch (type) {
2857         case IOMMU_DOMAIN_UNMANAGED:
2858                 pdomain = protection_domain_alloc();
2859                 if (!pdomain)
2860                         return NULL;
2861
2862                 pdomain->mode    = PAGE_MODE_3_LEVEL;
2863                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2864                 if (!pdomain->pt_root) {
2865                         protection_domain_free(pdomain);
2866                         return NULL;
2867                 }
2868
2869                 pdomain->domain.geometry.aperture_start = 0;
2870                 pdomain->domain.geometry.aperture_end   = ~0ULL;
2871                 pdomain->domain.geometry.force_aperture = true;
2872
2873                 break;
2874         case IOMMU_DOMAIN_DMA:
2875                 dma_domain = dma_ops_domain_alloc();
2876                 if (!dma_domain) {
2877                         pr_err("AMD-Vi: Failed to allocate\n");
2878                         return NULL;
2879                 }
2880                 pdomain = &dma_domain->domain;
2881                 break;
2882         case IOMMU_DOMAIN_IDENTITY:
2883                 pdomain = protection_domain_alloc();
2884                 if (!pdomain)
2885                         return NULL;
2886
2887                 pdomain->mode = PAGE_MODE_NONE;
2888                 break;
2889         default:
2890                 return NULL;
2891         }
2892
2893         return &pdomain->domain;
2894 }
2895
2896 static void amd_iommu_domain_free(struct iommu_domain *dom)
2897 {
2898         struct protection_domain *domain;
2899
2900         if (!dom)
2901                 return;
2902
2903         domain = to_pdomain(dom);
2904
2905         if (domain->dev_cnt > 0)
2906                 cleanup_domain(domain);
2907
2908         BUG_ON(domain->dev_cnt != 0);
2909
2910         if (domain->mode != PAGE_MODE_NONE)
2911                 free_pagetable(domain);
2912
2913         if (domain->flags & PD_IOMMUV2_MASK)
2914                 free_gcr3_table(domain);
2915
2916         protection_domain_free(domain);
2917 }
2918
2919 static void amd_iommu_detach_device(struct iommu_domain *dom,
2920                                     struct device *dev)
2921 {
2922         struct iommu_dev_data *dev_data = dev->archdata.iommu;
2923         struct amd_iommu *iommu;
2924         u16 devid;
2925
2926         if (!check_device(dev))
2927                 return;
2928
2929         devid = get_device_id(dev);
2930
2931         if (dev_data->domain != NULL)
2932                 detach_device(dev);
2933
2934         iommu = amd_iommu_rlookup_table[devid];
2935         if (!iommu)
2936                 return;
2937
2938         iommu_completion_wait(iommu);
2939 }
2940
2941 static int amd_iommu_attach_device(struct iommu_domain *dom,
2942                                    struct device *dev)
2943 {
2944         struct protection_domain *domain = to_pdomain(dom);
2945         struct iommu_dev_data *dev_data;
2946         struct amd_iommu *iommu;
2947         int ret;
2948
2949         if (!check_device(dev))
2950                 return -EINVAL;
2951
2952         dev_data = dev->archdata.iommu;
2953
2954         iommu = amd_iommu_rlookup_table[dev_data->devid];
2955         if (!iommu)
2956                 return -EINVAL;
2957
2958         if (dev_data->domain)
2959                 detach_device(dev);
2960
2961         ret = attach_device(dev, domain);
2962
2963         iommu_completion_wait(iommu);
2964
2965         return ret;
2966 }
2967
2968 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
2969                          phys_addr_t paddr, size_t page_size, int iommu_prot)
2970 {
2971         struct protection_domain *domain = to_pdomain(dom);
2972         int prot = 0;
2973         int ret;
2974
2975         if (domain->mode == PAGE_MODE_NONE)
2976                 return -EINVAL;
2977
2978         if (iommu_prot & IOMMU_READ)
2979                 prot |= IOMMU_PROT_IR;
2980         if (iommu_prot & IOMMU_WRITE)
2981                 prot |= IOMMU_PROT_IW;
2982
2983         mutex_lock(&domain->api_lock);
2984         ret = iommu_map_page(domain, iova, paddr, prot, page_size);
2985         mutex_unlock(&domain->api_lock);
2986
2987         return ret;
2988 }
2989
2990 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
2991                            size_t page_size)
2992 {
2993         struct protection_domain *domain = to_pdomain(dom);
2994         size_t unmap_size;
2995
2996         if (domain->mode == PAGE_MODE_NONE)
2997                 return -EINVAL;
2998
2999         mutex_lock(&domain->api_lock);
3000         unmap_size = iommu_unmap_page(domain, iova, page_size);
3001         mutex_unlock(&domain->api_lock);
3002
3003         domain_flush_tlb_pde(domain);
3004
3005         return unmap_size;
3006 }
3007
3008 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3009                                           dma_addr_t iova)
3010 {
3011         struct protection_domain *domain = to_pdomain(dom);
3012         unsigned long offset_mask, pte_pgsize;
3013         u64 *pte, __pte;
3014
3015         if (domain->mode == PAGE_MODE_NONE)
3016                 return iova;
3017
3018         pte = fetch_pte(domain, iova, &pte_pgsize);
3019
3020         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3021                 return 0;
3022
3023         offset_mask = pte_pgsize - 1;
3024         __pte       = *pte & PM_ADDR_MASK;
3025
3026         return (__pte & ~offset_mask) | (iova & offset_mask);
3027 }
3028
3029 static bool amd_iommu_capable(enum iommu_cap cap)
3030 {
3031         switch (cap) {
3032         case IOMMU_CAP_CACHE_COHERENCY:
3033                 return true;
3034         case IOMMU_CAP_INTR_REMAP:
3035                 return (irq_remapping_enabled == 1);
3036         case IOMMU_CAP_NOEXEC:
3037                 return false;
3038         }
3039
3040         return false;
3041 }
3042
3043 static void amd_iommu_get_dm_regions(struct device *dev,
3044                                      struct list_head *head)
3045 {
3046         struct unity_map_entry *entry;
3047         u16 devid;
3048
3049         devid = get_device_id(dev);
3050
3051         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3052                 struct iommu_dm_region *region;
3053
3054                 if (devid < entry->devid_start || devid > entry->devid_end)
3055                         continue;
3056
3057                 region = kzalloc(sizeof(*region), GFP_KERNEL);
3058                 if (!region) {
3059                         pr_err("Out of memory allocating dm-regions for %s\n",
3060                                 dev_name(dev));
3061                         return;
3062                 }
3063
3064                 region->start = entry->address_start;
3065                 region->length = entry->address_end - entry->address_start;
3066                 if (entry->prot & IOMMU_PROT_IR)
3067                         region->prot |= IOMMU_READ;
3068                 if (entry->prot & IOMMU_PROT_IW)
3069                         region->prot |= IOMMU_WRITE;
3070
3071                 list_add_tail(&region->list, head);
3072         }
3073 }
3074
3075 static void amd_iommu_put_dm_regions(struct device *dev,
3076                                      struct list_head *head)
3077 {
3078         struct iommu_dm_region *entry, *next;
3079
3080         list_for_each_entry_safe(entry, next, head, list)
3081                 kfree(entry);
3082 }
3083
3084 static const struct iommu_ops amd_iommu_ops = {
3085         .capable = amd_iommu_capable,
3086         .domain_alloc = amd_iommu_domain_alloc,
3087         .domain_free  = amd_iommu_domain_free,
3088         .attach_dev = amd_iommu_attach_device,
3089         .detach_dev = amd_iommu_detach_device,
3090         .map = amd_iommu_map,
3091         .unmap = amd_iommu_unmap,
3092         .map_sg = default_iommu_map_sg,
3093         .iova_to_phys = amd_iommu_iova_to_phys,
3094         .add_device = amd_iommu_add_device,
3095         .remove_device = amd_iommu_remove_device,
3096         .get_dm_regions = amd_iommu_get_dm_regions,
3097         .put_dm_regions = amd_iommu_put_dm_regions,
3098         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3099 };
3100
3101 /*****************************************************************************
3102  *
3103  * The next functions do a basic initialization of IOMMU for pass through
3104  * mode
3105  *
3106  * In passthrough mode the IOMMU is initialized and enabled but not used for
3107  * DMA-API translation.
3108  *
3109  *****************************************************************************/
3110
3111 /* IOMMUv2 specific functions */
3112 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3113 {
3114         return atomic_notifier_chain_register(&ppr_notifier, nb);
3115 }
3116 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3117
3118 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3119 {
3120         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3121 }
3122 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3123
3124 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3125 {
3126         struct protection_domain *domain = to_pdomain(dom);
3127         unsigned long flags;
3128
3129         spin_lock_irqsave(&domain->lock, flags);
3130
3131         /* Update data structure */
3132         domain->mode    = PAGE_MODE_NONE;
3133         domain->updated = true;
3134
3135         /* Make changes visible to IOMMUs */
3136         update_domain(domain);
3137
3138         /* Page-table is not visible to IOMMU anymore, so free it */
3139         free_pagetable(domain);
3140
3141         spin_unlock_irqrestore(&domain->lock, flags);
3142 }
3143 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3144
3145 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3146 {
3147         struct protection_domain *domain = to_pdomain(dom);
3148         unsigned long flags;
3149         int levels, ret;
3150
3151         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3152                 return -EINVAL;
3153
3154         /* Number of GCR3 table levels required */
3155         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3156                 levels += 1;
3157
3158         if (levels > amd_iommu_max_glx_val)
3159                 return -EINVAL;
3160
3161         spin_lock_irqsave(&domain->lock, flags);
3162
3163         /*
3164          * Save us all sanity checks whether devices already in the
3165          * domain support IOMMUv2. Just force that the domain has no
3166          * devices attached when it is switched into IOMMUv2 mode.
3167          */
3168         ret = -EBUSY;
3169         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3170                 goto out;
3171
3172         ret = -ENOMEM;
3173         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3174         if (domain->gcr3_tbl == NULL)
3175                 goto out;
3176
3177         domain->glx      = levels;
3178         domain->flags   |= PD_IOMMUV2_MASK;
3179         domain->updated  = true;
3180
3181         update_domain(domain);
3182
3183         ret = 0;
3184
3185 out:
3186         spin_unlock_irqrestore(&domain->lock, flags);
3187
3188         return ret;
3189 }
3190 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3191
3192 static int __flush_pasid(struct protection_domain *domain, int pasid,
3193                          u64 address, bool size)
3194 {
3195         struct iommu_dev_data *dev_data;
3196         struct iommu_cmd cmd;
3197         int i, ret;
3198
3199         if (!(domain->flags & PD_IOMMUV2_MASK))
3200                 return -EINVAL;
3201
3202         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3203
3204         /*
3205          * IOMMU TLB needs to be flushed before Device TLB to
3206          * prevent device TLB refill from IOMMU TLB
3207          */
3208         for (i = 0; i < amd_iommus_present; ++i) {
3209                 if (domain->dev_iommu[i] == 0)
3210                         continue;
3211
3212                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3213                 if (ret != 0)
3214                         goto out;
3215         }
3216
3217         /* Wait until IOMMU TLB flushes are complete */
3218         domain_flush_complete(domain);
3219
3220         /* Now flush device TLBs */
3221         list_for_each_entry(dev_data, &domain->dev_list, list) {
3222                 struct amd_iommu *iommu;
3223                 int qdep;
3224
3225                 /*
3226                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3227                  * domain.
3228                  */
3229                 if (!dev_data->ats.enabled)
3230                         continue;
3231
3232                 qdep  = dev_data->ats.qdep;
3233                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3234
3235                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3236                                       qdep, address, size);
3237
3238                 ret = iommu_queue_command(iommu, &cmd);
3239                 if (ret != 0)
3240                         goto out;
3241         }
3242
3243         /* Wait until all device TLBs are flushed */
3244         domain_flush_complete(domain);
3245
3246         ret = 0;
3247
3248 out:
3249
3250         return ret;
3251 }
3252
3253 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3254                                   u64 address)
3255 {
3256         INC_STATS_COUNTER(invalidate_iotlb);
3257
3258         return __flush_pasid(domain, pasid, address, false);
3259 }
3260
3261 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3262                          u64 address)
3263 {
3264         struct protection_domain *domain = to_pdomain(dom);
3265         unsigned long flags;
3266         int ret;
3267
3268         spin_lock_irqsave(&domain->lock, flags);
3269         ret = __amd_iommu_flush_page(domain, pasid, address);
3270         spin_unlock_irqrestore(&domain->lock, flags);
3271
3272         return ret;
3273 }
3274 EXPORT_SYMBOL(amd_iommu_flush_page);
3275
3276 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3277 {
3278         INC_STATS_COUNTER(invalidate_iotlb_all);
3279
3280         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3281                              true);
3282 }
3283
3284 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3285 {
3286         struct protection_domain *domain = to_pdomain(dom);
3287         unsigned long flags;
3288         int ret;
3289
3290         spin_lock_irqsave(&domain->lock, flags);
3291         ret = __amd_iommu_flush_tlb(domain, pasid);
3292         spin_unlock_irqrestore(&domain->lock, flags);
3293
3294         return ret;
3295 }
3296 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3297
3298 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3299 {
3300         int index;
3301         u64 *pte;
3302
3303         while (true) {
3304
3305                 index = (pasid >> (9 * level)) & 0x1ff;
3306                 pte   = &root[index];
3307
3308                 if (level == 0)
3309                         break;
3310
3311                 if (!(*pte & GCR3_VALID)) {
3312                         if (!alloc)
3313                                 return NULL;
3314
3315                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3316                         if (root == NULL)
3317                                 return NULL;
3318
3319                         *pte = __pa(root) | GCR3_VALID;
3320                 }
3321
3322                 root = __va(*pte & PAGE_MASK);
3323
3324                 level -= 1;
3325         }
3326
3327         return pte;
3328 }
3329
3330 static int __set_gcr3(struct protection_domain *domain, int pasid,
3331                       unsigned long cr3)
3332 {
3333         u64 *pte;
3334
3335         if (domain->mode != PAGE_MODE_NONE)
3336                 return -EINVAL;
3337
3338         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3339         if (pte == NULL)
3340                 return -ENOMEM;
3341
3342         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3343
3344         return __amd_iommu_flush_tlb(domain, pasid);
3345 }
3346
3347 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3348 {
3349         u64 *pte;
3350
3351         if (domain->mode != PAGE_MODE_NONE)
3352                 return -EINVAL;
3353
3354         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3355         if (pte == NULL)
3356                 return 0;
3357
3358         *pte = 0;
3359
3360         return __amd_iommu_flush_tlb(domain, pasid);
3361 }
3362
3363 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3364                               unsigned long cr3)
3365 {
3366         struct protection_domain *domain = to_pdomain(dom);
3367         unsigned long flags;
3368         int ret;
3369
3370         spin_lock_irqsave(&domain->lock, flags);
3371         ret = __set_gcr3(domain, pasid, cr3);
3372         spin_unlock_irqrestore(&domain->lock, flags);
3373
3374         return ret;
3375 }
3376 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3377
3378 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3379 {
3380         struct protection_domain *domain = to_pdomain(dom);
3381         unsigned long flags;
3382         int ret;
3383
3384         spin_lock_irqsave(&domain->lock, flags);
3385         ret = __clear_gcr3(domain, pasid);
3386         spin_unlock_irqrestore(&domain->lock, flags);
3387
3388         return ret;
3389 }
3390 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3391
3392 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3393                            int status, int tag)
3394 {
3395         struct iommu_dev_data *dev_data;
3396         struct amd_iommu *iommu;
3397         struct iommu_cmd cmd;
3398
3399         INC_STATS_COUNTER(complete_ppr);
3400
3401         dev_data = get_dev_data(&pdev->dev);
3402         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3403
3404         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3405                            tag, dev_data->pri_tlp);
3406
3407         return iommu_queue_command(iommu, &cmd);
3408 }
3409 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3410
3411 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3412 {
3413         struct protection_domain *pdomain;
3414
3415         pdomain = get_domain(&pdev->dev);
3416         if (IS_ERR(pdomain))
3417                 return NULL;
3418
3419         /* Only return IOMMUv2 domains */
3420         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3421                 return NULL;
3422
3423         return &pdomain->domain;
3424 }
3425 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3426
3427 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3428 {
3429         struct iommu_dev_data *dev_data;
3430
3431         if (!amd_iommu_v2_supported())
3432                 return;
3433
3434         dev_data = get_dev_data(&pdev->dev);
3435         dev_data->errata |= (1 << erratum);
3436 }
3437 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3438
3439 int amd_iommu_device_info(struct pci_dev *pdev,
3440                           struct amd_iommu_device_info *info)
3441 {
3442         int max_pasids;
3443         int pos;
3444
3445         if (pdev == NULL || info == NULL)
3446                 return -EINVAL;
3447
3448         if (!amd_iommu_v2_supported())
3449                 return -EINVAL;
3450
3451         memset(info, 0, sizeof(*info));
3452
3453         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3454         if (pos)
3455                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3456
3457         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3458         if (pos)
3459                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3460
3461         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3462         if (pos) {
3463                 int features;
3464
3465                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3466                 max_pasids = min(max_pasids, (1 << 20));
3467
3468                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3469                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3470
3471                 features = pci_pasid_features(pdev);
3472                 if (features & PCI_PASID_CAP_EXEC)
3473                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3474                 if (features & PCI_PASID_CAP_PRIV)
3475                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3476         }
3477
3478         return 0;
3479 }
3480 EXPORT_SYMBOL(amd_iommu_device_info);
3481
3482 #ifdef CONFIG_IRQ_REMAP
3483
3484 /*****************************************************************************
3485  *
3486  * Interrupt Remapping Implementation
3487  *
3488  *****************************************************************************/
3489
3490 union irte {
3491         u32 val;
3492         struct {
3493                 u32 valid       : 1,
3494                     no_fault    : 1,
3495                     int_type    : 3,
3496                     rq_eoi      : 1,
3497                     dm          : 1,
3498                     rsvd_1      : 1,
3499                     destination : 8,
3500                     vector      : 8,
3501                     rsvd_2      : 8;
3502         } fields;
3503 };
3504
3505 struct irq_2_irte {
3506         u16 devid; /* Device ID for IRTE table */
3507         u16 index; /* Index into IRTE table*/
3508 };
3509
3510 struct amd_ir_data {
3511         struct irq_2_irte                       irq_2_irte;
3512         union irte                              irte_entry;
3513         union {
3514                 struct msi_msg                  msi_entry;
3515         };
3516 };
3517
3518 static struct irq_chip amd_ir_chip;
3519
3520 #define DTE_IRQ_PHYS_ADDR_MASK  (((1ULL << 45)-1) << 6)
3521 #define DTE_IRQ_REMAP_INTCTL    (2ULL << 60)
3522 #define DTE_IRQ_TABLE_LEN       (8ULL << 1)
3523 #define DTE_IRQ_REMAP_ENABLE    1ULL
3524
3525 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3526 {
3527         u64 dte;
3528
3529         dte     = amd_iommu_dev_table[devid].data[2];
3530         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3531         dte     |= virt_to_phys(table->table);
3532         dte     |= DTE_IRQ_REMAP_INTCTL;
3533         dte     |= DTE_IRQ_TABLE_LEN;
3534         dte     |= DTE_IRQ_REMAP_ENABLE;
3535
3536         amd_iommu_dev_table[devid].data[2] = dte;
3537 }
3538
3539 #define IRTE_ALLOCATED (~1U)
3540
3541 static struct irq_remap_table *get_irq_table(u16 devid, bool ioapic)
3542 {
3543         struct irq_remap_table *table = NULL;
3544         struct amd_iommu *iommu;
3545         unsigned long flags;
3546         u16 alias;
3547
3548         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3549
3550         iommu = amd_iommu_rlookup_table[devid];
3551         if (!iommu)
3552                 goto out_unlock;
3553
3554         table = irq_lookup_table[devid];
3555         if (table)
3556                 goto out;
3557
3558         alias = amd_iommu_alias_table[devid];
3559         table = irq_lookup_table[alias];
3560         if (table) {
3561                 irq_lookup_table[devid] = table;
3562                 set_dte_irq_entry(devid, table);
3563                 iommu_flush_dte(iommu, devid);
3564                 goto out;
3565         }
3566
3567         /* Nothing there yet, allocate new irq remapping table */
3568         table = kzalloc(sizeof(*table), GFP_ATOMIC);
3569         if (!table)
3570                 goto out;
3571
3572         /* Initialize table spin-lock */
3573         spin_lock_init(&table->lock);
3574
3575         if (ioapic)
3576                 /* Keep the first 32 indexes free for IOAPIC interrupts */
3577                 table->min_index = 32;
3578
3579         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_ATOMIC);
3580         if (!table->table) {
3581                 kfree(table);
3582                 table = NULL;
3583                 goto out;
3584         }
3585
3586         memset(table->table, 0, MAX_IRQS_PER_TABLE * sizeof(u32));
3587
3588         if (ioapic) {
3589                 int i;
3590
3591                 for (i = 0; i < 32; ++i)
3592                         table->table[i] = IRTE_ALLOCATED;
3593         }
3594
3595         irq_lookup_table[devid] = table;
3596         set_dte_irq_entry(devid, table);
3597         iommu_flush_dte(iommu, devid);
3598         if (devid != alias) {
3599                 irq_lookup_table[alias] = table;
3600                 set_dte_irq_entry(alias, table);
3601                 iommu_flush_dte(iommu, alias);
3602         }
3603
3604 out:
3605         iommu_completion_wait(iommu);
3606
3607 out_unlock:
3608         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3609
3610         return table;
3611 }
3612
3613 static int alloc_irq_index(u16 devid, int count)
3614 {
3615         struct irq_remap_table *table;
3616         unsigned long flags;
3617         int index, c;
3618
3619         table = get_irq_table(devid, false);
3620         if (!table)
3621                 return -ENODEV;
3622
3623         spin_lock_irqsave(&table->lock, flags);
3624
3625         /* Scan table for free entries */
3626         for (c = 0, index = table->min_index;
3627              index < MAX_IRQS_PER_TABLE;
3628              ++index) {
3629                 if (table->table[index] == 0)
3630                         c += 1;
3631                 else
3632                         c = 0;
3633
3634                 if (c == count) {
3635                         for (; c != 0; --c)
3636                                 table->table[index - c + 1] = IRTE_ALLOCATED;
3637
3638                         index -= count - 1;
3639                         goto out;
3640                 }
3641         }
3642
3643         index = -ENOSPC;
3644
3645 out:
3646         spin_unlock_irqrestore(&table->lock, flags);
3647
3648         return index;
3649 }
3650
3651 static int modify_irte(u16 devid, int index, union irte irte)
3652 {
3653         struct irq_remap_table *table;
3654         struct amd_iommu *iommu;
3655         unsigned long flags;
3656
3657         iommu = amd_iommu_rlookup_table[devid];
3658         if (iommu == NULL)
3659                 return -EINVAL;
3660
3661         table = get_irq_table(devid, false);
3662         if (!table)
3663                 return -ENOMEM;
3664
3665         spin_lock_irqsave(&table->lock, flags);
3666         table->table[index] = irte.val;
3667         spin_unlock_irqrestore(&table->lock, flags);
3668
3669         iommu_flush_irt(iommu, devid);
3670         iommu_completion_wait(iommu);
3671
3672         return 0;
3673 }
3674
3675 static void free_irte(u16 devid, int index)
3676 {
3677         struct irq_remap_table *table;
3678         struct amd_iommu *iommu;
3679         unsigned long flags;
3680
3681         iommu = amd_iommu_rlookup_table[devid];
3682         if (iommu == NULL)
3683                 return;
3684
3685         table = get_irq_table(devid, false);
3686         if (!table)
3687                 return;
3688
3689         spin_lock_irqsave(&table->lock, flags);
3690         table->table[index] = 0;
3691         spin_unlock_irqrestore(&table->lock, flags);
3692
3693         iommu_flush_irt(iommu, devid);
3694         iommu_completion_wait(iommu);
3695 }
3696
3697 static int get_devid(struct irq_alloc_info *info)
3698 {
3699         int devid = -1;
3700
3701         switch (info->type) {
3702         case X86_IRQ_ALLOC_TYPE_IOAPIC:
3703                 devid     = get_ioapic_devid(info->ioapic_id);
3704                 break;
3705         case X86_IRQ_ALLOC_TYPE_HPET:
3706                 devid     = get_hpet_devid(info->hpet_id);
3707                 break;
3708         case X86_IRQ_ALLOC_TYPE_MSI:
3709         case X86_IRQ_ALLOC_TYPE_MSIX:
3710                 devid = get_device_id(&info->msi_dev->dev);
3711                 break;
3712         default:
3713                 BUG_ON(1);
3714                 break;
3715         }
3716
3717         return devid;
3718 }
3719
3720 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
3721 {
3722         struct amd_iommu *iommu;
3723         int devid;
3724
3725         if (!info)
3726                 return NULL;
3727
3728         devid = get_devid(info);
3729         if (devid >= 0) {
3730                 iommu = amd_iommu_rlookup_table[devid];
3731                 if (iommu)
3732                         return iommu->ir_domain;
3733         }
3734
3735         return NULL;
3736 }
3737
3738 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
3739 {
3740         struct amd_iommu *iommu;
3741         int devid;
3742
3743         if (!info)
3744                 return NULL;
3745
3746         switch (info->type) {
3747         case X86_IRQ_ALLOC_TYPE_MSI:
3748         case X86_IRQ_ALLOC_TYPE_MSIX:
3749                 devid = get_device_id(&info->msi_dev->dev);
3750                 if (devid >= 0) {
3751                         iommu = amd_iommu_rlookup_table[devid];
3752                         if (iommu)
3753                                 return iommu->msi_domain;
3754                 }
3755                 break;
3756         default:
3757                 break;
3758         }
3759
3760         return NULL;
3761 }
3762
3763 struct irq_remap_ops amd_iommu_irq_ops = {
3764         .prepare                = amd_iommu_prepare,
3765         .enable                 = amd_iommu_enable,
3766         .disable                = amd_iommu_disable,
3767         .reenable               = amd_iommu_reenable,
3768         .enable_faulting        = amd_iommu_enable_faulting,
3769         .get_ir_irq_domain      = get_ir_irq_domain,
3770         .get_irq_domain         = get_irq_domain,
3771 };
3772
3773 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
3774                                        struct irq_cfg *irq_cfg,
3775                                        struct irq_alloc_info *info,
3776                                        int devid, int index, int sub_handle)
3777 {
3778         struct irq_2_irte *irte_info = &data->irq_2_irte;
3779         struct msi_msg *msg = &data->msi_entry;
3780         union irte *irte = &data->irte_entry;
3781         struct IO_APIC_route_entry *entry;
3782
3783         data->irq_2_irte.devid = devid;
3784         data->irq_2_irte.index = index + sub_handle;
3785
3786         /* Setup IRTE for IOMMU */
3787         irte->val = 0;
3788         irte->fields.vector      = irq_cfg->vector;
3789         irte->fields.int_type    = apic->irq_delivery_mode;
3790         irte->fields.destination = irq_cfg->dest_apicid;
3791         irte->fields.dm          = apic->irq_dest_mode;
3792         irte->fields.valid       = 1;
3793
3794         switch (info->type) {
3795         case X86_IRQ_ALLOC_TYPE_IOAPIC:
3796                 /* Setup IOAPIC entry */
3797                 entry = info->ioapic_entry;
3798                 info->ioapic_entry = NULL;
3799                 memset(entry, 0, sizeof(*entry));
3800                 entry->vector        = index;
3801                 entry->mask          = 0;
3802                 entry->trigger       = info->ioapic_trigger;
3803                 entry->polarity      = info->ioapic_polarity;
3804                 /* Mask level triggered irqs. */
3805                 if (info->ioapic_trigger)
3806                         entry->mask = 1;
3807                 break;
3808
3809         case X86_IRQ_ALLOC_TYPE_HPET:
3810         case X86_IRQ_ALLOC_TYPE_MSI:
3811         case X86_IRQ_ALLOC_TYPE_MSIX:
3812                 msg->address_hi = MSI_ADDR_BASE_HI;
3813                 msg->address_lo = MSI_ADDR_BASE_LO;
3814                 msg->data = irte_info->index;
3815                 break;
3816
3817         default:
3818                 BUG_ON(1);
3819                 break;
3820         }
3821 }
3822
3823 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
3824                                unsigned int nr_irqs, void *arg)
3825 {
3826         struct irq_alloc_info *info = arg;
3827         struct irq_data *irq_data;
3828         struct amd_ir_data *data;
3829         struct irq_cfg *cfg;
3830         int i, ret, devid;
3831         int index = -1;
3832
3833         if (!info)
3834                 return -EINVAL;
3835         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
3836             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
3837                 return -EINVAL;
3838
3839         /*
3840          * With IRQ remapping enabled, don't need contiguous CPU vectors
3841          * to support multiple MSI interrupts.
3842          */
3843         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
3844                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
3845
3846         devid = get_devid(info);
3847         if (devid < 0)
3848                 return -EINVAL;
3849
3850         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
3851         if (ret < 0)
3852                 return ret;
3853
3854         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
3855                 if (get_irq_table(devid, true))
3856                         index = info->ioapic_pin;
3857                 else
3858                         ret = -ENOMEM;
3859         } else {
3860                 index = alloc_irq_index(devid, nr_irqs);
3861         }
3862         if (index < 0) {
3863                 pr_warn("Failed to allocate IRTE\n");
3864                 goto out_free_parent;
3865         }
3866
3867         for (i = 0; i < nr_irqs; i++) {
3868                 irq_data = irq_domain_get_irq_data(domain, virq + i);
3869                 cfg = irqd_cfg(irq_data);
3870                 if (!irq_data || !cfg) {
3871                         ret = -EINVAL;
3872                         goto out_free_data;
3873                 }
3874
3875                 ret = -ENOMEM;
3876                 data = kzalloc(sizeof(*data), GFP_KERNEL);
3877                 if (!data)
3878                         goto out_free_data;
3879
3880                 irq_data->hwirq = (devid << 16) + i;
3881                 irq_data->chip_data = data;
3882                 irq_data->chip = &amd_ir_chip;
3883                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
3884                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
3885         }
3886
3887         return 0;
3888
3889 out_free_data:
3890         for (i--; i >= 0; i--) {
3891                 irq_data = irq_domain_get_irq_data(domain, virq + i);
3892                 if (irq_data)
3893                         kfree(irq_data->chip_data);
3894         }
3895         for (i = 0; i < nr_irqs; i++)
3896                 free_irte(devid, index + i);
3897 out_free_parent:
3898         irq_domain_free_irqs_common(domain, virq, nr_irqs);
3899         return ret;
3900 }
3901
3902 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
3903                                unsigned int nr_irqs)
3904 {
3905         struct irq_2_irte *irte_info;
3906         struct irq_data *irq_data;
3907         struct amd_ir_data *data;
3908         int i;
3909
3910         for (i = 0; i < nr_irqs; i++) {
3911                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
3912                 if (irq_data && irq_data->chip_data) {
3913                         data = irq_data->chip_data;
3914                         irte_info = &data->irq_2_irte;
3915                         free_irte(irte_info->devid, irte_info->index);
3916                         kfree(data);
3917                 }
3918         }
3919         irq_domain_free_irqs_common(domain, virq, nr_irqs);
3920 }
3921
3922 static void irq_remapping_activate(struct irq_domain *domain,
3923                                    struct irq_data *irq_data)
3924 {
3925         struct amd_ir_data *data = irq_data->chip_data;
3926         struct irq_2_irte *irte_info = &data->irq_2_irte;
3927
3928         modify_irte(irte_info->devid, irte_info->index, data->irte_entry);
3929 }
3930
3931 static void irq_remapping_deactivate(struct irq_domain *domain,
3932                                      struct irq_data *irq_data)
3933 {
3934         struct amd_ir_data *data = irq_data->chip_data;
3935         struct irq_2_irte *irte_info = &data->irq_2_irte;
3936         union irte entry;
3937
3938         entry.val = 0;
3939         modify_irte(irte_info->devid, irte_info->index, data->irte_entry);
3940 }
3941
3942 static struct irq_domain_ops amd_ir_domain_ops = {
3943         .alloc = irq_remapping_alloc,
3944         .free = irq_remapping_free,
3945         .activate = irq_remapping_activate,
3946         .deactivate = irq_remapping_deactivate,
3947 };
3948
3949 static int amd_ir_set_affinity(struct irq_data *data,
3950                                const struct cpumask *mask, bool force)
3951 {
3952         struct amd_ir_data *ir_data = data->chip_data;
3953         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
3954         struct irq_cfg *cfg = irqd_cfg(data);
3955         struct irq_data *parent = data->parent_data;
3956         int ret;
3957
3958         ret = parent->chip->irq_set_affinity(parent, mask, force);
3959         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
3960                 return ret;
3961
3962         /*
3963          * Atomically updates the IRTE with the new destination, vector
3964          * and flushes the interrupt entry cache.
3965          */
3966         ir_data->irte_entry.fields.vector = cfg->vector;
3967         ir_data->irte_entry.fields.destination = cfg->dest_apicid;
3968         modify_irte(irte_info->devid, irte_info->index, ir_data->irte_entry);
3969
3970         /*
3971          * After this point, all the interrupts will start arriving
3972          * at the new destination. So, time to cleanup the previous
3973          * vector allocation.
3974          */
3975         send_cleanup_vector(cfg);
3976
3977         return IRQ_SET_MASK_OK_DONE;
3978 }
3979
3980 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
3981 {
3982         struct amd_ir_data *ir_data = irq_data->chip_data;
3983
3984         *msg = ir_data->msi_entry;
3985 }
3986
3987 static struct irq_chip amd_ir_chip = {
3988         .irq_ack = ir_ack_apic_edge,
3989         .irq_set_affinity = amd_ir_set_affinity,
3990         .irq_compose_msi_msg = ir_compose_msi_msg,
3991 };
3992
3993 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
3994 {
3995         iommu->ir_domain = irq_domain_add_tree(NULL, &amd_ir_domain_ops, iommu);
3996         if (!iommu->ir_domain)
3997                 return -ENOMEM;
3998
3999         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4000         iommu->msi_domain = arch_create_msi_irq_domain(iommu->ir_domain);
4001
4002         return 0;
4003 }
4004 #endif