drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/acpi.h>
  23 #include <linux/amba/bus.h>
  24 #include <linux/platform_device.h>
  25 #include <linux/pci-ats.h>
  26 #include <linux/bitmap.h>
  27 #include <linux/slab.h>
  28 #include <linux/debugfs.h>
  29 #include <linux/scatterlist.h>
  30 #include <linux/dma-mapping.h>
  31 #include <linux/iommu-helper.h>
  32 #include <linux/iommu.h>
  33 #include <linux/delay.h>
  34 #include <linux/amd-iommu.h>
  35 #include <linux/notifier.h>
  36 #include <linux/export.h>
  37 #include <linux/irq.h>
  38 #include <linux/msi.h>
  39 #include <linux/dma-contiguous.h>
  40 #include <linux/irqdomain.h>
  41 #include <linux/percpu.h>
  42 #include <linux/iova.h>
  43 #include <asm/irq_remapping.h>
  44 #include <asm/io_apic.h>
  45 #include <asm/apic.h>
  46 #include <asm/hw_irq.h>
  47 #include <asm/msidef.h>
  48 #include <asm/proto.h>
  49 #include <asm/iommu.h>
  50 #include <asm/gart.h>
  51 #include <asm/dma.h>
  52
  53 #include "amd_iommu_proto.h"
  54 #include "amd_iommu_types.h"
  55 #include "irq_remapping.h"
  56
  57 #define AMD_IOMMU_MAPPING_ERROR 0
  58
  59 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  60
  61 #define LOOP_TIMEOUT    100000
  62
  63 /* IO virtual address start page frame number */
  64 #define IOVA_START_PFN          (1)
  65 #define IOVA_PFN(addr)          ((addr) >> PAGE_SHIFT)
  66 #define DMA_32BIT_PFN           IOVA_PFN(DMA_BIT_MASK(32))
  67
  68 /* Reserved IOVA ranges */
  69 #define MSI_RANGE_START         (0xfee00000)
  70 #define MSI_RANGE_END           (0xfeefffff)
  71 #define HT_RANGE_START          (0xfd00000000ULL)
  72 #define HT_RANGE_END            (0xffffffffffULL)
  73
  74 /*
  75  * This bitmap is used to advertise the page sizes our hardware support
  76  * to the IOMMU core, which will then use this information to split
  77  * physically contiguous memory regions it is mapping into page sizes
  78  * that we support.
  79  *
  80  * 512GB Pages are not supported due to a hardware bug
  81  */
  82 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  83
  84 static DEFINE_RWLOCK(amd_iommu_devtable_lock);
  85
  86 /* List of all available dev_data structures */
  87 static LIST_HEAD(dev_data_list);
  88 static DEFINE_SPINLOCK(dev_data_list_lock);
  89
  90 LIST_HEAD(ioapic_map);
  91 LIST_HEAD(hpet_map);
  92 LIST_HEAD(acpihid_map);
  93
  94 #define FLUSH_QUEUE_SIZE 256
  95
  96 struct flush_queue_entry {
  97         unsigned long iova_pfn;
  98         unsigned long pages;
  99         struct dma_ops_domain *dma_dom;
 100 };
 101
 102 struct flush_queue {
 103         spinlock_t lock;
 104         unsigned next;
 105         struct flush_queue_entry *entries;
 106 };
 107
 108 static DEFINE_PER_CPU(struct flush_queue, flush_queue);
 109
 110 static atomic_t queue_timer_on;
 111 static struct timer_list queue_timer;
 112
 113 /*
 114  * Domain for untranslated devices - only allocated
 115  * if iommu=pt passed on kernel cmd line.
 116  */
 117 const struct iommu_ops amd_iommu_ops;
 118
 119 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
 120 int amd_iommu_max_glx_val = -1;
 121
 122 static const struct dma_map_ops amd_iommu_dma_ops;
 123
 124 /*
 125  * This struct contains device specific data for the IOMMU
 126  */
 127 struct iommu_dev_data {
 128         struct list_head list;            /* For domain->dev_list */
 129         struct list_head dev_data_list;   /* For global dev_data_list */
 130         struct protection_domain *domain; /* Domain the device is bound to */
 131         u16 devid;                        /* PCI Device ID */
 132         u16 alias;                        /* Alias Device ID */
 133         bool iommu_v2;                    /* Device can make use of IOMMUv2 */
 134         bool passthrough;                 /* Device is identity mapped */
 135         struct {
 136                 bool enabled;
 137                 int qdep;
 138         } ats;                            /* ATS state */
 139         bool pri_tlp;                     /* PASID TLB required for
 140                                              PPR completions */
 141         u32 errata;                       /* Bitmap for errata to apply */
 142         bool use_vapic;                   /* Enable device to use vapic mode */
 143 };
 144
 145 /*
 146  * general struct to manage commands send to an IOMMU
 147  */
 148 struct iommu_cmd {
 149         u32 data[4];
 150 };
 151
 152 struct kmem_cache *amd_iommu_irq_cache;
 153
 154 static void update_domain(struct protection_domain *domain);
 155 static int protection_domain_init(struct protection_domain *domain);
 156 static void detach_device(struct device *dev);
 157
 158 /*
 159  * Data container for a dma_ops specific protection domain
 160  */
 161 struct dma_ops_domain {
 162         /* generic protection domain information */
 163         struct protection_domain domain;
 164
 165         /* IOVA RB-Tree */
 166         struct iova_domain iovad;
 167 };
 168
 169 static struct iova_domain reserved_iova_ranges;
 170 static struct lock_class_key reserved_rbtree_key;
 171
 172 /****************************************************************************
 173  *
 174  * Helper functions
 175  *
 176  ****************************************************************************/
 177
 178 static inline int match_hid_uid(struct device *dev,
 179                                 struct acpihid_map_entry *entry)
 180 {
 181         const char *hid, *uid;
 182
 183         hid = acpi_device_hid(ACPI_COMPANION(dev));
 184         uid = acpi_device_uid(ACPI_COMPANION(dev));
 185
 186         if (!hid || !(*hid))
 187                 return -ENODEV;
 188
 189         if (!uid || !(*uid))
 190                 return strcmp(hid, entry->hid);
 191
 192         if (!(*entry->uid))
 193                 return strcmp(hid, entry->hid);
 194
 195         return (strcmp(hid, entry->hid) || strcmp(uid, entry->uid));
 196 }
 197
 198 static inline u16 get_pci_device_id(struct device *dev)
 199 {
 200         struct pci_dev *pdev = to_pci_dev(dev);
 201
 202         return PCI_DEVID(pdev->bus->number, pdev->devfn);
 203 }
 204
 205 static inline int get_acpihid_device_id(struct device *dev,
 206                                         struct acpihid_map_entry **entry)
 207 {
 208         struct acpihid_map_entry *p;
 209
 210         list_for_each_entry(p, &acpihid_map, list) {
 211                 if (!match_hid_uid(dev, p)) {
 212                         if (entry)
 213                                 *entry = p;
 214                         return p->devid;
 215                 }
 216         }
 217         return -EINVAL;
 218 }
 219
 220 static inline int get_device_id(struct device *dev)
 221 {
 222         int devid;
 223
 224         if (dev_is_pci(dev))
 225                 devid = get_pci_device_id(dev);
 226         else
 227                 devid = get_acpihid_device_id(dev, NULL);
 228
 229         return devid;
 230 }
 231
 232 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 233 {
 234         return container_of(dom, struct protection_domain, domain);
 235 }
 236
 237 static struct dma_ops_domain* to_dma_ops_domain(struct protection_domain *domain)
 238 {
 239         BUG_ON(domain->flags != PD_DMA_OPS_MASK);
 240         return container_of(domain, struct dma_ops_domain, domain);
 241 }
 242
 243 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 244 {
 245         struct iommu_dev_data *dev_data;
 246         unsigned long flags;
 247
 248         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 249         if (!dev_data)
 250                 return NULL;
 251
 252         dev_data->devid = devid;
 253
 254         spin_lock_irqsave(&dev_data_list_lock, flags);
 255         list_add_tail(&dev_data->dev_data_list, &dev_data_list);
 256         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 257
 258         return dev_data;
 259 }
 260
 261 static struct iommu_dev_data *search_dev_data(u16 devid)
 262 {
 263         struct iommu_dev_data *dev_data;
 264         unsigned long flags;
 265
 266         spin_lock_irqsave(&dev_data_list_lock, flags);
 267         list_for_each_entry(dev_data, &dev_data_list, dev_data_list) {
 268                 if (dev_data->devid == devid)
 269                         goto out_unlock;
 270         }
 271
 272         dev_data = NULL;
 273
 274 out_unlock:
 275         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 276
 277         return dev_data;
 278 }
 279
 280 static int __last_alias(struct pci_dev *pdev, u16 alias, void *data)
 281 {
 282         *(u16 *)data = alias;
 283         return 0;
 284 }
 285
 286 static u16 get_alias(struct device *dev)
 287 {
 288         struct pci_dev *pdev = to_pci_dev(dev);
 289         u16 devid, ivrs_alias, pci_alias;
 290
 291         /* The callers make sure that get_device_id() does not fail here */
 292         devid = get_device_id(dev);
 293         ivrs_alias = amd_iommu_alias_table[devid];
 294         pci_for_each_dma_alias(pdev, __last_alias, &pci_alias);
 295
 296         if (ivrs_alias == pci_alias)
 297                 return ivrs_alias;
 298
 299         /*
 300          * DMA alias showdown
 301          *
 302          * The IVRS is fairly reliable in telling us about aliases, but it
 303          * can't know about every screwy device.  If we don't have an IVRS
 304          * reported alias, use the PCI reported alias.  In that case we may
 305          * still need to initialize the rlookup and dev_table entries if the
 306          * alias is to a non-existent device.
 307          */
 308         if (ivrs_alias == devid) {
 309                 if (!amd_iommu_rlookup_table[pci_alias]) {
 310                         amd_iommu_rlookup_table[pci_alias] =
 311                                 amd_iommu_rlookup_table[devid];
 312                         memcpy(amd_iommu_dev_table[pci_alias].data,
 313                                amd_iommu_dev_table[devid].data,
 314                                sizeof(amd_iommu_dev_table[pci_alias].data));
 315                 }
 316
 317                 return pci_alias;
 318         }
 319
 320         pr_info("AMD-Vi: Using IVRS reported alias %02x:%02x.%d "
 321                 "for device %s[%04x:%04x], kernel reported alias "
 322                 "%02x:%02x.%d\n", PCI_BUS_NUM(ivrs_alias), PCI_SLOT(ivrs_alias),
 323                 PCI_FUNC(ivrs_alias), dev_name(dev), pdev->vendor, pdev->device,
 324                 PCI_BUS_NUM(pci_alias), PCI_SLOT(pci_alias),
 325                 PCI_FUNC(pci_alias));
 326
 327         /*
 328          * If we don't have a PCI DMA alias and the IVRS alias is on the same
 329          * bus, then the IVRS table may know about a quirk that we don't.
 330          */
 331         if (pci_alias == devid &&
 332             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number) {
 333                 pci_add_dma_alias(pdev, ivrs_alias & 0xff);
 334                 pr_info("AMD-Vi: Added PCI DMA alias %02x.%d for %s\n",
 335                         PCI_SLOT(ivrs_alias), PCI_FUNC(ivrs_alias),
 336                         dev_name(dev));
 337         }
 338
 339         return ivrs_alias;
 340 }
 341
 342 static struct iommu_dev_data *find_dev_data(u16 devid)
 343 {
 344         struct iommu_dev_data *dev_data;
 345
 346         dev_data = search_dev_data(devid);
 347
 348         if (dev_data == NULL)
 349                 dev_data = alloc_dev_data(devid);
 350
 351         return dev_data;
 352 }
 353
 354 static struct iommu_dev_data *get_dev_data(struct device *dev)
 355 {
 356         return dev->archdata.iommu;
 357 }
 358
 359 /*
 360 * Find or create an IOMMU group for a acpihid device.
 361 */
 362 static struct iommu_group *acpihid_device_group(struct device *dev)
 363 {
 364         struct acpihid_map_entry *p, *entry = NULL;
 365         int devid;
 366
 367         devid = get_acpihid_device_id(dev, &entry);
 368         if (devid < 0)
 369                 return ERR_PTR(devid);
 370
 371         list_for_each_entry(p, &acpihid_map, list) {
 372                 if ((devid == p->devid) && p->group)
 373                         entry->group = p->group;
 374         }
 375
 376         if (!entry->group)
 377                 entry->group = generic_device_group(dev);
 378         else
 379                 iommu_group_ref_get(entry->group);
 380
 381         return entry->group;
 382 }
 383
 384 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 385 {
 386         static const int caps[] = {
 387                 PCI_EXT_CAP_ID_ATS,
 388                 PCI_EXT_CAP_ID_PRI,
 389                 PCI_EXT_CAP_ID_PASID,
 390         };
 391         int i, pos;
 392
 393         for (i = 0; i < 3; ++i) {
 394                 pos = pci_find_ext_capability(pdev, caps[i]);
 395                 if (pos == 0)
 396                         return false;
 397         }
 398
 399         return true;
 400 }
 401
 402 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 403 {
 404         struct iommu_dev_data *dev_data;
 405
 406         dev_data = get_dev_data(&pdev->dev);
 407
 408         return dev_data->errata & (1 << erratum) ? true : false;
 409 }
 410
 411 /*
 412  * This function checks if the driver got a valid device from the caller to
 413  * avoid dereferencing invalid pointers.
 414  */
 415 static bool check_device(struct device *dev)
 416 {
 417         int devid;
 418
 419         if (!dev || !dev->dma_mask)
 420                 return false;
 421
 422         devid = get_device_id(dev);
 423         if (devid < 0)
 424                 return false;
 425
 426         /* Out of our scope? */
 427         if (devid > amd_iommu_last_bdf)
 428                 return false;
 429
 430         if (amd_iommu_rlookup_table[devid] == NULL)
 431                 return false;
 432
 433         return true;
 434 }
 435
 436 static void init_iommu_group(struct device *dev)
 437 {
 438         struct iommu_group *group;
 439
 440         group = iommu_group_get_for_dev(dev);
 441         if (IS_ERR(group))
 442                 return;
 443
 444         iommu_group_put(group);
 445 }
 446
 447 static int iommu_init_device(struct device *dev)
 448 {
 449         struct iommu_dev_data *dev_data;
 450         struct amd_iommu *iommu;
 451         int devid;
 452
 453         if (dev->archdata.iommu)
 454                 return 0;
 455
 456         devid = get_device_id(dev);
 457         if (devid < 0)
 458                 return devid;
 459
 460         iommu = amd_iommu_rlookup_table[devid];
 461
 462         dev_data = find_dev_data(devid);
 463         if (!dev_data)
 464                 return -ENOMEM;
 465
 466         dev_data->alias = get_alias(dev);
 467
 468         if (dev_is_pci(dev) && pci_iommuv2_capable(to_pci_dev(dev))) {
 469                 struct amd_iommu *iommu;
 470
 471                 iommu = amd_iommu_rlookup_table[dev_data->devid];
 472                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 473         }
 474
 475         dev->archdata.iommu = dev_data;
 476
 477         iommu_device_link(&iommu->iommu, dev);
 478
 479         return 0;
 480 }
 481
 482 static void iommu_ignore_device(struct device *dev)
 483 {
 484         u16 alias;
 485         int devid;
 486
 487         devid = get_device_id(dev);
 488         if (devid < 0)
 489                 return;
 490
 491         alias = get_alias(dev);
 492
 493         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 494         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 495
 496         amd_iommu_rlookup_table[devid] = NULL;
 497         amd_iommu_rlookup_table[alias] = NULL;
 498 }
 499
 500 static void iommu_uninit_device(struct device *dev)
 501 {
 502         struct iommu_dev_data *dev_data;
 503         struct amd_iommu *iommu;
 504         int devid;
 505
 506         devid = get_device_id(dev);
 507         if (devid < 0)
 508                 return;
 509
 510         iommu = amd_iommu_rlookup_table[devid];
 511
 512         dev_data = search_dev_data(devid);
 513         if (!dev_data)
 514                 return;
 515
 516         if (dev_data->domain)
 517                 detach_device(dev);
 518
 519         iommu_device_unlink(&iommu->iommu, dev);
 520
 521         iommu_group_remove_device(dev);
 522
 523         /* Remove dma-ops */
 524         dev->dma_ops = NULL;
 525
 526         /*
 527          * We keep dev_data around for unplugged devices and reuse it when the
 528          * device is re-plugged - not doing so would introduce a ton of races.
 529          */
 530 }
 531
 532 /****************************************************************************
 533  *
 534  * Interrupt handling functions
 535  *
 536  ****************************************************************************/
 537
 538 static void dump_dte_entry(u16 devid)
 539 {
 540         int i;
 541
 542         for (i = 0; i < 4; ++i)
 543                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 544                         amd_iommu_dev_table[devid].data[i]);
 545 }
 546
 547 static void dump_command(unsigned long phys_addr)
 548 {
 549         struct iommu_cmd *cmd = phys_to_virt(phys_addr);
 550         int i;
 551
 552         for (i = 0; i < 4; ++i)
 553                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 554 }
 555
 556 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 557 {
 558         int type, devid, domid, flags;
 559         volatile u32 *event = __evt;
 560         int count = 0;
 561         u64 address;
 562
 563 retry:
 564         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 565         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 566         domid   = (event[1] >> EVENT_DOMID_SHIFT) & EVENT_DOMID_MASK;
 567         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 568         address = (u64)(((u64)event[3]) << 32) | event[2];
 569
 570         if (type == 0) {
 571                 /* Did we hit the erratum? */
 572                 if (++count == LOOP_TIMEOUT) {
 573                         pr_err("AMD-Vi: No event written to event log\n");
 574                         return;
 575                 }
 576                 udelay(1);
 577                 goto retry;
 578         }
 579
 580         printk(KERN_ERR "AMD-Vi: Event logged [");
 581
 582         switch (type) {
 583         case EVENT_TYPE_ILL_DEV:
 584                 printk("ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x "
 585                        "address=0x%016llx flags=0x%04x]\n",
 586                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 587                        address, flags);
 588                 dump_dte_entry(devid);
 589                 break;
 590         case EVENT_TYPE_IO_FAULT:
 591                 printk("IO_PAGE_FAULT device=%02x:%02x.%x "
 592                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 593                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 594                        domid, address, flags);
 595                 break;
 596         case EVENT_TYPE_DEV_TAB_ERR:
 597                 printk("DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 598                        "address=0x%016llx flags=0x%04x]\n",
 599                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 600                        address, flags);
 601                 break;
 602         case EVENT_TYPE_PAGE_TAB_ERR:
 603                 printk("PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 604                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 605                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 606                        domid, address, flags);
 607                 break;
 608         case EVENT_TYPE_ILL_CMD:
 609                 printk("ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 610                 dump_command(address);
 611                 break;
 612         case EVENT_TYPE_CMD_HARD_ERR:
 613                 printk("COMMAND_HARDWARE_ERROR address=0x%016llx "
 614                        "flags=0x%04x]\n", address, flags);
 615                 break;
 616         case EVENT_TYPE_IOTLB_INV_TO:
 617                 printk("IOTLB_INV_TIMEOUT device=%02x:%02x.%x "
 618                        "address=0x%016llx]\n",
 619                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 620                        address);
 621                 break;
 622         case EVENT_TYPE_INV_DEV_REQ:
 623                 printk("INVALID_DEVICE_REQUEST device=%02x:%02x.%x "
 624                        "address=0x%016llx flags=0x%04x]\n",
 625                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 626                        address, flags);
 627                 break;
 628         default:
 629                 printk(KERN_ERR "UNKNOWN type=0x%02x]\n", type);
 630         }
 631
 632         memset(__evt, 0, 4 * sizeof(u32));
 633 }
 634
 635 static void iommu_poll_events(struct amd_iommu *iommu)
 636 {
 637         u32 head, tail;
 638
 639         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 640         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 641
 642         while (head != tail) {
 643                 iommu_print_event(iommu, iommu->evt_buf + head);
 644                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 645         }
 646
 647         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 648 }
 649
 650 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 651 {
 652         struct amd_iommu_fault fault;
 653
 654         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 655                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 656                 return;
 657         }
 658
 659         fault.address   = raw[1];
 660         fault.pasid     = PPR_PASID(raw[0]);
 661         fault.device_id = PPR_DEVID(raw[0]);
 662         fault.tag       = PPR_TAG(raw[0]);
 663         fault.flags     = PPR_FLAGS(raw[0]);
 664
 665         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 666 }
 667
 668 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 669 {
 670         u32 head, tail;
 671
 672         if (iommu->ppr_log == NULL)
 673                 return;
 674
 675         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 676         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 677
 678         while (head != tail) {
 679                 volatile u64 *raw;
 680                 u64 entry[2];
 681                 int i;
 682
 683                 raw = (u64 *)(iommu->ppr_log + head);
 684
 685                 /*
 686                  * Hardware bug: Interrupt may arrive before the entry is
 687                  * written to memory. If this happens we need to wait for the
 688                  * entry to arrive.
 689                  */
 690                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 691                         if (PPR_REQ_TYPE(raw[0]) != 0)
 692                                 break;
 693                         udelay(1);
 694                 }
 695
 696                 /* Avoid memcpy function-call overhead */
 697                 entry[0] = raw[0];
 698                 entry[1] = raw[1];
 699
 700                 /*
 701                  * To detect the hardware bug we need to clear the entry
 702                  * back to zero.
 703                  */
 704                 raw[0] = raw[1] = 0UL;
 705
 706                 /* Update head pointer of hardware ring-buffer */
 707                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 708                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 709
 710                 /* Handle PPR entry */
 711                 iommu_handle_ppr_entry(iommu, entry);
 712
 713                 /* Refresh ring-buffer information */
 714                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 715                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 716         }
 717 }
 718
 719 #ifdef CONFIG_IRQ_REMAP
 720 static int (*iommu_ga_log_notifier)(u32);
 721
 722 int amd_iommu_register_ga_log_notifier(int (*notifier)(u32))
 723 {
 724         iommu_ga_log_notifier = notifier;
 725
 726         return 0;
 727 }
 728 EXPORT_SYMBOL(amd_iommu_register_ga_log_notifier);
 729
 730 static void iommu_poll_ga_log(struct amd_iommu *iommu)
 731 {
 732         u32 head, tail, cnt = 0;
 733
 734         if (iommu->ga_log == NULL)
 735                 return;
 736
 737         head = readl(iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 738         tail = readl(iommu->mmio_base + MMIO_GA_TAIL_OFFSET);
 739
 740         while (head != tail) {
 741                 volatile u64 *raw;
 742                 u64 log_entry;
 743
 744                 raw = (u64 *)(iommu->ga_log + head);
 745                 cnt++;
 746
 747                 /* Avoid memcpy function-call overhead */
 748                 log_entry = *raw;
 749
 750                 /* Update head pointer of hardware ring-buffer */
 751                 head = (head + GA_ENTRY_SIZE) % GA_LOG_SIZE;
 752                 writel(head, iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 753
 754                 /* Handle GA entry */
 755                 switch (GA_REQ_TYPE(log_entry)) {
 756                 case GA_GUEST_NR:
 757                         if (!iommu_ga_log_notifier)
 758                                 break;
 759
 760                         pr_debug("AMD-Vi: %s: devid=%#x, ga_tag=%#x\n",
 761                                  __func__, GA_DEVID(log_entry),
 762                                  GA_TAG(log_entry));
 763
 764                         if (iommu_ga_log_notifier(GA_TAG(log_entry)) != 0)
 765                                 pr_err("AMD-Vi: GA log notifier failed.\n");
 766                         break;
 767                 default:
 768                         break;
 769                 }
 770         }
 771 }
 772 #endif /* CONFIG_IRQ_REMAP */
 773
 774 #define AMD_IOMMU_INT_MASK      \
 775         (MMIO_STATUS_EVT_INT_MASK | \
 776          MMIO_STATUS_PPR_INT_MASK | \
 777          MMIO_STATUS_GALOG_INT_MASK)
 778
 779 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 780 {
 781         struct amd_iommu *iommu = (struct amd_iommu *) data;
 782         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 783
 784         while (status & AMD_IOMMU_INT_MASK) {
 785                 /* Enable EVT and PPR and GA interrupts again */
 786                 writel(AMD_IOMMU_INT_MASK,
 787                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 788
 789                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 790                         pr_devel("AMD-Vi: Processing IOMMU Event Log\n");
 791                         iommu_poll_events(iommu);
 792                 }
 793
 794                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 795                         pr_devel("AMD-Vi: Processing IOMMU PPR Log\n");
 796                         iommu_poll_ppr_log(iommu);
 797                 }
 798
 799 #ifdef CONFIG_IRQ_REMAP
 800                 if (status & MMIO_STATUS_GALOG_INT_MASK) {
 801                         pr_devel("AMD-Vi: Processing IOMMU GA Log\n");
 802                         iommu_poll_ga_log(iommu);
 803                 }
 804 #endif
 805
 806                 /*
 807                  * Hardware bug: ERBT1312
 808                  * When re-enabling interrupt (by writing 1
 809                  * to clear the bit), the hardware might also try to set
 810                  * the interrupt bit in the event status register.
 811                  * In this scenario, the bit will be set, and disable
 812                  * subsequent interrupts.
 813                  *
 814                  * Workaround: The IOMMU driver should read back the
 815                  * status register and check if the interrupt bits are cleared.
 816                  * If not, driver will need to go through the interrupt handler
 817                  * again and re-clear the bits
 818                  */
 819                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 820         }
 821         return IRQ_HANDLED;
 822 }
 823
 824 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 825 {
 826         return IRQ_WAKE_THREAD;
 827 }
 828
 829 /****************************************************************************
 830  *
 831  * IOMMU command queuing functions
 832  *
 833  ****************************************************************************/
 834
 835 static int wait_on_sem(volatile u64 *sem)
 836 {
 837         int i = 0;
 838
 839         while (*sem == 0 && i < LOOP_TIMEOUT) {
 840                 udelay(1);
 841                 i += 1;
 842         }
 843
 844         if (i == LOOP_TIMEOUT) {
 845                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 846                 return -EIO;
 847         }
 848
 849         return 0;
 850 }
 851
 852 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 853                                struct iommu_cmd *cmd,
 854                                u32 tail)
 855 {
 856         u8 *target;
 857
 858         target = iommu->cmd_buf + tail;
 859         tail   = (tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
 860
 861         /* Copy command to buffer */
 862         memcpy(target, cmd, sizeof(*cmd));
 863
 864         /* Tell the IOMMU about it */
 865         writel(tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 866 }
 867
 868 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 869 {
 870         WARN_ON(address & 0x7ULL);
 871
 872         memset(cmd, 0, sizeof(*cmd));
 873         cmd->data[0] = lower_32_bits(__pa(address)) | CMD_COMPL_WAIT_STORE_MASK;
 874         cmd->data[1] = upper_32_bits(__pa(address));
 875         cmd->data[2] = 1;
 876         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 877 }
 878
 879 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 880 {
 881         memset(cmd, 0, sizeof(*cmd));
 882         cmd->data[0] = devid;
 883         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 884 }
 885
 886 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 887                                   size_t size, u16 domid, int pde)
 888 {
 889         u64 pages;
 890         bool s;
 891
 892         pages = iommu_num_pages(address, size, PAGE_SIZE);
 893         s     = false;
 894
 895         if (pages > 1) {
 896                 /*
 897                  * If we have to flush more than one page, flush all
 898                  * TLB entries for this domain
 899                  */
 900                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 901                 s = true;
 902         }
 903
 904         address &= PAGE_MASK;
 905
 906         memset(cmd, 0, sizeof(*cmd));
 907         cmd->data[1] |= domid;
 908         cmd->data[2]  = lower_32_bits(address);
 909         cmd->data[3]  = upper_32_bits(address);
 910         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 911         if (s) /* size bit - we flush more than one 4kb page */
 912                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 913         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 914                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 915 }
 916
 917 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 918                                   u64 address, size_t size)
 919 {
 920         u64 pages;
 921         bool s;
 922
 923         pages = iommu_num_pages(address, size, PAGE_SIZE);
 924         s     = false;
 925
 926         if (pages > 1) {
 927                 /*
 928                  * If we have to flush more than one page, flush all
 929                  * TLB entries for this domain
 930                  */
 931                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 932                 s = true;
 933         }
 934
 935         address &= PAGE_MASK;
 936
 937         memset(cmd, 0, sizeof(*cmd));
 938         cmd->data[0]  = devid;
 939         cmd->data[0] |= (qdep & 0xff) << 24;
 940         cmd->data[1]  = devid;
 941         cmd->data[2]  = lower_32_bits(address);
 942         cmd->data[3]  = upper_32_bits(address);
 943         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 944         if (s)
 945                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 946 }
 947
 948 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 949                                   u64 address, bool size)
 950 {
 951         memset(cmd, 0, sizeof(*cmd));
 952
 953         address &= ~(0xfffULL);
 954
 955         cmd->data[0]  = pasid;
 956         cmd->data[1]  = domid;
 957         cmd->data[2]  = lower_32_bits(address);
 958         cmd->data[3]  = upper_32_bits(address);
 959         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 960         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 961         if (size)
 962                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 963         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 964 }
 965
 966 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 967                                   int qdep, u64 address, bool size)
 968 {
 969         memset(cmd, 0, sizeof(*cmd));
 970
 971         address &= ~(0xfffULL);
 972
 973         cmd->data[0]  = devid;
 974         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 975         cmd->data[0] |= (qdep  & 0xff) << 24;
 976         cmd->data[1]  = devid;
 977         cmd->data[1] |= (pasid & 0xff) << 16;
 978         cmd->data[2]  = lower_32_bits(address);
 979         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 980         cmd->data[3]  = upper_32_bits(address);
 981         if (size)
 982                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 983         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 984 }
 985
 986 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 987                                int status, int tag, bool gn)
 988 {
 989         memset(cmd, 0, sizeof(*cmd));
 990
 991         cmd->data[0]  = devid;
 992         if (gn) {
 993                 cmd->data[1]  = pasid;
 994                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 995         }
 996         cmd->data[3]  = tag & 0x1ff;
 997         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
 998
 999         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
1000 }
1001
1002 static void build_inv_all(struct iommu_cmd *cmd)
1003 {
1004         memset(cmd, 0, sizeof(*cmd));
1005         CMD_SET_TYPE(cmd, CMD_INV_ALL);
1006 }
1007
1008 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
1009 {
1010         memset(cmd, 0, sizeof(*cmd));
1011         cmd->data[0] = devid;
1012         CMD_SET_TYPE(cmd, CMD_INV_IRT);
1013 }
1014
1015 /*
1016  * Writes the command to the IOMMUs command buffer and informs the
1017  * hardware about the new command.
1018  */
1019 static int __iommu_queue_command_sync(struct amd_iommu *iommu,
1020                                       struct iommu_cmd *cmd,
1021                                       bool sync)
1022 {
1023         u32 left, tail, head, next_tail;
1024
1025 again:
1026
1027         head      = readl(iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
1028         tail      = readl(iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
1029         next_tail = (tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
1030         left      = (head - next_tail) % CMD_BUFFER_SIZE;
1031
1032         if (left <= 0x20) {
1033                 struct iommu_cmd sync_cmd;
1034                 int ret;
1035
1036                 iommu->cmd_sem = 0;
1037
1038                 build_completion_wait(&sync_cmd, (u64)&iommu->cmd_sem);
1039                 copy_cmd_to_buffer(iommu, &sync_cmd, tail);
1040
1041                 if ((ret = wait_on_sem(&iommu->cmd_sem)) != 0)
1042                         return ret;
1043
1044                 goto again;
1045         }
1046
1047         copy_cmd_to_buffer(iommu, cmd, tail);
1048
1049         /* We need to sync now to make sure all commands are processed */
1050         iommu->need_sync = sync;
1051
1052         return 0;
1053 }
1054
1055 static int iommu_queue_command_sync(struct amd_iommu *iommu,
1056                                     struct iommu_cmd *cmd,
1057                                     bool sync)
1058 {
1059         unsigned long flags;
1060         int ret;
1061
1062         spin_lock_irqsave(&iommu->lock, flags);
1063         ret = __iommu_queue_command_sync(iommu, cmd, sync);
1064         spin_unlock_irqrestore(&iommu->lock, flags);
1065
1066         return ret;
1067 }
1068
1069 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1070 {
1071         return iommu_queue_command_sync(iommu, cmd, true);
1072 }
1073
1074 /*
1075  * This function queues a completion wait command into the command
1076  * buffer of an IOMMU
1077  */
1078 static int iommu_completion_wait(struct amd_iommu *iommu)
1079 {
1080         struct iommu_cmd cmd;
1081         unsigned long flags;
1082         int ret;
1083
1084         if (!iommu->need_sync)
1085                 return 0;
1086
1087
1088         build_completion_wait(&cmd, (u64)&iommu->cmd_sem);
1089
1090         spin_lock_irqsave(&iommu->lock, flags);
1091
1092         iommu->cmd_sem = 0;
1093
1094         ret = __iommu_queue_command_sync(iommu, &cmd, false);
1095         if (ret)
1096                 goto out_unlock;
1097
1098         ret = wait_on_sem(&iommu->cmd_sem);
1099
1100 out_unlock:
1101         spin_unlock_irqrestore(&iommu->lock, flags);
1102
1103         return ret;
1104 }
1105
1106 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1107 {
1108         struct iommu_cmd cmd;
1109
1110         build_inv_dte(&cmd, devid);
1111
1112         return iommu_queue_command(iommu, &cmd);
1113 }
1114
1115 static void iommu_flush_dte_all(struct amd_iommu *iommu)
1116 {
1117         u32 devid;
1118
1119         for (devid = 0; devid <= 0xffff; ++devid)
1120                 iommu_flush_dte(iommu, devid);
1121
1122         iommu_completion_wait(iommu);
1123 }
1124
1125 /*
1126  * This function uses heavy locking and may disable irqs for some time. But
1127  * this is no issue because it is only called during resume.
1128  */
1129 static void iommu_flush_tlb_all(struct amd_iommu *iommu)
1130 {
1131         u32 dom_id;
1132
1133         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1134                 struct iommu_cmd cmd;
1135                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1136                                       dom_id, 1);
1137                 iommu_queue_command(iommu, &cmd);
1138         }
1139
1140         iommu_completion_wait(iommu);
1141 }
1142
1143 static void iommu_flush_all(struct amd_iommu *iommu)
1144 {
1145         struct iommu_cmd cmd;
1146
1147         build_inv_all(&cmd);
1148
1149         iommu_queue_command(iommu, &cmd);
1150         iommu_completion_wait(iommu);
1151 }
1152
1153 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1154 {
1155         struct iommu_cmd cmd;
1156
1157         build_inv_irt(&cmd, devid);
1158
1159         iommu_queue_command(iommu, &cmd);
1160 }
1161
1162 static void iommu_flush_irt_all(struct amd_iommu *iommu)
1163 {
1164         u32 devid;
1165
1166         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1167                 iommu_flush_irt(iommu, devid);
1168
1169         iommu_completion_wait(iommu);
1170 }
1171
1172 void iommu_flush_all_caches(struct amd_iommu *iommu)
1173 {
1174         if (iommu_feature(iommu, FEATURE_IA)) {
1175                 iommu_flush_all(iommu);
1176         } else {
1177                 iommu_flush_dte_all(iommu);
1178                 iommu_flush_irt_all(iommu);
1179                 iommu_flush_tlb_all(iommu);
1180         }
1181 }
1182
1183 /*
1184  * Command send function for flushing on-device TLB
1185  */
1186 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1187                               u64 address, size_t size)
1188 {
1189         struct amd_iommu *iommu;
1190         struct iommu_cmd cmd;
1191         int qdep;
1192
1193         qdep     = dev_data->ats.qdep;
1194         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1195
1196         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1197
1198         return iommu_queue_command(iommu, &cmd);
1199 }
1200
1201 /*
1202  * Command send function for invalidating a device table entry
1203  */
1204 static int device_flush_dte(struct iommu_dev_data *dev_data)
1205 {
1206         struct amd_iommu *iommu;
1207         u16 alias;
1208         int ret;
1209
1210         iommu = amd_iommu_rlookup_table[dev_data->devid];
1211         alias = dev_data->alias;
1212
1213         ret = iommu_flush_dte(iommu, dev_data->devid);
1214         if (!ret && alias != dev_data->devid)
1215                 ret = iommu_flush_dte(iommu, alias);
1216         if (ret)
1217                 return ret;
1218
1219         if (dev_data->ats.enabled)
1220                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1221
1222         return ret;
1223 }
1224
1225 /*
1226  * TLB invalidation function which is called from the mapping functions.
1227  * It invalidates a single PTE if the range to flush is within a single
1228  * page. Otherwise it flushes the whole TLB of the IOMMU.
1229  */
1230 static void __domain_flush_pages(struct protection_domain *domain,
1231                                  u64 address, size_t size, int pde)
1232 {
1233         struct iommu_dev_data *dev_data;
1234         struct iommu_cmd cmd;
1235         int ret = 0, i;
1236
1237         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1238
1239         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1240                 if (!domain->dev_iommu[i])
1241                         continue;
1242
1243                 /*
1244                  * Devices of this domain are behind this IOMMU
1245                  * We need a TLB flush
1246                  */
1247                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1248         }
1249
1250         list_for_each_entry(dev_data, &domain->dev_list, list) {
1251
1252                 if (!dev_data->ats.enabled)
1253                         continue;
1254
1255                 ret |= device_flush_iotlb(dev_data, address, size);
1256         }
1257
1258         WARN_ON(ret);
1259 }
1260
1261 static void domain_flush_pages(struct protection_domain *domain,
1262                                u64 address, size_t size)
1263 {
1264         __domain_flush_pages(domain, address, size, 0);
1265 }
1266
1267 /* Flush the whole IO/TLB for a given protection domain */
1268 static void domain_flush_tlb(struct protection_domain *domain)
1269 {
1270         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1271 }
1272
1273 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1274 static void domain_flush_tlb_pde(struct protection_domain *domain)
1275 {
1276         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1277 }
1278
1279 static void domain_flush_complete(struct protection_domain *domain)
1280 {
1281         int i;
1282
1283         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1284                 if (domain && !domain->dev_iommu[i])
1285                         continue;
1286
1287                 /*
1288                  * Devices of this domain are behind this IOMMU
1289                  * We need to wait for completion of all commands.
1290                  */
1291                 iommu_completion_wait(amd_iommus[i]);
1292         }
1293 }
1294
1295
1296 /*
1297  * This function flushes the DTEs for all devices in domain
1298  */
1299 static void domain_flush_devices(struct protection_domain *domain)
1300 {
1301         struct iommu_dev_data *dev_data;
1302
1303         list_for_each_entry(dev_data, &domain->dev_list, list)
1304                 device_flush_dte(dev_data);
1305 }
1306
1307 /****************************************************************************
1308  *
1309  * The functions below are used the create the page table mappings for
1310  * unity mapped regions.
1311  *
1312  ****************************************************************************/
1313
1314 /*
1315  * This function is used to add another level to an IO page table. Adding
1316  * another level increases the size of the address space by 9 bits to a size up
1317  * to 64 bits.
1318  */
1319 static bool increase_address_space(struct protection_domain *domain,
1320                                    gfp_t gfp)
1321 {
1322         u64 *pte;
1323
1324         if (domain->mode == PAGE_MODE_6_LEVEL)
1325                 /* address space already 64 bit large */
1326                 return false;
1327
1328         pte = (void *)get_zeroed_page(gfp);
1329         if (!pte)
1330                 return false;
1331
1332         *pte             = PM_LEVEL_PDE(domain->mode,
1333                                         virt_to_phys(domain->pt_root));
1334         domain->pt_root  = pte;
1335         domain->mode    += 1;
1336         domain->updated  = true;
1337
1338         return true;
1339 }
1340
1341 static u64 *alloc_pte(struct protection_domain *domain,
1342                       unsigned long address,
1343                       unsigned long page_size,
1344                       u64 **pte_page,
1345                       gfp_t gfp)
1346 {
1347         int level, end_lvl;
1348         u64 *pte, *page;
1349
1350         BUG_ON(!is_power_of_2(page_size));
1351
1352         while (address > PM_LEVEL_SIZE(domain->mode))
1353                 increase_address_space(domain, gfp);
1354
1355         level   = domain->mode - 1;
1356         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1357         address = PAGE_SIZE_ALIGN(address, page_size);
1358         end_lvl = PAGE_SIZE_LEVEL(page_size);
1359
1360         while (level > end_lvl) {
1361                 u64 __pte, __npte;
1362
1363                 __pte = *pte;
1364
1365                 if (!IOMMU_PTE_PRESENT(__pte)) {
1366                         page = (u64 *)get_zeroed_page(gfp);
1367                         if (!page)
1368                                 return NULL;
1369
1370                         __npte = PM_LEVEL_PDE(level, virt_to_phys(page));
1371
1372                         /* pte could have been changed somewhere. */
1373                         if (cmpxchg64(pte, __pte, __npte) != __pte) {
1374                                 free_page((unsigned long)page);
1375                                 continue;
1376                         }
1377                 }
1378
1379                 /* No level skipping support yet */
1380                 if (PM_PTE_LEVEL(*pte) != level)
1381                         return NULL;
1382
1383                 level -= 1;
1384
1385                 pte = IOMMU_PTE_PAGE(*pte);
1386
1387                 if (pte_page && level == end_lvl)
1388                         *pte_page = pte;
1389
1390                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1391         }
1392
1393         return pte;
1394 }
1395
1396 /*
1397  * This function checks if there is a PTE for a given dma address. If
1398  * there is one, it returns the pointer to it.
1399  */
1400 static u64 *fetch_pte(struct protection_domain *domain,
1401                       unsigned long address,
1402                       unsigned long *page_size)
1403 {
1404         int level;
1405         u64 *pte;
1406
1407         if (address > PM_LEVEL_SIZE(domain->mode))
1408                 return NULL;
1409
1410         level      =  domain->mode - 1;
1411         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1412         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1413
1414         while (level > 0) {
1415
1416                 /* Not Present */
1417                 if (!IOMMU_PTE_PRESENT(*pte))
1418                         return NULL;
1419
1420                 /* Large PTE */
1421                 if (PM_PTE_LEVEL(*pte) == 7 ||
1422                     PM_PTE_LEVEL(*pte) == 0)
1423                         break;
1424
1425                 /* No level skipping support yet */
1426                 if (PM_PTE_LEVEL(*pte) != level)
1427                         return NULL;
1428
1429                 level -= 1;
1430
1431                 /* Walk to the next level */
1432                 pte        = IOMMU_PTE_PAGE(*pte);
1433                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1434                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1435         }
1436
1437         if (PM_PTE_LEVEL(*pte) == 0x07) {
1438                 unsigned long pte_mask;
1439
1440                 /*
1441                  * If we have a series of large PTEs, make
1442                  * sure to return a pointer to the first one.
1443                  */
1444                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1445                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1446                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1447         }
1448
1449         return pte;
1450 }
1451
1452 /*
1453  * Generic mapping functions. It maps a physical address into a DMA
1454  * address space. It allocates the page table pages if necessary.
1455  * In the future it can be extended to a generic mapping function
1456  * supporting all features of AMD IOMMU page tables like level skipping
1457  * and full 64 bit address spaces.
1458  */
1459 static int iommu_map_page(struct protection_domain *dom,
1460                           unsigned long bus_addr,
1461                           unsigned long phys_addr,
1462                           unsigned long page_size,
1463                           int prot,
1464                           gfp_t gfp)
1465 {
1466         u64 __pte, *pte;
1467         int i, count;
1468
1469         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1470         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1471
1472         if (!(prot & IOMMU_PROT_MASK))
1473                 return -EINVAL;
1474
1475         count = PAGE_SIZE_PTE_COUNT(page_size);
1476         pte   = alloc_pte(dom, bus_addr, page_size, NULL, gfp);
1477
1478         if (!pte)
1479                 return -ENOMEM;
1480
1481         for (i = 0; i < count; ++i)
1482                 if (IOMMU_PTE_PRESENT(pte[i]))
1483                         return -EBUSY;
1484
1485         if (count > 1) {
1486                 __pte = PAGE_SIZE_PTE(phys_addr, page_size);
1487                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_P | IOMMU_PTE_FC;
1488         } else
1489                 __pte = phys_addr | IOMMU_PTE_P | IOMMU_PTE_FC;
1490
1491         if (prot & IOMMU_PROT_IR)
1492                 __pte |= IOMMU_PTE_IR;
1493         if (prot & IOMMU_PROT_IW)
1494                 __pte |= IOMMU_PTE_IW;
1495
1496         for (i = 0; i < count; ++i)
1497                 pte[i] = __pte;
1498
1499         update_domain(dom);
1500
1501         return 0;
1502 }
1503
1504 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1505                                       unsigned long bus_addr,
1506                                       unsigned long page_size)
1507 {
1508         unsigned long long unmapped;
1509         unsigned long unmap_size;
1510         u64 *pte;
1511
1512         BUG_ON(!is_power_of_2(page_size));
1513
1514         unmapped = 0;
1515
1516         while (unmapped < page_size) {
1517
1518                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1519
1520                 if (pte) {
1521                         int i, count;
1522
1523                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1524                         for (i = 0; i < count; i++)
1525                                 pte[i] = 0ULL;
1526                 }
1527
1528                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1529                 unmapped += unmap_size;
1530         }
1531
1532         BUG_ON(unmapped && !is_power_of_2(unmapped));
1533
1534         return unmapped;
1535 }
1536
1537 /****************************************************************************
1538  *
1539  * The next functions belong to the address allocator for the dma_ops
1540  * interface functions.
1541  *
1542  ****************************************************************************/
1543
1544
1545 static unsigned long dma_ops_alloc_iova(struct device *dev,
1546                                         struct dma_ops_domain *dma_dom,
1547                                         unsigned int pages, u64 dma_mask)
1548 {
1549         unsigned long pfn = 0;
1550
1551         pages = __roundup_pow_of_two(pages);
1552
1553         if (dma_mask > DMA_BIT_MASK(32))
1554                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1555                                       IOVA_PFN(DMA_BIT_MASK(32)));
1556
1557         if (!pfn)
1558                 pfn = alloc_iova_fast(&dma_dom->iovad, pages, IOVA_PFN(dma_mask));
1559
1560         return (pfn << PAGE_SHIFT);
1561 }
1562
1563 static void dma_ops_free_iova(struct dma_ops_domain *dma_dom,
1564                               unsigned long address,
1565                               unsigned int pages)
1566 {
1567         pages = __roundup_pow_of_two(pages);
1568         address >>= PAGE_SHIFT;
1569
1570         free_iova_fast(&dma_dom->iovad, address, pages);
1571 }
1572
1573 /****************************************************************************
1574  *
1575  * The next functions belong to the domain allocation. A domain is
1576  * allocated for every IOMMU as the default domain. If device isolation
1577  * is enabled, every device get its own domain. The most important thing
1578  * about domains is the page table mapping the DMA address space they
1579  * contain.
1580  *
1581  ****************************************************************************/
1582
1583 /*
1584  * This function adds a protection domain to the global protection domain list
1585  */
1586 static void add_domain_to_list(struct protection_domain *domain)
1587 {
1588         unsigned long flags;
1589
1590         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1591         list_add(&domain->list, &amd_iommu_pd_list);
1592         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1593 }
1594
1595 /*
1596  * This function removes a protection domain to the global
1597  * protection domain list
1598  */
1599 static void del_domain_from_list(struct protection_domain *domain)
1600 {
1601         unsigned long flags;
1602
1603         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1604         list_del(&domain->list);
1605         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1606 }
1607
1608 static u16 domain_id_alloc(void)
1609 {
1610         unsigned long flags;
1611         int id;
1612
1613         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1614         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1615         BUG_ON(id == 0);
1616         if (id > 0 && id < MAX_DOMAIN_ID)
1617                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1618         else
1619                 id = 0;
1620         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1621
1622         return id;
1623 }
1624
1625 static void domain_id_free(int id)
1626 {
1627         unsigned long flags;
1628
1629         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1630         if (id > 0 && id < MAX_DOMAIN_ID)
1631                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1632         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1633 }
1634
1635 #define DEFINE_FREE_PT_FN(LVL, FN)                              \
1636 static void free_pt_##LVL (unsigned long __pt)                  \
1637 {                                                               \
1638         unsigned long p;                                        \
1639         u64 *pt;                                                \
1640         int i;                                                  \
1641                                                                 \
1642         pt = (u64 *)__pt;                                       \
1643                                                                 \
1644         for (i = 0; i < 512; ++i) {                             \
1645                 /* PTE present? */                              \
1646                 if (!IOMMU_PTE_PRESENT(pt[i]))                  \
1647                         continue;                               \
1648                                                                 \
1649                 /* Large PTE? */                                \
1650                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                 \
1651                     PM_PTE_LEVEL(pt[i]) == 7)                   \
1652                         continue;                               \
1653                                                                 \
1654                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);       \
1655                 FN(p);                                          \
1656         }                                                       \
1657         free_page((unsigned long)pt);                           \
1658 }
1659
1660 DEFINE_FREE_PT_FN(l2, free_page)
1661 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1662 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1663 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1664 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1665
1666 static void free_pagetable(struct protection_domain *domain)
1667 {
1668         unsigned long root = (unsigned long)domain->pt_root;
1669
1670         switch (domain->mode) {
1671         case PAGE_MODE_NONE:
1672                 break;
1673         case PAGE_MODE_1_LEVEL:
1674                 free_page(root);
1675                 break;
1676         case PAGE_MODE_2_LEVEL:
1677                 free_pt_l2(root);
1678                 break;
1679         case PAGE_MODE_3_LEVEL:
1680                 free_pt_l3(root);
1681                 break;
1682         case PAGE_MODE_4_LEVEL:
1683                 free_pt_l4(root);
1684                 break;
1685         case PAGE_MODE_5_LEVEL:
1686                 free_pt_l5(root);
1687                 break;
1688         case PAGE_MODE_6_LEVEL:
1689                 free_pt_l6(root);
1690                 break;
1691         default:
1692                 BUG();
1693         }
1694 }
1695
1696 static void free_gcr3_tbl_level1(u64 *tbl)
1697 {
1698         u64 *ptr;
1699         int i;
1700
1701         for (i = 0; i < 512; ++i) {
1702                 if (!(tbl[i] & GCR3_VALID))
1703                         continue;
1704
1705                 ptr = __va(tbl[i] & PAGE_MASK);
1706
1707                 free_page((unsigned long)ptr);
1708         }
1709 }
1710
1711 static void free_gcr3_tbl_level2(u64 *tbl)
1712 {
1713         u64 *ptr;
1714         int i;
1715
1716         for (i = 0; i < 512; ++i) {
1717                 if (!(tbl[i] & GCR3_VALID))
1718                         continue;
1719
1720                 ptr = __va(tbl[i] & PAGE_MASK);
1721
1722                 free_gcr3_tbl_level1(ptr);
1723         }
1724 }
1725
1726 static void free_gcr3_table(struct protection_domain *domain)
1727 {
1728         if (domain->glx == 2)
1729                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1730         else if (domain->glx == 1)
1731                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1732         else
1733                 BUG_ON(domain->glx != 0);
1734
1735         free_page((unsigned long)domain->gcr3_tbl);
1736 }
1737
1738 /*
1739  * Free a domain, only used if something went wrong in the
1740  * allocation path and we need to free an already allocated page table
1741  */
1742 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1743 {
1744         if (!dom)
1745                 return;
1746
1747         del_domain_from_list(&dom->domain);
1748
1749         put_iova_domain(&dom->iovad);
1750
1751         free_pagetable(&dom->domain);
1752
1753         if (dom->domain.id)
1754                 domain_id_free(dom->domain.id);
1755
1756         kfree(dom);
1757 }
1758
1759 /*
1760  * Allocates a new protection domain usable for the dma_ops functions.
1761  * It also initializes the page table and the address allocator data
1762  * structures required for the dma_ops interface
1763  */
1764 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1765 {
1766         struct dma_ops_domain *dma_dom;
1767
1768         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1769         if (!dma_dom)
1770                 return NULL;
1771
1772         if (protection_domain_init(&dma_dom->domain))
1773                 goto free_dma_dom;
1774
1775         dma_dom->domain.mode = PAGE_MODE_3_LEVEL;
1776         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1777         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1778         if (!dma_dom->domain.pt_root)
1779                 goto free_dma_dom;
1780
1781         init_iova_domain(&dma_dom->iovad, PAGE_SIZE,
1782                          IOVA_START_PFN, DMA_32BIT_PFN);
1783
1784         /* Initialize reserved ranges */
1785         copy_reserved_iova(&reserved_iova_ranges, &dma_dom->iovad);
1786
1787         add_domain_to_list(&dma_dom->domain);
1788
1789         return dma_dom;
1790
1791 free_dma_dom:
1792         dma_ops_domain_free(dma_dom);
1793
1794         return NULL;
1795 }
1796
1797 /*
1798  * little helper function to check whether a given protection domain is a
1799  * dma_ops domain
1800  */
1801 static bool dma_ops_domain(struct protection_domain *domain)
1802 {
1803         return domain->flags & PD_DMA_OPS_MASK;
1804 }
1805
1806 static void set_dte_entry(u16 devid, struct protection_domain *domain, bool ats)
1807 {
1808         u64 pte_root = 0;
1809         u64 flags = 0;
1810
1811         if (domain->mode != PAGE_MODE_NONE)
1812                 pte_root = virt_to_phys(domain->pt_root);
1813
1814         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1815                     << DEV_ENTRY_MODE_SHIFT;
1816         pte_root |= IOMMU_PTE_IR | IOMMU_PTE_IW | IOMMU_PTE_P | IOMMU_PTE_TV;
1817
1818         flags = amd_iommu_dev_table[devid].data[1];
1819
1820         if (ats)
1821                 flags |= DTE_FLAG_IOTLB;
1822
1823         if (domain->flags & PD_IOMMUV2_MASK) {
1824                 u64 gcr3 = __pa(domain->gcr3_tbl);
1825                 u64 glx  = domain->glx;
1826                 u64 tmp;
1827
1828                 pte_root |= DTE_FLAG_GV;
1829                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1830
1831                 /* First mask out possible old values for GCR3 table */
1832                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1833                 flags    &= ~tmp;
1834
1835                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1836                 flags    &= ~tmp;
1837
1838                 /* Encode GCR3 table into DTE */
1839                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1840                 pte_root |= tmp;
1841
1842                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1843                 flags    |= tmp;
1844
1845                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1846                 flags    |= tmp;
1847         }
1848
1849         flags &= ~(0xffffUL);
1850         flags |= domain->id;
1851
1852         amd_iommu_dev_table[devid].data[1]  = flags;
1853         amd_iommu_dev_table[devid].data[0]  = pte_root;
1854 }
1855
1856 static void clear_dte_entry(u16 devid)
1857 {
1858         /* remove entry from the device table seen by the hardware */
1859         amd_iommu_dev_table[devid].data[0]  = IOMMU_PTE_P | IOMMU_PTE_TV;
1860         amd_iommu_dev_table[devid].data[1] &= DTE_FLAG_MASK;
1861
1862         amd_iommu_apply_erratum_63(devid);
1863 }
1864
1865 static void do_attach(struct iommu_dev_data *dev_data,
1866                       struct protection_domain *domain)
1867 {
1868         struct amd_iommu *iommu;
1869         u16 alias;
1870         bool ats;
1871
1872         iommu = amd_iommu_rlookup_table[dev_data->devid];
1873         alias = dev_data->alias;
1874         ats   = dev_data->ats.enabled;
1875
1876         /* Update data structures */
1877         dev_data->domain = domain;
1878         list_add(&dev_data->list, &domain->dev_list);
1879
1880         /* Do reference counting */
1881         domain->dev_iommu[iommu->index] += 1;
1882         domain->dev_cnt                 += 1;
1883
1884         /* Update device table */
1885         set_dte_entry(dev_data->devid, domain, ats);
1886         if (alias != dev_data->devid)
1887                 set_dte_entry(alias, domain, ats);
1888
1889         device_flush_dte(dev_data);
1890 }
1891
1892 static void do_detach(struct iommu_dev_data *dev_data)
1893 {
1894         struct amd_iommu *iommu;
1895         u16 alias;
1896
1897         /*
1898          * First check if the device is still attached. It might already
1899          * be detached from its domain because the generic
1900          * iommu_detach_group code detached it and we try again here in
1901          * our alias handling.
1902          */
1903         if (!dev_data->domain)
1904                 return;
1905
1906         iommu = amd_iommu_rlookup_table[dev_data->devid];
1907         alias = dev_data->alias;
1908
1909         /* decrease reference counters */
1910         dev_data->domain->dev_iommu[iommu->index] -= 1;
1911         dev_data->domain->dev_cnt                 -= 1;
1912
1913         /* Update data structures */
1914         dev_data->domain = NULL;
1915         list_del(&dev_data->list);
1916         clear_dte_entry(dev_data->devid);
1917         if (alias != dev_data->devid)
1918                 clear_dte_entry(alias);
1919
1920         /* Flush the DTE entry */
1921         device_flush_dte(dev_data);
1922 }
1923
1924 /*
1925  * If a device is not yet associated with a domain, this function does
1926  * assigns it visible for the hardware
1927  */
1928 static int __attach_device(struct iommu_dev_data *dev_data,
1929                            struct protection_domain *domain)
1930 {
1931         int ret;
1932
1933         /*
1934          * Must be called with IRQs disabled. Warn here to detect early
1935          * when its not.
1936          */
1937         WARN_ON(!irqs_disabled());
1938
1939         /* lock domain */
1940         spin_lock(&domain->lock);
1941
1942         ret = -EBUSY;
1943         if (dev_data->domain != NULL)
1944                 goto out_unlock;
1945
1946         /* Attach alias group root */
1947         do_attach(dev_data, domain);
1948
1949         ret = 0;
1950
1951 out_unlock:
1952
1953         /* ready */
1954         spin_unlock(&domain->lock);
1955
1956         return ret;
1957 }
1958
1959
1960 static void pdev_iommuv2_disable(struct pci_dev *pdev)
1961 {
1962         pci_disable_ats(pdev);
1963         pci_disable_pri(pdev);
1964         pci_disable_pasid(pdev);
1965 }
1966
1967 /* FIXME: Change generic reset-function to do the same */
1968 static int pri_reset_while_enabled(struct pci_dev *pdev)
1969 {
1970         u16 control;
1971         int pos;
1972
1973         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
1974         if (!pos)
1975                 return -EINVAL;
1976
1977         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
1978         control |= PCI_PRI_CTRL_RESET;
1979         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
1980
1981         return 0;
1982 }
1983
1984 static int pdev_iommuv2_enable(struct pci_dev *pdev)
1985 {
1986         bool reset_enable;
1987         int reqs, ret;
1988
1989         /* FIXME: Hardcode number of outstanding requests for now */
1990         reqs = 32;
1991         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
1992                 reqs = 1;
1993         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
1994
1995         /* Only allow access to user-accessible pages */
1996         ret = pci_enable_pasid(pdev, 0);
1997         if (ret)
1998                 goto out_err;
1999
2000         /* First reset the PRI state of the device */
2001         ret = pci_reset_pri(pdev);
2002         if (ret)
2003                 goto out_err;
2004
2005         /* Enable PRI */
2006         ret = pci_enable_pri(pdev, reqs);
2007         if (ret)
2008                 goto out_err;
2009
2010         if (reset_enable) {
2011                 ret = pri_reset_while_enabled(pdev);
2012                 if (ret)
2013                         goto out_err;
2014         }
2015
2016         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2017         if (ret)
2018                 goto out_err;
2019
2020         return 0;
2021
2022 out_err:
2023         pci_disable_pri(pdev);
2024         pci_disable_pasid(pdev);
2025
2026         return ret;
2027 }
2028
2029 /* FIXME: Move this to PCI code */
2030 #define PCI_PRI_TLP_OFF         (1 << 15)
2031
2032 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2033 {
2034         u16 status;
2035         int pos;
2036
2037         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2038         if (!pos)
2039                 return false;
2040
2041         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2042
2043         return (status & PCI_PRI_TLP_OFF) ? true : false;
2044 }
2045
2046 /*
2047  * If a device is not yet associated with a domain, this function
2048  * assigns it visible for the hardware
2049  */
2050 static int attach_device(struct device *dev,
2051                          struct protection_domain *domain)
2052 {
2053         struct pci_dev *pdev;
2054         struct iommu_dev_data *dev_data;
2055         unsigned long flags;
2056         int ret;
2057
2058         dev_data = get_dev_data(dev);
2059
2060         if (!dev_is_pci(dev))
2061                 goto skip_ats_check;
2062
2063         pdev = to_pci_dev(dev);
2064         if (domain->flags & PD_IOMMUV2_MASK) {
2065                 if (!dev_data->passthrough)
2066                         return -EINVAL;
2067
2068                 if (dev_data->iommu_v2) {
2069                         if (pdev_iommuv2_enable(pdev) != 0)
2070                                 return -EINVAL;
2071
2072                         dev_data->ats.enabled = true;
2073                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2074                         dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2075                 }
2076         } else if (amd_iommu_iotlb_sup &&
2077                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2078                 dev_data->ats.enabled = true;
2079                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2080         }
2081
2082 skip_ats_check:
2083         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2084         ret = __attach_device(dev_data, domain);
2085         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2086
2087         /*
2088          * We might boot into a crash-kernel here. The crashed kernel
2089          * left the caches in the IOMMU dirty. So we have to flush
2090          * here to evict all dirty stuff.
2091          */
2092         domain_flush_tlb_pde(domain);
2093
2094         return ret;
2095 }
2096
2097 /*
2098  * Removes a device from a protection domain (unlocked)
2099  */
2100 static void __detach_device(struct iommu_dev_data *dev_data)
2101 {
2102         struct protection_domain *domain;
2103
2104         /*
2105          * Must be called with IRQs disabled. Warn here to detect early
2106          * when its not.
2107          */
2108         WARN_ON(!irqs_disabled());
2109
2110         if (WARN_ON(!dev_data->domain))
2111                 return;
2112
2113         domain = dev_data->domain;
2114
2115         spin_lock(&domain->lock);
2116
2117         do_detach(dev_data);
2118
2119         spin_unlock(&domain->lock);
2120 }
2121
2122 /*
2123  * Removes a device from a protection domain (with devtable_lock held)
2124  */
2125 static void detach_device(struct device *dev)
2126 {
2127         struct protection_domain *domain;
2128         struct iommu_dev_data *dev_data;
2129         unsigned long flags;
2130
2131         dev_data = get_dev_data(dev);
2132         domain   = dev_data->domain;
2133
2134         /* lock device table */
2135         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2136         __detach_device(dev_data);
2137         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2138
2139         if (!dev_is_pci(dev))
2140                 return;
2141
2142         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2143                 pdev_iommuv2_disable(to_pci_dev(dev));
2144         else if (dev_data->ats.enabled)
2145                 pci_disable_ats(to_pci_dev(dev));
2146
2147         dev_data->ats.enabled = false;
2148 }
2149
2150 static int amd_iommu_add_device(struct device *dev)
2151 {
2152         struct iommu_dev_data *dev_data;
2153         struct iommu_domain *domain;
2154         struct amd_iommu *iommu;
2155         int ret, devid;
2156
2157         if (!check_device(dev) || get_dev_data(dev))
2158                 return 0;
2159
2160         devid = get_device_id(dev);
2161         if (devid < 0)
2162                 return devid;
2163
2164         iommu = amd_iommu_rlookup_table[devid];
2165
2166         ret = iommu_init_device(dev);
2167         if (ret) {
2168                 if (ret != -ENOTSUPP)
2169                         pr_err("Failed to initialize device %s - trying to proceed anyway\n",
2170                                 dev_name(dev));
2171
2172                 iommu_ignore_device(dev);
2173                 dev->dma_ops = &nommu_dma_ops;
2174                 goto out;
2175         }
2176         init_iommu_group(dev);
2177
2178         dev_data = get_dev_data(dev);
2179
2180         BUG_ON(!dev_data);
2181
2182         if (iommu_pass_through || dev_data->iommu_v2)
2183                 iommu_request_dm_for_dev(dev);
2184
2185         /* Domains are initialized for this device - have a look what we ended up with */
2186         domain = iommu_get_domain_for_dev(dev);
2187         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2188                 dev_data->passthrough = true;
2189         else
2190                 dev->dma_ops = &amd_iommu_dma_ops;
2191
2192 out:
2193         iommu_completion_wait(iommu);
2194
2195         return 0;
2196 }
2197
2198 static void amd_iommu_remove_device(struct device *dev)
2199 {
2200         struct amd_iommu *iommu;
2201         int devid;
2202
2203         if (!check_device(dev))
2204                 return;
2205
2206         devid = get_device_id(dev);
2207         if (devid < 0)
2208                 return;
2209
2210         iommu = amd_iommu_rlookup_table[devid];
2211
2212         iommu_uninit_device(dev);
2213         iommu_completion_wait(iommu);
2214 }
2215
2216 static struct iommu_group *amd_iommu_device_group(struct device *dev)
2217 {
2218         if (dev_is_pci(dev))
2219                 return pci_device_group(dev);
2220
2221         return acpihid_device_group(dev);
2222 }
2223
2224 /*****************************************************************************
2225  *
2226  * The next functions belong to the dma_ops mapping/unmapping code.
2227  *
2228  *****************************************************************************/
2229
2230 static void __queue_flush(struct flush_queue *queue)
2231 {
2232         struct protection_domain *domain;
2233         unsigned long flags;
2234         int idx;
2235
2236         /* First flush TLB of all known domains */
2237         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
2238         list_for_each_entry(domain, &amd_iommu_pd_list, list)
2239                 domain_flush_tlb(domain);
2240         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
2241
2242         /* Wait until flushes have completed */
2243         domain_flush_complete(NULL);
2244
2245         for (idx = 0; idx < queue->next; ++idx) {
2246                 struct flush_queue_entry *entry;
2247
2248                 entry = queue->entries + idx;
2249
2250                 free_iova_fast(&entry->dma_dom->iovad,
2251                                 entry->iova_pfn,
2252                                 entry->pages);
2253
2254                 /* Not really necessary, just to make sure we catch any bugs */
2255                 entry->dma_dom = NULL;
2256         }
2257
2258         queue->next = 0;
2259 }
2260
2261 static void queue_flush_all(void)
2262 {
2263         int cpu;
2264
2265         for_each_possible_cpu(cpu) {
2266                 struct flush_queue *queue;
2267                 unsigned long flags;
2268
2269                 queue = per_cpu_ptr(&flush_queue, cpu);
2270                 spin_lock_irqsave(&queue->lock, flags);
2271                 if (queue->next > 0)
2272                         __queue_flush(queue);
2273                 spin_unlock_irqrestore(&queue->lock, flags);
2274         }
2275 }
2276
2277 static void queue_flush_timeout(unsigned long unsused)
2278 {
2279         atomic_set(&queue_timer_on, 0);
2280         queue_flush_all();
2281 }
2282
2283 static void queue_add(struct dma_ops_domain *dma_dom,
2284                       unsigned long address, unsigned long pages)
2285 {
2286         struct flush_queue_entry *entry;
2287         struct flush_queue *queue;
2288         unsigned long flags;
2289         int idx;
2290
2291         pages     = __roundup_pow_of_two(pages);
2292         address >>= PAGE_SHIFT;
2293
2294         queue = get_cpu_ptr(&flush_queue);
2295         spin_lock_irqsave(&queue->lock, flags);
2296
2297         if (queue->next == FLUSH_QUEUE_SIZE)
2298                 __queue_flush(queue);
2299
2300         idx   = queue->next++;
2301         entry = queue->entries + idx;
2302
2303         entry->iova_pfn = address;
2304         entry->pages    = pages;
2305         entry->dma_dom  = dma_dom;
2306
2307         spin_unlock_irqrestore(&queue->lock, flags);
2308
2309         if (atomic_cmpxchg(&queue_timer_on, 0, 1) == 0)
2310                 mod_timer(&queue_timer, jiffies + msecs_to_jiffies(10));
2311
2312         put_cpu_ptr(&flush_queue);
2313 }
2314
2315
2316 /*
2317  * In the dma_ops path we only have the struct device. This function
2318  * finds the corresponding IOMMU, the protection domain and the
2319  * requestor id for a given device.
2320  * If the device is not yet associated with a domain this is also done
2321  * in this function.
2322  */
2323 static struct protection_domain *get_domain(struct device *dev)
2324 {
2325         struct protection_domain *domain;
2326
2327         if (!check_device(dev))
2328                 return ERR_PTR(-EINVAL);
2329
2330         domain = get_dev_data(dev)->domain;
2331         if (!dma_ops_domain(domain))
2332                 return ERR_PTR(-EBUSY);
2333
2334         return domain;
2335 }
2336
2337 static void update_device_table(struct protection_domain *domain)
2338 {
2339         struct iommu_dev_data *dev_data;
2340
2341         list_for_each_entry(dev_data, &domain->dev_list, list) {
2342                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled);
2343
2344                 if (dev_data->devid == dev_data->alias)
2345                         continue;
2346
2347                 /* There is an alias, update device table entry for it */
2348                 set_dte_entry(dev_data->alias, domain, dev_data->ats.enabled);
2349         }
2350 }
2351
2352 static void update_domain(struct protection_domain *domain)
2353 {
2354         if (!domain->updated)
2355                 return;
2356
2357         update_device_table(domain);
2358
2359         domain_flush_devices(domain);
2360         domain_flush_tlb_pde(domain);
2361
2362         domain->updated = false;
2363 }
2364
2365 static int dir2prot(enum dma_data_direction direction)
2366 {
2367         if (direction == DMA_TO_DEVICE)
2368                 return IOMMU_PROT_IR;
2369         else if (direction == DMA_FROM_DEVICE)
2370                 return IOMMU_PROT_IW;
2371         else if (direction == DMA_BIDIRECTIONAL)
2372                 return IOMMU_PROT_IW | IOMMU_PROT_IR;
2373         else
2374                 return 0;
2375 }
2376 /*
2377  * This function contains common code for mapping of a physically
2378  * contiguous memory region into DMA address space. It is used by all
2379  * mapping functions provided with this IOMMU driver.
2380  * Must be called with the domain lock held.
2381  */
2382 static dma_addr_t __map_single(struct device *dev,
2383                                struct dma_ops_domain *dma_dom,
2384                                phys_addr_t paddr,
2385                                size_t size,
2386                                enum dma_data_direction direction,
2387                                u64 dma_mask)
2388 {
2389         dma_addr_t offset = paddr & ~PAGE_MASK;
2390         dma_addr_t address, start, ret;
2391         unsigned int pages;
2392         int prot = 0;
2393         int i;
2394
2395         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2396         paddr &= PAGE_MASK;
2397
2398         address = dma_ops_alloc_iova(dev, dma_dom, pages, dma_mask);
2399         if (address == AMD_IOMMU_MAPPING_ERROR)
2400                 goto out;
2401
2402         prot = dir2prot(direction);
2403
2404         start = address;
2405         for (i = 0; i < pages; ++i) {
2406                 ret = iommu_map_page(&dma_dom->domain, start, paddr,
2407                                      PAGE_SIZE, prot, GFP_ATOMIC);
2408                 if (ret)
2409                         goto out_unmap;
2410
2411                 paddr += PAGE_SIZE;
2412                 start += PAGE_SIZE;
2413         }
2414         address += offset;
2415
2416         if (unlikely(amd_iommu_np_cache)) {
2417                 domain_flush_pages(&dma_dom->domain, address, size);
2418                 domain_flush_complete(&dma_dom->domain);
2419         }
2420
2421 out:
2422         return address;
2423
2424 out_unmap:
2425
2426         for (--i; i >= 0; --i) {
2427                 start -= PAGE_SIZE;
2428                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2429         }
2430
2431         domain_flush_tlb(&dma_dom->domain);
2432         domain_flush_complete(&dma_dom->domain);
2433
2434         dma_ops_free_iova(dma_dom, address, pages);
2435
2436         return AMD_IOMMU_MAPPING_ERROR;
2437 }
2438
2439 /*
2440  * Does the reverse of the __map_single function. Must be called with
2441  * the domain lock held too
2442  */
2443 static void __unmap_single(struct dma_ops_domain *dma_dom,
2444                            dma_addr_t dma_addr,
2445                            size_t size,
2446                            int dir)
2447 {
2448         dma_addr_t flush_addr;
2449         dma_addr_t i, start;
2450         unsigned int pages;
2451
2452         flush_addr = dma_addr;
2453         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2454         dma_addr &= PAGE_MASK;
2455         start = dma_addr;
2456
2457         for (i = 0; i < pages; ++i) {
2458                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2459                 start += PAGE_SIZE;
2460         }
2461
2462         if (amd_iommu_unmap_flush) {
2463                 dma_ops_free_iova(dma_dom, dma_addr, pages);
2464                 domain_flush_tlb(&dma_dom->domain);
2465                 domain_flush_complete(&dma_dom->domain);
2466         } else {
2467                 queue_add(dma_dom, dma_addr, pages);
2468         }
2469 }
2470
2471 /*
2472  * The exported map_single function for dma_ops.
2473  */
2474 static dma_addr_t map_page(struct device *dev, struct page *page,
2475                            unsigned long offset, size_t size,
2476                            enum dma_data_direction dir,
2477                            unsigned long attrs)
2478 {
2479         phys_addr_t paddr = page_to_phys(page) + offset;
2480         struct protection_domain *domain;
2481         struct dma_ops_domain *dma_dom;
2482         u64 dma_mask;
2483
2484         domain = get_domain(dev);
2485         if (PTR_ERR(domain) == -EINVAL)
2486                 return (dma_addr_t)paddr;
2487         else if (IS_ERR(domain))
2488                 return AMD_IOMMU_MAPPING_ERROR;
2489
2490         dma_mask = *dev->dma_mask;
2491         dma_dom = to_dma_ops_domain(domain);
2492
2493         return __map_single(dev, dma_dom, paddr, size, dir, dma_mask);
2494 }
2495
2496 /*
2497  * The exported unmap_single function for dma_ops.
2498  */
2499 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2500                        enum dma_data_direction dir, unsigned long attrs)
2501 {
2502         struct protection_domain *domain;
2503         struct dma_ops_domain *dma_dom;
2504
2505         domain = get_domain(dev);
2506         if (IS_ERR(domain))
2507                 return;
2508
2509         dma_dom = to_dma_ops_domain(domain);
2510
2511         __unmap_single(dma_dom, dma_addr, size, dir);
2512 }
2513
2514 static int sg_num_pages(struct device *dev,
2515                         struct scatterlist *sglist,
2516                         int nelems)
2517 {
2518         unsigned long mask, boundary_size;
2519         struct scatterlist *s;
2520         int i, npages = 0;
2521
2522         mask          = dma_get_seg_boundary(dev);
2523         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
2524                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
2525
2526         for_each_sg(sglist, s, nelems, i) {
2527                 int p, n;
2528
2529                 s->dma_address = npages << PAGE_SHIFT;
2530                 p = npages % boundary_size;
2531                 n = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2532                 if (p + n > boundary_size)
2533                         npages += boundary_size - p;
2534                 npages += n;
2535         }
2536
2537         return npages;
2538 }
2539
2540 /*
2541  * The exported map_sg function for dma_ops (handles scatter-gather
2542  * lists).
2543  */
2544 static int map_sg(struct device *dev, struct scatterlist *sglist,
2545                   int nelems, enum dma_data_direction direction,
2546                   unsigned long attrs)
2547 {
2548         int mapped_pages = 0, npages = 0, prot = 0, i;
2549         struct protection_domain *domain;
2550         struct dma_ops_domain *dma_dom;
2551         struct scatterlist *s;
2552         unsigned long address;
2553         u64 dma_mask;
2554
2555         domain = get_domain(dev);
2556         if (IS_ERR(domain))
2557                 return 0;
2558
2559         dma_dom  = to_dma_ops_domain(domain);
2560         dma_mask = *dev->dma_mask;
2561
2562         npages = sg_num_pages(dev, sglist, nelems);
2563
2564         address = dma_ops_alloc_iova(dev, dma_dom, npages, dma_mask);
2565         if (address == AMD_IOMMU_MAPPING_ERROR)
2566                 goto out_err;
2567
2568         prot = dir2prot(direction);
2569
2570         /* Map all sg entries */
2571         for_each_sg(sglist, s, nelems, i) {
2572                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2573
2574                 for (j = 0; j < pages; ++j) {
2575                         unsigned long bus_addr, phys_addr;
2576                         int ret;
2577
2578                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2579                         phys_addr = (sg_phys(s) & PAGE_MASK) + (j << PAGE_SHIFT);
2580                         ret = iommu_map_page(domain, bus_addr, phys_addr, PAGE_SIZE, prot, GFP_ATOMIC);
2581                         if (ret)
2582                                 goto out_unmap;
2583
2584                         mapped_pages += 1;
2585                 }
2586         }
2587
2588         /* Everything is mapped - write the right values into s->dma_address */
2589         for_each_sg(sglist, s, nelems, i) {
2590                 s->dma_address += address + s->offset;
2591                 s->dma_length   = s->length;
2592         }
2593
2594         return nelems;
2595
2596 out_unmap:
2597         pr_err("%s: IOMMU mapping error in map_sg (io-pages: %d)\n",
2598                dev_name(dev), npages);
2599
2600         for_each_sg(sglist, s, nelems, i) {
2601                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2602
2603                 for (j = 0; j < pages; ++j) {
2604                         unsigned long bus_addr;
2605
2606                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2607                         iommu_unmap_page(domain, bus_addr, PAGE_SIZE);
2608
2609                         if (--mapped_pages)
2610                                 goto out_free_iova;
2611                 }
2612         }
2613
2614 out_free_iova:
2615         free_iova_fast(&dma_dom->iovad, address, npages);
2616
2617 out_err:
2618         return 0;
2619 }
2620
2621 /*
2622  * The exported map_sg function for dma_ops (handles scatter-gather
2623  * lists).
2624  */
2625 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2626                      int nelems, enum dma_data_direction dir,
2627                      unsigned long attrs)
2628 {
2629         struct protection_domain *domain;
2630         struct dma_ops_domain *dma_dom;
2631         unsigned long startaddr;
2632         int npages = 2;
2633
2634         domain = get_domain(dev);
2635         if (IS_ERR(domain))
2636                 return;
2637
2638         startaddr = sg_dma_address(sglist) & PAGE_MASK;
2639         dma_dom   = to_dma_ops_domain(domain);
2640         npages    = sg_num_pages(dev, sglist, nelems);
2641
2642         __unmap_single(dma_dom, startaddr, npages << PAGE_SHIFT, dir);
2643 }
2644
2645 /*
2646  * The exported alloc_coherent function for dma_ops.
2647  */
2648 static void *alloc_coherent(struct device *dev, size_t size,
2649                             dma_addr_t *dma_addr, gfp_t flag,
2650                             unsigned long attrs)
2651 {
2652         u64 dma_mask = dev->coherent_dma_mask;
2653         struct protection_domain *domain;
2654         struct dma_ops_domain *dma_dom;
2655         struct page *page;
2656
2657         domain = get_domain(dev);
2658         if (PTR_ERR(domain) == -EINVAL) {
2659                 page = alloc_pages(flag, get_order(size));
2660                 *dma_addr = page_to_phys(page);
2661                 return page_address(page);
2662         } else if (IS_ERR(domain))
2663                 return NULL;
2664
2665         dma_dom   = to_dma_ops_domain(domain);
2666         size      = PAGE_ALIGN(size);
2667         dma_mask  = dev->coherent_dma_mask;
2668         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2669         flag     |= __GFP_ZERO;
2670
2671         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2672         if (!page) {
2673                 if (!gfpflags_allow_blocking(flag))
2674                         return NULL;
2675
2676                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2677                                                  get_order(size), flag);
2678                 if (!page)
2679                         return NULL;
2680         }
2681
2682         if (!dma_mask)
2683                 dma_mask = *dev->dma_mask;
2684
2685         *dma_addr = __map_single(dev, dma_dom, page_to_phys(page),
2686                                  size, DMA_BIDIRECTIONAL, dma_mask);
2687
2688         if (*dma_addr == AMD_IOMMU_MAPPING_ERROR)
2689                 goto out_free;
2690
2691         return page_address(page);
2692
2693 out_free:
2694
2695         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2696                 __free_pages(page, get_order(size));
2697
2698         return NULL;
2699 }
2700
2701 /*
2702  * The exported free_coherent function for dma_ops.
2703  */
2704 static void free_coherent(struct device *dev, size_t size,
2705                           void *virt_addr, dma_addr_t dma_addr,
2706                           unsigned long attrs)
2707 {
2708         struct protection_domain *domain;
2709         struct dma_ops_domain *dma_dom;
2710         struct page *page;
2711
2712         page = virt_to_page(virt_addr);
2713         size = PAGE_ALIGN(size);
2714
2715         domain = get_domain(dev);
2716         if (IS_ERR(domain))
2717                 goto free_mem;
2718
2719         dma_dom = to_dma_ops_domain(domain);
2720
2721         __unmap_single(dma_dom, dma_addr, size, DMA_BIDIRECTIONAL);
2722
2723 free_mem:
2724         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2725                 __free_pages(page, get_order(size));
2726 }
2727
2728 /*
2729  * This function is called by the DMA layer to find out if we can handle a
2730  * particular device. It is part of the dma_ops.
2731  */
2732 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2733 {
2734         if (!x86_dma_supported(dev, mask))
2735                 return 0;
2736         return check_device(dev);
2737 }
2738
2739 static int amd_iommu_mapping_error(struct device *dev, dma_addr_t dma_addr)
2740 {
2741         return dma_addr == AMD_IOMMU_MAPPING_ERROR;
2742 }
2743
2744 static const struct dma_map_ops amd_iommu_dma_ops = {
2745         .alloc          = alloc_coherent,
2746         .free           = free_coherent,
2747         .map_page       = map_page,
2748         .unmap_page     = unmap_page,
2749         .map_sg         = map_sg,
2750         .unmap_sg       = unmap_sg,
2751         .dma_supported  = amd_iommu_dma_supported,
2752         .mapping_error  = amd_iommu_mapping_error,
2753 };
2754
2755 static int init_reserved_iova_ranges(void)
2756 {
2757         struct pci_dev *pdev = NULL;
2758         struct iova *val;
2759
2760         init_iova_domain(&reserved_iova_ranges, PAGE_SIZE,
2761                          IOVA_START_PFN, DMA_32BIT_PFN);
2762
2763         lockdep_set_class(&reserved_iova_ranges.iova_rbtree_lock,
2764                           &reserved_rbtree_key);
2765
2766         /* MSI memory range */
2767         val = reserve_iova(&reserved_iova_ranges,
2768                            IOVA_PFN(MSI_RANGE_START), IOVA_PFN(MSI_RANGE_END));
2769         if (!val) {
2770                 pr_err("Reserving MSI range failed\n");
2771                 return -ENOMEM;
2772         }
2773
2774         /* HT memory range */
2775         val = reserve_iova(&reserved_iova_ranges,
2776                            IOVA_PFN(HT_RANGE_START), IOVA_PFN(HT_RANGE_END));
2777         if (!val) {
2778                 pr_err("Reserving HT range failed\n");
2779                 return -ENOMEM;
2780         }
2781
2782         /*
2783          * Memory used for PCI resources
2784          * FIXME: Check whether we can reserve the PCI-hole completly
2785          */
2786         for_each_pci_dev(pdev) {
2787                 int i;
2788
2789                 for (i = 0; i < PCI_NUM_RESOURCES; ++i) {
2790                         struct resource *r = &pdev->resource[i];
2791
2792                         if (!(r->flags & IORESOURCE_MEM))
2793                                 continue;
2794
2795                         val = reserve_iova(&reserved_iova_ranges,
2796                                            IOVA_PFN(r->start),
2797                                            IOVA_PFN(r->end));
2798                         if (!val) {
2799                                 pr_err("Reserve pci-resource range failed\n");
2800                                 return -ENOMEM;
2801                         }
2802                 }
2803         }
2804
2805         return 0;
2806 }
2807
2808 int __init amd_iommu_init_api(void)
2809 {
2810         int ret, cpu, err = 0;
2811
2812         ret = iova_cache_get();
2813         if (ret)
2814                 return ret;
2815
2816         ret = init_reserved_iova_ranges();
2817         if (ret)
2818                 return ret;
2819
2820         for_each_possible_cpu(cpu) {
2821                 struct flush_queue *queue = per_cpu_ptr(&flush_queue, cpu);
2822
2823                 queue->entries = kzalloc(FLUSH_QUEUE_SIZE *
2824                                          sizeof(*queue->entries),
2825                                          GFP_KERNEL);
2826                 if (!queue->entries)
2827                         goto out_put_iova;
2828
2829                 spin_lock_init(&queue->lock);
2830         }
2831
2832         err = bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2833         if (err)
2834                 return err;
2835 #ifdef CONFIG_ARM_AMBA
2836         err = bus_set_iommu(&amba_bustype, &amd_iommu_ops);
2837         if (err)
2838                 return err;
2839 #endif
2840         err = bus_set_iommu(&platform_bus_type, &amd_iommu_ops);
2841         if (err)
2842                 return err;
2843         return 0;
2844
2845 out_put_iova:
2846         for_each_possible_cpu(cpu) {
2847                 struct flush_queue *queue = per_cpu_ptr(&flush_queue, cpu);
2848
2849                 kfree(queue->entries);
2850         }
2851
2852         return -ENOMEM;
2853 }
2854
2855 int __init amd_iommu_init_dma_ops(void)
2856 {
2857         setup_timer(&queue_timer, queue_flush_timeout, 0);
2858         atomic_set(&queue_timer_on, 0);
2859
2860         swiotlb        = iommu_pass_through ? 1 : 0;
2861         iommu_detected = 1;
2862
2863         /*
2864          * In case we don't initialize SWIOTLB (actually the common case
2865          * when AMD IOMMU is enabled), make sure there are global
2866          * dma_ops set as a fall-back for devices not handled by this
2867          * driver (for example non-PCI devices).
2868          */
2869         if (!swiotlb)
2870                 dma_ops = &nommu_dma_ops;
2871
2872         if (amd_iommu_unmap_flush)
2873                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
2874         else
2875                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
2876
2877         return 0;
2878
2879 }
2880
2881 /*****************************************************************************
2882  *
2883  * The following functions belong to the exported interface of AMD IOMMU
2884  *
2885  * This interface allows access to lower level functions of the IOMMU
2886  * like protection domain handling and assignement of devices to domains
2887  * which is not possible with the dma_ops interface.
2888  *
2889  *****************************************************************************/
2890
2891 static void cleanup_domain(struct protection_domain *domain)
2892 {
2893         struct iommu_dev_data *entry;
2894         unsigned long flags;
2895
2896         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2897
2898         while (!list_empty(&domain->dev_list)) {
2899                 entry = list_first_entry(&domain->dev_list,
2900                                          struct iommu_dev_data, list);
2901                 __detach_device(entry);
2902         }
2903
2904         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2905 }
2906
2907 static void protection_domain_free(struct protection_domain *domain)
2908 {
2909         if (!domain)
2910                 return;
2911
2912         del_domain_from_list(domain);
2913
2914         if (domain->id)
2915                 domain_id_free(domain->id);
2916
2917         kfree(domain);
2918 }
2919
2920 static int protection_domain_init(struct protection_domain *domain)
2921 {
2922         spin_lock_init(&domain->lock);
2923         mutex_init(&domain->api_lock);
2924         domain->id = domain_id_alloc();
2925         if (!domain->id)
2926                 return -ENOMEM;
2927         INIT_LIST_HEAD(&domain->dev_list);
2928
2929         return 0;
2930 }
2931
2932 static struct protection_domain *protection_domain_alloc(void)
2933 {
2934         struct protection_domain *domain;
2935
2936         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2937         if (!domain)
2938                 return NULL;
2939
2940         if (protection_domain_init(domain))
2941                 goto out_err;
2942
2943         add_domain_to_list(domain);
2944
2945         return domain;
2946
2947 out_err:
2948         kfree(domain);
2949
2950         return NULL;
2951 }
2952
2953 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2954 {
2955         struct protection_domain *pdomain;
2956         struct dma_ops_domain *dma_domain;
2957
2958         switch (type) {
2959         case IOMMU_DOMAIN_UNMANAGED:
2960                 pdomain = protection_domain_alloc();
2961                 if (!pdomain)
2962                         return NULL;
2963
2964                 pdomain->mode    = PAGE_MODE_3_LEVEL;
2965                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2966                 if (!pdomain->pt_root) {
2967                         protection_domain_free(pdomain);
2968                         return NULL;
2969                 }
2970
2971                 pdomain->domain.geometry.aperture_start = 0;
2972                 pdomain->domain.geometry.aperture_end   = ~0ULL;
2973                 pdomain->domain.geometry.force_aperture = true;
2974
2975                 break;
2976         case IOMMU_DOMAIN_DMA:
2977                 dma_domain = dma_ops_domain_alloc();
2978                 if (!dma_domain) {
2979                         pr_err("AMD-Vi: Failed to allocate\n");
2980                         return NULL;
2981                 }
2982                 pdomain = &dma_domain->domain;
2983                 break;
2984         case IOMMU_DOMAIN_IDENTITY:
2985                 pdomain = protection_domain_alloc();
2986                 if (!pdomain)
2987                         return NULL;
2988
2989                 pdomain->mode = PAGE_MODE_NONE;
2990                 break;
2991         default:
2992                 return NULL;
2993         }
2994
2995         return &pdomain->domain;
2996 }
2997
2998 static void amd_iommu_domain_free(struct iommu_domain *dom)
2999 {
3000         struct protection_domain *domain;
3001         struct dma_ops_domain *dma_dom;
3002
3003         domain = to_pdomain(dom);
3004
3005         if (domain->dev_cnt > 0)
3006                 cleanup_domain(domain);
3007
3008         BUG_ON(domain->dev_cnt != 0);
3009
3010         if (!dom)
3011                 return;
3012
3013         switch (dom->type) {
3014         case IOMMU_DOMAIN_DMA:
3015                 /*
3016                  * First make sure the domain is no longer referenced from the
3017                  * flush queue
3018                  */
3019                 queue_flush_all();
3020
3021                 /* Now release the domain */
3022                 dma_dom = to_dma_ops_domain(domain);
3023                 dma_ops_domain_free(dma_dom);
3024                 break;
3025         default:
3026                 if (domain->mode != PAGE_MODE_NONE)
3027                         free_pagetable(domain);
3028
3029                 if (domain->flags & PD_IOMMUV2_MASK)
3030                         free_gcr3_table(domain);
3031
3032                 protection_domain_free(domain);
3033                 break;
3034         }
3035 }
3036
3037 static void amd_iommu_detach_device(struct iommu_domain *dom,
3038                                     struct device *dev)
3039 {
3040         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3041         struct amd_iommu *iommu;
3042         int devid;
3043
3044         if (!check_device(dev))
3045                 return;
3046
3047         devid = get_device_id(dev);
3048         if (devid < 0)
3049                 return;
3050
3051         if (dev_data->domain != NULL)
3052                 detach_device(dev);
3053
3054         iommu = amd_iommu_rlookup_table[devid];
3055         if (!iommu)
3056                 return;
3057
3058 #ifdef CONFIG_IRQ_REMAP
3059         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) &&
3060             (dom->type == IOMMU_DOMAIN_UNMANAGED))
3061                 dev_data->use_vapic = 0;
3062 #endif
3063
3064         iommu_completion_wait(iommu);
3065 }
3066
3067 static int amd_iommu_attach_device(struct iommu_domain *dom,
3068                                    struct device *dev)
3069 {
3070         struct protection_domain *domain = to_pdomain(dom);
3071         struct iommu_dev_data *dev_data;
3072         struct amd_iommu *iommu;
3073         int ret;
3074
3075         if (!check_device(dev))
3076                 return -EINVAL;
3077
3078         dev_data = dev->archdata.iommu;
3079
3080         iommu = amd_iommu_rlookup_table[dev_data->devid];
3081         if (!iommu)
3082                 return -EINVAL;
3083
3084         if (dev_data->domain)
3085                 detach_device(dev);
3086
3087         ret = attach_device(dev, domain);
3088
3089 #ifdef CONFIG_IRQ_REMAP
3090         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
3091                 if (dom->type == IOMMU_DOMAIN_UNMANAGED)
3092                         dev_data->use_vapic = 1;
3093                 else
3094                         dev_data->use_vapic = 0;
3095         }
3096 #endif
3097
3098         iommu_completion_wait(iommu);
3099
3100         return ret;
3101 }
3102
3103 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3104                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3105 {
3106         struct protection_domain *domain = to_pdomain(dom);
3107         int prot = 0;
3108         int ret;
3109
3110         if (domain->mode == PAGE_MODE_NONE)
3111                 return -EINVAL;
3112
3113         if (iommu_prot & IOMMU_READ)
3114                 prot |= IOMMU_PROT_IR;
3115         if (iommu_prot & IOMMU_WRITE)
3116                 prot |= IOMMU_PROT_IW;
3117
3118         mutex_lock(&domain->api_lock);
3119         ret = iommu_map_page(domain, iova, paddr, page_size, prot, GFP_KERNEL);
3120         mutex_unlock(&domain->api_lock);
3121
3122         return ret;
3123 }
3124
3125 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3126                            size_t page_size)
3127 {
3128         struct protection_domain *domain = to_pdomain(dom);
3129         size_t unmap_size;
3130
3131         if (domain->mode == PAGE_MODE_NONE)
3132                 return -EINVAL;
3133
3134         mutex_lock(&domain->api_lock);
3135         unmap_size = iommu_unmap_page(domain, iova, page_size);
3136         mutex_unlock(&domain->api_lock);
3137
3138         domain_flush_tlb_pde(domain);
3139
3140         return unmap_size;
3141 }
3142
3143 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3144                                           dma_addr_t iova)
3145 {
3146         struct protection_domain *domain = to_pdomain(dom);
3147         unsigned long offset_mask, pte_pgsize;
3148         u64 *pte, __pte;
3149
3150         if (domain->mode == PAGE_MODE_NONE)
3151                 return iova;
3152
3153         pte = fetch_pte(domain, iova, &pte_pgsize);
3154
3155         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3156                 return 0;
3157
3158         offset_mask = pte_pgsize - 1;
3159         __pte       = *pte & PM_ADDR_MASK;
3160
3161         return (__pte & ~offset_mask) | (iova & offset_mask);
3162 }
3163
3164 static bool amd_iommu_capable(enum iommu_cap cap)
3165 {
3166         switch (cap) {
3167         case IOMMU_CAP_CACHE_COHERENCY:
3168                 return true;
3169         case IOMMU_CAP_INTR_REMAP:
3170                 return (irq_remapping_enabled == 1);
3171         case IOMMU_CAP_NOEXEC:
3172                 return false;
3173         }
3174
3175         return false;
3176 }
3177
3178 static void amd_iommu_get_resv_regions(struct device *dev,
3179                                        struct list_head *head)
3180 {
3181         struct iommu_resv_region *region;
3182         struct unity_map_entry *entry;
3183         int devid;
3184
3185         devid = get_device_id(dev);
3186         if (devid < 0)
3187                 return;
3188
3189         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3190                 size_t length;
3191                 int prot = 0;
3192
3193                 if (devid < entry->devid_start || devid > entry->devid_end)
3194                         continue;
3195
3196                 length = entry->address_end - entry->address_start;
3197                 if (entry->prot & IOMMU_PROT_IR)
3198                         prot |= IOMMU_READ;
3199                 if (entry->prot & IOMMU_PROT_IW)
3200                         prot |= IOMMU_WRITE;
3201
3202                 region = iommu_alloc_resv_region(entry->address_start,
3203                                                  length, prot,
3204                                                  IOMMU_RESV_DIRECT);
3205                 if (!region) {
3206                         pr_err("Out of memory allocating dm-regions for %s\n",
3207                                 dev_name(dev));
3208                         return;
3209                 }
3210                 list_add_tail(&region->list, head);
3211         }
3212
3213         region = iommu_alloc_resv_region(MSI_RANGE_START,
3214                                          MSI_RANGE_END - MSI_RANGE_START + 1,
3215                                          0, IOMMU_RESV_MSI);
3216         if (!region)
3217                 return;
3218         list_add_tail(&region->list, head);
3219
3220         region = iommu_alloc_resv_region(HT_RANGE_START,
3221                                          HT_RANGE_END - HT_RANGE_START + 1,
3222                                          0, IOMMU_RESV_RESERVED);
3223         if (!region)
3224                 return;
3225         list_add_tail(&region->list, head);
3226 }
3227
3228 static void amd_iommu_put_resv_regions(struct device *dev,
3229                                      struct list_head *head)
3230 {
3231         struct iommu_resv_region *entry, *next;
3232
3233         list_for_each_entry_safe(entry, next, head, list)
3234                 kfree(entry);
3235 }
3236
3237 static void amd_iommu_apply_resv_region(struct device *dev,
3238                                       struct iommu_domain *domain,
3239                                       struct iommu_resv_region *region)
3240 {
3241         struct dma_ops_domain *dma_dom = to_dma_ops_domain(to_pdomain(domain));
3242         unsigned long start, end;
3243
3244         start = IOVA_PFN(region->start);
3245         end   = IOVA_PFN(region->start + region->length);
3246
3247         WARN_ON_ONCE(reserve_iova(&dma_dom->iovad, start, end) == NULL);
3248 }
3249
3250 const struct iommu_ops amd_iommu_ops = {
3251         .capable = amd_iommu_capable,
3252         .domain_alloc = amd_iommu_domain_alloc,
3253         .domain_free  = amd_iommu_domain_free,
3254         .attach_dev = amd_iommu_attach_device,
3255         .detach_dev = amd_iommu_detach_device,
3256         .map = amd_iommu_map,
3257         .unmap = amd_iommu_unmap,
3258         .map_sg = default_iommu_map_sg,
3259         .iova_to_phys = amd_iommu_iova_to_phys,
3260         .add_device = amd_iommu_add_device,
3261         .remove_device = amd_iommu_remove_device,
3262         .device_group = amd_iommu_device_group,
3263         .get_resv_regions = amd_iommu_get_resv_regions,
3264         .put_resv_regions = amd_iommu_put_resv_regions,
3265         .apply_resv_region = amd_iommu_apply_resv_region,
3266         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3267 };
3268
3269 /*****************************************************************************
3270  *
3271  * The next functions do a basic initialization of IOMMU for pass through
3272  * mode
3273  *
3274  * In passthrough mode the IOMMU is initialized and enabled but not used for
3275  * DMA-API translation.
3276  *
3277  *****************************************************************************/
3278
3279 /* IOMMUv2 specific functions */
3280 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3281 {
3282         return atomic_notifier_chain_register(&ppr_notifier, nb);
3283 }
3284 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3285
3286 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3287 {
3288         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3289 }
3290 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3291
3292 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3293 {
3294         struct protection_domain *domain = to_pdomain(dom);
3295         unsigned long flags;
3296
3297         spin_lock_irqsave(&domain->lock, flags);
3298
3299         /* Update data structure */
3300         domain->mode    = PAGE_MODE_NONE;
3301         domain->updated = true;
3302
3303         /* Make changes visible to IOMMUs */
3304         update_domain(domain);
3305
3306         /* Page-table is not visible to IOMMU anymore, so free it */
3307         free_pagetable(domain);
3308
3309         spin_unlock_irqrestore(&domain->lock, flags);
3310 }
3311 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3312
3313 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3314 {
3315         struct protection_domain *domain = to_pdomain(dom);
3316         unsigned long flags;
3317         int levels, ret;
3318
3319         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3320                 return -EINVAL;
3321
3322         /* Number of GCR3 table levels required */
3323         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3324                 levels += 1;
3325
3326         if (levels > amd_iommu_max_glx_val)
3327                 return -EINVAL;
3328
3329         spin_lock_irqsave(&domain->lock, flags);
3330
3331         /*
3332          * Save us all sanity checks whether devices already in the
3333          * domain support IOMMUv2. Just force that the domain has no
3334          * devices attached when it is switched into IOMMUv2 mode.
3335          */
3336         ret = -EBUSY;
3337         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3338                 goto out;
3339
3340         ret = -ENOMEM;
3341         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3342         if (domain->gcr3_tbl == NULL)
3343                 goto out;
3344
3345         domain->glx      = levels;
3346         domain->flags   |= PD_IOMMUV2_MASK;
3347         domain->updated  = true;
3348
3349         update_domain(domain);
3350
3351         ret = 0;
3352
3353 out:
3354         spin_unlock_irqrestore(&domain->lock, flags);
3355
3356         return ret;
3357 }
3358 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3359
3360 static int __flush_pasid(struct protection_domain *domain, int pasid,
3361                          u64 address, bool size)
3362 {
3363         struct iommu_dev_data *dev_data;
3364         struct iommu_cmd cmd;
3365         int i, ret;
3366
3367         if (!(domain->flags & PD_IOMMUV2_MASK))
3368                 return -EINVAL;
3369
3370         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3371
3372         /*
3373          * IOMMU TLB needs to be flushed before Device TLB to
3374          * prevent device TLB refill from IOMMU TLB
3375          */
3376         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
3377                 if (domain->dev_iommu[i] == 0)
3378                         continue;
3379
3380                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3381                 if (ret != 0)
3382                         goto out;
3383         }
3384
3385         /* Wait until IOMMU TLB flushes are complete */
3386         domain_flush_complete(domain);
3387
3388         /* Now flush device TLBs */
3389         list_for_each_entry(dev_data, &domain->dev_list, list) {
3390                 struct amd_iommu *iommu;
3391                 int qdep;
3392
3393                 /*
3394                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3395                  * domain.
3396                  */
3397                 if (!dev_data->ats.enabled)
3398                         continue;
3399
3400                 qdep  = dev_data->ats.qdep;
3401                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3402
3403                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3404                                       qdep, address, size);
3405
3406                 ret = iommu_queue_command(iommu, &cmd);
3407                 if (ret != 0)
3408                         goto out;
3409         }
3410
3411         /* Wait until all device TLBs are flushed */
3412         domain_flush_complete(domain);
3413
3414         ret = 0;
3415
3416 out:
3417
3418         return ret;
3419 }
3420
3421 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3422                                   u64 address)
3423 {
3424         return __flush_pasid(domain, pasid, address, false);
3425 }
3426
3427 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3428                          u64 address)
3429 {
3430         struct protection_domain *domain = to_pdomain(dom);
3431         unsigned long flags;
3432         int ret;
3433
3434         spin_lock_irqsave(&domain->lock, flags);
3435         ret = __amd_iommu_flush_page(domain, pasid, address);
3436         spin_unlock_irqrestore(&domain->lock, flags);
3437
3438         return ret;
3439 }
3440 EXPORT_SYMBOL(amd_iommu_flush_page);
3441
3442 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3443 {
3444         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3445                              true);
3446 }
3447
3448 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3449 {
3450         struct protection_domain *domain = to_pdomain(dom);
3451         unsigned long flags;
3452         int ret;
3453
3454         spin_lock_irqsave(&domain->lock, flags);
3455         ret = __amd_iommu_flush_tlb(domain, pasid);
3456         spin_unlock_irqrestore(&domain->lock, flags);
3457
3458         return ret;
3459 }
3460 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3461
3462 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3463 {
3464         int index;
3465         u64 *pte;
3466
3467         while (true) {
3468
3469                 index = (pasid >> (9 * level)) & 0x1ff;
3470                 pte   = &root[index];
3471
3472                 if (level == 0)
3473                         break;
3474
3475                 if (!(*pte & GCR3_VALID)) {
3476                         if (!alloc)
3477                                 return NULL;
3478
3479                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3480                         if (root == NULL)
3481                                 return NULL;
3482
3483                         *pte = __pa(root) | GCR3_VALID;
3484                 }
3485
3486                 root = __va(*pte & PAGE_MASK);
3487
3488                 level -= 1;
3489         }
3490
3491         return pte;
3492 }
3493
3494 static int __set_gcr3(struct protection_domain *domain, int pasid,
3495                       unsigned long cr3)
3496 {
3497         u64 *pte;
3498
3499         if (domain->mode != PAGE_MODE_NONE)
3500                 return -EINVAL;
3501
3502         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3503         if (pte == NULL)
3504                 return -ENOMEM;
3505
3506         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3507
3508         return __amd_iommu_flush_tlb(domain, pasid);
3509 }
3510
3511 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3512 {
3513         u64 *pte;
3514
3515         if (domain->mode != PAGE_MODE_NONE)
3516                 return -EINVAL;
3517
3518         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3519         if (pte == NULL)
3520                 return 0;
3521
3522         *pte = 0;
3523
3524         return __amd_iommu_flush_tlb(domain, pasid);
3525 }
3526
3527 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3528                               unsigned long cr3)
3529 {
3530         struct protection_domain *domain = to_pdomain(dom);
3531         unsigned long flags;
3532         int ret;
3533
3534         spin_lock_irqsave(&domain->lock, flags);
3535         ret = __set_gcr3(domain, pasid, cr3);
3536         spin_unlock_irqrestore(&domain->lock, flags);
3537
3538         return ret;
3539 }
3540 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3541
3542 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3543 {
3544         struct protection_domain *domain = to_pdomain(dom);
3545         unsigned long flags;
3546         int ret;
3547
3548         spin_lock_irqsave(&domain->lock, flags);
3549         ret = __clear_gcr3(domain, pasid);
3550         spin_unlock_irqrestore(&domain->lock, flags);
3551
3552         return ret;
3553 }
3554 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3555
3556 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3557                            int status, int tag)
3558 {
3559         struct iommu_dev_data *dev_data;
3560         struct amd_iommu *iommu;
3561         struct iommu_cmd cmd;
3562
3563         dev_data = get_dev_data(&pdev->dev);
3564         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3565
3566         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3567                            tag, dev_data->pri_tlp);
3568
3569         return iommu_queue_command(iommu, &cmd);
3570 }
3571 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3572
3573 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3574 {
3575         struct protection_domain *pdomain;
3576
3577         pdomain = get_domain(&pdev->dev);
3578         if (IS_ERR(pdomain))
3579                 return NULL;
3580
3581         /* Only return IOMMUv2 domains */
3582         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3583                 return NULL;
3584
3585         return &pdomain->domain;
3586 }
3587 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3588
3589 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3590 {
3591         struct iommu_dev_data *dev_data;
3592
3593         if (!amd_iommu_v2_supported())
3594                 return;
3595
3596         dev_data = get_dev_data(&pdev->dev);
3597         dev_data->errata |= (1 << erratum);
3598 }
3599 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3600
3601 int amd_iommu_device_info(struct pci_dev *pdev,
3602                           struct amd_iommu_device_info *info)
3603 {
3604         int max_pasids;
3605         int pos;
3606
3607         if (pdev == NULL || info == NULL)
3608                 return -EINVAL;
3609
3610         if (!amd_iommu_v2_supported())
3611                 return -EINVAL;
3612
3613         memset(info, 0, sizeof(*info));
3614
3615         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3616         if (pos)
3617                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3618
3619         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3620         if (pos)
3621                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3622
3623         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3624         if (pos) {
3625                 int features;
3626
3627                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3628                 max_pasids = min(max_pasids, (1 << 20));
3629
3630                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3631                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3632
3633                 features = pci_pasid_features(pdev);
3634                 if (features & PCI_PASID_CAP_EXEC)
3635                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3636                 if (features & PCI_PASID_CAP_PRIV)
3637                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3638         }
3639
3640         return 0;
3641 }
3642 EXPORT_SYMBOL(amd_iommu_device_info);
3643
3644 #ifdef CONFIG_IRQ_REMAP
3645
3646 /*****************************************************************************
3647  *
3648  * Interrupt Remapping Implementation
3649  *
3650  *****************************************************************************/
3651
3652 static struct irq_chip amd_ir_chip;
3653
3654 #define DTE_IRQ_PHYS_ADDR_MASK  (((1ULL << 45)-1) << 6)
3655 #define DTE_IRQ_REMAP_INTCTL    (2ULL << 60)
3656 #define DTE_IRQ_TABLE_LEN       (8ULL << 1)
3657 #define DTE_IRQ_REMAP_ENABLE    1ULL
3658
3659 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3660 {
3661         u64 dte;
3662
3663         dte     = amd_iommu_dev_table[devid].data[2];
3664         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3665         dte     |= virt_to_phys(table->table);
3666         dte     |= DTE_IRQ_REMAP_INTCTL;
3667         dte     |= DTE_IRQ_TABLE_LEN;
3668         dte     |= DTE_IRQ_REMAP_ENABLE;
3669
3670         amd_iommu_dev_table[devid].data[2] = dte;
3671 }
3672
3673 static struct irq_remap_table *get_irq_table(u16 devid, bool ioapic)
3674 {
3675         struct irq_remap_table *table = NULL;
3676         struct amd_iommu *iommu;
3677         unsigned long flags;
3678         u16 alias;
3679
3680         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3681
3682         iommu = amd_iommu_rlookup_table[devid];
3683         if (!iommu)
3684                 goto out_unlock;
3685
3686         table = irq_lookup_table[devid];
3687         if (table)
3688                 goto out_unlock;
3689
3690         alias = amd_iommu_alias_table[devid];
3691         table = irq_lookup_table[alias];
3692         if (table) {
3693                 irq_lookup_table[devid] = table;
3694                 set_dte_irq_entry(devid, table);
3695                 iommu_flush_dte(iommu, devid);
3696                 goto out;
3697         }
3698
3699         /* Nothing there yet, allocate new irq remapping table */
3700         table = kzalloc(sizeof(*table), GFP_ATOMIC);
3701         if (!table)
3702                 goto out_unlock;
3703
3704         /* Initialize table spin-lock */
3705         spin_lock_init(&table->lock);
3706
3707         if (ioapic)
3708                 /* Keep the first 32 indexes free for IOAPIC interrupts */
3709                 table->min_index = 32;
3710
3711         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_ATOMIC);
3712         if (!table->table) {
3713                 kfree(table);
3714                 table = NULL;
3715                 goto out_unlock;
3716         }
3717
3718         if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
3719                 memset(table->table, 0,
3720                        MAX_IRQS_PER_TABLE * sizeof(u32));
3721         else
3722                 memset(table->table, 0,
3723                        (MAX_IRQS_PER_TABLE * (sizeof(u64) * 2)));
3724
3725         if (ioapic) {
3726                 int i;
3727
3728                 for (i = 0; i < 32; ++i)
3729                         iommu->irte_ops->set_allocated(table, i);
3730         }
3731
3732         irq_lookup_table[devid] = table;
3733         set_dte_irq_entry(devid, table);
3734         iommu_flush_dte(iommu, devid);
3735         if (devid != alias) {
3736                 irq_lookup_table[alias] = table;
3737                 set_dte_irq_entry(alias, table);
3738                 iommu_flush_dte(iommu, alias);
3739         }
3740
3741 out:
3742         iommu_completion_wait(iommu);
3743
3744 out_unlock:
3745         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3746
3747         return table;
3748 }
3749
3750 static int alloc_irq_index(u16 devid, int count)
3751 {
3752         struct irq_remap_table *table;
3753         unsigned long flags;
3754         int index, c;
3755         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
3756
3757         if (!iommu)
3758                 return -ENODEV;
3759
3760         table = get_irq_table(devid, false);
3761         if (!table)
3762                 return -ENODEV;
3763
3764         spin_lock_irqsave(&table->lock, flags);
3765
3766         /* Scan table for free entries */
3767         for (c = 0, index = table->min_index;
3768              index < MAX_IRQS_PER_TABLE;
3769              ++index) {
3770                 if (!iommu->irte_ops->is_allocated(table, index))
3771                         c += 1;
3772                 else
3773                         c = 0;
3774
3775                 if (c == count) {
3776                         for (; c != 0; --c)
3777                                 iommu->irte_ops->set_allocated(table, index - c + 1);
3778
3779                         index -= count - 1;
3780                         goto out;
3781                 }
3782         }
3783
3784         index = -ENOSPC;
3785
3786 out:
3787         spin_unlock_irqrestore(&table->lock, flags);
3788
3789         return index;
3790 }
3791
3792 static int modify_irte_ga(u16 devid, int index, struct irte_ga *irte,
3793                           struct amd_ir_data *data)
3794 {
3795         struct irq_remap_table *table;
3796         struct amd_iommu *iommu;
3797         unsigned long flags;
3798         struct irte_ga *entry;
3799
3800         iommu = amd_iommu_rlookup_table[devid];
3801         if (iommu == NULL)
3802                 return -EINVAL;
3803
3804         table = get_irq_table(devid, false);
3805         if (!table)
3806                 return -ENOMEM;
3807
3808         spin_lock_irqsave(&table->lock, flags);
3809
3810         entry = (struct irte_ga *)table->table;
3811         entry = &entry[index];
3812         entry->lo.fields_remap.valid = 0;
3813         entry->hi.val = irte->hi.val;
3814         entry->lo.val = irte->lo.val;
3815         entry->lo.fields_remap.valid = 1;
3816         if (data)
3817                 data->ref = entry;
3818
3819         spin_unlock_irqrestore(&table->lock, flags);
3820
3821         iommu_flush_irt(iommu, devid);
3822         iommu_completion_wait(iommu);
3823
3824         return 0;
3825 }
3826
3827 static int modify_irte(u16 devid, int index, union irte *irte)
3828 {
3829         struct irq_remap_table *table;
3830         struct amd_iommu *iommu;
3831         unsigned long flags;
3832
3833         iommu = amd_iommu_rlookup_table[devid];
3834         if (iommu == NULL)
3835                 return -EINVAL;
3836
3837         table = get_irq_table(devid, false);
3838         if (!table)
3839                 return -ENOMEM;
3840
3841         spin_lock_irqsave(&table->lock, flags);
3842         table->table[index] = irte->val;
3843         spin_unlock_irqrestore(&table->lock, flags);
3844
3845         iommu_flush_irt(iommu, devid);
3846         iommu_completion_wait(iommu);
3847
3848         return 0;
3849 }
3850
3851 static void free_irte(u16 devid, int index)
3852 {
3853         struct irq_remap_table *table;
3854         struct amd_iommu *iommu;
3855         unsigned long flags;
3856
3857         iommu = amd_iommu_rlookup_table[devid];
3858         if (iommu == NULL)
3859                 return;
3860
3861         table = get_irq_table(devid, false);
3862         if (!table)
3863                 return;
3864
3865         spin_lock_irqsave(&table->lock, flags);
3866         iommu->irte_ops->clear_allocated(table, index);
3867         spin_unlock_irqrestore(&table->lock, flags);
3868
3869         iommu_flush_irt(iommu, devid);
3870         iommu_completion_wait(iommu);
3871 }
3872
3873 static void irte_prepare(void *entry,
3874                          u32 delivery_mode, u32 dest_mode,
3875                          u8 vector, u32 dest_apicid, int devid)
3876 {
3877         union irte *irte = (union irte *) entry;
3878
3879         irte->val                = 0;
3880         irte->fields.vector      = vector;
3881         irte->fields.int_type    = delivery_mode;
3882         irte->fields.destination = dest_apicid;
3883         irte->fields.dm          = dest_mode;
3884         irte->fields.valid       = 1;
3885 }
3886
3887 static void irte_ga_prepare(void *entry,
3888                             u32 delivery_mode, u32 dest_mode,
3889                             u8 vector, u32 dest_apicid, int devid)
3890 {
3891         struct irte_ga *irte = (struct irte_ga *) entry;
3892
3893         irte->lo.val                      = 0;
3894         irte->hi.val                      = 0;
3895         irte->lo.fields_remap.int_type    = delivery_mode;
3896         irte->lo.fields_remap.dm          = dest_mode;
3897         irte->hi.fields.vector            = vector;
3898         irte->lo.fields_remap.destination = dest_apicid;
3899         irte->lo.fields_remap.valid       = 1;
3900 }
3901
3902 static void irte_activate(void *entry, u16 devid, u16 index)
3903 {
3904         union irte *irte = (union irte *) entry;
3905
3906         irte->fields.valid = 1;
3907         modify_irte(devid, index, irte);
3908 }
3909
3910 static void irte_ga_activate(void *entry, u16 devid, u16 index)
3911 {
3912         struct irte_ga *irte = (struct irte_ga *) entry;
3913
3914         irte->lo.fields_remap.valid = 1;
3915         modify_irte_ga(devid, index, irte, NULL);
3916 }
3917
3918 static void irte_deactivate(void *entry, u16 devid, u16 index)
3919 {
3920         union irte *irte = (union irte *) entry;
3921
3922         irte->fields.valid = 0;
3923         modify_irte(devid, index, irte);
3924 }
3925
3926 static void irte_ga_deactivate(void *entry, u16 devid, u16 index)
3927 {
3928         struct irte_ga *irte = (struct irte_ga *) entry;
3929
3930         irte->lo.fields_remap.valid = 0;
3931         modify_irte_ga(devid, index, irte, NULL);
3932 }
3933
3934 static void irte_set_affinity(void *entry, u16 devid, u16 index,
3935                               u8 vector, u32 dest_apicid)
3936 {
3937         union irte *irte = (union irte *) entry;
3938
3939         irte->fields.vector = vector;
3940         irte->fields.destination = dest_apicid;
3941         modify_irte(devid, index, irte);
3942 }
3943
3944 static void irte_ga_set_affinity(void *entry, u16 devid, u16 index,
3945                                  u8 vector, u32 dest_apicid)
3946 {
3947         struct irte_ga *irte = (struct irte_ga *) entry;
3948         struct iommu_dev_data *dev_data = search_dev_data(devid);
3949
3950         if (!dev_data || !dev_data->use_vapic ||
3951             !irte->lo.fields_remap.guest_mode) {
3952                 irte->hi.fields.vector = vector;
3953                 irte->lo.fields_remap.destination = dest_apicid;
3954                 modify_irte_ga(devid, index, irte, NULL);
3955         }
3956 }
3957
3958 #define IRTE_ALLOCATED (~1U)
3959 static void irte_set_allocated(struct irq_remap_table *table, int index)
3960 {
3961         table->table[index] = IRTE_ALLOCATED;
3962 }
3963
3964 static void irte_ga_set_allocated(struct irq_remap_table *table, int index)
3965 {
3966         struct irte_ga *ptr = (struct irte_ga *)table->table;
3967         struct irte_ga *irte = &ptr[index];
3968
3969         memset(&irte->lo.val, 0, sizeof(u64));
3970         memset(&irte->hi.val, 0, sizeof(u64));
3971         irte->hi.fields.vector = 0xff;
3972 }
3973
3974 static bool irte_is_allocated(struct irq_remap_table *table, int index)
3975 {
3976         union irte *ptr = (union irte *)table->table;
3977         union irte *irte = &ptr[index];
3978
3979         return irte->val != 0;
3980 }
3981
3982 static bool irte_ga_is_allocated(struct irq_remap_table *table, int index)
3983 {
3984         struct irte_ga *ptr = (struct irte_ga *)table->table;
3985         struct irte_ga *irte = &ptr[index];
3986
3987         return irte->hi.fields.vector != 0;
3988 }
3989
3990 static void irte_clear_allocated(struct irq_remap_table *table, int index)
3991 {
3992         table->table[index] = 0;
3993 }
3994
3995 static void irte_ga_clear_allocated(struct irq_remap_table *table, int index)
3996 {
3997         struct irte_ga *ptr = (struct irte_ga *)table->table;
3998         struct irte_ga *irte = &ptr[index];
3999
4000         memset(&irte->lo.val, 0, sizeof(u64));
4001         memset(&irte->hi.val, 0, sizeof(u64));
4002 }
4003
4004 static int get_devid(struct irq_alloc_info *info)
4005 {
4006         int devid = -1;
4007
4008         switch (info->type) {
4009         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4010                 devid     = get_ioapic_devid(info->ioapic_id);
4011                 break;
4012         case X86_IRQ_ALLOC_TYPE_HPET:
4013                 devid     = get_hpet_devid(info->hpet_id);
4014                 break;
4015         case X86_IRQ_ALLOC_TYPE_MSI:
4016         case X86_IRQ_ALLOC_TYPE_MSIX:
4017                 devid = get_device_id(&info->msi_dev->dev);
4018                 break;
4019         default:
4020                 BUG_ON(1);
4021                 break;
4022         }
4023
4024         return devid;
4025 }
4026
4027 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
4028 {
4029         struct amd_iommu *iommu;
4030         int devid;
4031
4032         if (!info)
4033                 return NULL;
4034
4035         devid = get_devid(info);
4036         if (devid >= 0) {
4037                 iommu = amd_iommu_rlookup_table[devid];
4038                 if (iommu)
4039                         return iommu->ir_domain;
4040         }
4041
4042         return NULL;
4043 }
4044
4045 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
4046 {
4047         struct amd_iommu *iommu;
4048         int devid;
4049
4050         if (!info)
4051                 return NULL;
4052
4053         switch (info->type) {
4054         case X86_IRQ_ALLOC_TYPE_MSI:
4055         case X86_IRQ_ALLOC_TYPE_MSIX:
4056                 devid = get_device_id(&info->msi_dev->dev);
4057                 if (devid < 0)
4058                         return NULL;
4059
4060                 iommu = amd_iommu_rlookup_table[devid];
4061                 if (iommu)
4062                         return iommu->msi_domain;
4063                 break;
4064         default:
4065                 break;
4066         }
4067
4068         return NULL;
4069 }
4070
4071 struct irq_remap_ops amd_iommu_irq_ops = {
4072         .prepare                = amd_iommu_prepare,
4073         .enable                 = amd_iommu_enable,
4074         .disable                = amd_iommu_disable,
4075         .reenable               = amd_iommu_reenable,
4076         .enable_faulting        = amd_iommu_enable_faulting,
4077         .get_ir_irq_domain      = get_ir_irq_domain,
4078         .get_irq_domain         = get_irq_domain,
4079 };
4080
4081 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
4082                                        struct irq_cfg *irq_cfg,
4083                                        struct irq_alloc_info *info,
4084                                        int devid, int index, int sub_handle)
4085 {
4086         struct irq_2_irte *irte_info = &data->irq_2_irte;
4087         struct msi_msg *msg = &data->msi_entry;
4088         struct IO_APIC_route_entry *entry;
4089         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
4090
4091         if (!iommu)
4092                 return;
4093
4094         data->irq_2_irte.devid = devid;
4095         data->irq_2_irte.index = index + sub_handle;
4096         iommu->irte_ops->prepare(data->entry, apic->irq_delivery_mode,
4097                                  apic->irq_dest_mode, irq_cfg->vector,
4098                                  irq_cfg->dest_apicid, devid);
4099
4100         switch (info->type) {
4101         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4102                 /* Setup IOAPIC entry */
4103                 entry = info->ioapic_entry;
4104                 info->ioapic_entry = NULL;
4105                 memset(entry, 0, sizeof(*entry));
4106                 entry->vector        = index;
4107                 entry->mask          = 0;
4108                 entry->trigger       = info->ioapic_trigger;
4109                 entry->polarity      = info->ioapic_polarity;
4110                 /* Mask level triggered irqs. */
4111                 if (info->ioapic_trigger)
4112                         entry->mask = 1;
4113                 break;
4114
4115         case X86_IRQ_ALLOC_TYPE_HPET:
4116         case X86_IRQ_ALLOC_TYPE_MSI:
4117         case X86_IRQ_ALLOC_TYPE_MSIX:
4118                 msg->address_hi = MSI_ADDR_BASE_HI;
4119                 msg->address_lo = MSI_ADDR_BASE_LO;
4120                 msg->data = irte_info->index;
4121                 break;
4122
4123         default:
4124                 BUG_ON(1);
4125                 break;
4126         }
4127 }
4128
4129 struct amd_irte_ops irte_32_ops = {
4130         .prepare = irte_prepare,
4131         .activate = irte_activate,
4132         .deactivate = irte_deactivate,
4133         .set_affinity = irte_set_affinity,
4134         .set_allocated = irte_set_allocated,
4135         .is_allocated = irte_is_allocated,
4136         .clear_allocated = irte_clear_allocated,
4137 };
4138
4139 struct amd_irte_ops irte_128_ops = {
4140         .prepare = irte_ga_prepare,
4141         .activate = irte_ga_activate,
4142         .deactivate = irte_ga_deactivate,
4143         .set_affinity = irte_ga_set_affinity,
4144         .set_allocated = irte_ga_set_allocated,
4145         .is_allocated = irte_ga_is_allocated,
4146         .clear_allocated = irte_ga_clear_allocated,
4147 };
4148
4149 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
4150                                unsigned int nr_irqs, void *arg)
4151 {
4152         struct irq_alloc_info *info = arg;
4153         struct irq_data *irq_data;
4154         struct amd_ir_data *data = NULL;
4155         struct irq_cfg *cfg;
4156         int i, ret, devid;
4157         int index = -1;
4158
4159         if (!info)
4160                 return -EINVAL;
4161         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
4162             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
4163                 return -EINVAL;
4164
4165         /*
4166          * With IRQ remapping enabled, don't need contiguous CPU vectors
4167          * to support multiple MSI interrupts.
4168          */
4169         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
4170                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
4171
4172         devid = get_devid(info);
4173         if (devid < 0)
4174                 return -EINVAL;
4175
4176         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
4177         if (ret < 0)
4178                 return ret;
4179
4180         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
4181                 if (get_irq_table(devid, true))
4182                         index = info->ioapic_pin;
4183                 else
4184                         ret = -ENOMEM;
4185         } else {
4186                 index = alloc_irq_index(devid, nr_irqs);
4187         }
4188         if (index < 0) {
4189                 pr_warn("Failed to allocate IRTE\n");
4190                 ret = index;
4191                 goto out_free_parent;
4192         }
4193
4194         for (i = 0; i < nr_irqs; i++) {
4195                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4196                 cfg = irqd_cfg(irq_data);
4197                 if (!irq_data || !cfg) {
4198                         ret = -EINVAL;
4199                         goto out_free_data;
4200                 }
4201
4202                 ret = -ENOMEM;
4203                 data = kzalloc(sizeof(*data), GFP_KERNEL);
4204                 if (!data)
4205                         goto out_free_data;
4206
4207                 if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
4208                         data->entry = kzalloc(sizeof(union irte), GFP_KERNEL);
4209                 else
4210                         data->entry = kzalloc(sizeof(struct irte_ga),
4211                                                      GFP_KERNEL);
4212                 if (!data->entry) {
4213                         kfree(data);
4214                         goto out_free_data;
4215                 }
4216
4217                 irq_data->hwirq = (devid << 16) + i;
4218                 irq_data->chip_data = data;
4219                 irq_data->chip = &amd_ir_chip;
4220                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
4221                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
4222         }
4223
4224         return 0;
4225
4226 out_free_data:
4227         for (i--; i >= 0; i--) {
4228                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4229                 if (irq_data)
4230                         kfree(irq_data->chip_data);
4231         }
4232         for (i = 0; i < nr_irqs; i++)
4233                 free_irte(devid, index + i);
4234 out_free_parent:
4235         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4236         return ret;
4237 }
4238
4239 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
4240                                unsigned int nr_irqs)
4241 {
4242         struct irq_2_irte *irte_info;
4243         struct irq_data *irq_data;
4244         struct amd_ir_data *data;
4245         int i;
4246
4247         for (i = 0; i < nr_irqs; i++) {
4248                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
4249                 if (irq_data && irq_data->chip_data) {
4250                         data = irq_data->chip_data;
4251                         irte_info = &data->irq_2_irte;
4252                         free_irte(irte_info->devid, irte_info->index);
4253                         kfree(data->entry);
4254                         kfree(data);
4255                 }
4256         }
4257         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4258 }
4259
4260 static void irq_remapping_activate(struct irq_domain *domain,
4261                                    struct irq_data *irq_data)
4262 {
4263         struct amd_ir_data *data = irq_data->chip_data;
4264         struct irq_2_irte *irte_info = &data->irq_2_irte;
4265         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4266
4267         if (iommu)
4268                 iommu->irte_ops->activate(data->entry, irte_info->devid,
4269                                           irte_info->index);
4270 }
4271
4272 static void irq_remapping_deactivate(struct irq_domain *domain,
4273                                      struct irq_data *irq_data)
4274 {
4275         struct amd_ir_data *data = irq_data->chip_data;
4276         struct irq_2_irte *irte_info = &data->irq_2_irte;
4277         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4278
4279         if (iommu)
4280                 iommu->irte_ops->deactivate(data->entry, irte_info->devid,
4281                                             irte_info->index);
4282 }
4283
4284 static struct irq_domain_ops amd_ir_domain_ops = {
4285         .alloc = irq_remapping_alloc,
4286         .free = irq_remapping_free,
4287         .activate = irq_remapping_activate,
4288         .deactivate = irq_remapping_deactivate,
4289 };
4290
4291 static int amd_ir_set_vcpu_affinity(struct irq_data *data, void *vcpu_info)
4292 {
4293         struct amd_iommu *iommu;
4294         struct amd_iommu_pi_data *pi_data = vcpu_info;
4295         struct vcpu_data *vcpu_pi_info = pi_data->vcpu_data;
4296         struct amd_ir_data *ir_data = data->chip_data;
4297         struct irte_ga *irte = (struct irte_ga *) ir_data->entry;
4298         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4299         struct iommu_dev_data *dev_data = search_dev_data(irte_info->devid);
4300
4301         /* Note:
4302          * This device has never been set up for guest mode.
4303          * we should not modify the IRTE
4304          */
4305         if (!dev_data || !dev_data->use_vapic)
4306                 return 0;
4307
4308         pi_data->ir_data = ir_data;
4309
4310         /* Note:
4311          * SVM tries to set up for VAPIC mode, but we are in
4312          * legacy mode. So, we force legacy mode instead.
4313          */
4314         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
4315                 pr_debug("AMD-Vi: %s: Fall back to using intr legacy remap\n",
4316                          __func__);
4317                 pi_data->is_guest_mode = false;
4318         }
4319
4320         iommu = amd_iommu_rlookup_table[irte_info->devid];
4321         if (iommu == NULL)
4322                 return -EINVAL;
4323
4324         pi_data->prev_ga_tag = ir_data->cached_ga_tag;
4325         if (pi_data->is_guest_mode) {
4326                 /* Setting */
4327                 irte->hi.fields.ga_root_ptr = (pi_data->base >> 12);
4328                 irte->hi.fields.vector = vcpu_pi_info->vector;
4329                 irte->lo.fields_vapic.guest_mode = 1;
4330                 irte->lo.fields_vapic.ga_tag = pi_data->ga_tag;
4331
4332                 ir_data->cached_ga_tag = pi_data->ga_tag;
4333         } else {
4334                 /* Un-Setting */
4335                 struct irq_cfg *cfg = irqd_cfg(data);
4336
4337                 irte->hi.val = 0;
4338                 irte->lo.val = 0;
4339                 irte->hi.fields.vector = cfg->vector;
4340                 irte->lo.fields_remap.guest_mode = 0;
4341                 irte->lo.fields_remap.destination = cfg->dest_apicid;
4342                 irte->lo.fields_remap.int_type = apic->irq_delivery_mode;
4343                 irte->lo.fields_remap.dm = apic->irq_dest_mode;
4344
4345                 /*
4346                  * This communicates the ga_tag back to the caller
4347                  * so that it can do all the necessary clean up.
4348                  */
4349                 ir_data->cached_ga_tag = 0;
4350         }
4351
4352         return modify_irte_ga(irte_info->devid, irte_info->index, irte, ir_data);
4353 }
4354
4355 static int amd_ir_set_affinity(struct irq_data *data,
4356                                const struct cpumask *mask, bool force)
4357 {
4358         struct amd_ir_data *ir_data = data->chip_data;
4359         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4360         struct irq_cfg *cfg = irqd_cfg(data);
4361         struct irq_data *parent = data->parent_data;
4362         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4363         int ret;
4364
4365         if (!iommu)
4366                 return -ENODEV;
4367
4368         ret = parent->chip->irq_set_affinity(parent, mask, force);
4369         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4370                 return ret;
4371
4372         /*
4373          * Atomically updates the IRTE with the new destination, vector
4374          * and flushes the interrupt entry cache.
4375          */
4376         iommu->irte_ops->set_affinity(ir_data->entry, irte_info->devid,
4377                             irte_info->index, cfg->vector, cfg->dest_apicid);
4378
4379         /*
4380          * After this point, all the interrupts will start arriving
4381          * at the new destination. So, time to cleanup the previous
4382          * vector allocation.
4383          */
4384         send_cleanup_vector(cfg);
4385
4386         return IRQ_SET_MASK_OK_DONE;
4387 }
4388
4389 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4390 {
4391         struct amd_ir_data *ir_data = irq_data->chip_data;
4392
4393         *msg = ir_data->msi_entry;
4394 }
4395
4396 static struct irq_chip amd_ir_chip = {
4397         .name                   = "AMD-IR",
4398         .irq_ack                = ir_ack_apic_edge,
4399         .irq_set_affinity       = amd_ir_set_affinity,
4400         .irq_set_vcpu_affinity  = amd_ir_set_vcpu_affinity,
4401         .irq_compose_msi_msg    = ir_compose_msi_msg,
4402 };
4403
4404 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4405 {
4406         struct fwnode_handle *fn;
4407
4408         fn = irq_domain_alloc_named_id_fwnode("AMD-IR", iommu->index);
4409         if (!fn)
4410                 return -ENOMEM;
4411         iommu->ir_domain = irq_domain_create_tree(fn, &amd_ir_domain_ops, iommu);
4412         irq_domain_free_fwnode(fn);
4413         if (!iommu->ir_domain)
4414                 return -ENOMEM;
4415
4416         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4417         iommu->msi_domain = arch_create_remap_msi_irq_domain(iommu->ir_domain,
4418                                                              "AMD-IR-MSI",
4419                                                              iommu->index);
4420         return 0;
4421 }
4422
4423 int amd_iommu_update_ga(int cpu, bool is_run, void *data)
4424 {
4425         unsigned long flags;
4426         struct amd_iommu *iommu;
4427         struct irq_remap_table *irt;
4428         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4429         int devid = ir_data->irq_2_irte.devid;
4430         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4431         struct irte_ga *ref = (struct irte_ga *) ir_data->ref;
4432
4433         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4434             !ref || !entry || !entry->lo.fields_vapic.guest_mode)
4435                 return 0;
4436
4437         iommu = amd_iommu_rlookup_table[devid];
4438         if (!iommu)
4439                 return -ENODEV;
4440
4441         irt = get_irq_table(devid, false);
4442         if (!irt)
4443                 return -ENODEV;
4444
4445         spin_lock_irqsave(&irt->lock, flags);
4446
4447         if (ref->lo.fields_vapic.guest_mode) {
4448                 if (cpu >= 0)
4449                         ref->lo.fields_vapic.destination = cpu;
4450                 ref->lo.fields_vapic.is_run = is_run;
4451                 barrier();
4452         }
4453
4454         spin_unlock_irqrestore(&irt->lock, flags);
4455
4456         iommu_flush_irt(iommu, devid);
4457         iommu_completion_wait(iommu);
4458         return 0;
4459 }
4460 EXPORT_SYMBOL(amd_iommu_update_ga);
4461 #endif