drivers/net/can/flexcan.c

   1 /*
   2  * flexcan.c - FLEXCAN CAN controller driver
   3  *
   4  * Copyright (c) 2005-2006 Varma Electronics Oy
   5  * Copyright (c) 2009 Sascha Hauer, Pengutronix
   6  * Copyright (c) 2010 Marc Kleine-Budde, Pengutronix
   7  *
   8  * Based on code originally by Andrey Volkov <avolkov@varma-el.com>
   9  *
  10  * LICENCE:
  11  * This program is free software; you can redistribute it and/or
  12  * modify it under the terms of the GNU General Public License as
  13  * published by the Free Software Foundation version 2.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  */
  21
  22 #include <linux/netdevice.h>
  23 #include <linux/can.h>
  24 #include <linux/can/dev.h>
  25 #include <linux/can/error.h>
  26 #include <linux/can/led.h>
  27 #include <linux/clk.h>
  28 #include <linux/delay.h>
  29 #include <linux/if_arp.h>
  30 #include <linux/if_ether.h>
  31 #include <linux/interrupt.h>
  32 #include <linux/io.h>
  33 #include <linux/kernel.h>
  34 #include <linux/list.h>
  35 #include <linux/module.h>
  36 #include <linux/of.h>
  37 #include <linux/of_device.h>
  38 #include <linux/platform_device.h>
  39 #include <linux/regulator/consumer.h>
  40
  41 #define DRV_NAME                        "flexcan"
  42
  43 /* 8 for RX fifo and 2 error handling */
  44 #define FLEXCAN_NAPI_WEIGHT             (8 + 2)
  45
  46 /* FLEXCAN module configuration register (CANMCR) bits */
  47 #define FLEXCAN_MCR_MDIS                BIT(31)
  48 #define FLEXCAN_MCR_FRZ                 BIT(30)
  49 #define FLEXCAN_MCR_FEN                 BIT(29)
  50 #define FLEXCAN_MCR_HALT                BIT(28)
  51 #define FLEXCAN_MCR_NOT_RDY             BIT(27)
  52 #define FLEXCAN_MCR_WAK_MSK             BIT(26)
  53 #define FLEXCAN_MCR_SOFTRST             BIT(25)
  54 #define FLEXCAN_MCR_FRZ_ACK             BIT(24)
  55 #define FLEXCAN_MCR_SUPV                BIT(23)
  56 #define FLEXCAN_MCR_SLF_WAK             BIT(22)
  57 #define FLEXCAN_MCR_WRN_EN              BIT(21)
  58 #define FLEXCAN_MCR_LPM_ACK             BIT(20)
  59 #define FLEXCAN_MCR_WAK_SRC             BIT(19)
  60 #define FLEXCAN_MCR_DOZE                BIT(18)
  61 #define FLEXCAN_MCR_SRX_DIS             BIT(17)
  62 #define FLEXCAN_MCR_BCC                 BIT(16)
  63 #define FLEXCAN_MCR_LPRIO_EN            BIT(13)
  64 #define FLEXCAN_MCR_AEN                 BIT(12)
  65 #define FLEXCAN_MCR_MAXMB(x)            ((x) & 0x7f)
  66 #define FLEXCAN_MCR_IDAM_A              (0x0 << 8)
  67 #define FLEXCAN_MCR_IDAM_B              (0x1 << 8)
  68 #define FLEXCAN_MCR_IDAM_C              (0x2 << 8)
  69 #define FLEXCAN_MCR_IDAM_D              (0x3 << 8)
  70
  71 /* FLEXCAN control register (CANCTRL) bits */
  72 #define FLEXCAN_CTRL_PRESDIV(x)         (((x) & 0xff) << 24)
  73 #define FLEXCAN_CTRL_RJW(x)             (((x) & 0x03) << 22)
  74 #define FLEXCAN_CTRL_PSEG1(x)           (((x) & 0x07) << 19)
  75 #define FLEXCAN_CTRL_PSEG2(x)           (((x) & 0x07) << 16)
  76 #define FLEXCAN_CTRL_BOFF_MSK           BIT(15)
  77 #define FLEXCAN_CTRL_ERR_MSK            BIT(14)
  78 #define FLEXCAN_CTRL_CLK_SRC            BIT(13)
  79 #define FLEXCAN_CTRL_LPB                BIT(12)
  80 #define FLEXCAN_CTRL_TWRN_MSK           BIT(11)
  81 #define FLEXCAN_CTRL_RWRN_MSK           BIT(10)
  82 #define FLEXCAN_CTRL_SMP                BIT(7)
  83 #define FLEXCAN_CTRL_BOFF_REC           BIT(6)
  84 #define FLEXCAN_CTRL_TSYN               BIT(5)
  85 #define FLEXCAN_CTRL_LBUF               BIT(4)
  86 #define FLEXCAN_CTRL_LOM                BIT(3)
  87 #define FLEXCAN_CTRL_PROPSEG(x)         ((x) & 0x07)
  88 #define FLEXCAN_CTRL_ERR_BUS            (FLEXCAN_CTRL_ERR_MSK)
  89 #define FLEXCAN_CTRL_ERR_STATE \
  90         (FLEXCAN_CTRL_TWRN_MSK | FLEXCAN_CTRL_RWRN_MSK | \
  91          FLEXCAN_CTRL_BOFF_MSK)
  92 #define FLEXCAN_CTRL_ERR_ALL \
  93         (FLEXCAN_CTRL_ERR_BUS | FLEXCAN_CTRL_ERR_STATE)
  94
  95 /* FLEXCAN control register 2 (CTRL2) bits */
  96 #define FLEXCAN_CTRL2_ECRWRE            BIT(29)
  97 #define FLEXCAN_CTRL2_WRMFRZ            BIT(28)
  98 #define FLEXCAN_CTRL2_RFFN(x)           (((x) & 0x0f) << 24)
  99 #define FLEXCAN_CTRL2_TASD(x)           (((x) & 0x1f) << 19)
 100 #define FLEXCAN_CTRL2_MRP               BIT(18)
 101 #define FLEXCAN_CTRL2_RRS               BIT(17)
 102 #define FLEXCAN_CTRL2_EACEN             BIT(16)
 103
 104 /* FLEXCAN memory error control register (MECR) bits */
 105 #define FLEXCAN_MECR_ECRWRDIS           BIT(31)
 106 #define FLEXCAN_MECR_HANCEI_MSK         BIT(19)
 107 #define FLEXCAN_MECR_FANCEI_MSK         BIT(18)
 108 #define FLEXCAN_MECR_CEI_MSK            BIT(16)
 109 #define FLEXCAN_MECR_HAERRIE            BIT(15)
 110 #define FLEXCAN_MECR_FAERRIE            BIT(14)
 111 #define FLEXCAN_MECR_EXTERRIE           BIT(13)
 112 #define FLEXCAN_MECR_RERRDIS            BIT(9)
 113 #define FLEXCAN_MECR_ECCDIS             BIT(8)
 114 #define FLEXCAN_MECR_NCEFAFRZ           BIT(7)
 115
 116 /* FLEXCAN error and status register (ESR) bits */
 117 #define FLEXCAN_ESR_TWRN_INT            BIT(17)
 118 #define FLEXCAN_ESR_RWRN_INT            BIT(16)
 119 #define FLEXCAN_ESR_BIT1_ERR            BIT(15)
 120 #define FLEXCAN_ESR_BIT0_ERR            BIT(14)
 121 #define FLEXCAN_ESR_ACK_ERR             BIT(13)
 122 #define FLEXCAN_ESR_CRC_ERR             BIT(12)
 123 #define FLEXCAN_ESR_FRM_ERR             BIT(11)
 124 #define FLEXCAN_ESR_STF_ERR             BIT(10)
 125 #define FLEXCAN_ESR_TX_WRN              BIT(9)
 126 #define FLEXCAN_ESR_RX_WRN              BIT(8)
 127 #define FLEXCAN_ESR_IDLE                BIT(7)
 128 #define FLEXCAN_ESR_TXRX                BIT(6)
 129 #define FLEXCAN_EST_FLT_CONF_SHIFT      (4)
 130 #define FLEXCAN_ESR_FLT_CONF_MASK       (0x3 << FLEXCAN_EST_FLT_CONF_SHIFT)
 131 #define FLEXCAN_ESR_FLT_CONF_ACTIVE     (0x0 << FLEXCAN_EST_FLT_CONF_SHIFT)
 132 #define FLEXCAN_ESR_FLT_CONF_PASSIVE    (0x1 << FLEXCAN_EST_FLT_CONF_SHIFT)
 133 #define FLEXCAN_ESR_BOFF_INT            BIT(2)
 134 #define FLEXCAN_ESR_ERR_INT             BIT(1)
 135 #define FLEXCAN_ESR_WAK_INT             BIT(0)
 136 #define FLEXCAN_ESR_ERR_BUS \
 137         (FLEXCAN_ESR_BIT1_ERR | FLEXCAN_ESR_BIT0_ERR | \
 138          FLEXCAN_ESR_ACK_ERR | FLEXCAN_ESR_CRC_ERR | \
 139          FLEXCAN_ESR_FRM_ERR | FLEXCAN_ESR_STF_ERR)
 140 #define FLEXCAN_ESR_ERR_STATE \
 141         (FLEXCAN_ESR_TWRN_INT | FLEXCAN_ESR_RWRN_INT | FLEXCAN_ESR_BOFF_INT)
 142 #define FLEXCAN_ESR_ERR_ALL \
 143         (FLEXCAN_ESR_ERR_BUS | FLEXCAN_ESR_ERR_STATE)
 144 #define FLEXCAN_ESR_ALL_INT \
 145         (FLEXCAN_ESR_TWRN_INT | FLEXCAN_ESR_RWRN_INT | \
 146          FLEXCAN_ESR_BOFF_INT | FLEXCAN_ESR_ERR_INT)
 147
 148 /* FLEXCAN interrupt flag register (IFLAG) bits */
 149 /* Errata ERR005829 step7: Reserve first valid MB */
 150 #define FLEXCAN_TX_BUF_RESERVED         8
 151 #define FLEXCAN_TX_BUF_ID               9
 152 #define FLEXCAN_IFLAG_BUF(x)            BIT(x)
 153 #define FLEXCAN_IFLAG_RX_FIFO_OVERFLOW  BIT(7)
 154 #define FLEXCAN_IFLAG_RX_FIFO_WARN      BIT(6)
 155 #define FLEXCAN_IFLAG_RX_FIFO_AVAILABLE BIT(5)
 156 #define FLEXCAN_IFLAG_DEFAULT \
 157         (FLEXCAN_IFLAG_RX_FIFO_OVERFLOW | FLEXCAN_IFLAG_RX_FIFO_AVAILABLE | \
 158          FLEXCAN_IFLAG_BUF(FLEXCAN_TX_BUF_ID))
 159
 160 /* FLEXCAN message buffers */
 161 #define FLEXCAN_MB_CODE_RX_INACTIVE     (0x0 << 24)
 162 #define FLEXCAN_MB_CODE_RX_EMPTY        (0x4 << 24)
 163 #define FLEXCAN_MB_CODE_RX_FULL         (0x2 << 24)
 164 #define FLEXCAN_MB_CODE_RX_OVERRUN      (0x6 << 24)
 165 #define FLEXCAN_MB_CODE_RX_RANSWER      (0xa << 24)
 166
 167 #define FLEXCAN_MB_CODE_TX_INACTIVE     (0x8 << 24)
 168 #define FLEXCAN_MB_CODE_TX_ABORT        (0x9 << 24)
 169 #define FLEXCAN_MB_CODE_TX_DATA         (0xc << 24)
 170 #define FLEXCAN_MB_CODE_TX_TANSWER      (0xe << 24)
 171
 172 #define FLEXCAN_MB_CNT_SRR              BIT(22)
 173 #define FLEXCAN_MB_CNT_IDE              BIT(21)
 174 #define FLEXCAN_MB_CNT_RTR              BIT(20)
 175 #define FLEXCAN_MB_CNT_LENGTH(x)        (((x) & 0xf) << 16)
 176 #define FLEXCAN_MB_CNT_TIMESTAMP(x)     ((x) & 0xffff)
 177
 178 #define FLEXCAN_TIMEOUT_US              (50)
 179
 180 /* FLEXCAN hardware feature flags
 181  *
 182  * Below is some version info we got:
 183  *    SOC   Version   IP-Version  Glitch- [TR]WRN_INT Memory err RTR re-
 184  *                                Filter? connected?  detection  ception in MB
 185  *   MX25  FlexCAN2  03.00.00.00     no        no         no        no
 186  *   MX28  FlexCAN2  03.00.04.00    yes       yes         no        no
 187  *   MX35  FlexCAN2  03.00.00.00     no        no         no        no
 188  *   MX53  FlexCAN2  03.00.00.00    yes        no         no        no
 189  *   MX6s  FlexCAN3  10.00.12.00    yes       yes         no       yes
 190  *   VF610 FlexCAN3  ?               no       yes        yes       yes?
 191  *
 192  * Some SOCs do not have the RX_WARN & TX_WARN interrupt line connected.
 193  */
 194 #define FLEXCAN_HAS_V10_FEATURES        BIT(1) /* For core version >= 10 */
 195 #define FLEXCAN_HAS_BROKEN_ERR_STATE    BIT(2) /* [TR]WRN_INT not connected */
 196 #define FLEXCAN_HAS_MECR_FEATURES       BIT(3) /* Memory error detection */
 197
 198 /* Structure of the message buffer */
 199 struct flexcan_mb {
 200         u32 can_ctrl;
 201         u32 can_id;
 202         u32 data[2];
 203 };
 204
 205 /* Structure of the hardware registers */
 206 struct flexcan_regs {
 207         u32 mcr;                /* 0x00 */
 208         u32 ctrl;               /* 0x04 */
 209         u32 timer;              /* 0x08 */
 210         u32 _reserved1;         /* 0x0c */
 211         u32 rxgmask;            /* 0x10 */
 212         u32 rx14mask;           /* 0x14 */
 213         u32 rx15mask;           /* 0x18 */
 214         u32 ecr;                /* 0x1c */
 215         u32 esr;                /* 0x20 */
 216         u32 imask2;             /* 0x24 */
 217         u32 imask1;             /* 0x28 */
 218         u32 iflag2;             /* 0x2c */
 219         u32 iflag1;             /* 0x30 */
 220         u32 ctrl2;              /* 0x34 */
 221         u32 esr2;               /* 0x38 */
 222         u32 imeur;              /* 0x3c */
 223         u32 lrfr;               /* 0x40 */
 224         u32 crcr;               /* 0x44 */
 225         u32 rxfgmask;           /* 0x48 */
 226         u32 rxfir;              /* 0x4c */
 227         u32 _reserved3[12];     /* 0x50 */
 228         struct flexcan_mb cantxfg[64];  /* 0x80 */
 229         /* FIFO-mode:
 230          *                      MB
 231          * 0x080...0x08f        0       RX message buffer
 232          * 0x090...0x0df        1-5     reserverd
 233          * 0x0e0...0x0ff        6-7     8 entry ID table
 234          *                              (mx25, mx28, mx35, mx53)
 235          * 0x0e0...0x2df        6-7..37 8..128 entry ID table
 236          *                              size conf'ed via ctrl2::RFFN
 237          *                              (mx6, vf610)
 238          */
 239         u32 _reserved4[408];
 240         u32 mecr;               /* 0xae0 */
 241         u32 erriar;             /* 0xae4 */
 242         u32 erridpr;            /* 0xae8 */
 243         u32 errippr;            /* 0xaec */
 244         u32 rerrar;             /* 0xaf0 */
 245         u32 rerrdr;             /* 0xaf4 */
 246         u32 rerrsynr;           /* 0xaf8 */
 247         u32 errsr;              /* 0xafc */
 248 };
 249
 250 struct flexcan_devtype_data {
 251         u32 features;   /* hardware controller features */
 252 };
 253
 254 struct flexcan_priv {
 255         struct can_priv can;
 256         struct napi_struct napi;
 257
 258         void __iomem *base;
 259         u32 reg_esr;
 260         u32 reg_ctrl_default;
 261
 262         struct clk *clk_ipg;
 263         struct clk *clk_per;
 264         struct flexcan_platform_data *pdata;
 265         const struct flexcan_devtype_data *devtype_data;
 266         struct regulator *reg_xceiver;
 267 };
 268
 269 static struct flexcan_devtype_data fsl_p1010_devtype_data = {
 270         .features = FLEXCAN_HAS_BROKEN_ERR_STATE,
 271 };
 272
 273 static struct flexcan_devtype_data fsl_imx28_devtype_data;
 274
 275 static struct flexcan_devtype_data fsl_imx6q_devtype_data = {
 276         .features = FLEXCAN_HAS_V10_FEATURES,
 277 };
 278
 279 static struct flexcan_devtype_data fsl_vf610_devtype_data = {
 280         .features = FLEXCAN_HAS_V10_FEATURES | FLEXCAN_HAS_MECR_FEATURES,
 281 };
 282
 283 static const struct can_bittiming_const flexcan_bittiming_const = {
 284         .name = DRV_NAME,
 285         .tseg1_min = 4,
 286         .tseg1_max = 16,
 287         .tseg2_min = 2,
 288         .tseg2_max = 8,
 289         .sjw_max = 4,
 290         .brp_min = 1,
 291         .brp_max = 256,
 292         .brp_inc = 1,
 293 };
 294
 295 /* Abstract off the read/write for arm versus ppc. This
 296  * assumes that PPC uses big-endian registers and everything
 297  * else uses little-endian registers, independent of CPU
 298  * endianness.
 299  */
 300 #if defined(CONFIG_PPC)
 301 static inline u32 flexcan_read(void __iomem *addr)
 302 {
 303         return in_be32(addr);
 304 }
 305
 306 static inline void flexcan_write(u32 val, void __iomem *addr)
 307 {
 308         out_be32(addr, val);
 309 }
 310 #else
 311 static inline u32 flexcan_read(void __iomem *addr)
 312 {
 313         return readl(addr);
 314 }
 315
 316 static inline void flexcan_write(u32 val, void __iomem *addr)
 317 {
 318         writel(val, addr);
 319 }
 320 #endif
 321
 322 static inline int flexcan_transceiver_enable(const struct flexcan_priv *priv)
 323 {
 324         if (!priv->reg_xceiver)
 325                 return 0;
 326
 327         return regulator_enable(priv->reg_xceiver);
 328 }
 329
 330 static inline int flexcan_transceiver_disable(const struct flexcan_priv *priv)
 331 {
 332         if (!priv->reg_xceiver)
 333                 return 0;
 334
 335         return regulator_disable(priv->reg_xceiver);
 336 }
 337
 338 static inline int flexcan_has_and_handle_berr(const struct flexcan_priv *priv,
 339                                               u32 reg_esr)
 340 {
 341         return (priv->can.ctrlmode & CAN_CTRLMODE_BERR_REPORTING) &&
 342                 (reg_esr & FLEXCAN_ESR_ERR_BUS);
 343 }
 344
 345 static int flexcan_chip_enable(struct flexcan_priv *priv)
 346 {
 347         struct flexcan_regs __iomem *regs = priv->base;
 348         unsigned int timeout = FLEXCAN_TIMEOUT_US / 10;
 349         u32 reg;
 350
 351         reg = flexcan_read(&regs->mcr);
 352         reg &= ~FLEXCAN_MCR_MDIS;
 353         flexcan_write(reg, &regs->mcr);
 354
 355         while (timeout-- && (flexcan_read(&regs->mcr) & FLEXCAN_MCR_LPM_ACK))
 356                 udelay(10);
 357
 358         if (flexcan_read(&regs->mcr) & FLEXCAN_MCR_LPM_ACK)
 359                 return -ETIMEDOUT;
 360
 361         return 0;
 362 }
 363
 364 static int flexcan_chip_disable(struct flexcan_priv *priv)
 365 {
 366         struct flexcan_regs __iomem *regs = priv->base;
 367         unsigned int timeout = FLEXCAN_TIMEOUT_US / 10;
 368         u32 reg;
 369
 370         reg = flexcan_read(&regs->mcr);
 371         reg |= FLEXCAN_MCR_MDIS;
 372         flexcan_write(reg, &regs->mcr);
 373
 374         while (timeout-- && !(flexcan_read(&regs->mcr) & FLEXCAN_MCR_LPM_ACK))
 375                 udelay(10);
 376
 377         if (!(flexcan_read(&regs->mcr) & FLEXCAN_MCR_LPM_ACK))
 378                 return -ETIMEDOUT;
 379
 380         return 0;
 381 }
 382
 383 static int flexcan_chip_freeze(struct flexcan_priv *priv)
 384 {
 385         struct flexcan_regs __iomem *regs = priv->base;
 386         unsigned int timeout = 1000 * 1000 * 10 / priv->can.bittiming.bitrate;
 387         u32 reg;
 388
 389         reg = flexcan_read(&regs->mcr);
 390         reg |= FLEXCAN_MCR_HALT;
 391         flexcan_write(reg, &regs->mcr);
 392
 393         while (timeout-- && !(flexcan_read(&regs->mcr) & FLEXCAN_MCR_FRZ_ACK))
 394                 udelay(100);
 395
 396         if (!(flexcan_read(&regs->mcr) & FLEXCAN_MCR_FRZ_ACK))
 397                 return -ETIMEDOUT;
 398
 399         return 0;
 400 }
 401
 402 static int flexcan_chip_unfreeze(struct flexcan_priv *priv)
 403 {
 404         struct flexcan_regs __iomem *regs = priv->base;
 405         unsigned int timeout = FLEXCAN_TIMEOUT_US / 10;
 406         u32 reg;
 407
 408         reg = flexcan_read(&regs->mcr);
 409         reg &= ~FLEXCAN_MCR_HALT;
 410         flexcan_write(reg, &regs->mcr);
 411
 412         while (timeout-- && (flexcan_read(&regs->mcr) & FLEXCAN_MCR_FRZ_ACK))
 413                 udelay(10);
 414
 415         if (flexcan_read(&regs->mcr) & FLEXCAN_MCR_FRZ_ACK)
 416                 return -ETIMEDOUT;
 417
 418         return 0;
 419 }
 420
 421 static int flexcan_chip_softreset(struct flexcan_priv *priv)
 422 {
 423         struct flexcan_regs __iomem *regs = priv->base;
 424         unsigned int timeout = FLEXCAN_TIMEOUT_US / 10;
 425
 426         flexcan_write(FLEXCAN_MCR_SOFTRST, &regs->mcr);
 427         while (timeout-- && (flexcan_read(&regs->mcr) & FLEXCAN_MCR_SOFTRST))
 428                 udelay(10);
 429
 430         if (flexcan_read(&regs->mcr) & FLEXCAN_MCR_SOFTRST)
 431                 return -ETIMEDOUT;
 432
 433         return 0;
 434 }
 435
 436 static int __flexcan_get_berr_counter(const struct net_device *dev,
 437                                       struct can_berr_counter *bec)
 438 {
 439         const struct flexcan_priv *priv = netdev_priv(dev);
 440         struct flexcan_regs __iomem *regs = priv->base;
 441         u32 reg = flexcan_read(&regs->ecr);
 442
 443         bec->txerr = (reg >> 0) & 0xff;
 444         bec->rxerr = (reg >> 8) & 0xff;
 445
 446         return 0;
 447 }
 448
 449 static int flexcan_get_berr_counter(const struct net_device *dev,
 450                                     struct can_berr_counter *bec)
 451 {
 452         const struct flexcan_priv *priv = netdev_priv(dev);
 453         int err;
 454
 455         err = clk_prepare_enable(priv->clk_ipg);
 456         if (err)
 457                 return err;
 458
 459         err = clk_prepare_enable(priv->clk_per);
 460         if (err)
 461                 goto out_disable_ipg;
 462
 463         err = __flexcan_get_berr_counter(dev, bec);
 464
 465         clk_disable_unprepare(priv->clk_per);
 466  out_disable_ipg:
 467         clk_disable_unprepare(priv->clk_ipg);
 468
 469         return err;
 470 }
 471
 472 static int flexcan_start_xmit(struct sk_buff *skb, struct net_device *dev)
 473 {
 474         const struct flexcan_priv *priv = netdev_priv(dev);
 475         struct flexcan_regs __iomem *regs = priv->base;
 476         struct can_frame *cf = (struct can_frame *)skb->data;
 477         u32 can_id;
 478         u32 data;
 479         u32 ctrl = FLEXCAN_MB_CODE_TX_DATA | (cf->can_dlc << 16);
 480
 481         if (can_dropped_invalid_skb(dev, skb))
 482                 return NETDEV_TX_OK;
 483
 484         netif_stop_queue(dev);
 485
 486         if (cf->can_id & CAN_EFF_FLAG) {
 487                 can_id = cf->can_id & CAN_EFF_MASK;
 488                 ctrl |= FLEXCAN_MB_CNT_IDE | FLEXCAN_MB_CNT_SRR;
 489         } else {
 490                 can_id = (cf->can_id & CAN_SFF_MASK) << 18;
 491         }
 492
 493         if (cf->can_id & CAN_RTR_FLAG)
 494                 ctrl |= FLEXCAN_MB_CNT_RTR;
 495
 496         if (cf->can_dlc > 0) {
 497                 data = be32_to_cpup((__be32 *)&cf->data[0]);
 498                 flexcan_write(data, &regs->cantxfg[FLEXCAN_TX_BUF_ID].data[0]);
 499         }
 500         if (cf->can_dlc > 3) {
 501                 data = be32_to_cpup((__be32 *)&cf->data[4]);
 502                 flexcan_write(data, &regs->cantxfg[FLEXCAN_TX_BUF_ID].data[1]);
 503         }
 504
 505         can_put_echo_skb(skb, dev, 0);
 506
 507         flexcan_write(can_id, &regs->cantxfg[FLEXCAN_TX_BUF_ID].can_id);
 508         flexcan_write(ctrl, &regs->cantxfg[FLEXCAN_TX_BUF_ID].can_ctrl);
 509
 510         /* Errata ERR005829 step8:
 511          * Write twice INACTIVE(0x8) code to first MB.
 512          */
 513         flexcan_write(FLEXCAN_MB_CODE_TX_INACTIVE,
 514                       &regs->cantxfg[FLEXCAN_TX_BUF_RESERVED].can_ctrl);
 515         flexcan_write(FLEXCAN_MB_CODE_TX_INACTIVE,
 516                       &regs->cantxfg[FLEXCAN_TX_BUF_RESERVED].can_ctrl);
 517
 518         return NETDEV_TX_OK;
 519 }
 520
 521 static void do_bus_err(struct net_device *dev,
 522                        struct can_frame *cf, u32 reg_esr)
 523 {
 524         struct flexcan_priv *priv = netdev_priv(dev);
 525         int rx_errors = 0, tx_errors = 0;
 526
 527         cf->can_id |= CAN_ERR_PROT | CAN_ERR_BUSERROR;
 528
 529         if (reg_esr & FLEXCAN_ESR_BIT1_ERR) {
 530                 netdev_dbg(dev, "BIT1_ERR irq\n");
 531                 cf->data[2] |= CAN_ERR_PROT_BIT1;
 532                 tx_errors = 1;
 533         }
 534         if (reg_esr & FLEXCAN_ESR_BIT0_ERR) {
 535                 netdev_dbg(dev, "BIT0_ERR irq\n");
 536                 cf->data[2] |= CAN_ERR_PROT_BIT0;
 537                 tx_errors = 1;
 538         }
 539         if (reg_esr & FLEXCAN_ESR_ACK_ERR) {
 540                 netdev_dbg(dev, "ACK_ERR irq\n");
 541                 cf->can_id |= CAN_ERR_ACK;
 542                 cf->data[3] |= CAN_ERR_PROT_LOC_ACK;
 543                 tx_errors = 1;
 544         }
 545         if (reg_esr & FLEXCAN_ESR_CRC_ERR) {
 546                 netdev_dbg(dev, "CRC_ERR irq\n");
 547                 cf->data[2] |= CAN_ERR_PROT_BIT;
 548                 cf->data[3] |= CAN_ERR_PROT_LOC_CRC_SEQ;
 549                 rx_errors = 1;
 550         }
 551         if (reg_esr & FLEXCAN_ESR_FRM_ERR) {
 552                 netdev_dbg(dev, "FRM_ERR irq\n");
 553                 cf->data[2] |= CAN_ERR_PROT_FORM;
 554                 rx_errors = 1;
 555         }
 556         if (reg_esr & FLEXCAN_ESR_STF_ERR) {
 557                 netdev_dbg(dev, "STF_ERR irq\n");
 558                 cf->data[2] |= CAN_ERR_PROT_STUFF;
 559                 rx_errors = 1;
 560         }
 561
 562         priv->can.can_stats.bus_error++;
 563         if (rx_errors)
 564                 dev->stats.rx_errors++;
 565         if (tx_errors)
 566                 dev->stats.tx_errors++;
 567 }
 568
 569 static int flexcan_poll_bus_err(struct net_device *dev, u32 reg_esr)
 570 {
 571         struct sk_buff *skb;
 572         struct can_frame *cf;
 573
 574         skb = alloc_can_err_skb(dev, &cf);
 575         if (unlikely(!skb))
 576                 return 0;
 577
 578         do_bus_err(dev, cf, reg_esr);
 579
 580         dev->stats.rx_packets++;
 581         dev->stats.rx_bytes += cf->can_dlc;
 582         netif_receive_skb(skb);
 583
 584         return 1;
 585 }
 586
 587 static int flexcan_poll_state(struct net_device *dev, u32 reg_esr)
 588 {
 589         struct flexcan_priv *priv = netdev_priv(dev);
 590         struct sk_buff *skb;
 591         struct can_frame *cf;
 592         enum can_state new_state = 0, rx_state = 0, tx_state = 0;
 593         int flt;
 594         struct can_berr_counter bec;
 595
 596         flt = reg_esr & FLEXCAN_ESR_FLT_CONF_MASK;
 597         if (likely(flt == FLEXCAN_ESR_FLT_CONF_ACTIVE)) {
 598                 tx_state = unlikely(reg_esr & FLEXCAN_ESR_TX_WRN) ?
 599                         CAN_STATE_ERROR_WARNING : CAN_STATE_ERROR_ACTIVE;
 600                 rx_state = unlikely(reg_esr & FLEXCAN_ESR_RX_WRN) ?
 601                         CAN_STATE_ERROR_WARNING : CAN_STATE_ERROR_ACTIVE;
 602                 new_state = max(tx_state, rx_state);
 603         } else {
 604                 __flexcan_get_berr_counter(dev, &bec);
 605                 new_state = flt == FLEXCAN_ESR_FLT_CONF_PASSIVE ?
 606                         CAN_STATE_ERROR_PASSIVE : CAN_STATE_BUS_OFF;
 607                 rx_state = bec.rxerr >= bec.txerr ? new_state : 0;
 608                 tx_state = bec.rxerr <= bec.txerr ? new_state : 0;
 609         }
 610
 611         /* state hasn't changed */
 612         if (likely(new_state == priv->can.state))
 613                 return 0;
 614
 615         skb = alloc_can_err_skb(dev, &cf);
 616         if (unlikely(!skb))
 617                 return 0;
 618
 619         can_change_state(dev, cf, tx_state, rx_state);
 620
 621         if (unlikely(new_state == CAN_STATE_BUS_OFF))
 622                 can_bus_off(dev);
 623
 624         dev->stats.rx_packets++;
 625         dev->stats.rx_bytes += cf->can_dlc;
 626         netif_receive_skb(skb);
 627
 628         return 1;
 629 }
 630
 631 static void flexcan_read_fifo(const struct net_device *dev,
 632                               struct can_frame *cf)
 633 {
 634         const struct flexcan_priv *priv = netdev_priv(dev);
 635         struct flexcan_regs __iomem *regs = priv->base;
 636         struct flexcan_mb __iomem *mb = &regs->cantxfg[0];
 637         u32 reg_ctrl, reg_id;
 638
 639         reg_ctrl = flexcan_read(&mb->can_ctrl);
 640         reg_id = flexcan_read(&mb->can_id);
 641         if (reg_ctrl & FLEXCAN_MB_CNT_IDE)
 642                 cf->can_id = ((reg_id >> 0) & CAN_EFF_MASK) | CAN_EFF_FLAG;
 643         else
 644                 cf->can_id = (reg_id >> 18) & CAN_SFF_MASK;
 645
 646         if (reg_ctrl & FLEXCAN_MB_CNT_RTR)
 647                 cf->can_id |= CAN_RTR_FLAG;
 648         cf->can_dlc = get_can_dlc((reg_ctrl >> 16) & 0xf);
 649
 650         *(__be32 *)(cf->data + 0) = cpu_to_be32(flexcan_read(&mb->data[0]));
 651         *(__be32 *)(cf->data + 4) = cpu_to_be32(flexcan_read(&mb->data[1]));
 652
 653         /* mark as read */
 654         flexcan_write(FLEXCAN_IFLAG_RX_FIFO_AVAILABLE, &regs->iflag1);
 655         flexcan_read(&regs->timer);
 656 }
 657
 658 static int flexcan_read_frame(struct net_device *dev)
 659 {
 660         struct net_device_stats *stats = &dev->stats;
 661         struct can_frame *cf;
 662         struct sk_buff *skb;
 663
 664         skb = alloc_can_skb(dev, &cf);
 665         if (unlikely(!skb)) {
 666                 stats->rx_dropped++;
 667                 return 0;
 668         }
 669
 670         flexcan_read_fifo(dev, cf);
 671
 672         stats->rx_packets++;
 673         stats->rx_bytes += cf->can_dlc;
 674         netif_receive_skb(skb);
 675
 676         can_led_event(dev, CAN_LED_EVENT_RX);
 677
 678         return 1;
 679 }
 680
 681 static int flexcan_poll(struct napi_struct *napi, int quota)
 682 {
 683         struct net_device *dev = napi->dev;
 684         const struct flexcan_priv *priv = netdev_priv(dev);
 685         struct flexcan_regs __iomem *regs = priv->base;
 686         u32 reg_iflag1, reg_esr;
 687         int work_done = 0;
 688
 689         /* The error bits are cleared on read,
 690          * use saved value from irq handler.
 691          */
 692         reg_esr = flexcan_read(&regs->esr) | priv->reg_esr;
 693
 694         /* handle state changes */
 695         work_done += flexcan_poll_state(dev, reg_esr);
 696
 697         /* handle RX-FIFO */
 698         reg_iflag1 = flexcan_read(&regs->iflag1);
 699         while (reg_iflag1 & FLEXCAN_IFLAG_RX_FIFO_AVAILABLE &&
 700                work_done < quota) {
 701                 work_done += flexcan_read_frame(dev);
 702                 reg_iflag1 = flexcan_read(&regs->iflag1);
 703         }
 704
 705         /* report bus errors */
 706         if (flexcan_has_and_handle_berr(priv, reg_esr) && work_done < quota)
 707                 work_done += flexcan_poll_bus_err(dev, reg_esr);
 708
 709         if (work_done < quota) {
 710                 napi_complete(napi);
 711                 /* enable IRQs */
 712                 flexcan_write(FLEXCAN_IFLAG_DEFAULT, &regs->imask1);
 713                 flexcan_write(priv->reg_ctrl_default, &regs->ctrl);
 714         }
 715
 716         return work_done;
 717 }
 718
 719 static irqreturn_t flexcan_irq(int irq, void *dev_id)
 720 {
 721         struct net_device *dev = dev_id;
 722         struct net_device_stats *stats = &dev->stats;
 723         struct flexcan_priv *priv = netdev_priv(dev);
 724         struct flexcan_regs __iomem *regs = priv->base;
 725         u32 reg_iflag1, reg_esr;
 726
 727         reg_iflag1 = flexcan_read(&regs->iflag1);
 728         reg_esr = flexcan_read(&regs->esr);
 729
 730         /* ACK all bus error and state change IRQ sources */
 731         if (reg_esr & FLEXCAN_ESR_ALL_INT)
 732                 flexcan_write(reg_esr & FLEXCAN_ESR_ALL_INT, &regs->esr);
 733
 734         /* schedule NAPI in case of:
 735          * - rx IRQ
 736          * - state change IRQ
 737          * - bus error IRQ and bus error reporting is activated
 738          */
 739         if ((reg_iflag1 & FLEXCAN_IFLAG_RX_FIFO_AVAILABLE) ||
 740             (reg_esr & FLEXCAN_ESR_ERR_STATE) ||
 741             flexcan_has_and_handle_berr(priv, reg_esr)) {
 742                 /* The error bits are cleared on read,
 743                  * save them for later use.
 744                  */
 745                 priv->reg_esr = reg_esr & FLEXCAN_ESR_ERR_BUS;
 746                 flexcan_write(FLEXCAN_IFLAG_DEFAULT &
 747                               ~FLEXCAN_IFLAG_RX_FIFO_AVAILABLE, &regs->imask1);
 748                 flexcan_write(priv->reg_ctrl_default & ~FLEXCAN_CTRL_ERR_ALL,
 749                               &regs->ctrl);
 750                 napi_schedule(&priv->napi);
 751         }
 752
 753         /* FIFO overflow */
 754         if (reg_iflag1 & FLEXCAN_IFLAG_RX_FIFO_OVERFLOW) {
 755                 flexcan_write(FLEXCAN_IFLAG_RX_FIFO_OVERFLOW, &regs->iflag1);
 756                 dev->stats.rx_over_errors++;
 757                 dev->stats.rx_errors++;
 758         }
 759
 760         /* transmission complete interrupt */
 761         if (reg_iflag1 & (1 << FLEXCAN_TX_BUF_ID)) {
 762                 stats->tx_bytes += can_get_echo_skb(dev, 0);
 763                 stats->tx_packets++;
 764                 can_led_event(dev, CAN_LED_EVENT_TX);
 765
 766                 /* after sending a RTR frame MB is in RX mode */
 767                 flexcan_write(FLEXCAN_MB_CODE_TX_INACTIVE,
 768                               &regs->cantxfg[FLEXCAN_TX_BUF_ID].can_ctrl);
 769                 flexcan_write((1 << FLEXCAN_TX_BUF_ID), &regs->iflag1);
 770                 netif_wake_queue(dev);
 771         }
 772
 773         return IRQ_HANDLED;
 774 }
 775
 776 static void flexcan_set_bittiming(struct net_device *dev)
 777 {
 778         const struct flexcan_priv *priv = netdev_priv(dev);
 779         const struct can_bittiming *bt = &priv->can.bittiming;
 780         struct flexcan_regs __iomem *regs = priv->base;
 781         u32 reg;
 782
 783         reg = flexcan_read(&regs->ctrl);
 784         reg &= ~(FLEXCAN_CTRL_PRESDIV(0xff) |
 785                  FLEXCAN_CTRL_RJW(0x3) |
 786                  FLEXCAN_CTRL_PSEG1(0x7) |
 787                  FLEXCAN_CTRL_PSEG2(0x7) |
 788                  FLEXCAN_CTRL_PROPSEG(0x7) |
 789                  FLEXCAN_CTRL_LPB |
 790                  FLEXCAN_CTRL_SMP |
 791                  FLEXCAN_CTRL_LOM);
 792
 793         reg |= FLEXCAN_CTRL_PRESDIV(bt->brp - 1) |
 794                 FLEXCAN_CTRL_PSEG1(bt->phase_seg1 - 1) |
 795                 FLEXCAN_CTRL_PSEG2(bt->phase_seg2 - 1) |
 796                 FLEXCAN_CTRL_RJW(bt->sjw - 1) |
 797                 FLEXCAN_CTRL_PROPSEG(bt->prop_seg - 1);
 798
 799         if (priv->can.ctrlmode & CAN_CTRLMODE_LOOPBACK)
 800                 reg |= FLEXCAN_CTRL_LPB;
 801         if (priv->can.ctrlmode & CAN_CTRLMODE_LISTENONLY)
 802                 reg |= FLEXCAN_CTRL_LOM;
 803         if (priv->can.ctrlmode & CAN_CTRLMODE_3_SAMPLES)
 804                 reg |= FLEXCAN_CTRL_SMP;
 805
 806         netdev_dbg(dev, "writing ctrl=0x%08x\n", reg);
 807         flexcan_write(reg, &regs->ctrl);
 808
 809         /* print chip status */
 810         netdev_dbg(dev, "%s: mcr=0x%08x ctrl=0x%08x\n", __func__,
 811                    flexcan_read(&regs->mcr), flexcan_read(&regs->ctrl));
 812 }
 813
 814 /* flexcan_chip_start
 815  *
 816  * this functions is entered with clocks enabled
 817  *
 818  */
 819 static int flexcan_chip_start(struct net_device *dev)
 820 {
 821         struct flexcan_priv *priv = netdev_priv(dev);
 822         struct flexcan_regs __iomem *regs = priv->base;
 823         u32 reg_mcr, reg_ctrl, reg_ctrl2, reg_mecr;
 824         int err, i;
 825
 826         /* enable module */
 827         err = flexcan_chip_enable(priv);
 828         if (err)
 829                 return err;
 830
 831         /* soft reset */
 832         err = flexcan_chip_softreset(priv);
 833         if (err)
 834                 goto out_chip_disable;
 835
 836         flexcan_set_bittiming(dev);
 837
 838         /* MCR
 839          *
 840          * enable freeze
 841          * enable fifo
 842          * halt now
 843          * only supervisor access
 844          * enable warning int
 845          * choose format C
 846          * disable local echo
 847          */
 848         reg_mcr = flexcan_read(&regs->mcr);
 849         reg_mcr &= ~FLEXCAN_MCR_MAXMB(0xff);
 850         reg_mcr |= FLEXCAN_MCR_FRZ | FLEXCAN_MCR_FEN | FLEXCAN_MCR_HALT |
 851                 FLEXCAN_MCR_SUPV | FLEXCAN_MCR_WRN_EN |
 852                 FLEXCAN_MCR_IDAM_C | FLEXCAN_MCR_SRX_DIS |
 853                 FLEXCAN_MCR_MAXMB(FLEXCAN_TX_BUF_ID);
 854         netdev_dbg(dev, "%s: writing mcr=0x%08x", __func__, reg_mcr);
 855         flexcan_write(reg_mcr, &regs->mcr);
 856
 857         /* CTRL
 858          *
 859          * disable timer sync feature
 860          *
 861          * disable auto busoff recovery
 862          * transmit lowest buffer first
 863          *
 864          * enable tx and rx warning interrupt
 865          * enable bus off interrupt
 866          * (== FLEXCAN_CTRL_ERR_STATE)
 867          */
 868         reg_ctrl = flexcan_read(&regs->ctrl);
 869         reg_ctrl &= ~FLEXCAN_CTRL_TSYN;
 870         reg_ctrl |= FLEXCAN_CTRL_BOFF_REC | FLEXCAN_CTRL_LBUF |
 871                 FLEXCAN_CTRL_ERR_STATE;
 872
 873         /* enable the "error interrupt" (FLEXCAN_CTRL_ERR_MSK),
 874          * on most Flexcan cores, too. Otherwise we don't get
 875          * any error warning or passive interrupts.
 876          */
 877         if (priv->devtype_data->features & FLEXCAN_HAS_BROKEN_ERR_STATE ||
 878             priv->can.ctrlmode & CAN_CTRLMODE_BERR_REPORTING)
 879                 reg_ctrl |= FLEXCAN_CTRL_ERR_MSK;
 880         else
 881                 reg_ctrl &= ~FLEXCAN_CTRL_ERR_MSK;
 882
 883         /* save for later use */
 884         priv->reg_ctrl_default = reg_ctrl;
 885         netdev_dbg(dev, "%s: writing ctrl=0x%08x", __func__, reg_ctrl);
 886         flexcan_write(reg_ctrl, &regs->ctrl);
 887
 888         /* clear and invalidate all mailboxes first */
 889         for (i = FLEXCAN_TX_BUF_ID; i < ARRAY_SIZE(regs->cantxfg); i++) {
 890                 flexcan_write(FLEXCAN_MB_CODE_RX_INACTIVE,
 891                               &regs->cantxfg[i].can_ctrl);
 892         }
 893
 894         /* Errata ERR005829: mark first TX mailbox as INACTIVE */
 895         flexcan_write(FLEXCAN_MB_CODE_TX_INACTIVE,
 896                       &regs->cantxfg[FLEXCAN_TX_BUF_RESERVED].can_ctrl);
 897
 898         /* mark TX mailbox as INACTIVE */
 899         flexcan_write(FLEXCAN_MB_CODE_TX_INACTIVE,
 900                       &regs->cantxfg[FLEXCAN_TX_BUF_ID].can_ctrl);
 901
 902         /* acceptance mask/acceptance code (accept everything) */
 903         flexcan_write(0x0, &regs->rxgmask);
 904         flexcan_write(0x0, &regs->rx14mask);
 905         flexcan_write(0x0, &regs->rx15mask);
 906
 907         if (priv->devtype_data->features & FLEXCAN_HAS_V10_FEATURES)
 908                 flexcan_write(0x0, &regs->rxfgmask);
 909
 910         /* On Vybrid, disable memory error detection interrupts
 911          * and freeze mode.
 912          * This also works around errata e5295 which generates
 913          * false positive memory errors and put the device in
 914          * freeze mode.
 915          */
 916         if (priv->devtype_data->features & FLEXCAN_HAS_MECR_FEATURES) {
 917                 /* Follow the protocol as described in "Detection
 918                  * and Correction of Memory Errors" to write to
 919                  * MECR register
 920                  */
 921                 reg_ctrl2 = flexcan_read(&regs->ctrl2);
 922                 reg_ctrl2 |= FLEXCAN_CTRL2_ECRWRE;
 923                 flexcan_write(reg_ctrl2, &regs->ctrl2);
 924
 925                 reg_mecr = flexcan_read(&regs->mecr);
 926                 reg_mecr &= ~FLEXCAN_MECR_ECRWRDIS;
 927                 flexcan_write(reg_mecr, &regs->mecr);
 928                 reg_mecr &= ~(FLEXCAN_MECR_NCEFAFRZ | FLEXCAN_MECR_HANCEI_MSK |
 929                               FLEXCAN_MECR_FANCEI_MSK);
 930                 flexcan_write(reg_mecr, &regs->mecr);
 931         }
 932
 933         err = flexcan_transceiver_enable(priv);
 934         if (err)
 935                 goto out_chip_disable;
 936
 937         /* synchronize with the can bus */
 938         err = flexcan_chip_unfreeze(priv);
 939         if (err)
 940                 goto out_transceiver_disable;
 941
 942         priv->can.state = CAN_STATE_ERROR_ACTIVE;
 943
 944         /* enable FIFO interrupts */
 945         flexcan_write(FLEXCAN_IFLAG_DEFAULT, &regs->imask1);
 946
 947         /* print chip status */
 948         netdev_dbg(dev, "%s: reading mcr=0x%08x ctrl=0x%08x\n", __func__,
 949                    flexcan_read(&regs->mcr), flexcan_read(&regs->ctrl));
 950
 951         return 0;
 952
 953  out_transceiver_disable:
 954         flexcan_transceiver_disable(priv);
 955  out_chip_disable:
 956         flexcan_chip_disable(priv);
 957         return err;
 958 }
 959
 960 /* flexcan_chip_stop
 961  *
 962  * this functions is entered with clocks enabled
 963  */
 964 static void flexcan_chip_stop(struct net_device *dev)
 965 {
 966         struct flexcan_priv *priv = netdev_priv(dev);
 967         struct flexcan_regs __iomem *regs = priv->base;
 968
 969         /* freeze + disable module */
 970         flexcan_chip_freeze(priv);
 971         flexcan_chip_disable(priv);
 972
 973         /* Disable all interrupts */
 974         flexcan_write(0, &regs->imask1);
 975         flexcan_write(priv->reg_ctrl_default & ~FLEXCAN_CTRL_ERR_ALL,
 976                       &regs->ctrl);
 977
 978         flexcan_transceiver_disable(priv);
 979         priv->can.state = CAN_STATE_STOPPED;
 980 }
 981
 982 static int flexcan_open(struct net_device *dev)
 983 {
 984         struct flexcan_priv *priv = netdev_priv(dev);
 985         int err;
 986
 987         err = clk_prepare_enable(priv->clk_ipg);
 988         if (err)
 989                 return err;
 990
 991         err = clk_prepare_enable(priv->clk_per);
 992         if (err)
 993                 goto out_disable_ipg;
 994
 995         err = open_candev(dev);
 996         if (err)
 997                 goto out_disable_per;
 998
 999         err = request_irq(dev->irq, flexcan_irq, IRQF_SHARED, dev->name, dev);
1000         if (err)
1001                 goto out_close;
1002
1003         /* start chip and queuing */
1004         err = flexcan_chip_start(dev);
1005         if (err)
1006                 goto out_free_irq;
1007
1008         can_led_event(dev, CAN_LED_EVENT_OPEN);
1009
1010         napi_enable(&priv->napi);
1011         netif_start_queue(dev);
1012
1013         return 0;
1014
1015  out_free_irq:
1016         free_irq(dev->irq, dev);
1017  out_close:
1018         close_candev(dev);
1019  out_disable_per:
1020         clk_disable_unprepare(priv->clk_per);
1021  out_disable_ipg:
1022         clk_disable_unprepare(priv->clk_ipg);
1023
1024         return err;
1025 }
1026
1027 static int flexcan_close(struct net_device *dev)
1028 {
1029         struct flexcan_priv *priv = netdev_priv(dev);
1030
1031         netif_stop_queue(dev);
1032         napi_disable(&priv->napi);
1033         flexcan_chip_stop(dev);
1034
1035         free_irq(dev->irq, dev);
1036         clk_disable_unprepare(priv->clk_per);
1037         clk_disable_unprepare(priv->clk_ipg);
1038
1039         close_candev(dev);
1040
1041         can_led_event(dev, CAN_LED_EVENT_STOP);
1042
1043         return 0;
1044 }
1045
1046 static int flexcan_set_mode(struct net_device *dev, enum can_mode mode)
1047 {
1048         int err;
1049
1050         switch (mode) {
1051         case CAN_MODE_START:
1052                 err = flexcan_chip_start(dev);
1053                 if (err)
1054                         return err;
1055
1056                 netif_wake_queue(dev);
1057                 break;
1058
1059         default:
1060                 return -EOPNOTSUPP;
1061         }
1062
1063         return 0;
1064 }
1065
1066 static const struct net_device_ops flexcan_netdev_ops = {
1067         .ndo_open       = flexcan_open,
1068         .ndo_stop       = flexcan_close,
1069         .ndo_start_xmit = flexcan_start_xmit,
1070         .ndo_change_mtu = can_change_mtu,
1071 };
1072
1073 static int register_flexcandev(struct net_device *dev)
1074 {
1075         struct flexcan_priv *priv = netdev_priv(dev);
1076         struct flexcan_regs __iomem *regs = priv->base;
1077         u32 reg, err;
1078
1079         err = clk_prepare_enable(priv->clk_ipg);
1080         if (err)
1081                 return err;
1082
1083         err = clk_prepare_enable(priv->clk_per);
1084         if (err)
1085                 goto out_disable_ipg;
1086
1087         /* select "bus clock", chip must be disabled */
1088         err = flexcan_chip_disable(priv);
1089         if (err)
1090                 goto out_disable_per;
1091         reg = flexcan_read(&regs->ctrl);
1092         reg |= FLEXCAN_CTRL_CLK_SRC;
1093         flexcan_write(reg, &regs->ctrl);
1094
1095         err = flexcan_chip_enable(priv);
1096         if (err)
1097                 goto out_chip_disable;
1098
1099         /* set freeze, halt and activate FIFO, restrict register access */
1100         reg = flexcan_read(&regs->mcr);
1101         reg |= FLEXCAN_MCR_FRZ | FLEXCAN_MCR_HALT |
1102                 FLEXCAN_MCR_FEN | FLEXCAN_MCR_SUPV;
1103         flexcan_write(reg, &regs->mcr);
1104
1105         /* Currently we only support newer versions of this core
1106          * featuring a RX FIFO. Older cores found on some Coldfire
1107          * derivates are not yet supported.
1108          */
1109         reg = flexcan_read(&regs->mcr);
1110         if (!(reg & FLEXCAN_MCR_FEN)) {
1111                 netdev_err(dev, "Could not enable RX FIFO, unsupported core\n");
1112                 err = -ENODEV;
1113                 goto out_chip_disable;
1114         }
1115
1116         err = register_candev(dev);
1117
1118         /* disable core and turn off clocks */
1119  out_chip_disable:
1120         flexcan_chip_disable(priv);
1121  out_disable_per:
1122         clk_disable_unprepare(priv->clk_per);
1123  out_disable_ipg:
1124         clk_disable_unprepare(priv->clk_ipg);
1125
1126         return err;
1127 }
1128
1129 static void unregister_flexcandev(struct net_device *dev)
1130 {
1131         unregister_candev(dev);
1132 }
1133
1134 static const struct of_device_id flexcan_of_match[] = {
1135         { .compatible = "fsl,imx6q-flexcan", .data = &fsl_imx6q_devtype_data, },
1136         { .compatible = "fsl,imx28-flexcan", .data = &fsl_imx28_devtype_data, },
1137         { .compatible = "fsl,p1010-flexcan", .data = &fsl_p1010_devtype_data, },
1138         { .compatible = "fsl,vf610-flexcan", .data = &fsl_vf610_devtype_data, },
1139         { /* sentinel */ },
1140 };
1141 MODULE_DEVICE_TABLE(of, flexcan_of_match);
1142
1143 static const struct platform_device_id flexcan_id_table[] = {
1144         { .name = "flexcan", .driver_data = (kernel_ulong_t)&fsl_p1010_devtype_data, },
1145         { /* sentinel */ },
1146 };
1147 MODULE_DEVICE_TABLE(platform, flexcan_id_table);
1148
1149 static int flexcan_probe(struct platform_device *pdev)
1150 {
1151         const struct of_device_id *of_id;
1152         const struct flexcan_devtype_data *devtype_data;
1153         struct net_device *dev;
1154         struct flexcan_priv *priv;
1155         struct regulator *reg_xceiver;
1156         struct resource *mem;
1157         struct clk *clk_ipg = NULL, *clk_per = NULL;
1158         void __iomem *base;
1159         int err, irq;
1160         u32 clock_freq = 0;
1161
1162         reg_xceiver = devm_regulator_get(&pdev->dev, "xceiver");
1163         if (PTR_ERR(reg_xceiver) == -EPROBE_DEFER)
1164                 return -EPROBE_DEFER;
1165         else if (IS_ERR(reg_xceiver))
1166                 reg_xceiver = NULL;
1167
1168         if (pdev->dev.of_node)
1169                 of_property_read_u32(pdev->dev.of_node,
1170                                      "clock-frequency", &clock_freq);
1171
1172         if (!clock_freq) {
1173                 clk_ipg = devm_clk_get(&pdev->dev, "ipg");
1174                 if (IS_ERR(clk_ipg)) {
1175                         dev_err(&pdev->dev, "no ipg clock defined\n");
1176                         return PTR_ERR(clk_ipg);
1177                 }
1178
1179                 clk_per = devm_clk_get(&pdev->dev, "per");
1180                 if (IS_ERR(clk_per)) {
1181                         dev_err(&pdev->dev, "no per clock defined\n");
1182                         return PTR_ERR(clk_per);
1183                 }
1184                 clock_freq = clk_get_rate(clk_per);
1185         }
1186
1187         mem = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1188         irq = platform_get_irq(pdev, 0);
1189         if (irq <= 0)
1190                 return -ENODEV;
1191
1192         base = devm_ioremap_resource(&pdev->dev, mem);
1193         if (IS_ERR(base))
1194                 return PTR_ERR(base);
1195
1196         of_id = of_match_device(flexcan_of_match, &pdev->dev);
1197         if (of_id) {
1198                 devtype_data = of_id->data;
1199         } else if (platform_get_device_id(pdev)->driver_data) {
1200                 devtype_data = (struct flexcan_devtype_data *)
1201                         platform_get_device_id(pdev)->driver_data;
1202         } else {
1203                 return -ENODEV;
1204         }
1205
1206         dev = alloc_candev(sizeof(struct flexcan_priv), 1);
1207         if (!dev)
1208                 return -ENOMEM;
1209
1210         dev->netdev_ops = &flexcan_netdev_ops;
1211         dev->irq = irq;
1212         dev->flags |= IFF_ECHO;
1213
1214         priv = netdev_priv(dev);
1215         priv->can.clock.freq = clock_freq;
1216         priv->can.bittiming_const = &flexcan_bittiming_const;
1217         priv->can.do_set_mode = flexcan_set_mode;
1218         priv->can.do_get_berr_counter = flexcan_get_berr_counter;
1219         priv->can.ctrlmode_supported = CAN_CTRLMODE_LOOPBACK |
1220                 CAN_CTRLMODE_LISTENONLY | CAN_CTRLMODE_3_SAMPLES |
1221                 CAN_CTRLMODE_BERR_REPORTING;
1222         priv->base = base;
1223         priv->clk_ipg = clk_ipg;
1224         priv->clk_per = clk_per;
1225         priv->pdata = dev_get_platdata(&pdev->dev);
1226         priv->devtype_data = devtype_data;
1227         priv->reg_xceiver = reg_xceiver;
1228
1229         netif_napi_add(dev, &priv->napi, flexcan_poll, FLEXCAN_NAPI_WEIGHT);
1230
1231         platform_set_drvdata(pdev, dev);
1232         SET_NETDEV_DEV(dev, &pdev->dev);
1233
1234         err = register_flexcandev(dev);
1235         if (err) {
1236                 dev_err(&pdev->dev, "registering netdev failed\n");
1237                 goto failed_register;
1238         }
1239
1240         devm_can_led_init(dev);
1241
1242         dev_info(&pdev->dev, "device registered (reg_base=%p, irq=%d)\n",
1243                  priv->base, dev->irq);
1244
1245         return 0;
1246
1247  failed_register:
1248         free_candev(dev);
1249         return err;
1250 }
1251
1252 static int flexcan_remove(struct platform_device *pdev)
1253 {
1254         struct net_device *dev = platform_get_drvdata(pdev);
1255         struct flexcan_priv *priv = netdev_priv(dev);
1256
1257         unregister_flexcandev(dev);
1258         netif_napi_del(&priv->napi);
1259         free_candev(dev);
1260
1261         return 0;
1262 }
1263
1264 static int __maybe_unused flexcan_suspend(struct device *device)
1265 {
1266         struct net_device *dev = dev_get_drvdata(device);
1267         struct flexcan_priv *priv = netdev_priv(dev);
1268         int err;
1269
1270         err = flexcan_chip_disable(priv);
1271         if (err)
1272                 return err;
1273
1274         if (netif_running(dev)) {
1275                 netif_stop_queue(dev);
1276                 netif_device_detach(dev);
1277         }
1278         priv->can.state = CAN_STATE_SLEEPING;
1279
1280         return 0;
1281 }
1282
1283 static int __maybe_unused flexcan_resume(struct device *device)
1284 {
1285         struct net_device *dev = dev_get_drvdata(device);
1286         struct flexcan_priv *priv = netdev_priv(dev);
1287
1288         priv->can.state = CAN_STATE_ERROR_ACTIVE;
1289         if (netif_running(dev)) {
1290                 netif_device_attach(dev);
1291                 netif_start_queue(dev);
1292         }
1293         return flexcan_chip_enable(priv);
1294 }
1295
1296 static SIMPLE_DEV_PM_OPS(flexcan_pm_ops, flexcan_suspend, flexcan_resume);
1297
1298 static struct platform_driver flexcan_driver = {
1299         .driver = {
1300                 .name = DRV_NAME,
1301                 .pm = &flexcan_pm_ops,
1302                 .of_match_table = flexcan_of_match,
1303         },
1304         .probe = flexcan_probe,
1305         .remove = flexcan_remove,
1306         .id_table = flexcan_id_table,
1307 };
1308
1309 module_platform_driver(flexcan_driver);
1310
1311 MODULE_AUTHOR("Sascha Hauer <kernel@pengutronix.de>, "
1312               "Marc Kleine-Budde <kernel@pengutronix.de>");
1313 MODULE_LICENSE("GPL v2");
1314 MODULE_DESCRIPTION("CAN port driver for flexcan based chip");