drivers/net/ethernet/atheros/atl1c/atl1c_hw.h

   1 /*
   2  * Copyright(c) 2008 - 2009 Atheros Corporation. All rights reserved.
   3  *
   4  * Derived from Intel e1000 driver
   5  * Copyright(c) 1999 - 2005 Intel Corporation. All rights reserved.
   6  *
   7  * This program is free software; you can redistribute it and/or modify it
   8  * under the terms of the GNU General Public License as published by the Free
   9  * Software Foundation; either version 2 of the License, or (at your option)
  10  * any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful, but WITHOUT
  13  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  14  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  15  * more details.
  16  *
  17  * You should have received a copy of the GNU General Public License along with
  18  * this program; if not, write to the Free Software Foundation, Inc., 59
  19  * Temple Place - Suite 330, Boston, MA  02111-1307, USA.
  20  */
  21
  22 #ifndef _ATL1C_HW_H_
  23 #define _ATL1C_HW_H_
  24
  25 #include <linux/types.h>
  26 #include <linux/mii.h>
  27
  28 #define FIELD_GETX(_x, _name)   ((_x) >> (_name##_SHIFT) & (_name##_MASK))
  29 #define FIELD_SETX(_x, _name, _v) \
  30 (((_x) & ~((_name##_MASK) << (_name##_SHIFT))) |\
  31 (((_v) & (_name##_MASK)) << (_name##_SHIFT)))
  32 #define FIELDX(_name, _v) (((_v) & (_name##_MASK)) << (_name##_SHIFT))
  33
  34 struct atl1c_adapter;
  35 struct atl1c_hw;
  36
  37 /* function prototype */
  38 void atl1c_phy_disable(struct atl1c_hw *hw);
  39 void atl1c_hw_set_mac_addr(struct atl1c_hw *hw);
  40 int atl1c_phy_reset(struct atl1c_hw *hw);
  41 int atl1c_read_mac_addr(struct atl1c_hw *hw);
  42 int atl1c_get_speed_and_duplex(struct atl1c_hw *hw, u16 *speed, u16 *duplex);
  43 u32 atl1c_hash_mc_addr(struct atl1c_hw *hw, u8 *mc_addr);
  44 void atl1c_hash_set(struct atl1c_hw *hw, u32 hash_value);
  45 int atl1c_read_phy_reg(struct atl1c_hw *hw, u16 reg_addr, u16 *phy_data);
  46 int atl1c_write_phy_reg(struct atl1c_hw *hw, u32 reg_addr, u16 phy_data);
  47 bool atl1c_read_eeprom(struct atl1c_hw *hw, u32 offset, u32 *p_value);
  48 int atl1c_phy_init(struct atl1c_hw *hw);
  49 int atl1c_check_eeprom_exist(struct atl1c_hw *hw);
  50 int atl1c_restart_autoneg(struct atl1c_hw *hw);
  51 int atl1c_phy_power_saving(struct atl1c_hw *hw);
  52 bool atl1c_wait_mdio_idle(struct atl1c_hw *hw);
  53 void atl1c_stop_phy_polling(struct atl1c_hw *hw);
  54 void atl1c_start_phy_polling(struct atl1c_hw *hw, u16 clk_sel);
  55 int atl1c_read_phy_core(struct atl1c_hw *hw, bool ext, u8 dev,
  56                         u16 reg, u16 *phy_data);
  57 int atl1c_write_phy_core(struct atl1c_hw *hw, bool ext, u8 dev,
  58                         u16 reg, u16 phy_data);
  59 int atl1c_read_phy_ext(struct atl1c_hw *hw, u8 dev_addr,
  60                         u16 reg_addr, u16 *phy_data);
  61 int atl1c_write_phy_ext(struct atl1c_hw *hw, u8 dev_addr,
  62                         u16 reg_addr, u16 phy_data);
  63 /* register definition */
  64 #define REG_DEVICE_CAP                  0x5C
  65 #define DEVICE_CAP_MAX_PAYLOAD_MASK     0x7
  66 #define DEVICE_CAP_MAX_PAYLOAD_SHIFT    0
  67
  68 #define DEVICE_CTRL_MAXRRS_MIN          2
  69
  70 #define REG_LINK_CTRL                   0x68
  71 #define LINK_CTRL_L0S_EN                0x01
  72 #define LINK_CTRL_L1_EN                 0x02
  73 #define LINK_CTRL_EXT_SYNC              0x80
  74
  75 #define REG_DEV_SERIALNUM_CTRL          0x200
  76 #define REG_DEV_MAC_SEL_MASK            0x0 /* 0:EUI; 1:MAC */
  77 #define REG_DEV_MAC_SEL_SHIFT           0
  78 #define REG_DEV_SERIAL_NUM_EN_MASK      0x1
  79 #define REG_DEV_SERIAL_NUM_EN_SHIFT     1
  80
  81 #define REG_TWSI_CTRL                   0x218
  82 #define TWSI_CTRL_LD_OFFSET_MASK        0xFF
  83 #define TWSI_CTRL_LD_OFFSET_SHIFT       0
  84 #define TWSI_CTRL_LD_SLV_ADDR_MASK      0x7
  85 #define TWSI_CTRL_LD_SLV_ADDR_SHIFT     8
  86 #define TWSI_CTRL_SW_LDSTART            0x800
  87 #define TWSI_CTRL_HW_LDSTART            0x1000
  88 #define TWSI_CTRL_SMB_SLV_ADDR_MASK     0x7F
  89 #define TWSI_CTRL_SMB_SLV_ADDR_SHIFT    15
  90 #define TWSI_CTRL_LD_EXIST              0x400000
  91 #define TWSI_CTRL_READ_FREQ_SEL_MASK    0x3
  92 #define TWSI_CTRL_READ_FREQ_SEL_SHIFT   23
  93 #define TWSI_CTRL_FREQ_SEL_100K         0
  94 #define TWSI_CTRL_FREQ_SEL_200K         1
  95 #define TWSI_CTRL_FREQ_SEL_300K         2
  96 #define TWSI_CTRL_FREQ_SEL_400K         3
  97 #define TWSI_CTRL_SMB_SLV_ADDR
  98 #define TWSI_CTRL_WRITE_FREQ_SEL_MASK   0x3
  99 #define TWSI_CTRL_WRITE_FREQ_SEL_SHIFT  24
 100
 101
 102 #define REG_PCIE_DEV_MISC_CTRL          0x21C
 103 #define PCIE_DEV_MISC_EXT_PIPE          0x2
 104 #define PCIE_DEV_MISC_RETRY_BUFDIS      0x1
 105 #define PCIE_DEV_MISC_SPIROM_EXIST      0x4
 106 #define PCIE_DEV_MISC_SERDES_ENDIAN     0x8
 107 #define PCIE_DEV_MISC_SERDES_SEL_DIN    0x10
 108
 109 #define REG_PCIE_PHYMISC                0x1000
 110 #define PCIE_PHYMISC_FORCE_RCV_DET      BIT(2)
 111 #define PCIE_PHYMISC_NFTS_MASK          0xFFUL
 112 #define PCIE_PHYMISC_NFTS_SHIFT         16
 113
 114 #define REG_PCIE_PHYMISC2               0x1004
 115 #define PCIE_PHYMISC2_L0S_TH_MASK       0x3UL
 116 #define PCIE_PHYMISC2_L0S_TH_SHIFT      18
 117 #define L2CB1_PCIE_PHYMISC2_L0S_TH      3
 118 #define PCIE_PHYMISC2_CDR_BW_MASK       0x3UL
 119 #define PCIE_PHYMISC2_CDR_BW_SHIFT      16
 120 #define L2CB1_PCIE_PHYMISC2_CDR_BW      3
 121
 122 #define REG_TWSI_DEBUG                  0x1108
 123 #define TWSI_DEBUG_DEV_EXIST            0x20000000
 124
 125 #define REG_DMA_DBG                     0x1114
 126 #define DMA_DBG_VENDOR_MSG              BIT(0)
 127
 128 #define REG_EEPROM_CTRL                 0x12C0
 129 #define EEPROM_CTRL_DATA_HI_MASK        0xFFFF
 130 #define EEPROM_CTRL_DATA_HI_SHIFT       0
 131 #define EEPROM_CTRL_ADDR_MASK           0x3FF
 132 #define EEPROM_CTRL_ADDR_SHIFT          16
 133 #define EEPROM_CTRL_ACK                 0x40000000
 134 #define EEPROM_CTRL_RW                  0x80000000
 135
 136 #define REG_EEPROM_DATA_LO              0x12C4
 137
 138 #define REG_OTP_CTRL                    0x12F0
 139 #define OTP_CTRL_CLK_EN                 0x0002
 140
 141 #define REG_PM_CTRL                     0x12F8
 142 #define PM_CTRL_HOTRST                  BIT(31)
 143 #define PM_CTRL_MAC_ASPM_CHK            BIT(30) /* L0s/L1 dis by MAC based on
 144                                                  * thrghput(setting in 15A0) */
 145 #define PM_CTRL_SA_DLY_EN               BIT(29)
 146 #define PM_CTRL_L0S_BUFSRX_EN           BIT(28)
 147 #define PM_CTRL_LCKDET_TIMER_MASK       0xFUL
 148 #define PM_CTRL_LCKDET_TIMER_SHIFT      24
 149 #define PM_CTRL_LCKDET_TIMER_DEF        0xC
 150 #define PM_CTRL_PM_REQ_TIMER_MASK       0xFUL
 151 #define PM_CTRL_PM_REQ_TIMER_SHIFT      20      /* pm_request_l1 time > @
 152                                                  * ->L0s not L1 */
 153 #define PM_CTRL_PM_REQ_TO_DEF           0xC
 154 #define PMCTRL_TXL1_AFTER_L0S           BIT(19) /* l1dv2.0+ */
 155 #define L1D_PMCTRL_L1_ENTRY_TM_MASK     7UL     /* l1dv2.0+, 3bits */
 156 #define L1D_PMCTRL_L1_ENTRY_TM_SHIFT    16
 157 #define L1D_PMCTRL_L1_ENTRY_TM_DIS      0
 158 #define L1D_PMCTRL_L1_ENTRY_TM_2US      1
 159 #define L1D_PMCTRL_L1_ENTRY_TM_4US      2
 160 #define L1D_PMCTRL_L1_ENTRY_TM_8US      3
 161 #define L1D_PMCTRL_L1_ENTRY_TM_16US     4
 162 #define L1D_PMCTRL_L1_ENTRY_TM_24US     5
 163 #define L1D_PMCTRL_L1_ENTRY_TM_32US     6
 164 #define L1D_PMCTRL_L1_ENTRY_TM_63US     7
 165 #define PM_CTRL_L1_ENTRY_TIMER_MASK     0xFUL  /* l1C 4bits */
 166 #define PM_CTRL_L1_ENTRY_TIMER_SHIFT    16
 167 #define L2CB1_PM_CTRL_L1_ENTRY_TM       7
 168 #define L1C_PM_CTRL_L1_ENTRY_TM         0xF
 169 #define PM_CTRL_RCVR_WT_TIMER           BIT(15) /* 1:1us, 0:2ms */
 170 #define PM_CTRL_CLK_PWM_VER1_1          BIT(14) /* 0:1.0a,1:1.1 */
 171 #define PM_CTRL_CLK_SWH_L1              BIT(13) /* en pcie clk sw in L1 */
 172 #define PM_CTRL_ASPM_L0S_EN             BIT(12)
 173 #define PM_CTRL_RXL1_AFTER_L0S          BIT(11) /* l1dv2.0+ */
 174 #define L1D_PMCTRL_L0S_TIMER_MASK       7UL     /* l1d2.0+, 3bits*/
 175 #define L1D_PMCTRL_L0S_TIMER_SHIFT      8
 176 #define PM_CTRL_L0S_ENTRY_TIMER_MASK    0xFUL   /* l1c, 4bits */
 177 #define PM_CTRL_L0S_ENTRY_TIMER_SHIFT   8
 178 #define PM_CTRL_SERDES_BUFS_RX_L1_EN    BIT(7)
 179 #define PM_CTRL_SERDES_PD_EX_L1         BIT(6)  /* power down serdes rx */
 180 #define PM_CTRL_SERDES_PLL_L1_EN        BIT(5)
 181 #define PM_CTRL_SERDES_L1_EN            BIT(4)
 182 #define PM_CTRL_ASPM_L1_EN              BIT(3)
 183 #define PM_CTRL_CLK_REQ_EN              BIT(2)
 184 #define PM_CTRL_RBER_EN                 BIT(1)
 185 #define PM_CTRL_SPRSDWER_EN             BIT(0)
 186
 187 #define REG_LTSSM_ID_CTRL               0x12FC
 188 #define LTSSM_ID_EN_WRO                 0x1000
 189
 190
 191 /* Selene Master Control Register */
 192 #define REG_MASTER_CTRL                 0x1400
 193 #define MASTER_CTRL_OTP_SEL             BIT(31)
 194 #define MASTER_DEV_NUM_MASK             0x7FUL
 195 #define MASTER_DEV_NUM_SHIFT            24
 196 #define MASTER_REV_NUM_MASK             0xFFUL
 197 #define MASTER_REV_NUM_SHIFT            16
 198 #define MASTER_CTRL_INT_RDCLR           BIT(14)
 199 #define MASTER_CTRL_CLK_SEL_DIS         BIT(12) /* 1:alwys sel pclk from
 200                                                  * serdes, not sw to 25M */
 201 #define MASTER_CTRL_RX_ITIMER_EN        BIT(11) /* IRQ MODURATION FOR RX */
 202 #define MASTER_CTRL_TX_ITIMER_EN        BIT(10) /* MODURATION FOR TX/RX */
 203 #define MASTER_CTRL_MANU_INT            BIT(9)  /* SOFT MANUAL INT */
 204 #define MASTER_CTRL_MANUTIMER_EN        BIT(8)
 205 #define MASTER_CTRL_SA_TIMER_EN         BIT(7)  /* SYS ALIVE TIMER EN */
 206 #define MASTER_CTRL_OOB_DIS             BIT(6)  /* OUT OF BOX DIS */
 207 #define MASTER_CTRL_WAKEN_25M           BIT(5)  /* WAKE WO. PCIE CLK */
 208 #define MASTER_CTRL_BERT_START          BIT(4)
 209 #define MASTER_PCIE_TSTMOD_MASK         3UL
 210 #define MASTER_PCIE_TSTMOD_SHIFT        2
 211 #define MASTER_PCIE_RST                 BIT(1)
 212 #define MASTER_CTRL_SOFT_RST            BIT(0)  /* RST MAC & DMA */
 213 #define DMA_MAC_RST_TO                  50
 214
 215 /* Timer Initial Value Register */
 216 #define REG_MANUAL_TIMER_INIT           0x1404
 217
 218 /* IRQ ModeratorTimer Initial Value Register */
 219 #define REG_IRQ_MODRT_TIMER_INIT        0x1408
 220 #define IRQ_MODRT_TIMER_MASK            0xffff
 221 #define IRQ_MODRT_TX_TIMER_SHIFT        0
 222 #define IRQ_MODRT_RX_TIMER_SHIFT        16
 223
 224 #define REG_GPHY_CTRL                   0x140C
 225 #define GPHY_CTRL_EXT_RESET             0x1
 226 #define GPHY_CTRL_RTL_MODE              0x2
 227 #define GPHY_CTRL_LED_MODE              0x4
 228 #define GPHY_CTRL_ANEG_NOW              0x8
 229 #define GPHY_CTRL_REV_ANEG              0x10
 230 #define GPHY_CTRL_GATE_25M_EN           0x20
 231 #define GPHY_CTRL_LPW_EXIT              0x40
 232 #define GPHY_CTRL_PHY_IDDQ              0x80
 233 #define GPHY_CTRL_PHY_IDDQ_DIS          0x100
 234 #define GPHY_CTRL_GIGA_DIS              0x200
 235 #define GPHY_CTRL_HIB_EN                0x400
 236 #define GPHY_CTRL_HIB_PULSE             0x800
 237 #define GPHY_CTRL_SEL_ANA_RST           0x1000
 238 #define GPHY_CTRL_PHY_PLL_ON            0x2000
 239 #define GPHY_CTRL_PWDOWN_HW             0x4000
 240 #define GPHY_CTRL_PHY_PLL_BYPASS        0x8000
 241
 242 #define GPHY_CTRL_DEFAULT (              \
 243                 GPHY_CTRL_SEL_ANA_RST   |\
 244                 GPHY_CTRL_HIB_PULSE     |\
 245                 GPHY_CTRL_HIB_EN)
 246
 247 #define GPHY_CTRL_PW_WOL_DIS (           \
 248                 GPHY_CTRL_SEL_ANA_RST   |\
 249                 GPHY_CTRL_HIB_PULSE     |\
 250                 GPHY_CTRL_HIB_EN        |\
 251                 GPHY_CTRL_PWDOWN_HW     |\
 252                 GPHY_CTRL_PHY_IDDQ)
 253
 254 #define GPHY_CTRL_POWER_SAVING (        \
 255                 GPHY_CTRL_SEL_ANA_RST   |\
 256                 GPHY_CTRL_HIB_EN        |\
 257                 GPHY_CTRL_HIB_PULSE     |\
 258                 GPHY_CTRL_PWDOWN_HW     |\
 259                 GPHY_CTRL_PHY_IDDQ)
 260
 261 /* Block IDLE Status Register */
 262 #define REG_IDLE_STATUS                 0x1410
 263 #define IDLE_STATUS_SFORCE_MASK         0xFUL
 264 #define IDLE_STATUS_SFORCE_SHIFT        14
 265 #define IDLE_STATUS_CALIB_DONE          BIT(13)
 266 #define IDLE_STATUS_CALIB_RES_MASK      0x1FUL
 267 #define IDLE_STATUS_CALIB_RES_SHIFT     8
 268 #define IDLE_STATUS_CALIBERR_MASK       0xFUL
 269 #define IDLE_STATUS_CALIBERR_SHIFT      4
 270 #define IDLE_STATUS_TXQ_BUSY            BIT(3)
 271 #define IDLE_STATUS_RXQ_BUSY            BIT(2)
 272 #define IDLE_STATUS_TXMAC_BUSY          BIT(1)
 273 #define IDLE_STATUS_RXMAC_BUSY          BIT(0)
 274 #define IDLE_STATUS_MASK                (\
 275         IDLE_STATUS_TXQ_BUSY            |\
 276         IDLE_STATUS_RXQ_BUSY            |\
 277         IDLE_STATUS_TXMAC_BUSY          |\
 278         IDLE_STATUS_RXMAC_BUSY)
 279
 280 /* MDIO Control Register */
 281 #define REG_MDIO_CTRL                   0x1414
 282 #define MDIO_CTRL_MODE_EXT              BIT(30)
 283 #define MDIO_CTRL_POST_READ             BIT(29)
 284 #define MDIO_CTRL_AP_EN                 BIT(28)
 285 #define MDIO_CTRL_BUSY                  BIT(27)
 286 #define MDIO_CTRL_CLK_SEL_MASK          0x7UL
 287 #define MDIO_CTRL_CLK_SEL_SHIFT         24
 288 #define MDIO_CTRL_CLK_25_4              0       /* 25MHz divide 4 */
 289 #define MDIO_CTRL_CLK_25_6              2
 290 #define MDIO_CTRL_CLK_25_8              3
 291 #define MDIO_CTRL_CLK_25_10             4
 292 #define MDIO_CTRL_CLK_25_32             5
 293 #define MDIO_CTRL_CLK_25_64             6
 294 #define MDIO_CTRL_CLK_25_128            7
 295 #define MDIO_CTRL_START                 BIT(23)
 296 #define MDIO_CTRL_SPRES_PRMBL           BIT(22)
 297 #define MDIO_CTRL_OP_READ               BIT(21) /* 1:read, 0:write */
 298 #define MDIO_CTRL_REG_MASK              0x1FUL
 299 #define MDIO_CTRL_REG_SHIFT             16
 300 #define MDIO_CTRL_DATA_MASK             0xFFFFUL
 301 #define MDIO_CTRL_DATA_SHIFT            0
 302 #define MDIO_MAX_AC_TO                  120     /* 1.2ms timeout for slow clk */
 303
 304 /* for extension reg access */
 305 #define REG_MDIO_EXTN                   0x1448
 306 #define MDIO_EXTN_PORTAD_MASK           0x1FUL
 307 #define MDIO_EXTN_PORTAD_SHIFT          21
 308 #define MDIO_EXTN_DEVAD_MASK            0x1FUL
 309 #define MDIO_EXTN_DEVAD_SHIFT           16
 310 #define MDIO_EXTN_REG_MASK              0xFFFFUL
 311 #define MDIO_EXTN_REG_SHIFT             0
 312
 313 /* BIST Control and Status Register0 (for the Packet Memory) */
 314 #define REG_BIST0_CTRL                  0x141c
 315 #define BIST0_NOW                       0x1
 316 #define BIST0_SRAM_FAIL                 0x2 /* 1: The SRAM failure is
 317                                              * un-repairable  because
 318                                              * it has address decoder
 319                                              * failure or more than 1 cell
 320                                              * stuck-to-x failure */
 321 #define BIST0_FUSE_FLAG                 0x4
 322
 323 /* BIST Control and Status Register1(for the retry buffer of PCI Express) */
 324 #define REG_BIST1_CTRL                  0x1420
 325 #define BIST1_NOW                       0x1
 326 #define BIST1_SRAM_FAIL                 0x2
 327 #define BIST1_FUSE_FLAG                 0x4
 328
 329 /* SerDes Lock Detect Control and Status Register */
 330 #define REG_SERDES                      0x1424
 331 #define SERDES_PHY_CLK_SLOWDOWN         BIT(18)
 332 #define SERDES_MAC_CLK_SLOWDOWN         BIT(17)
 333 #define SERDES_SELFB_PLL_MASK           0x3UL
 334 #define SERDES_SELFB_PLL_SHIFT          14
 335 #define SERDES_PHYCLK_SEL_GTX           BIT(13) /* 1:gtx_clk, 0:25M */
 336 #define SERDES_PCIECLK_SEL_SRDS         BIT(12) /* 1:serdes,0:25M */
 337 #define SERDES_BUFS_RX_EN               BIT(11)
 338 #define SERDES_PD_RX                    BIT(10)
 339 #define SERDES_PLL_EN                   BIT(9)
 340 #define SERDES_EN                       BIT(8)
 341 #define SERDES_SELFB_PLL_SEL_CSR        BIT(6)  /* 0:state-machine,1:csr */
 342 #define SERDES_SELFB_PLL_CSR_MASK       0x3UL
 343 #define SERDES_SELFB_PLL_CSR_SHIFT      4
 344 #define SERDES_SELFB_PLL_CSR_4          3       /* 4-12% OV-CLK */
 345 #define SERDES_SELFB_PLL_CSR_0          2       /* 0-4% OV-CLK */
 346 #define SERDES_SELFB_PLL_CSR_12         1       /* 12-18% OV-CLK */
 347 #define SERDES_SELFB_PLL_CSR_18         0       /* 18-25% OV-CLK */
 348 #define SERDES_VCO_SLOW                 BIT(3)
 349 #define SERDES_VCO_FAST                 BIT(2)
 350 #define SERDES_LOCK_DETECT_EN           BIT(1)
 351 #define SERDES_LOCK_DETECT              BIT(0)
 352
 353 /* MAC Control Register  */
 354 #define REG_MAC_CTRL                    0x1480
 355 #define MAC_CTRL_TX_EN                  0x1
 356 #define MAC_CTRL_RX_EN                  0x2
 357 #define MAC_CTRL_TX_FLOW                0x4
 358 #define MAC_CTRL_RX_FLOW                0x8
 359 #define MAC_CTRL_LOOPBACK               0x10
 360 #define MAC_CTRL_DUPLX                  0x20
 361 #define MAC_CTRL_ADD_CRC                0x40
 362 #define MAC_CTRL_PAD                    0x80
 363 #define MAC_CTRL_LENCHK                 0x100
 364 #define MAC_CTRL_HUGE_EN                0x200
 365 #define MAC_CTRL_PRMLEN_SHIFT           10
 366 #define MAC_CTRL_PRMLEN_MASK            0xf
 367 #define MAC_CTRL_RMV_VLAN               0x4000
 368 #define MAC_CTRL_PROMIS_EN              0x8000
 369 #define MAC_CTRL_TX_PAUSE               0x10000
 370 #define MAC_CTRL_SCNT                   0x20000
 371 #define MAC_CTRL_SRST_TX                0x40000
 372 #define MAC_CTRL_TX_SIMURST             0x80000
 373 #define MAC_CTRL_SPEED_SHIFT            20
 374 #define MAC_CTRL_SPEED_MASK             0x3
 375 #define MAC_CTRL_DBG_TX_BKPRESURE       0x400000
 376 #define MAC_CTRL_TX_HUGE                0x800000
 377 #define MAC_CTRL_RX_CHKSUM_EN           0x1000000
 378 #define MAC_CTRL_MC_ALL_EN              0x2000000
 379 #define MAC_CTRL_BC_EN                  0x4000000
 380 #define MAC_CTRL_DBG                    0x8000000
 381 #define MAC_CTRL_SINGLE_PAUSE_EN        0x10000000
 382 #define MAC_CTRL_HASH_ALG_CRC32         0x20000000
 383 #define MAC_CTRL_SPEED_MODE_SW          0x40000000
 384
 385 /* MAC IPG/IFG Control Register  */
 386 #define REG_MAC_IPG_IFG                 0x1484
 387 #define MAC_IPG_IFG_IPGT_SHIFT          0       /* Desired back to back
 388                                                  * inter-packet gap. The
 389                                                  * default is 96-bit time */
 390 #define MAC_IPG_IFG_IPGT_MASK           0x7f
 391 #define MAC_IPG_IFG_MIFG_SHIFT          8       /* Minimum number of IFG to
 392                                                  * enforce in between RX frames */
 393 #define MAC_IPG_IFG_MIFG_MASK           0xff    /* Frame gap below such IFP is dropped */
 394 #define MAC_IPG_IFG_IPGR1_SHIFT         16      /* 64bit Carrier-Sense window */
 395 #define MAC_IPG_IFG_IPGR1_MASK          0x7f
 396 #define MAC_IPG_IFG_IPGR2_SHIFT         24      /* 96-bit IPG window */
 397 #define MAC_IPG_IFG_IPGR2_MASK          0x7f
 398
 399 /* MAC STATION ADDRESS  */
 400 #define REG_MAC_STA_ADDR                0x1488
 401
 402 /* Hash table for multicast address */
 403 #define REG_RX_HASH_TABLE               0x1490
 404
 405 /* MAC Half-Duplex Control Register */
 406 #define REG_MAC_HALF_DUPLX_CTRL         0x1498
 407 #define MAC_HALF_DUPLX_CTRL_LCOL_SHIFT  0      /* Collision Window */
 408 #define MAC_HALF_DUPLX_CTRL_LCOL_MASK   0x3ff
 409 #define MAC_HALF_DUPLX_CTRL_RETRY_SHIFT 12
 410 #define MAC_HALF_DUPLX_CTRL_RETRY_MASK  0xf
 411 #define MAC_HALF_DUPLX_CTRL_EXC_DEF_EN  0x10000
 412 #define MAC_HALF_DUPLX_CTRL_NO_BACK_C   0x20000
 413 #define MAC_HALF_DUPLX_CTRL_NO_BACK_P   0x40000 /* No back-off on backpressure,
 414                                                  * immediately start the
 415                                                  * transmission after back pressure */
 416 #define MAC_HALF_DUPLX_CTRL_ABEBE        0x80000 /* 1: Alternative Binary Exponential Back-off Enabled */
 417 #define MAC_HALF_DUPLX_CTRL_ABEBT_SHIFT  20      /* Maximum binary exponential number */
 418 #define MAC_HALF_DUPLX_CTRL_ABEBT_MASK   0xf
 419 #define MAC_HALF_DUPLX_CTRL_JAMIPG_SHIFT 24      /* IPG to start JAM for collision based flow control in half-duplex */
 420 #define MAC_HALF_DUPLX_CTRL_JAMIPG_MASK  0xf     /* mode. In unit of 8-bit time */
 421
 422 /* Maximum Frame Length Control Register   */
 423 #define REG_MTU                         0x149c
 424
 425 /* Wake-On-Lan control register */
 426 #define REG_WOL_CTRL                    0x14a0
 427 #define WOL_PT7_MATCH                   BIT(31)
 428 #define WOL_PT6_MATCH                   BIT(30)
 429 #define WOL_PT5_MATCH                   BIT(29)
 430 #define WOL_PT4_MATCH                   BIT(28)
 431 #define WOL_PT3_MATCH                   BIT(27)
 432 #define WOL_PT2_MATCH                   BIT(26)
 433 #define WOL_PT1_MATCH                   BIT(25)
 434 #define WOL_PT0_MATCH                   BIT(24)
 435 #define WOL_PT7_EN                      BIT(23)
 436 #define WOL_PT6_EN                      BIT(22)
 437 #define WOL_PT5_EN                      BIT(21)
 438 #define WOL_PT4_EN                      BIT(20)
 439 #define WOL_PT3_EN                      BIT(19)
 440 #define WOL_PT2_EN                      BIT(18)
 441 #define WOL_PT1_EN                      BIT(17)
 442 #define WOL_PT0_EN                      BIT(16)
 443 #define WOL_LNKCHG_ST                   BIT(10)
 444 #define WOL_MAGIC_ST                    BIT(9)
 445 #define WOL_PATTERN_ST                  BIT(8)
 446 #define WOL_OOB_EN                      BIT(6)
 447 #define WOL_LINK_CHG_PME_EN             BIT(5)
 448 #define WOL_LINK_CHG_EN                 BIT(4)
 449 #define WOL_MAGIC_PME_EN                BIT(3)
 450 #define WOL_MAGIC_EN                    BIT(2)
 451 #define WOL_PATTERN_PME_EN              BIT(1)
 452 #define WOL_PATTERN_EN                  BIT(0)
 453
 454 /* WOL Length ( 2 DWORD ) */
 455 #define REG_WOL_PTLEN1                  0x14A4
 456 #define WOL_PTLEN1_3_MASK               0xFFUL
 457 #define WOL_PTLEN1_3_SHIFT              24
 458 #define WOL_PTLEN1_2_MASK               0xFFUL
 459 #define WOL_PTLEN1_2_SHIFT              16
 460 #define WOL_PTLEN1_1_MASK               0xFFUL
 461 #define WOL_PTLEN1_1_SHIFT              8
 462 #define WOL_PTLEN1_0_MASK               0xFFUL
 463 #define WOL_PTLEN1_0_SHIFT              0
 464
 465 #define REG_WOL_PTLEN2                  0x14A8
 466 #define WOL_PTLEN2_7_MASK               0xFFUL
 467 #define WOL_PTLEN2_7_SHIFT              24
 468 #define WOL_PTLEN2_6_MASK               0xFFUL
 469 #define WOL_PTLEN2_6_SHIFT              16
 470 #define WOL_PTLEN2_5_MASK               0xFFUL
 471 #define WOL_PTLEN2_5_SHIFT              8
 472 #define WOL_PTLEN2_4_MASK               0xFFUL
 473 #define WOL_PTLEN2_4_SHIFT              0
 474
 475 /* Internal SRAM Partition Register */
 476 #define RFDX_HEAD_ADDR_MASK             0x03FF
 477 #define RFDX_HARD_ADDR_SHIFT            0
 478 #define RFDX_TAIL_ADDR_MASK             0x03FF
 479 #define RFDX_TAIL_ADDR_SHIFT            16
 480
 481 #define REG_SRAM_RFD0_INFO              0x1500
 482 #define REG_SRAM_RFD1_INFO              0x1504
 483 #define REG_SRAM_RFD2_INFO              0x1508
 484 #define REG_SRAM_RFD3_INFO              0x150C
 485
 486 #define REG_RFD_NIC_LEN                 0x1510 /* In 8-bytes */
 487 #define RFD_NIC_LEN_MASK                0x03FF
 488
 489 #define REG_SRAM_TRD_ADDR               0x1518
 490 #define TPD_HEAD_ADDR_MASK              0x03FF
 491 #define TPD_HEAD_ADDR_SHIFT             0
 492 #define TPD_TAIL_ADDR_MASK              0x03FF
 493 #define TPD_TAIL_ADDR_SHIFT             16
 494
 495 #define REG_SRAM_TRD_LEN                0x151C /* In 8-bytes */
 496 #define TPD_NIC_LEN_MASK                0x03FF
 497
 498 #define REG_SRAM_RXF_ADDR               0x1520
 499 #define REG_SRAM_RXF_LEN                0x1524
 500 #define REG_SRAM_TXF_ADDR               0x1528
 501 #define REG_SRAM_TXF_LEN                0x152C
 502 #define REG_SRAM_TCPH_ADDR              0x1530
 503 #define REG_SRAM_PKTH_ADDR              0x1532
 504
 505 /*
 506  * Load Ptr Register
 507  * Software sets this bit after the initialization of the head and tail */
 508 #define REG_LOAD_PTR                    0x1534
 509
 510 /*
 511  * addresses of all descriptors, as well as the following descriptor
 512  * control register, which triggers each function block to load the head
 513  * pointer to prepare for the operation. This bit is then self-cleared
 514  * after one cycle.
 515  */
 516 #define REG_RX_BASE_ADDR_HI             0x1540
 517 #define REG_TX_BASE_ADDR_HI             0x1544
 518 #define REG_RFD0_HEAD_ADDR_LO           0x1550
 519 #define REG_RFD_RING_SIZE               0x1560
 520 #define RFD_RING_SIZE_MASK              0x0FFF
 521 #define REG_RX_BUF_SIZE                 0x1564
 522 #define RX_BUF_SIZE_MASK                0xFFFF
 523 #define REG_RRD0_HEAD_ADDR_LO           0x1568
 524 #define REG_RRD_RING_SIZE               0x1578
 525 #define RRD_RING_SIZE_MASK              0x0FFF
 526 #define REG_TPD_PRI1_ADDR_LO            0x157C
 527 #define REG_TPD_PRI0_ADDR_LO            0x1580
 528 #define REG_TPD_RING_SIZE               0x1584
 529 #define TPD_RING_SIZE_MASK              0xFFFF
 530
 531 /* TXQ Control Register */
 532 #define REG_TXQ_CTRL                    0x1590
 533 #define TXQ_TXF_BURST_NUM_MASK          0xFFFFUL
 534 #define TXQ_TXF_BURST_NUM_SHIFT         16
 535 #define L1C_TXQ_TXF_BURST_PREF          0x200
 536 #define L2CB_TXQ_TXF_BURST_PREF         0x40
 537 #define TXQ_CTRL_PEDING_CLR             BIT(8)
 538 #define TXQ_CTRL_LS_8023_EN             BIT(7)
 539 #define TXQ_CTRL_ENH_MODE               BIT(6)
 540 #define TXQ_CTRL_EN                     BIT(5)
 541 #define TXQ_CTRL_IP_OPTION_EN           BIT(4)
 542 #define TXQ_NUM_TPD_BURST_MASK          0xFUL
 543 #define TXQ_NUM_TPD_BURST_SHIFT         0
 544 #define TXQ_NUM_TPD_BURST_DEF           5
 545 #define TXQ_CFGV                        (\
 546         FIELDX(TXQ_NUM_TPD_BURST, TXQ_NUM_TPD_BURST_DEF) |\
 547         TXQ_CTRL_ENH_MODE |\
 548         TXQ_CTRL_LS_8023_EN |\
 549         TXQ_CTRL_IP_OPTION_EN)
 550 #define L1C_TXQ_CFGV                    (\
 551         TXQ_CFGV |\
 552         FIELDX(TXQ_TXF_BURST_NUM, L1C_TXQ_TXF_BURST_PREF))
 553 #define L2CB_TXQ_CFGV                   (\
 554         TXQ_CFGV |\
 555         FIELDX(TXQ_TXF_BURST_NUM, L2CB_TXQ_TXF_BURST_PREF))
 556
 557
 558 /* Jumbo packet Threshold for task offload */
 559 #define REG_TX_TSO_OFFLOAD_THRESH       0x1594 /* In 8-bytes */
 560 #define TX_TSO_OFFLOAD_THRESH_MASK      0x07FF
 561 #define MAX_TSO_FRAME_SIZE              (7*1024)
 562
 563 #define REG_TXF_WATER_MARK              0x1598 /* In 8-bytes */
 564 #define TXF_WATER_MARK_MASK             0x0FFF
 565 #define TXF_LOW_WATER_MARK_SHIFT        0
 566 #define TXF_HIGH_WATER_MARK_SHIFT       16
 567 #define TXQ_CTRL_BURST_MODE_EN          0x80000000
 568
 569 #define REG_THRUPUT_MON_CTRL            0x159C
 570 #define THRUPUT_MON_RATE_MASK           0x3
 571 #define THRUPUT_MON_RATE_SHIFT          0
 572 #define THRUPUT_MON_EN                  0x80
 573
 574 /* RXQ Control Register */
 575 #define REG_RXQ_CTRL                    0x15A0
 576 #define ASPM_THRUPUT_LIMIT_MASK         0x3
 577 #define ASPM_THRUPUT_LIMIT_SHIFT        0
 578 #define ASPM_THRUPUT_LIMIT_NO           0x00
 579 #define ASPM_THRUPUT_LIMIT_1M           0x01
 580 #define ASPM_THRUPUT_LIMIT_10M          0x02
 581 #define ASPM_THRUPUT_LIMIT_100M         0x03
 582 #define IPV6_CHKSUM_CTRL_EN             BIT(7)
 583 #define RXQ_RFD_BURST_NUM_MASK          0x003F
 584 #define RXQ_RFD_BURST_NUM_SHIFT         20
 585 #define RXQ_NUM_RFD_PREF_DEF            8
 586 #define RSS_MODE_MASK                   3UL
 587 #define RSS_MODE_SHIFT                  26
 588 #define RSS_MODE_DIS                    0
 589 #define RSS_MODE_SQSI                   1
 590 #define RSS_MODE_MQSI                   2
 591 #define RSS_MODE_MQMI                   3
 592 #define RSS_NIP_QUEUE_SEL               BIT(28) /* 0:q0, 1:table */
 593 #define RRS_HASH_CTRL_EN                BIT(29)
 594 #define RX_CUT_THRU_EN                  BIT(30)
 595 #define RXQ_CTRL_EN                     BIT(31)
 596
 597 #define REG_RFD_FREE_THRESH             0x15A4
 598 #define RFD_FREE_THRESH_MASK            0x003F
 599 #define RFD_FREE_HI_THRESH_SHIFT        0
 600 #define RFD_FREE_LO_THRESH_SHIFT        6
 601
 602 /* RXF flow control register */
 603 #define REG_RXQ_RXF_PAUSE_THRESH        0x15A8
 604 #define RXQ_RXF_PAUSE_TH_HI_SHIFT       0
 605 #define RXQ_RXF_PAUSE_TH_HI_MASK        0x0FFF
 606 #define RXQ_RXF_PAUSE_TH_LO_SHIFT       16
 607 #define RXQ_RXF_PAUSE_TH_LO_MASK        0x0FFF
 608
 609 #define REG_RXD_DMA_CTRL                0x15AC
 610 #define RXD_DMA_THRESH_MASK             0x0FFF  /* In 8-bytes */
 611 #define RXD_DMA_THRESH_SHIFT            0
 612 #define RXD_DMA_DOWN_TIMER_MASK         0xFFFF
 613 #define RXD_DMA_DOWN_TIMER_SHIFT        16
 614
 615 /* DMA Engine Control Register */
 616 #define REG_DMA_CTRL                    0x15C0
 617 #define DMA_CTRL_SMB_NOW                BIT(31)
 618 #define DMA_CTRL_WPEND_CLR              BIT(30)
 619 #define DMA_CTRL_RPEND_CLR              BIT(29)
 620 #define DMA_CTRL_WDLY_CNT_MASK          0xFUL
 621 #define DMA_CTRL_WDLY_CNT_SHIFT         16
 622 #define DMA_CTRL_WDLY_CNT_DEF           4
 623 #define DMA_CTRL_RDLY_CNT_MASK          0x1FUL
 624 #define DMA_CTRL_RDLY_CNT_SHIFT         11
 625 #define DMA_CTRL_RDLY_CNT_DEF           15
 626 #define DMA_CTRL_RREQ_PRI_DATA          BIT(10)      /* 0:tpd, 1:data */
 627 #define DMA_CTRL_WREQ_BLEN_MASK         7UL
 628 #define DMA_CTRL_WREQ_BLEN_SHIFT        7
 629 #define DMA_CTRL_RREQ_BLEN_MASK         7UL
 630 #define DMA_CTRL_RREQ_BLEN_SHIFT        4
 631 #define L1C_CTRL_DMA_RCB_LEN128         BIT(3)   /* 0:64bytes,1:128bytes */
 632 #define DMA_CTRL_RORDER_MODE_MASK       7UL
 633 #define DMA_CTRL_RORDER_MODE_SHIFT      0
 634 #define DMA_CTRL_RORDER_MODE_OUT        4
 635 #define DMA_CTRL_RORDER_MODE_ENHANCE    2
 636 #define DMA_CTRL_RORDER_MODE_IN         1
 637
 638 /* INT-triggle/SMB Control Register */
 639 #define REG_SMB_STAT_TIMER              0x15C4  /* 2us resolution */
 640 #define SMB_STAT_TIMER_MASK             0xFFFFFF
 641 #define REG_TINT_TPD_THRESH             0x15C8 /* tpd th to trig intrrupt */
 642
 643 /* Mail box */
 644 #define MB_RFDX_PROD_IDX_MASK           0xFFFF
 645 #define REG_MB_RFD0_PROD_IDX            0x15E0
 646
 647 #define REG_TPD_PRI1_PIDX               0x15F0  /* 16bit,hi-tpd producer idx */
 648 #define REG_TPD_PRI0_PIDX               0x15F2  /* 16bit,lo-tpd producer idx */
 649 #define REG_TPD_PRI1_CIDX               0x15F4  /* 16bit,hi-tpd consumer idx */
 650 #define REG_TPD_PRI0_CIDX               0x15F6  /* 16bit,lo-tpd consumer idx */
 651
 652 #define REG_MB_RFD01_CONS_IDX           0x15F8
 653 #define MB_RFD0_CONS_IDX_MASK           0x0000FFFF
 654 #define MB_RFD1_CONS_IDX_MASK           0xFFFF0000
 655
 656 /* Interrupt Status Register */
 657 #define REG_ISR                         0x1600
 658 #define ISR_SMB                         0x00000001
 659 #define ISR_TIMER                       0x00000002
 660 /*
 661  * Software manual interrupt, for debug. Set when SW_MAN_INT_EN is set
 662  * in Table 51 Selene Master Control Register (Offset 0x1400).
 663  */
 664 #define ISR_MANUAL                      0x00000004
 665 #define ISR_HW_RXF_OV                   0x00000008 /* RXF overflow interrupt */
 666 #define ISR_RFD0_UR                     0x00000010 /* RFD0 under run */
 667 #define ISR_RFD1_UR                     0x00000020
 668 #define ISR_RFD2_UR                     0x00000040
 669 #define ISR_RFD3_UR                     0x00000080
 670 #define ISR_TXF_UR                      0x00000100
 671 #define ISR_DMAR_TO_RST                 0x00000200
 672 #define ISR_DMAW_TO_RST                 0x00000400
 673 #define ISR_TX_CREDIT                   0x00000800
 674 #define ISR_GPHY                        0x00001000
 675 /* GPHY low power state interrupt */
 676 #define ISR_GPHY_LPW                    0x00002000
 677 #define ISR_TXQ_TO_RST                  0x00004000
 678 #define ISR_TX_PKT                      0x00008000
 679 #define ISR_RX_PKT_0                    0x00010000
 680 #define ISR_RX_PKT_1                    0x00020000
 681 #define ISR_RX_PKT_2                    0x00040000
 682 #define ISR_RX_PKT_3                    0x00080000
 683 #define ISR_MAC_RX                      0x00100000
 684 #define ISR_MAC_TX                      0x00200000
 685 #define ISR_UR_DETECTED                 0x00400000
 686 #define ISR_FERR_DETECTED               0x00800000
 687 #define ISR_NFERR_DETECTED              0x01000000
 688 #define ISR_CERR_DETECTED               0x02000000
 689 #define ISR_PHY_LINKDOWN                0x04000000
 690 #define ISR_DIS_INT                     0x80000000
 691
 692 /* Interrupt Mask Register */
 693 #define REG_IMR                         0x1604
 694
 695 #define IMR_NORMAL_MASK         (\
 696                 ISR_MANUAL      |\
 697                 ISR_HW_RXF_OV   |\
 698                 ISR_RFD0_UR     |\
 699                 ISR_TXF_UR      |\
 700                 ISR_DMAR_TO_RST |\
 701                 ISR_TXQ_TO_RST  |\
 702                 ISR_DMAW_TO_RST |\
 703                 ISR_GPHY        |\
 704                 ISR_TX_PKT      |\
 705                 ISR_RX_PKT_0    |\
 706                 ISR_GPHY_LPW    |\
 707                 ISR_PHY_LINKDOWN)
 708
 709 #define ISR_RX_PKT      (\
 710         ISR_RX_PKT_0    |\
 711         ISR_RX_PKT_1    |\
 712         ISR_RX_PKT_2    |\
 713         ISR_RX_PKT_3)
 714
 715 #define ISR_OVER        (\
 716         ISR_RFD0_UR     |\
 717         ISR_RFD1_UR     |\
 718         ISR_RFD2_UR     |\
 719         ISR_RFD3_UR     |\
 720         ISR_HW_RXF_OV   |\
 721         ISR_TXF_UR)
 722
 723 #define ISR_ERROR       (\
 724         ISR_DMAR_TO_RST |\
 725         ISR_TXQ_TO_RST  |\
 726         ISR_DMAW_TO_RST |\
 727         ISR_PHY_LINKDOWN)
 728
 729 #define REG_INT_RETRIG_TIMER            0x1608
 730 #define INT_RETRIG_TIMER_MASK           0xFFFF
 731
 732 #define REG_MAC_RX_STATUS_BIN           0x1700
 733 #define REG_MAC_RX_STATUS_END           0x175c
 734 #define REG_MAC_TX_STATUS_BIN           0x1760
 735 #define REG_MAC_TX_STATUS_END           0x17c0
 736
 737 #define REG_CLK_GATING_CTRL             0x1814
 738 #define CLK_GATING_DMAW_EN              0x0001
 739 #define CLK_GATING_DMAR_EN              0x0002
 740 #define CLK_GATING_TXQ_EN               0x0004
 741 #define CLK_GATING_RXQ_EN               0x0008
 742 #define CLK_GATING_TXMAC_EN             0x0010
 743 #define CLK_GATING_RXMAC_EN             0x0020
 744
 745 #define CLK_GATING_EN_ALL       (CLK_GATING_DMAW_EN |\
 746                                  CLK_GATING_DMAR_EN |\
 747                                  CLK_GATING_TXQ_EN  |\
 748                                  CLK_GATING_RXQ_EN  |\
 749                                  CLK_GATING_TXMAC_EN|\
 750                                  CLK_GATING_RXMAC_EN)
 751
 752 /* DEBUG ADDR */
 753 #define REG_DEBUG_DATA0                 0x1900
 754 #define REG_DEBUG_DATA1                 0x1904
 755
 756 #define L1D_MPW_PHYID1                  0xD01C  /* V7 */
 757 #define L1D_MPW_PHYID2                  0xD01D  /* V1-V6 */
 758 #define L1D_MPW_PHYID3                  0xD01E  /* V8 */
 759
 760
 761 /* Autoneg Advertisement Register */
 762 #define ADVERTISE_DEFAULT_CAP \
 763         (ADVERTISE_ALL | ADVERTISE_PAUSE_CAP | ADVERTISE_PAUSE_ASYM)
 764
 765 /* 1000BASE-T Control Register */
 766 #define GIGA_CR_1000T_REPEATER_DTE      0x0400  /* 1=Repeater/switch device port 0=DTE device */
 767
 768 #define GIGA_CR_1000T_MS_VALUE          0x0800  /* 1=Configure PHY as Master 0=Configure PHY as Slave */
 769 #define GIGA_CR_1000T_MS_ENABLE         0x1000  /* 1=Master/Slave manual config value 0=Automatic Master/Slave config */
 770 #define GIGA_CR_1000T_TEST_MODE_NORMAL  0x0000  /* Normal Operation */
 771 #define GIGA_CR_1000T_TEST_MODE_1       0x2000  /* Transmit Waveform test */
 772 #define GIGA_CR_1000T_TEST_MODE_2       0x4000  /* Master Transmit Jitter test */
 773 #define GIGA_CR_1000T_TEST_MODE_3       0x6000  /* Slave Transmit Jitter test */
 774 #define GIGA_CR_1000T_TEST_MODE_4       0x8000  /* Transmitter Distortion test */
 775 #define GIGA_CR_1000T_SPEED_MASK        0x0300
 776 #define GIGA_CR_1000T_DEFAULT_CAP       0x0300
 777
 778 /* PHY Specific Status Register */
 779 #define MII_GIGA_PSSR                   0x11
 780 #define GIGA_PSSR_SPD_DPLX_RESOLVED     0x0800  /* 1=Speed & Duplex resolved */
 781 #define GIGA_PSSR_DPLX                  0x2000  /* 1=Duplex 0=Half Duplex */
 782 #define GIGA_PSSR_SPEED                 0xC000  /* Speed, bits 14:15 */
 783 #define GIGA_PSSR_10MBS                 0x0000  /* 00=10Mbs */
 784 #define GIGA_PSSR_100MBS                0x4000  /* 01=100Mbs */
 785 #define GIGA_PSSR_1000MBS               0x8000  /* 10=1000Mbs */
 786
 787 /* PHY Interrupt Enable Register */
 788 #define MII_IER                         0x12
 789 #define IER_LINK_UP                     0x0400
 790 #define IER_LINK_DOWN                   0x0800
 791
 792 /* PHY Interrupt Status Register */
 793 #define MII_ISR                         0x13
 794 #define ISR_LINK_UP                     0x0400
 795 #define ISR_LINK_DOWN                   0x0800
 796
 797 /* Cable-Detect-Test Control Register */
 798 #define MII_CDTC                        0x16
 799 #define CDTC_EN_OFF                     0   /* sc */
 800 #define CDTC_EN_BITS                    1
 801 #define CDTC_PAIR_OFF                   8
 802 #define CDTC_PAIR_BIT                   2
 803
 804 /* Cable-Detect-Test Status Register */
 805 #define MII_CDTS                        0x1C
 806 #define CDTS_STATUS_OFF                 8
 807 #define CDTS_STATUS_BITS                2
 808 #define CDTS_STATUS_NORMAL              0
 809 #define CDTS_STATUS_SHORT               1
 810 #define CDTS_STATUS_OPEN                2
 811 #define CDTS_STATUS_INVALID             3
 812
 813 #define MII_DBG_ADDR                    0x1D
 814 #define MII_DBG_DATA                    0x1E
 815
 816 #define MII_ANA_CTRL_0                  0x0
 817 #define ANA_RESTART_CAL                 0x0001
 818 #define ANA_MANUL_SWICH_ON_SHIFT        0x1
 819 #define ANA_MANUL_SWICH_ON_MASK         0xF
 820 #define ANA_MAN_ENABLE                  0x0020
 821 #define ANA_SEL_HSP                     0x0040
 822 #define ANA_EN_HB                       0x0080
 823 #define ANA_EN_HBIAS                    0x0100
 824 #define ANA_OEN_125M                    0x0200
 825 #define ANA_EN_LCKDT                    0x0400
 826 #define ANA_LCKDT_PHY                   0x0800
 827 #define ANA_AFE_MODE                    0x1000
 828 #define ANA_VCO_SLOW                    0x2000
 829 #define ANA_VCO_FAST                    0x4000
 830 #define ANA_SEL_CLK125M_DSP             0x8000
 831
 832 #define MII_ANA_CTRL_4                  0x4
 833 #define ANA_IECHO_ADJ_MASK              0xF
 834 #define ANA_IECHO_ADJ_3_SHIFT           0
 835 #define ANA_IECHO_ADJ_2_SHIFT           4
 836 #define ANA_IECHO_ADJ_1_SHIFT           8
 837 #define ANA_IECHO_ADJ_0_SHIFT           12
 838
 839 #define MII_ANA_CTRL_5                  0x5
 840 #define ANA_SERDES_CDR_BW_SHIFT         0
 841 #define ANA_SERDES_CDR_BW_MASK          0x3
 842 #define ANA_MS_PAD_DBG                  0x0004
 843 #define ANA_SPEEDUP_DBG                 0x0008
 844 #define ANA_SERDES_TH_LOS_SHIFT         4
 845 #define ANA_SERDES_TH_LOS_MASK          0x3
 846 #define ANA_SERDES_EN_DEEM              0x0040
 847 #define ANA_SERDES_TXELECIDLE           0x0080
 848 #define ANA_SERDES_BEACON               0x0100
 849 #define ANA_SERDES_HALFTXDR             0x0200
 850 #define ANA_SERDES_SEL_HSP              0x0400
 851 #define ANA_SERDES_EN_PLL               0x0800
 852 #define ANA_SERDES_EN                   0x1000
 853 #define ANA_SERDES_EN_LCKDT             0x2000
 854
 855 #define MII_ANA_CTRL_11                 0xB
 856 #define ANA_PS_HIB_EN                   0x8000
 857
 858 #define MII_ANA_CTRL_18                 0x12
 859 #define ANA_TEST_MODE_10BT_01SHIFT      0
 860 #define ANA_TEST_MODE_10BT_01MASK       0x3
 861 #define ANA_LOOP_SEL_10BT               0x0004
 862 #define ANA_RGMII_MODE_SW               0x0008
 863 #define ANA_EN_LONGECABLE               0x0010
 864 #define ANA_TEST_MODE_10BT_2            0x0020
 865 #define ANA_EN_10BT_IDLE                0x0400
 866 #define ANA_EN_MASK_TB                  0x0800
 867 #define ANA_TRIGGER_SEL_TIMER_SHIFT     12
 868 #define ANA_TRIGGER_SEL_TIMER_MASK      0x3
 869 #define ANA_INTERVAL_SEL_TIMER_SHIFT    14
 870 #define ANA_INTERVAL_SEL_TIMER_MASK     0x3
 871
 872 #define MII_ANA_CTRL_41                 0x29
 873 #define ANA_TOP_PS_EN                   0x8000
 874
 875 #define MII_ANA_CTRL_54                 0x36
 876 #define ANA_LONG_CABLE_TH_100_SHIFT     0
 877 #define ANA_LONG_CABLE_TH_100_MASK      0x3F
 878 #define ANA_DESERVED                    0x0040
 879 #define ANA_EN_LIT_CH                   0x0080
 880 #define ANA_SHORT_CABLE_TH_100_SHIFT    8
 881 #define ANA_SHORT_CABLE_TH_100_MASK     0x3F
 882 #define ANA_BP_BAD_LINK_ACCUM           0x4000
 883 #define ANA_BP_SMALL_BW                 0x8000
 884
 885 #endif /*_ATL1C_HW_H_*/