arch/arm/cpu/arm720t/tegra-common/cpu.h

   1 /*
   2  * (C) Copyright 2010-2011
   3  * NVIDIA Corporation <www.nvidia.com>
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23 #include <asm/types.h>
  24
  25 /* Stabilization delays, in usec */
  26 #define PLL_STABILIZATION_DELAY (300)
  27 #define IO_STABILIZATION_DELAY  (1000)
  28
  29 #if defined(CONFIG_TEGRA30)
  30 #define NVBL_PLLP_KHZ   (408000)
  31 #else   /* Tegra20 */
  32 #define NVBL_PLLP_KHZ   (216000)
  33 #endif
  34
  35 #define PLLX_ENABLED            (1 << 30)
  36 #define CCLK_BURST_POLICY       0x20008888
  37 #define SUPER_CCLK_DIVIDER      0x80000000
  38
  39 /* Calculate clock fractional divider value from ref and target frequencies */
  40 #define CLK_DIVIDER(REF, FREQ)  ((((REF) * 2) / FREQ) - 2)
  41
  42 /* Calculate clock frequency value from reference and clock divider value */
  43 #define CLK_FREQUENCY(REF, REG)  (((REF) * 2) / (REG + 2))
  44
  45 /* AVP/CPU ID */
  46 #define PG_UP_TAG_0_PID_CPU     0x55555555      /* CPU aka "a9" aka "mpcore" */
  47 #define PG_UP_TAG_0             0x0
  48
  49 #define CORESIGHT_UNLOCK        0xC5ACCE55;
  50
  51 #define EXCEP_VECTOR_CPU_RESET_VECTOR   (NV_PA_EVP_BASE + 0x100)
  52 #define CSITE_CPU_DBG0_LAR              (NV_PA_CSITE_BASE + 0x10FB0)
  53 #define CSITE_CPU_DBG1_LAR              (NV_PA_CSITE_BASE + 0x12FB0)
  54 #define CSITE_CPU_DBG2_LAR              (NV_PA_CSITE_BASE + 0x14FB0)
  55 #define CSITE_CPU_DBG3_LAR              (NV_PA_CSITE_BASE + 0x16FB0)
  56
  57 #define FLOW_CTLR_HALT_COP_EVENTS       (NV_PA_FLOW_BASE + 4)
  58 #define FLOW_MODE_STOP                  2
  59 #define HALT_COP_EVENT_JTAG             (1 << 28)
  60 #define HALT_COP_EVENT_IRQ_1            (1 << 11)
  61 #define HALT_COP_EVENT_FIQ_1            (1 << 9)
  62
  63 #define FLOW_MODE_NONE          0
  64
  65 #define SIMPLE_PLLX     (CLOCK_ID_XCPU - CLOCK_ID_FIRST_SIMPLE)
  66
  67 struct clk_pll_table {
  68         u16     n;
  69         u16     m;
  70         u8      p;
  71         u8      cpcon;
  72 };
  73
  74 void clock_enable_coresight(int enable);
  75 void enable_cpu_clock(int enable);
  76 void halt_avp(void)  __attribute__ ((noreturn));
  77 void init_pllx(void);
  78 void powerup_cpu(void);
  79 void reset_A9_cpu(int reset);
  80 void start_cpu(u32 reset_vector);
  81 int tegra_get_chip_type(void);
  82 void adjust_pllp_out_freqs(void);