ARM: tegra: fix CPU VDD comment in Tegra30 CPU init code
[karo-tx-uboot.git] / arch / arm / cpu / arm720t / tegra30 / cpu.c
1 /*
2  * Copyright (c) 2010-2014, NVIDIA CORPORATION.  All rights reserved.
3  *
4  * This program is free software; you can redistribute it and/or modify it
5  * under the terms and conditions of the GNU General Public License,
6  * version 2, as published by the Free Software Foundation.
7  *
8  * This program is distributed in the hope it will be useful, but WITHOUT
9  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
10  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
11  * more details.
12  *
13  * You should have received a copy of the GNU General Public License
14  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
15  */
16
17 #include <common.h>
18 #include <asm/io.h>
19 #include <asm/arch/clock.h>
20 #include <asm/arch/flow.h>
21 #include <asm/arch/tegra.h>
22 #include <asm/arch-tegra/clk_rst.h>
23 #include <asm/arch-tegra/pmc.h>
24 #include <asm/arch-tegra/tegra_i2c.h>
25 #include "../tegra-common/cpu.h"
26
27 /* Tegra30-specific CPU init code */
28 void tegra_i2c_ll_write_addr(uint addr, uint config)
29 {
30         struct i2c_ctlr *reg = (struct i2c_ctlr *)TEGRA_DVC_BASE;
31
32         writel(addr, &reg->cmd_addr0);
33         writel(config, &reg->cnfg);
34 }
35
36 void tegra_i2c_ll_write_data(uint data, uint config)
37 {
38         struct i2c_ctlr *reg = (struct i2c_ctlr *)TEGRA_DVC_BASE;
39
40         writel(data, &reg->cmd_data1);
41         writel(config, &reg->cnfg);
42 }
43
44 #define TPS65911_I2C_ADDR               0x5A
45 #define TPS65911_VDDCTRL_OP_REG         0x28
46 #define TPS65911_VDDCTRL_SR_REG         0x27
47 #define TPS65911_VDDCTRL_OP_DATA        (0x2300 | TPS65911_VDDCTRL_OP_REG)
48 #define TPS65911_VDDCTRL_SR_DATA        (0x0100 | TPS65911_VDDCTRL_SR_REG)
49 #define I2C_SEND_2_BYTES                0x0A02
50
51 static void enable_cpu_power_rail(void)
52 {
53         struct pmc_ctlr *pmc = (struct pmc_ctlr *)NV_PA_PMC_BASE;
54         u32 reg;
55
56         debug("enable_cpu_power_rail entry\n");
57         reg = readl(&pmc->pmc_cntrl);
58         reg |= CPUPWRREQ_OE;
59         writel(reg, &pmc->pmc_cntrl);
60
61         /*
62          * Bring up CPU VDD via the TPS65911x PMIC on the DVC I2C bus.
63          * First set VDD to 1.0V, then enable the VDD regulator.
64          */
65         tegra_i2c_ll_write_addr(TPS65911_I2C_ADDR, 2);
66         tegra_i2c_ll_write_data(TPS65911_VDDCTRL_OP_DATA, I2C_SEND_2_BYTES);
67         udelay(1000);
68         tegra_i2c_ll_write_data(TPS65911_VDDCTRL_SR_DATA, I2C_SEND_2_BYTES);
69         udelay(10 * 1000);
70 }
71
72 /**
73  * The T30 requires some special clock initialization, including setting up
74  * the dvc i2c, turning on mselect and selecting the G CPU cluster
75  */
76 void t30_init_clocks(void)
77 {
78         struct clk_rst_ctlr *clkrst =
79                         (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
80         struct flow_ctlr *flow = (struct flow_ctlr *)NV_PA_FLOW_BASE;
81         u32 val;
82
83         debug("t30_init_clocks entry\n");
84         /* Set active CPU cluster to G */
85         clrbits_le32(flow->cluster_control, 1 << 0);
86
87         writel(SUPER_SCLK_ENB_MASK, &clkrst->crc_super_sclk_div);
88
89         val = (0 << CLK_SYS_RATE_HCLK_DISABLE_SHIFT) |
90                 (1 << CLK_SYS_RATE_AHB_RATE_SHIFT) |
91                 (0 << CLK_SYS_RATE_PCLK_DISABLE_SHIFT) |
92                 (0 << CLK_SYS_RATE_APB_RATE_SHIFT);
93         writel(val, &clkrst->crc_clk_sys_rate);
94
95         /* Put i2c, mselect in reset and enable clocks */
96         reset_set_enable(PERIPH_ID_DVC_I2C, 1);
97         clock_set_enable(PERIPH_ID_DVC_I2C, 1);
98         reset_set_enable(PERIPH_ID_MSELECT, 1);
99         clock_set_enable(PERIPH_ID_MSELECT, 1);
100
101         /* Switch MSELECT clock to PLLP (00) and use a divisor of 2 */
102         clock_ll_set_source_divisor(PERIPH_ID_MSELECT, 0, 2);
103
104         /*
105          * Our high-level clock routines are not available prior to
106          * relocation. We use the low-level functions which require a
107          * hard-coded divisor. Use CLK_M with divide by (n + 1 = 17)
108          */
109         clock_ll_set_source_divisor(PERIPH_ID_DVC_I2C, 3, 16);
110
111         /*
112          * Give clocks time to stabilize, then take i2c and mselect out of
113          * reset
114          */
115         udelay(1000);
116         reset_set_enable(PERIPH_ID_DVC_I2C, 0);
117         reset_set_enable(PERIPH_ID_MSELECT, 0);
118 }
119
120 static void set_cpu_running(int run)
121 {
122         struct flow_ctlr *flow = (struct flow_ctlr *)NV_PA_FLOW_BASE;
123
124         debug("set_cpu_running entry, run = %d\n", run);
125         writel(run ? FLOW_MODE_NONE : FLOW_MODE_STOP, &flow->halt_cpu_events);
126 }
127
128 void start_cpu(u32 reset_vector)
129 {
130         debug("start_cpu entry, reset_vector = %x\n", reset_vector);
131         t30_init_clocks();
132
133         /* Enable VDD_CPU */
134         enable_cpu_power_rail();
135
136         set_cpu_running(0);
137
138         /* Hold the CPUs in reset */
139         reset_A9_cpu(1);
140
141         /* Disable the CPU clock */
142         enable_cpu_clock(0);
143
144         /* Enable CoreSight */
145         clock_enable_coresight(1);
146
147         /*
148          * Set the entry point for CPU execution from reset,
149          *  if it's a non-zero value.
150          */
151         if (reset_vector)
152                 writel(reset_vector, EXCEP_VECTOR_CPU_RESET_VECTOR);
153
154         /* Enable the CPU clock */
155         enable_cpu_clock(1);
156
157         /* If the CPU doesn't already have power, power it up */
158         powerup_cpu();
159
160         /* Take the CPU out of reset */
161         reset_A9_cpu(0);
162
163         set_cpu_running(1);
164 }