arch/arm/cpu/armv7/mx6/ddr.c

   1 /*
   2  * Copyright (C) 2014 Gateworks Corporation
   3  * Author: Tim Harvey <tharvey@gateworks.com>
   4  *
   5  * SPDX-License-Identifier:     GPL-2.0+
   6  */
   7
   8 #include <common.h>
   9 #include <linux/types.h>
  10 #include <asm/arch/mx6-ddr.h>
  11 #include <asm/arch/sys_proto.h>
  12 #include <asm/io.h>
  13 #include <asm/types.h>
  14
  15 #if defined(CONFIG_SOC_MX6SX)
  16 /* Configure MX6SX mmdc iomux */
  17 void mx6sx_dram_iocfg(unsigned width,
  18                       const struct mx6sx_iomux_ddr_regs *ddr,
  19                       const struct mx6sx_iomux_grp_regs *grp)
  20 {
  21         struct mx6sx_iomux_ddr_regs *mx6_ddr_iomux;
  22         struct mx6sx_iomux_grp_regs *mx6_grp_iomux;
  23
  24         mx6_ddr_iomux = (struct mx6sx_iomux_ddr_regs *)MX6SX_IOM_DDR_BASE;
  25         mx6_grp_iomux = (struct mx6sx_iomux_grp_regs *)MX6SX_IOM_GRP_BASE;
  26
  27         /* DDR IO TYPE */
  28         writel(grp->grp_ddr_type, &mx6_grp_iomux->grp_ddr_type);
  29         writel(grp->grp_ddrpke, &mx6_grp_iomux->grp_ddrpke);
  30
  31         /* CLOCK */
  32         writel(ddr->dram_sdclk_0, &mx6_ddr_iomux->dram_sdclk_0);
  33
  34         /* ADDRESS */
  35         writel(ddr->dram_cas, &mx6_ddr_iomux->dram_cas);
  36         writel(ddr->dram_ras, &mx6_ddr_iomux->dram_ras);
  37         writel(grp->grp_addds, &mx6_grp_iomux->grp_addds);
  38
  39         /* Control */
  40         writel(ddr->dram_reset, &mx6_ddr_iomux->dram_reset);
  41         writel(ddr->dram_sdba2, &mx6_ddr_iomux->dram_sdba2);
  42         writel(ddr->dram_sdcke0, &mx6_ddr_iomux->dram_sdcke0);
  43         writel(ddr->dram_sdcke1, &mx6_ddr_iomux->dram_sdcke1);
  44         writel(ddr->dram_odt0, &mx6_ddr_iomux->dram_odt0);
  45         writel(ddr->dram_odt1, &mx6_ddr_iomux->dram_odt1);
  46         writel(grp->grp_ctlds, &mx6_grp_iomux->grp_ctlds);
  47
  48         /* Data Strobes */
  49         writel(grp->grp_ddrmode_ctl, &mx6_grp_iomux->grp_ddrmode_ctl);
  50         writel(ddr->dram_sdqs0, &mx6_ddr_iomux->dram_sdqs0);
  51         writel(ddr->dram_sdqs1, &mx6_ddr_iomux->dram_sdqs1);
  52         if (width >= 32) {
  53                 writel(ddr->dram_sdqs2, &mx6_ddr_iomux->dram_sdqs2);
  54                 writel(ddr->dram_sdqs3, &mx6_ddr_iomux->dram_sdqs3);
  55         }
  56
  57         /* Data */
  58         writel(grp->grp_ddrmode, &mx6_grp_iomux->grp_ddrmode);
  59         writel(grp->grp_b0ds, &mx6_grp_iomux->grp_b0ds);
  60         writel(grp->grp_b1ds, &mx6_grp_iomux->grp_b1ds);
  61         if (width >= 32) {
  62                 writel(grp->grp_b2ds, &mx6_grp_iomux->grp_b2ds);
  63                 writel(grp->grp_b3ds, &mx6_grp_iomux->grp_b3ds);
  64         }
  65         writel(ddr->dram_dqm0, &mx6_ddr_iomux->dram_dqm0);
  66         writel(ddr->dram_dqm1, &mx6_ddr_iomux->dram_dqm1);
  67         if (width >= 32) {
  68                 writel(ddr->dram_dqm2, &mx6_ddr_iomux->dram_dqm2);
  69                 writel(ddr->dram_dqm3, &mx6_ddr_iomux->dram_dqm3);
  70         }
  71 }
  72 #endif
  73
  74 #if defined(CONFIG_SOC_MX6QDL) || defined(CONFIG_SOC_MX6Q) || defined(CONFIG_SOC_MX6D)
  75 /* Configure MX6DQ mmdc iomux */
  76 void mx6dq_dram_iocfg(unsigned width,
  77                       const struct mx6dq_iomux_ddr_regs *ddr,
  78                       const struct mx6dq_iomux_grp_regs *grp)
  79 {
  80         volatile struct mx6dq_iomux_ddr_regs *mx6_ddr_iomux;
  81         volatile struct mx6dq_iomux_grp_regs *mx6_grp_iomux;
  82
  83         mx6_ddr_iomux = (struct mx6dq_iomux_ddr_regs *)MX6DQ_IOM_DDR_BASE;
  84         mx6_grp_iomux = (struct mx6dq_iomux_grp_regs *)MX6DQ_IOM_GRP_BASE;
  85
  86         /* DDR IO Type */
  87         mx6_grp_iomux->grp_ddr_type = grp->grp_ddr_type;
  88         mx6_grp_iomux->grp_ddrpke = grp->grp_ddrpke;
  89
  90         /* Clock */
  91         mx6_ddr_iomux->dram_sdclk_0 = ddr->dram_sdclk_0;
  92         mx6_ddr_iomux->dram_sdclk_1 = ddr->dram_sdclk_1;
  93
  94         /* Address */
  95         mx6_ddr_iomux->dram_cas = ddr->dram_cas;
  96         mx6_ddr_iomux->dram_ras = ddr->dram_ras;
  97         mx6_grp_iomux->grp_addds = grp->grp_addds;
  98
  99         /* Control */
 100         mx6_ddr_iomux->dram_reset = ddr->dram_reset;
 101         mx6_ddr_iomux->dram_sdcke0 = ddr->dram_sdcke0;
 102         mx6_ddr_iomux->dram_sdcke1 = ddr->dram_sdcke1;
 103         mx6_ddr_iomux->dram_sdba2 = ddr->dram_sdba2;
 104         mx6_ddr_iomux->dram_sdodt0 = ddr->dram_sdodt0;
 105         mx6_ddr_iomux->dram_sdodt1 = ddr->dram_sdodt1;
 106         mx6_grp_iomux->grp_ctlds = grp->grp_ctlds;
 107
 108         /* Data Strobes */
 109         mx6_grp_iomux->grp_ddrmode_ctl = grp->grp_ddrmode_ctl;
 110         mx6_ddr_iomux->dram_sdqs0 = ddr->dram_sdqs0;
 111         mx6_ddr_iomux->dram_sdqs1 = ddr->dram_sdqs1;
 112         if (width >= 32) {
 113                 mx6_ddr_iomux->dram_sdqs2 = ddr->dram_sdqs2;
 114                 mx6_ddr_iomux->dram_sdqs3 = ddr->dram_sdqs3;
 115         }
 116         if (width >= 64) {
 117                 mx6_ddr_iomux->dram_sdqs4 = ddr->dram_sdqs4;
 118                 mx6_ddr_iomux->dram_sdqs5 = ddr->dram_sdqs5;
 119                 mx6_ddr_iomux->dram_sdqs6 = ddr->dram_sdqs6;
 120                 mx6_ddr_iomux->dram_sdqs7 = ddr->dram_sdqs7;
 121         }
 122
 123         /* Data */
 124         mx6_grp_iomux->grp_ddrmode = grp->grp_ddrmode;
 125         mx6_grp_iomux->grp_b0ds = grp->grp_b0ds;
 126         mx6_grp_iomux->grp_b1ds = grp->grp_b1ds;
 127         if (width >= 32) {
 128                 mx6_grp_iomux->grp_b2ds = grp->grp_b2ds;
 129                 mx6_grp_iomux->grp_b3ds = grp->grp_b3ds;
 130         }
 131         if (width >= 64) {
 132                 mx6_grp_iomux->grp_b4ds = grp->grp_b4ds;
 133                 mx6_grp_iomux->grp_b5ds = grp->grp_b5ds;
 134                 mx6_grp_iomux->grp_b6ds = grp->grp_b6ds;
 135                 mx6_grp_iomux->grp_b7ds = grp->grp_b7ds;
 136         }
 137         mx6_ddr_iomux->dram_dqm0 = ddr->dram_dqm0;
 138         mx6_ddr_iomux->dram_dqm1 = ddr->dram_dqm1;
 139         if (width >= 32) {
 140                 mx6_ddr_iomux->dram_dqm2 = ddr->dram_dqm2;
 141                 mx6_ddr_iomux->dram_dqm3 = ddr->dram_dqm3;
 142         }
 143         if (width >= 64) {
 144                 mx6_ddr_iomux->dram_dqm4 = ddr->dram_dqm4;
 145                 mx6_ddr_iomux->dram_dqm5 = ddr->dram_dqm5;
 146                 mx6_ddr_iomux->dram_dqm6 = ddr->dram_dqm6;
 147                 mx6_ddr_iomux->dram_dqm7 = ddr->dram_dqm7;
 148         }
 149 }
 150 #endif
 151
 152 #if defined(CONFIG_SOC_MX6QDL) || defined(CONFIG_SOC_MX6DL) || defined(CONFIG_SOC_MX6S)
 153 /* Configure MX6SDL mmdc iomux */
 154 void mx6sdl_dram_iocfg(unsigned width,
 155                        const struct mx6sdl_iomux_ddr_regs *ddr,
 156                        const struct mx6sdl_iomux_grp_regs *grp)
 157 {
 158         volatile struct mx6sdl_iomux_ddr_regs *mx6_ddr_iomux;
 159         volatile struct mx6sdl_iomux_grp_regs *mx6_grp_iomux;
 160
 161         mx6_ddr_iomux = (struct mx6sdl_iomux_ddr_regs *)MX6SDL_IOM_DDR_BASE;
 162         mx6_grp_iomux = (struct mx6sdl_iomux_grp_regs *)MX6SDL_IOM_GRP_BASE;
 163
 164         /* DDR IO Type */
 165         mx6_grp_iomux->grp_ddr_type = grp->grp_ddr_type;
 166         mx6_grp_iomux->grp_ddrpke = grp->grp_ddrpke;
 167
 168         /* Clock */
 169         mx6_ddr_iomux->dram_sdclk_0 = ddr->dram_sdclk_0;
 170         mx6_ddr_iomux->dram_sdclk_1 = ddr->dram_sdclk_1;
 171
 172         /* Address */
 173         mx6_ddr_iomux->dram_cas = ddr->dram_cas;
 174         mx6_ddr_iomux->dram_ras = ddr->dram_ras;
 175         mx6_grp_iomux->grp_addds = grp->grp_addds;
 176
 177         /* Control */
 178         mx6_ddr_iomux->dram_reset = ddr->dram_reset;
 179         mx6_ddr_iomux->dram_sdcke0 = ddr->dram_sdcke0;
 180         mx6_ddr_iomux->dram_sdcke1 = ddr->dram_sdcke1;
 181         mx6_ddr_iomux->dram_sdba2 = ddr->dram_sdba2;
 182         mx6_ddr_iomux->dram_sdodt0 = ddr->dram_sdodt0;
 183         mx6_ddr_iomux->dram_sdodt1 = ddr->dram_sdodt1;
 184         mx6_grp_iomux->grp_ctlds = grp->grp_ctlds;
 185
 186         /* Data Strobes */
 187         mx6_grp_iomux->grp_ddrmode_ctl = grp->grp_ddrmode_ctl;
 188         mx6_ddr_iomux->dram_sdqs0 = ddr->dram_sdqs0;
 189         mx6_ddr_iomux->dram_sdqs1 = ddr->dram_sdqs1;
 190         if (width >= 32) {
 191                 mx6_ddr_iomux->dram_sdqs2 = ddr->dram_sdqs2;
 192                 mx6_ddr_iomux->dram_sdqs3 = ddr->dram_sdqs3;
 193         }
 194         if (width >= 64) {
 195                 mx6_ddr_iomux->dram_sdqs4 = ddr->dram_sdqs4;
 196                 mx6_ddr_iomux->dram_sdqs5 = ddr->dram_sdqs5;
 197                 mx6_ddr_iomux->dram_sdqs6 = ddr->dram_sdqs6;
 198                 mx6_ddr_iomux->dram_sdqs7 = ddr->dram_sdqs7;
 199         }
 200
 201         /* Data */
 202         mx6_grp_iomux->grp_ddrmode = grp->grp_ddrmode;
 203         mx6_grp_iomux->grp_b0ds = grp->grp_b0ds;
 204         mx6_grp_iomux->grp_b1ds = grp->grp_b1ds;
 205         if (width >= 32) {
 206                 mx6_grp_iomux->grp_b2ds = grp->grp_b2ds;
 207                 mx6_grp_iomux->grp_b3ds = grp->grp_b3ds;
 208         }
 209         if (width >= 64) {
 210                 mx6_grp_iomux->grp_b4ds = grp->grp_b4ds;
 211                 mx6_grp_iomux->grp_b5ds = grp->grp_b5ds;
 212                 mx6_grp_iomux->grp_b6ds = grp->grp_b6ds;
 213                 mx6_grp_iomux->grp_b7ds = grp->grp_b7ds;
 214         }
 215         mx6_ddr_iomux->dram_dqm0 = ddr->dram_dqm0;
 216         mx6_ddr_iomux->dram_dqm1 = ddr->dram_dqm1;
 217         if (width >= 32) {
 218                 mx6_ddr_iomux->dram_dqm2 = ddr->dram_dqm2;
 219                 mx6_ddr_iomux->dram_dqm3 = ddr->dram_dqm3;
 220         }
 221         if (width >= 64) {
 222                 mx6_ddr_iomux->dram_dqm4 = ddr->dram_dqm4;
 223                 mx6_ddr_iomux->dram_dqm5 = ddr->dram_dqm5;
 224                 mx6_ddr_iomux->dram_dqm6 = ddr->dram_dqm6;
 225                 mx6_ddr_iomux->dram_dqm7 = ddr->dram_dqm7;
 226         }
 227 }
 228 #endif
 229
 230 /*
 231  * Configure mx6 mmdc registers based on:
 232  *  - board-specific memory configuration
 233  *  - board-specific calibration data
 234  *  - ddr3 chip details
 235  *
 236  * The various calculations here are derived from the Freescale
 237  * i.Mx6DQSDL DDR3 Script Aid spreadsheet (DOC-94917) designed to generate MMDC
 238  * configuration registers based on memory system and memory chip parameters.
 239  *
 240  * The defaults here are those which were specified in the spreadsheet.
 241  * For details on each register, refer to the IMX6DQRM and/or IMX6SDLRM
 242  * section titled MMDC initialization
 243  */
 244 #define MR(val, ba, cmd, cs1) \
 245         ((val << 16) | (1 << 15) | (cmd << 4) | (cs1 << 3) | ba)
 246 #ifdef CONFIG_SOC_MX6SX
 247 #define MMDC1(entry, value)     do {} while (0)
 248 #else
 249 #define MMDC1(entry, value) do { mmdc1->entry = value; } while (0)
 250 #endif
 251 void mx6_dram_cfg(const struct mx6_ddr_sysinfo *sysinfo,
 252                   const struct mx6_mmdc_calibration *calib,
 253                   const struct mx6_ddr3_cfg *ddr3_cfg)
 254 {
 255         volatile struct mmdc_p_regs *mmdc0;
 256 #ifndef CONFIG_SOC_MX6SX
 257         volatile struct mmdc_p_regs *mmdc1;
 258 #endif
 259         u32 val;
 260         u8 tcke, tcksrx, tcksre, txpdll, taofpd, taonpd, trrd;
 261         u8 todtlon, taxpd, tanpd, tcwl, txp, tfaw, tcl;
 262         u8 todt_idle_off = 0x4; /* from DDR3 Script Aid spreadsheet */
 263         u16 trcd, trc, tras, twr, tmrd, trtp, trp, twtr, trfc, txs, txpr;
 264         u16 cs0_end;
 265         u16 tdllk = 0x1ff; /* DLL locking time: 512 cycles (JEDEC DDR3) */
 266         u8 coladdr;
 267         int clkper; /* clock period in picoseconds */
 268         int clock; /* clock freq in mHz */
 269         int cs;
 270
 271         mmdc0 = (struct mmdc_p_regs *)MMDC_P0_BASE_ADDR;
 272 #ifndef CONFIG_SOC_MX6SX
 273         mmdc1 = (struct mmdc_p_regs *)MMDC_P1_BASE_ADDR;
 274 #endif
 275
 276         /* MX6D/MX6Q: 1066 MHz memory clock, clkper = 1.894ns = 1894ps */
 277         if (is_cpu_type(MXC_CPU_MX6Q) || is_cpu_type(MXC_CPU_MX6D)) {
 278                 clock = 528;
 279                 tcwl = 4;
 280         }
 281         /* MX6S/MX6DL: 800 MHz memory clock, clkper = 2.5ns = 2500ps */
 282         else {
 283                 clock = 400;
 284                 tcwl = 3;
 285         }
 286         clkper = (1000 * 1000) / clock; /* pico seconds */
 287         todtlon = tcwl;
 288         taxpd = tcwl;
 289         tanpd = tcwl;
 290
 291         switch (ddr3_cfg->density) {
 292         case 1: /* 1Gb per chip */
 293                 trfc = DIV_ROUND_UP(110000, clkper) - 1;
 294                 txs = DIV_ROUND_UP(120000, clkper) - 1;
 295                 break;
 296         case 2: /* 2Gb per chip */
 297                 trfc = DIV_ROUND_UP(160000, clkper) - 1;
 298                 txs = DIV_ROUND_UP(170000, clkper) - 1;
 299                 break;
 300         case 4: /* 4Gb per chip */
 301                 trfc = DIV_ROUND_UP(260000, clkper) - 1;
 302                 txs = DIV_ROUND_UP(270000, clkper) - 1;
 303                 break;
 304         case 8: /* 8Gb per chip */
 305                 trfc = DIV_ROUND_UP(350000, clkper) - 1;
 306                 txs = DIV_ROUND_UP(360000, clkper) - 1;
 307                 break;
 308         default:
 309                 /* invalid density */
 310                 puts("invalid chip density\n");
 311                 hang();
 312                 break;
 313         }
 314         txpr = txs;
 315
 316         switch (ddr3_cfg->mem_speed) {
 317         case 800:
 318                 txp = DIV_ROUND_UP(max(3 * clkper, 7500), clkper) - 1;
 319                 tcke = DIV_ROUND_UP(max(3 * clkper, 7500), clkper) - 1;
 320                 if (ddr3_cfg->pagesz == 1) {
 321                         tfaw = DIV_ROUND_UP(40000, clkper) - 1;
 322                         trrd = DIV_ROUND_UP(max(4 * clkper, 10000), clkper) - 1;
 323                 } else {
 324                         tfaw = DIV_ROUND_UP(50000, clkper) - 1;
 325                         trrd = DIV_ROUND_UP(max(4 * clkper, 10000), clkper) - 1;
 326                 }
 327                 break;
 328         case 1066:
 329                 txp = DIV_ROUND_UP(max(3 * clkper, 7500), clkper) - 1;
 330                 tcke = DIV_ROUND_UP(max(3 * clkper, 5625), clkper) - 1;
 331                 if (ddr3_cfg->pagesz == 1) {
 332                         tfaw = DIV_ROUND_UP(37500, clkper) - 1;
 333                         trrd = DIV_ROUND_UP(max(4 * clkper, 7500), clkper) - 1;
 334                 } else {
 335                         tfaw = DIV_ROUND_UP(50000, clkper) - 1;
 336                         trrd = DIV_ROUND_UP(max(4 * clkper, 10000), clkper) - 1;
 337                 }
 338                 break;
 339         case 1333:
 340                 txp = DIV_ROUND_UP(max(3 * clkper, 6000), clkper) - 1;
 341                 tcke = DIV_ROUND_UP(max(3 * clkper, 5625), clkper) - 1;
 342                 if (ddr3_cfg->pagesz == 1) {
 343                         tfaw = DIV_ROUND_UP(30000, clkper) - 1;
 344                         trrd = DIV_ROUND_UP(max(4 * clkper, 6000), clkper) - 1;
 345                 } else {
 346                         tfaw = DIV_ROUND_UP(45000, clkper) - 1;
 347                         trrd = DIV_ROUND_UP(max(4 * clkper, 7500), clkper) - 1;
 348                 }
 349                 break;
 350         case 1600:
 351                 txp = DIV_ROUND_UP(max(3 * clkper, 6000), clkper) - 1;
 352                 tcke = DIV_ROUND_UP(max(3 * clkper, 5000), clkper) - 1;
 353                 if (ddr3_cfg->pagesz == 1) {
 354                         tfaw = DIV_ROUND_UP(30000, clkper) - 1;
 355                         trrd = DIV_ROUND_UP(max(4 * clkper, 6000), clkper) - 1;
 356                 } else {
 357                         tfaw = DIV_ROUND_UP(40000, clkper) - 1;
 358                         trrd = DIV_ROUND_UP(max(4 * clkper, 7500), clkper) - 1;
 359                 }
 360                 break;
 361         default:
 362                 puts("invalid memory speed\n");
 363                 hang();
 364                 break;
 365         }
 366         txpdll = DIV_ROUND_UP(max(10 * clkper, 24000), clkper) - 1;
 367         tcksre = DIV_ROUND_UP(max(5 * clkper, 10000), clkper);
 368         taonpd = DIV_ROUND_UP(2000, clkper) - 1;
 369         tcksrx = tcksre;
 370         taofpd = taonpd;
 371         twr  = DIV_ROUND_UP(15000, clkper) - 1;
 372         tmrd = DIV_ROUND_UP(max(12 * clkper, 15000), clkper) - 1;
 373         trc  = DIV_ROUND_UP(ddr3_cfg->trcmin, clkper / 10) - 1;
 374         tras = DIV_ROUND_UP(ddr3_cfg->trasmin, clkper / 10) - 1;
 375         tcl  = DIV_ROUND_UP(ddr3_cfg->trcd, clkper / 10) - 3;
 376         trp  = DIV_ROUND_UP(ddr3_cfg->trcd, clkper / 10) - 1;
 377         twtr = ROUND(max(4 * clkper, 7500) / clkper, 1) - 1;
 378         trcd = trp;
 379         trtp = twtr;
 380         cs0_end = 4 * sysinfo->cs_density - 1;
 381
 382         debug("density:%d Gb (%d Gb per chip)\n",
 383               sysinfo->cs_density, ddr3_cfg->density);
 384         debug("clock: %dMHz (%d ps)\n", clock, clkper);
 385         debug("memspd:%d\n", ddr3_cfg->mem_speed);
 386         debug("tcke=%d\n", tcke);
 387         debug("tcksrx=%d\n", tcksrx);
 388         debug("tcksre=%d\n", tcksre);
 389         debug("taofpd=%d\n", taofpd);
 390         debug("taonpd=%d\n", taonpd);
 391         debug("todtlon=%d\n", todtlon);
 392         debug("tanpd=%d\n", tanpd);
 393         debug("taxpd=%d\n", taxpd);
 394         debug("trfc=%d\n", trfc);
 395         debug("txs=%d\n", txs);
 396         debug("txp=%d\n", txp);
 397         debug("txpdll=%d\n", txpdll);
 398         debug("tfaw=%d\n", tfaw);
 399         debug("tcl=%d\n", tcl);
 400         debug("trcd=%d\n", trcd);
 401         debug("trp=%d\n", trp);
 402         debug("trc=%d\n", trc);
 403         debug("tras=%d\n", tras);
 404         debug("twr=%d\n", twr);
 405         debug("tmrd=%d\n", tmrd);
 406         debug("tcwl=%d\n", tcwl);
 407         debug("tdllk=%d\n", tdllk);
 408         debug("trtp=%d\n", trtp);
 409         debug("twtr=%d\n", twtr);
 410         debug("trrd=%d\n", trrd);
 411         debug("txpr=%d\n", txpr);
 412         debug("cs0_end=%d\n", cs0_end);
 413         debug("ncs=%d\n", sysinfo->ncs);
 414         debug("Rtt_wr=%d\n", sysinfo->rtt_wr);
 415         debug("Rtt_nom=%d\n", sysinfo->rtt_nom);
 416         debug("SRT=%d\n", ddr3_cfg->SRT);
 417         debug("tcl=%d\n", tcl);
 418         debug("twr=%d\n", twr);
 419
 420         /*
 421          * board-specific configuration:
 422          *  These values are determined empirically and vary per board layout
 423          *  see:
 424          *   appnote, ddr3 spreadsheet
 425          */
 426         mmdc0->mpwldectrl0 = calib->p0_mpwldectrl0;
 427         mmdc0->mpwldectrl1 = calib->p0_mpwldectrl1;
 428         mmdc0->mpdgctrl0 = calib->p0_mpdgctrl0;
 429         mmdc0->mpdgctrl1 = calib->p0_mpdgctrl1;
 430         mmdc0->mprddlctl = calib->p0_mprddlctl;
 431         mmdc0->mpwrdlctl = calib->p0_mpwrdlctl;
 432         if (sysinfo->dsize > 1) {
 433                 MMDC1(mpwldectrl0, calib->p1_mpwldectrl0);
 434                 MMDC1(mpwldectrl1, calib->p1_mpwldectrl1);
 435                 MMDC1(mpdgctrl0, calib->p1_mpdgctrl0);
 436                 MMDC1(mpdgctrl1, calib->p1_mpdgctrl1);
 437                 MMDC1(mprddlctl, calib->p1_mprddlctl);
 438                 MMDC1(mpwrdlctl, calib->p1_mpwrdlctl);
 439         }
 440
 441         /* Read data DQ Byte0-3 delay */
 442         mmdc0->mprddqby0dl = 0x33333333;
 443         mmdc0->mprddqby1dl = 0x33333333;
 444         if (sysinfo->dsize > 0) {
 445                 mmdc0->mprddqby2dl = 0x33333333;
 446                 mmdc0->mprddqby3dl = 0x33333333;
 447         }
 448
 449         if (sysinfo->dsize > 1) {
 450                 MMDC1(mprddqby0dl, 0x33333333);
 451                 MMDC1(mprddqby1dl, 0x33333333);
 452                 MMDC1(mprddqby2dl, 0x33333333);
 453                 MMDC1(mprddqby3dl, 0x33333333);
 454         }
 455
 456         /* MMDC Termination: rtt_nom:2 RZQ/2(120ohm), rtt_nom:1 RZQ/4(60ohm) */
 457         val = (sysinfo->rtt_nom == 2) ? 0x00011117 : 0x00022227;
 458         mmdc0->mpodtctrl = val;
 459         if (sysinfo->dsize > 1)
 460                 MMDC1(mpodtctrl, val);
 461
 462         /* complete calibration */
 463         val = (1 << 11); /* Force measurement on delay-lines */
 464         mmdc0->mpmur0 = val;
 465         if (sysinfo->dsize > 1)
 466                 MMDC1(mpmur0, val);
 467
 468         /* Step 1: configuration request */
 469         mmdc0->mdscr = (u32)(1 << 15); /* config request */
 470
 471         /* Step 2: Timing configuration */
 472         mmdc0->mdcfg0 = (trfc << 24) | (txs << 16) | (txp << 13) |
 473                         (txpdll << 9) | (tfaw << 4) | tcl;
 474         mmdc0->mdcfg1 = (trcd << 29) | (trp << 26) | (trc << 21) |
 475                         (tras << 16) | (1 << 15) /* trpa */ |
 476                         (twr << 9) | (tmrd << 5) | tcwl;
 477         mmdc0->mdcfg2 = (tdllk << 16) | (trtp << 6) | (twtr << 3) | trrd;
 478         mmdc0->mdotc = (taofpd << 27) | (taonpd << 24) | (tanpd << 20) |
 479                        (taxpd << 16) | (todtlon << 12) | (todt_idle_off << 4);
 480         mmdc0->mdasp = cs0_end; /* CS addressing */
 481
 482         /* Step 3: Configure DDR type */
 483         mmdc0->mdmisc = (sysinfo->cs1_mirror << 19) | (sysinfo->walat << 16) |
 484                         (sysinfo->bi_on << 12) | (sysinfo->mif3_mode << 9) |
 485                         (sysinfo->ralat << 6);
 486
 487         /* Step 4: Configure delay while leaving reset */
 488         mmdc0->mdor = (txpr << 16) | (sysinfo->sde_to_rst << 8) |
 489                       (sysinfo->rst_to_cke << 0);
 490
 491         /* Step 5: Configure DDR physical parameters (density and burst len) */
 492         coladdr = ddr3_cfg->coladdr;
 493         if (ddr3_cfg->coladdr == 8)             /* 8-bit COL is 0x3 */
 494                 coladdr += 4;
 495         else if (ddr3_cfg->coladdr == 12)       /* 12-bit COL is 0x4 */
 496                 coladdr += 1;
 497         mmdc0->mdctl =  (ddr3_cfg->rowaddr - 11) << 24 |        /* ROW */
 498                         (coladdr - 9) << 20 |                   /* COL */
 499                         (1 << 19) |             /* Burst Length = 8 for DDR3 */
 500                         (sysinfo->dsize << 16);         /* DDR data bus size */
 501
 502         /* Step 6: Perform ZQ calibration */
 503         val = 0xa1390001; /* one-time HW ZQ calib */
 504         mmdc0->mpzqhwctrl = val;
 505         if (sysinfo->dsize > 1)
 506                 MMDC1(mpzqhwctrl, val);
 507
 508         /* Step 7: Enable MMDC with desired chip select */
 509         mmdc0->mdctl |= (1 << 31) |                          /* SDE_0 for CS0 */
 510                         ((sysinfo->ncs == 2) ? 1 : 0) << 30; /* SDE_1 for CS1 */
 511
 512         /* Step 8: Write Mode Registers to Init DDR3 devices */
 513         for (cs = 0; cs < sysinfo->ncs; cs++) {
 514                 /* MR2 */
 515                 val = (sysinfo->rtt_wr & 3) << 9 | (ddr3_cfg->SRT & 1) << 7 |
 516                       ((tcwl - 3) & 3) << 3;
 517                 debug("MR2 CS%d: 0x%08x\n", cs, (u32)MR(val, 2, 3, cs));
 518                 mmdc0->mdscr = MR(val, 2, 3, cs);
 519                 /* MR3 */
 520                 debug("MR3 CS%d: 0x%08x\n", cs, (u32)MR(0, 3, 3, cs));
 521                 mmdc0->mdscr = MR(0, 3, 3, cs);
 522                 /* MR1 */
 523                 val = ((sysinfo->rtt_nom & 1) ? 1 : 0) << 2 |
 524                       ((sysinfo->rtt_nom & 2) ? 1 : 0) << 6;
 525                 debug("MR1 CS%d: 0x%08x\n", cs, (u32)MR(val, 1, 3, cs));
 526                 mmdc0->mdscr = MR(val, 1, 3, cs);
 527                 /* MR0 */
 528                 val = ((tcl - 1) << 4) |        /* CAS */
 529                       (1 << 8)   |              /* DLL Reset */
 530                       ((twr - 3) << 9);         /* Write Recovery */
 531                 debug("MR0 CS%d: 0x%08x\n", cs, (u32)MR(val, 0, 3, cs));
 532                 mmdc0->mdscr = MR(val, 0, 3, cs);
 533                 /* ZQ calibration */
 534                 val = (1 << 10);
 535                 mmdc0->mdscr = MR(val, 0, 4, cs);
 536         }
 537
 538         /* Step 10: Power down control and self-refresh */
 539         mmdc0->mdpdc = (tcke & 0x7) << 16 |
 540                         5            << 12 |  /* PWDT_1: 256 cycles */
 541                         5            <<  8 |  /* PWDT_0: 256 cycles */
 542                         1            <<  6 |  /* BOTH_CS_PD */
 543                         (tcksrx & 0x7) << 3 |
 544                         (tcksre & 0x7);
 545         if (!sysinfo->pd_fast_exit)
 546                 mmdc0->mdpdc |= (1 << 7); /* SLOW_PD */
 547         mmdc0->mapsr = 0x00001006; /* ADOPT power down enabled */
 548
 549         /* Step 11: Configure ZQ calibration: one-time and periodic 1ms */
 550         val = 0xa1390003;
 551         mmdc0->mpzqhwctrl = val;
 552         if (sysinfo->dsize > 1)
 553                 MMDC1(mpzqhwctrl, val);
 554
 555         /* Step 12: Configure and activate periodic refresh */
 556         mmdc0->mdref = (1 << 14) | /* REF_SEL: Periodic refresh cycle: 32kHz */
 557                        (7 << 11);  /* REFR: Refresh Rate - 8 refreshes */
 558
 559         /* Step 13: Deassert config request - init complete */
 560         mmdc0->mdscr = 0x00000000;
 561
 562         /* wait for auto-ZQ calibration to complete */
 563         mdelay(1);
 564 }