mx6: Add support for the mx6solox variant
[karo-tx-uboot.git] / arch / arm / cpu / armv7 / mx6 / soc.c
1 /*
2  * (C) Copyright 2007
3  * Sascha Hauer, Pengutronix
4  *
5  * (C) Copyright 2009 Freescale Semiconductor, Inc.
6  *
7  * SPDX-License-Identifier:     GPL-2.0+
8  */
9
10 #include <common.h>
11 #include <asm/armv7.h>
12 #include <asm/pl310.h>
13 #include <asm/errno.h>
14 #include <asm/io.h>
15 #include <asm/arch/imx-regs.h>
16 #include <asm/arch/clock.h>
17 #include <asm/arch/sys_proto.h>
18 #include <asm/imx-common/boot_mode.h>
19 #include <asm/imx-common/dma.h>
20 #include <stdbool.h>
21 #include <asm/arch/mxc_hdmi.h>
22 #include <asm/arch/crm_regs.h>
23
24 enum ldo_reg {
25         LDO_ARM,
26         LDO_SOC,
27         LDO_PU,
28 };
29
30 struct scu_regs {
31         u32     ctrl;
32         u32     config;
33         u32     status;
34         u32     invalidate;
35         u32     fpga_rev;
36 };
37
38 u32 get_cpu_rev(void)
39 {
40         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
41         u32 reg = readl(&anatop->digprog_sololite);
42         u32 type = ((reg >> 16) & 0xff);
43
44         if (type != MXC_CPU_MX6SL) {
45                 reg = readl(&anatop->digprog);
46                 struct scu_regs *scu = (struct scu_regs *)SCU_BASE_ADDR;
47                 u32 cfg = readl(&scu->config) & 3;
48                 type = ((reg >> 16) & 0xff);
49                 if (type == MXC_CPU_MX6DL) {
50                         if (!cfg)
51                                 type = MXC_CPU_MX6SOLO;
52                 }
53
54                 if (type == MXC_CPU_MX6Q) {
55                         if (cfg == 1)
56                                 type = MXC_CPU_MX6D;
57                 }
58
59         }
60         reg &= 0xff;            /* mx6 silicon revision */
61         return (type << 12) | (reg + 0x10);
62 }
63
64 #ifdef CONFIG_REVISION_TAG
65 u32 __weak get_board_rev(void)
66 {
67         u32 cpurev = get_cpu_rev();
68         u32 type = ((cpurev >> 12) & 0xff);
69         if (type == MXC_CPU_MX6SOLO)
70                 cpurev = (MXC_CPU_MX6DL) << 12 | (cpurev & 0xFFF);
71
72         if (type == MXC_CPU_MX6D)
73                 cpurev = (MXC_CPU_MX6Q) << 12 | (cpurev & 0xFFF);
74
75         return cpurev;
76 }
77 #endif
78
79 void init_aips(void)
80 {
81         struct aipstz_regs *aips1, *aips2;
82 #ifdef CONFIG_MX6SX
83         struct aipstz_regs *aips3;
84 #endif
85
86         aips1 = (struct aipstz_regs *)AIPS1_BASE_ADDR;
87         aips2 = (struct aipstz_regs *)AIPS2_BASE_ADDR;
88 #ifdef CONFIG_MX6SX
89         aips3 = (struct aipstz_regs *)AIPS3_BASE_ADDR;
90 #endif
91
92         /*
93          * Set all MPROTx to be non-bufferable, trusted for R/W,
94          * not forced to user-mode.
95          */
96         writel(0x77777777, &aips1->mprot0);
97         writel(0x77777777, &aips1->mprot1);
98         writel(0x77777777, &aips2->mprot0);
99         writel(0x77777777, &aips2->mprot1);
100
101         /*
102          * Set all OPACRx to be non-bufferable, not require
103          * supervisor privilege level for access,allow for
104          * write access and untrusted master access.
105          */
106         writel(0x00000000, &aips1->opacr0);
107         writel(0x00000000, &aips1->opacr1);
108         writel(0x00000000, &aips1->opacr2);
109         writel(0x00000000, &aips1->opacr3);
110         writel(0x00000000, &aips1->opacr4);
111         writel(0x00000000, &aips2->opacr0);
112         writel(0x00000000, &aips2->opacr1);
113         writel(0x00000000, &aips2->opacr2);
114         writel(0x00000000, &aips2->opacr3);
115         writel(0x00000000, &aips2->opacr4);
116
117 #ifdef CONFIG_MX6SX
118         /*
119          * Set all MPROTx to be non-bufferable, trusted for R/W,
120          * not forced to user-mode.
121          */
122         writel(0x77777777, &aips3->mprot0);
123         writel(0x77777777, &aips3->mprot1);
124
125         /*
126          * Set all OPACRx to be non-bufferable, not require
127          * supervisor privilege level for access,allow for
128          * write access and untrusted master access.
129          */
130         writel(0x00000000, &aips3->opacr0);
131         writel(0x00000000, &aips3->opacr1);
132         writel(0x00000000, &aips3->opacr2);
133         writel(0x00000000, &aips3->opacr3);
134         writel(0x00000000, &aips3->opacr4);
135 #endif
136 }
137
138 static void clear_ldo_ramp(void)
139 {
140         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
141         int reg;
142
143         /* ROM may modify LDO ramp up time according to fuse setting, so in
144          * order to be in the safe side we neeed to reset these settings to
145          * match the reset value: 0'b00
146          */
147         reg = readl(&anatop->ana_misc2);
148         reg &= ~(0x3f << 24);
149         writel(reg, &anatop->ana_misc2);
150 }
151
152 /*
153  * Set the PMU_REG_CORE register
154  *
155  * Set LDO_SOC/PU/ARM regulators to the specified millivolt level.
156  * Possible values are from 0.725V to 1.450V in steps of
157  * 0.025V (25mV).
158  */
159 static int set_ldo_voltage(enum ldo_reg ldo, u32 mv)
160 {
161         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
162         u32 val, step, old, reg = readl(&anatop->reg_core);
163         u8 shift;
164
165         if (mv < 725)
166                 val = 0x00;     /* Power gated off */
167         else if (mv > 1450)
168                 val = 0x1F;     /* Power FET switched full on. No regulation */
169         else
170                 val = (mv - 700) / 25;
171
172         clear_ldo_ramp();
173
174         switch (ldo) {
175         case LDO_SOC:
176                 shift = 18;
177                 break;
178         case LDO_PU:
179                 shift = 9;
180                 break;
181         case LDO_ARM:
182                 shift = 0;
183                 break;
184         default:
185                 return -EINVAL;
186         }
187
188         old = (reg & (0x1F << shift)) >> shift;
189         step = abs(val - old);
190         if (step == 0)
191                 return 0;
192
193         reg = (reg & ~(0x1F << shift)) | (val << shift);
194         writel(reg, &anatop->reg_core);
195
196         /*
197          * The LDO ramp-up is based on 64 clock cycles of 24 MHz = 2.6 us per
198          * step
199          */
200         udelay(3 * step);
201
202         return 0;
203 }
204
205 static void imx_set_wdog_powerdown(bool enable)
206 {
207         struct wdog_regs *wdog1 = (struct wdog_regs *)WDOG1_BASE_ADDR;
208         struct wdog_regs *wdog2 = (struct wdog_regs *)WDOG2_BASE_ADDR;
209
210         /* Write to the PDE (Power Down Enable) bit */
211         writew(enable, &wdog1->wmcr);
212         writew(enable, &wdog2->wmcr);
213 }
214
215 static void set_ahb_rate(u32 val)
216 {
217         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
218         u32 reg, div;
219
220         div = get_periph_clk() / val - 1;
221         reg = readl(&mxc_ccm->cbcdr);
222
223         writel((reg & (~MXC_CCM_CBCDR_AHB_PODF_MASK)) |
224                 (div << MXC_CCM_CBCDR_AHB_PODF_OFFSET), &mxc_ccm->cbcdr);
225 }
226
227 static void clear_mmdc_ch_mask(void)
228 {
229         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
230
231         /* Clear MMDC channel mask */
232         writel(0, &mxc_ccm->ccdr);
233 }
234
235 int arch_cpu_init(void)
236 {
237         init_aips();
238
239         /* Need to clear MMDC_CHx_MASK to make warm reset work. */
240         clear_mmdc_ch_mask();
241
242         /*
243          * When low freq boot is enabled, ROM will not set AHB
244          * freq, so we need to ensure AHB freq is 132MHz in such
245          * scenario.
246          */
247         if (mxc_get_clock(MXC_ARM_CLK) == 396000000)
248                 set_ahb_rate(132000000);
249
250         imx_set_wdog_powerdown(false); /* Disable PDE bit of WMCR register */
251
252 #ifdef CONFIG_APBH_DMA
253         /* Start APBH DMA */
254         mxs_dma_init();
255 #endif
256
257         return 0;
258 }
259
260 int board_postclk_init(void)
261 {
262         set_ldo_voltage(LDO_SOC, 1175); /* Set VDDSOC to 1.175V */
263
264         return 0;
265 }
266
267 #ifndef CONFIG_SYS_DCACHE_OFF
268 void enable_caches(void)
269 {
270         /* Avoid random hang when download by usb */
271         invalidate_dcache_all();
272         /* Enable D-cache. I-cache is already enabled in start.S */
273         dcache_enable();
274 }
275 #endif
276
277 #if defined(CONFIG_FEC_MXC)
278 void imx_get_mac_from_fuse(int dev_id, unsigned char *mac)
279 {
280         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
281         struct fuse_bank *bank = &ocotp->bank[4];
282         struct fuse_bank4_regs *fuse =
283                         (struct fuse_bank4_regs *)bank->fuse_regs;
284
285         u32 value = readl(&fuse->mac_addr_high);
286         mac[0] = (value >> 8);
287         mac[1] = value ;
288
289         value = readl(&fuse->mac_addr_low);
290         mac[2] = value >> 24 ;
291         mac[3] = value >> 16 ;
292         mac[4] = value >> 8 ;
293         mac[5] = value ;
294
295 }
296 #endif
297
298 void boot_mode_apply(unsigned cfg_val)
299 {
300         unsigned reg;
301         struct src *psrc = (struct src *)SRC_BASE_ADDR;
302         writel(cfg_val, &psrc->gpr9);
303         reg = readl(&psrc->gpr10);
304         if (cfg_val)
305                 reg |= 1 << 28;
306         else
307                 reg &= ~(1 << 28);
308         writel(reg, &psrc->gpr10);
309 }
310 /*
311  * cfg_val will be used for
312  * Boot_cfg4[7:0]:Boot_cfg3[7:0]:Boot_cfg2[7:0]:Boot_cfg1[7:0]
313  * After reset, if GPR10[28] is 1, ROM will copy GPR9[25:0]
314  * to SBMR1, which will determine the boot device.
315  */
316 const struct boot_mode soc_boot_modes[] = {
317         {"normal",      MAKE_CFGVAL(0x00, 0x00, 0x00, 0x00)},
318         /* reserved value should start rom usb */
319         {"usb",         MAKE_CFGVAL(0x01, 0x00, 0x00, 0x00)},
320         {"sata",        MAKE_CFGVAL(0x20, 0x00, 0x00, 0x00)},
321         {"escpi1:0",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x08)},
322         {"escpi1:1",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x18)},
323         {"escpi1:2",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x28)},
324         {"escpi1:3",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x38)},
325         /* 4 bit bus width */
326         {"esdhc1",      MAKE_CFGVAL(0x40, 0x20, 0x00, 0x00)},
327         {"esdhc2",      MAKE_CFGVAL(0x40, 0x28, 0x00, 0x00)},
328         {"esdhc3",      MAKE_CFGVAL(0x40, 0x30, 0x00, 0x00)},
329         {"esdhc4",      MAKE_CFGVAL(0x40, 0x38, 0x00, 0x00)},
330         {NULL,          0},
331 };
332
333 void s_init(void)
334 {
335         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
336         int is_6q = is_cpu_type(MXC_CPU_MX6Q);
337         u32 mask480;
338         u32 mask528;
339
340         /* Due to hardware limitation, on MX6Q we need to gate/ungate all PFDs
341          * to make sure PFD is working right, otherwise, PFDs may
342          * not output clock after reset, MX6DL and MX6SL have added 396M pfd
343          * workaround in ROM code, as bus clock need it
344          */
345
346         mask480 = ANATOP_PFD_CLKGATE_MASK(0) |
347                 ANATOP_PFD_CLKGATE_MASK(1) |
348                 ANATOP_PFD_CLKGATE_MASK(2) |
349                 ANATOP_PFD_CLKGATE_MASK(3);
350         mask528 = ANATOP_PFD_CLKGATE_MASK(0) |
351                 ANATOP_PFD_CLKGATE_MASK(1) |
352                 ANATOP_PFD_CLKGATE_MASK(3);
353
354         /*
355          * Don't reset PFD2 on DL/S
356          */
357         if (is_6q)
358                 mask528 |= ANATOP_PFD_CLKGATE_MASK(2);
359         writel(mask480, &anatop->pfd_480_set);
360         writel(mask528, &anatop->pfd_528_set);
361         writel(mask480, &anatop->pfd_480_clr);
362         writel(mask528, &anatop->pfd_528_clr);
363 }
364
365 #ifdef CONFIG_IMX_HDMI
366 void imx_enable_hdmi_phy(void)
367 {
368         struct hdmi_regs *hdmi = (struct hdmi_regs *)HDMI_ARB_BASE_ADDR;
369         u8 reg;
370         reg = readb(&hdmi->phy_conf0);
371         reg |= HDMI_PHY_CONF0_PDZ_MASK;
372         writeb(reg, &hdmi->phy_conf0);
373         udelay(3000);
374         reg |= HDMI_PHY_CONF0_ENTMDS_MASK;
375         writeb(reg, &hdmi->phy_conf0);
376         udelay(3000);
377         reg |= HDMI_PHY_CONF0_GEN2_TXPWRON_MASK;
378         writeb(reg, &hdmi->phy_conf0);
379         writeb(HDMI_MC_PHYRSTZ_ASSERT, &hdmi->mc_phyrstz);
380 }
381
382 void imx_setup_hdmi(void)
383 {
384         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
385         struct hdmi_regs *hdmi  = (struct hdmi_regs *)HDMI_ARB_BASE_ADDR;
386         int reg;
387
388         /* Turn on HDMI PHY clock */
389         reg = readl(&mxc_ccm->CCGR2);
390         reg |=  MXC_CCM_CCGR2_HDMI_TX_IAHBCLK_MASK|
391                  MXC_CCM_CCGR2_HDMI_TX_ISFRCLK_MASK;
392         writel(reg, &mxc_ccm->CCGR2);
393         writeb(HDMI_MC_PHYRSTZ_DEASSERT, &hdmi->mc_phyrstz);
394         reg = readl(&mxc_ccm->chsccdr);
395         reg &= ~(MXC_CCM_CHSCCDR_IPU1_DI0_PRE_CLK_SEL_MASK|
396                  MXC_CCM_CHSCCDR_IPU1_DI0_PODF_MASK|
397                  MXC_CCM_CHSCCDR_IPU1_DI0_CLK_SEL_MASK);
398         reg |= (CHSCCDR_PODF_DIVIDE_BY_3
399                  << MXC_CCM_CHSCCDR_IPU1_DI0_PODF_OFFSET)
400                  |(CHSCCDR_IPU_PRE_CLK_540M_PFD
401                  << MXC_CCM_CHSCCDR_IPU1_DI0_PRE_CLK_SEL_OFFSET);
402         writel(reg, &mxc_ccm->chsccdr);
403 }
404 #endif
405
406 #ifndef CONFIG_SYS_L2CACHE_OFF
407 #define IOMUXC_GPR11_L2CACHE_AS_OCRAM 0x00000002
408 void v7_outer_cache_enable(void)
409 {
410         struct pl310_regs *const pl310 = (struct pl310_regs *)L2_PL310_BASE;
411         unsigned int val;
412
413 #if defined CONFIG_MX6SL
414         struct iomuxc *iomux = (struct iomuxc *)IOMUXC_BASE_ADDR;
415         val = readl(&iomux->gpr[11]);
416         if (val & IOMUXC_GPR11_L2CACHE_AS_OCRAM) {
417                 /* L2 cache configured as OCRAM, reset it */
418                 val &= ~IOMUXC_GPR11_L2CACHE_AS_OCRAM;
419                 writel(val, &iomux->gpr[11]);
420         }
421 #endif
422
423         writel(0x132, &pl310->pl310_tag_latency_ctrl);
424         writel(0x132, &pl310->pl310_data_latency_ctrl);
425
426         val = readl(&pl310->pl310_prefetch_ctrl);
427
428         /* Turn on the L2 I/D prefetch */
429         val |= 0x30000000;
430
431         /*
432          * The L2 cache controller(PL310) version on the i.MX6D/Q is r3p1-50rel0
433          * The L2 cache controller(PL310) version on the i.MX6DL/SOLO/SL is r3p2
434          * But according to ARM PL310 errata: 752271
435          * ID: 752271: Double linefill feature can cause data corruption
436          * Fault Status: Present in: r3p0, r3p1, r3p1-50rel0. Fixed in r3p2
437          * Workaround: The only workaround to this erratum is to disable the
438          * double linefill feature. This is the default behavior.
439          */
440
441 #ifndef CONFIG_MX6Q
442         val |= 0x40800000;
443 #endif
444         writel(val, &pl310->pl310_prefetch_ctrl);
445
446         val = readl(&pl310->pl310_power_ctrl);
447         val |= L2X0_DYNAMIC_CLK_GATING_EN;
448         val |= L2X0_STNDBY_MODE_EN;
449         writel(val, &pl310->pl310_power_ctrl);
450
451         setbits_le32(&pl310->pl310_ctrl, L2X0_CTRL_EN);
452 }
453
454 void v7_outer_cache_disable(void)
455 {
456         struct pl310_regs *const pl310 = (struct pl310_regs *)L2_PL310_BASE;
457
458         clrbits_le32(&pl310->pl310_ctrl, L2X0_CTRL_EN);
459 }
460 #endif /* !CONFIG_SYS_L2CACHE_OFF */