mx6: soc: Staticize set_vddsoc()
[karo-tx-uboot.git] / arch / arm / cpu / armv7 / mx6 / soc.c
1 /*
2  * (C) Copyright 2007
3  * Sascha Hauer, Pengutronix
4  *
5  * (C) Copyright 2009 Freescale Semiconductor, Inc.
6  *
7  * SPDX-License-Identifier:     GPL-2.0+
8  */
9
10 #include <common.h>
11 #include <asm/errno.h>
12 #include <asm/io.h>
13 #include <asm/arch/imx-regs.h>
14 #include <asm/arch/clock.h>
15 #include <asm/arch/sys_proto.h>
16 #include <asm/imx-common/boot_mode.h>
17 #include <asm/imx-common/dma.h>
18 #include <stdbool.h>
19 #include <asm/arch/mxc_hdmi.h>
20 #include <asm/arch/crm_regs.h>
21
22 struct scu_regs {
23         u32     ctrl;
24         u32     config;
25         u32     status;
26         u32     invalidate;
27         u32     fpga_rev;
28 };
29
30 u32 get_cpu_rev(void)
31 {
32         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
33         u32 reg = readl(&anatop->digprog_sololite);
34         u32 type = ((reg >> 16) & 0xff);
35
36         if (type != MXC_CPU_MX6SL) {
37                 reg = readl(&anatop->digprog);
38                 type = ((reg >> 16) & 0xff);
39                 if (type == MXC_CPU_MX6DL) {
40                         struct scu_regs *scu = (struct scu_regs *)SCU_BASE_ADDR;
41                         u32 cfg = readl(&scu->config) & 3;
42
43                         if (!cfg)
44                                 type = MXC_CPU_MX6SOLO;
45                 }
46         }
47         reg &= 0xff;            /* mx6 silicon revision */
48         return (type << 12) | (reg + 0x10);
49 }
50
51 #ifdef CONFIG_REVISION_TAG
52 u32 __weak get_board_rev(void)
53 {
54         u32 cpurev = get_cpu_rev();
55         u32 type = ((cpurev >> 12) & 0xff);
56         if (type == MXC_CPU_MX6SOLO)
57                 cpurev = (MXC_CPU_MX6DL) << 12 | (cpurev & 0xFFF);
58
59         return cpurev;
60 }
61 #endif
62
63 void init_aips(void)
64 {
65         struct aipstz_regs *aips1, *aips2;
66
67         aips1 = (struct aipstz_regs *)AIPS1_BASE_ADDR;
68         aips2 = (struct aipstz_regs *)AIPS2_BASE_ADDR;
69
70         /*
71          * Set all MPROTx to be non-bufferable, trusted for R/W,
72          * not forced to user-mode.
73          */
74         writel(0x77777777, &aips1->mprot0);
75         writel(0x77777777, &aips1->mprot1);
76         writel(0x77777777, &aips2->mprot0);
77         writel(0x77777777, &aips2->mprot1);
78
79         /*
80          * Set all OPACRx to be non-bufferable, not require
81          * supervisor privilege level for access,allow for
82          * write access and untrusted master access.
83          */
84         writel(0x00000000, &aips1->opacr0);
85         writel(0x00000000, &aips1->opacr1);
86         writel(0x00000000, &aips1->opacr2);
87         writel(0x00000000, &aips1->opacr3);
88         writel(0x00000000, &aips1->opacr4);
89         writel(0x00000000, &aips2->opacr0);
90         writel(0x00000000, &aips2->opacr1);
91         writel(0x00000000, &aips2->opacr2);
92         writel(0x00000000, &aips2->opacr3);
93         writel(0x00000000, &aips2->opacr4);
94 }
95
96 /*
97  * Set the VDDSOC
98  *
99  * Mask out the REG_CORE[22:18] bits (REG2_TRIG) and set
100  * them to the specified millivolt level.
101  * Possible values are from 0.725V to 1.450V in steps of
102  * 0.025V (25mV).
103  */
104 static void set_vddsoc(u32 mv)
105 {
106         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
107         u32 val, reg = readl(&anatop->reg_core);
108
109         if (mv < 725)
110                 val = 0x00;     /* Power gated off */
111         else if (mv > 1450)
112                 val = 0x1F;     /* Power FET switched full on. No regulation */
113         else
114                 val = (mv - 700) / 25;
115
116         /*
117          * Mask out the REG_CORE[22:18] bits (REG2_TRIG)
118          * and set them to the calculated value (0.7V + val * 0.25V)
119          */
120         reg = (reg & ~(0x1F << 18)) | (val << 18);
121         writel(reg, &anatop->reg_core);
122 }
123
124 static void imx_set_wdog_powerdown(bool enable)
125 {
126         struct wdog_regs *wdog1 = (struct wdog_regs *)WDOG1_BASE_ADDR;
127         struct wdog_regs *wdog2 = (struct wdog_regs *)WDOG2_BASE_ADDR;
128
129         /* Write to the PDE (Power Down Enable) bit */
130         writew(enable, &wdog1->wmcr);
131         writew(enable, &wdog2->wmcr);
132 }
133
134 int arch_cpu_init(void)
135 {
136         init_aips();
137
138         set_vddsoc(1200);       /* Set VDDSOC to 1.2V */
139
140         imx_set_wdog_powerdown(false); /* Disable PDE bit of WMCR register */
141
142 #ifdef CONFIG_APBH_DMA
143         /* Start APBH DMA */
144         mxs_dma_init();
145 #endif
146
147         return 0;
148 }
149
150 #ifndef CONFIG_SYS_DCACHE_OFF
151 void enable_caches(void)
152 {
153         /* Avoid random hang when download by usb */
154         invalidate_dcache_all();
155         /* Enable D-cache. I-cache is already enabled in start.S */
156         dcache_enable();
157 }
158 #endif
159
160 #if defined(CONFIG_FEC_MXC)
161 void imx_get_mac_from_fuse(int dev_id, unsigned char *mac)
162 {
163         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
164         struct fuse_bank *bank = &ocotp->bank[4];
165         struct fuse_bank4_regs *fuse =
166                         (struct fuse_bank4_regs *)bank->fuse_regs;
167
168         u32 value = readl(&fuse->mac_addr_high);
169         mac[0] = (value >> 8);
170         mac[1] = value ;
171
172         value = readl(&fuse->mac_addr_low);
173         mac[2] = value >> 24 ;
174         mac[3] = value >> 16 ;
175         mac[4] = value >> 8 ;
176         mac[5] = value ;
177
178 }
179 #endif
180
181 void boot_mode_apply(unsigned cfg_val)
182 {
183         unsigned reg;
184         struct src *psrc = (struct src *)SRC_BASE_ADDR;
185         writel(cfg_val, &psrc->gpr9);
186         reg = readl(&psrc->gpr10);
187         if (cfg_val)
188                 reg |= 1 << 28;
189         else
190                 reg &= ~(1 << 28);
191         writel(reg, &psrc->gpr10);
192 }
193 /*
194  * cfg_val will be used for
195  * Boot_cfg4[7:0]:Boot_cfg3[7:0]:Boot_cfg2[7:0]:Boot_cfg1[7:0]
196  * After reset, if GPR10[28] is 1, ROM will copy GPR9[25:0]
197  * to SBMR1, which will determine the boot device.
198  */
199 const struct boot_mode soc_boot_modes[] = {
200         {"normal",      MAKE_CFGVAL(0x00, 0x00, 0x00, 0x00)},
201         /* reserved value should start rom usb */
202         {"usb",         MAKE_CFGVAL(0x01, 0x00, 0x00, 0x00)},
203         {"sata",        MAKE_CFGVAL(0x20, 0x00, 0x00, 0x00)},
204         {"escpi1:0",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x08)},
205         {"escpi1:1",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x18)},
206         {"escpi1:2",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x28)},
207         {"escpi1:3",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x38)},
208         /* 4 bit bus width */
209         {"esdhc1",      MAKE_CFGVAL(0x40, 0x20, 0x00, 0x00)},
210         {"esdhc2",      MAKE_CFGVAL(0x40, 0x28, 0x00, 0x00)},
211         {"esdhc3",      MAKE_CFGVAL(0x40, 0x30, 0x00, 0x00)},
212         {"esdhc4",      MAKE_CFGVAL(0x40, 0x38, 0x00, 0x00)},
213         {NULL,          0},
214 };
215
216 void s_init(void)
217 {
218         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
219         int is_6q = is_cpu_type(MXC_CPU_MX6Q);
220         u32 mask480;
221         u32 mask528;
222
223         /* Due to hardware limitation, on MX6Q we need to gate/ungate all PFDs
224          * to make sure PFD is working right, otherwise, PFDs may
225          * not output clock after reset, MX6DL and MX6SL have added 396M pfd
226          * workaround in ROM code, as bus clock need it
227          */
228
229         mask480 = ANATOP_PFD_CLKGATE_MASK(0) |
230                 ANATOP_PFD_CLKGATE_MASK(1) |
231                 ANATOP_PFD_CLKGATE_MASK(2) |
232                 ANATOP_PFD_CLKGATE_MASK(3);
233         mask528 = ANATOP_PFD_CLKGATE_MASK(0) |
234                 ANATOP_PFD_CLKGATE_MASK(1) |
235                 ANATOP_PFD_CLKGATE_MASK(3);
236
237         /*
238          * Don't reset PFD2 on DL/S
239          */
240         if (is_6q)
241                 mask528 |= ANATOP_PFD_CLKGATE_MASK(2);
242         writel(mask480, &anatop->pfd_480_set);
243         writel(mask528, &anatop->pfd_528_set);
244         writel(mask480, &anatop->pfd_480_clr);
245         writel(mask528, &anatop->pfd_528_clr);
246 }
247
248 #ifdef CONFIG_IMX_HDMI
249 void imx_enable_hdmi_phy(void)
250 {
251         struct hdmi_regs *hdmi = (struct hdmi_regs *)HDMI_ARB_BASE_ADDR;
252         u8 reg;
253         reg = readb(&hdmi->phy_conf0);
254         reg |= HDMI_PHY_CONF0_PDZ_MASK;
255         writeb(reg, &hdmi->phy_conf0);
256         udelay(3000);
257         reg |= HDMI_PHY_CONF0_ENTMDS_MASK;
258         writeb(reg, &hdmi->phy_conf0);
259         udelay(3000);
260         reg |= HDMI_PHY_CONF0_GEN2_TXPWRON_MASK;
261         writeb(reg, &hdmi->phy_conf0);
262         writeb(HDMI_MC_PHYRSTZ_ASSERT, &hdmi->mc_phyrstz);
263 }
264
265 void imx_setup_hdmi(void)
266 {
267         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
268         struct hdmi_regs *hdmi  = (struct hdmi_regs *)HDMI_ARB_BASE_ADDR;
269         int reg;
270
271         /* Turn on HDMI PHY clock */
272         reg = readl(&mxc_ccm->CCGR2);
273         reg |=  MXC_CCM_CCGR2_HDMI_TX_IAHBCLK_MASK|
274                  MXC_CCM_CCGR2_HDMI_TX_ISFRCLK_MASK;
275         writel(reg, &mxc_ccm->CCGR2);
276         writeb(HDMI_MC_PHYRSTZ_DEASSERT, &hdmi->mc_phyrstz);
277         reg = readl(&mxc_ccm->chsccdr);
278         reg &= ~(MXC_CCM_CHSCCDR_IPU1_DI0_PRE_CLK_SEL_MASK|
279                  MXC_CCM_CHSCCDR_IPU1_DI0_PODF_MASK|
280                  MXC_CCM_CHSCCDR_IPU1_DI0_CLK_SEL_MASK);
281         reg |= (CHSCCDR_PODF_DIVIDE_BY_3
282                  << MXC_CCM_CHSCCDR_IPU1_DI0_PODF_OFFSET)
283                  |(CHSCCDR_IPU_PRE_CLK_540M_PFD
284                  << MXC_CCM_CHSCCDR_IPU1_DI0_PRE_CLK_SEL_OFFSET);
285         writel(reg, &mxc_ccm->chsccdr);
286 }
287 #endif