arch/arm/include/asm/arch-mx6/mx6-ddr.h

   1 /*
   2  * Copyright (C) 2013 Boundary Devices Inc.
   3  *
   4  * SPDX-License-Identifier:     GPL-2.0+
   5  */
   6 #ifndef __ASM_ARCH_MX6_DDR_H__
   7 #define __ASM_ARCH_MX6_DDR_H__
   8
   9 #ifndef CONFIG_SPL_BUILD
  10 #ifdef CONFIG_SOC_MX6Q
  11 #include "mx6q-ddr.h"
  12 #elif defined(CONFIG_SOC_MX6DL) || defined(CONFIG_SOC_MX6S)
  13 #include "mx6dl-ddr.h"
  14 #elif defined(CONFIG_SOC_MX6SX)
  15 #include "mx6sx-ddr.h"
  16 #elif defined(CONFIG_SOC_MX6UL) || defined(CONFIG_SOC_MX6ULL)
  17 #include "mx6ul-ddr.h"
  18 #else
  19 #error "Please select cpu"
  20 #endif
  21 #else
  22
  23 /* MMDC P0/P1 Registers */
  24 struct mmdc_p_regs {
  25         u32 mdctl;
  26         u32 mdpdc;
  27         u32 mdotc;
  28         u32 mdcfg0;
  29         u32 mdcfg1;
  30         u32 mdcfg2;
  31         u32 mdmisc;
  32         u32 mdscr;
  33         u32 mdref;
  34         u32 res1[2];
  35         u32 mdrwd;
  36         u32 mdor;
  37         u32 res2[3];
  38         u32 mdasp;
  39         u32 res3[240];
  40         u32 mapsr;
  41         u32 res4[254];
  42         u32 mpzqhwctrl;
  43         u32 res5[2];
  44         u32 mpwldectrl0;
  45         u32 mpwldectrl1;
  46         u32 res6;
  47         u32 mpodtctrl;
  48         u32 mprddqby0dl;
  49         u32 mprddqby1dl;
  50         u32 mprddqby2dl;
  51         u32 mprddqby3dl;
  52         u32 res7[4];
  53         u32 mpdgctrl0;
  54         u32 mpdgctrl1;
  55         u32 res8;
  56         u32 mprddlctl;
  57         u32 res9;
  58         u32 mpwrdlctl;
  59         u32 res10[25];
  60         u32 mpmur0;
  61 };
  62
  63 #define MX6UL_IOM_DDR_BASE      0x020e0200
  64 struct mx6ul_iomux_ddr_regs {
  65         u32 res1[17];
  66         u32 dram_dqm0;
  67         u32 dram_dqm1;
  68         u32 dram_ras;
  69         u32 dram_cas;
  70         u32 dram_cs0;
  71         u32 dram_cs1;
  72         u32 dram_sdwe_b;
  73         u32 dram_odt0;
  74         u32 dram_odt1;
  75         u32 dram_sdba0;
  76         u32 dram_sdba1;
  77         u32 dram_sdba2;
  78         u32 dram_sdcke0;
  79         u32 dram_sdcke1;
  80         u32 dram_sdclk_0;
  81         u32 dram_sdqs0;
  82         u32 dram_sdqs1;
  83         u32 dram_reset;
  84 };
  85
  86 #define MX6UL_IOM_GRP_BASE      0x020e0400
  87 struct mx6ul_iomux_grp_regs {
  88         u32 res1[36];
  89         u32 grp_addds;
  90         u32 grp_ddrmode_ctl;
  91         u32 grp_b0ds;
  92         u32 grp_ddrpk;
  93         u32 grp_ctlds;
  94         u32 grp_b1ds;
  95         u32 grp_ddrhys;
  96         u32 grp_ddrpke;
  97         u32 grp_ddrmode;
  98         u32 grp_ddr_type;
  99 };
 100
 101 #define MX6SX_IOM_DDR_BASE      0x020e0200
 102 struct mx6sx_iomux_ddr_regs {
 103         u32 res1[59];
 104         u32 dram_dqm0;
 105         u32 dram_dqm1;
 106         u32 dram_dqm2;
 107         u32 dram_dqm3;
 108         u32 dram_ras;
 109         u32 dram_cas;
 110         u32 res2[2];
 111         u32 dram_sdwe_b;
 112         u32 dram_odt0;
 113         u32 dram_odt1;
 114         u32 dram_sdba0;
 115         u32 dram_sdba1;
 116         u32 dram_sdba2;
 117         u32 dram_sdcke0;
 118         u32 dram_sdcke1;
 119         u32 dram_sdclk_0;
 120         u32 dram_sdqs0;
 121         u32 dram_sdqs1;
 122         u32 dram_sdqs2;
 123         u32 dram_sdqs3;
 124         u32 dram_reset;
 125 };
 126
 127 #define MX6SX_IOM_GRP_BASE      0x020e0500
 128 struct mx6sx_iomux_grp_regs {
 129         u32 res1[61];
 130         u32 grp_addds;
 131         u32 grp_ddrmode_ctl;
 132         u32 grp_ddrpke;
 133         u32 grp_ddrpk;
 134         u32 grp_ddrhys;
 135         u32 grp_ddrmode;
 136         u32 grp_b0ds;
 137         u32 grp_b1ds;
 138         u32 grp_ctlds;
 139         u32 grp_ddr_type;
 140         u32 grp_b2ds;
 141         u32 grp_b3ds;
 142 };
 143
 144 /*
 145  * MMDC iomux registers (pinctl/padctl) - (different for IMX6DQ vs IMX6SDL)
 146  */
 147 #define MX6DQ_IOM_DDR_BASE      0x020e0500
 148 struct mx6dq_iomux_ddr_regs {
 149         u32 res1[3];
 150         u32 dram_sdqs5;
 151         u32 dram_dqm5;
 152         u32 dram_dqm4;
 153         u32 dram_sdqs4;
 154         u32 dram_sdqs3;
 155         u32 dram_dqm3;
 156         u32 dram_sdqs2;
 157         u32 dram_dqm2;
 158         u32 res2[16];
 159         u32 dram_cas;
 160         u32 res3[2];
 161         u32 dram_ras;
 162         u32 dram_reset;
 163         u32 res4[2];
 164         u32 dram_sdclk_0;
 165         u32 dram_sdba2;
 166         u32 dram_sdcke0;
 167         u32 dram_sdclk_1;
 168         u32 dram_sdcke1;
 169         u32 dram_sdodt0;
 170         u32 dram_sdodt1;
 171         u32 res5;
 172         u32 dram_sdqs0;
 173         u32 dram_dqm0;
 174         u32 dram_sdqs1;
 175         u32 dram_dqm1;
 176         u32 dram_sdqs6;
 177         u32 dram_dqm6;
 178         u32 dram_sdqs7;
 179         u32 dram_dqm7;
 180 };
 181
 182 #define MX6DQ_IOM_GRP_BASE      0x020e0700
 183 struct mx6dq_iomux_grp_regs {
 184         u32 res1[18];
 185         u32 grp_b7ds;
 186         u32 grp_addds;
 187         u32 grp_ddrmode_ctl;
 188         u32 res2;
 189         u32 grp_ddrpke;
 190         u32 res3[6];
 191         u32 grp_ddrmode;
 192         u32 res4[3];
 193         u32 grp_b0ds;
 194         u32 grp_b1ds;
 195         u32 grp_ctlds;
 196         u32 res5;
 197         u32 grp_b2ds;
 198         u32 grp_ddr_type;
 199         u32 grp_b3ds;
 200         u32 grp_b4ds;
 201         u32 grp_b5ds;
 202         u32 grp_b6ds;
 203 };
 204
 205 #define MX6SDL_IOM_DDR_BASE     0x020e0400
 206 struct mx6sdl_iomux_ddr_regs {
 207         u32 res1[25];
 208         u32 dram_cas;
 209         u32 res2[2];
 210         u32 dram_dqm0;
 211         u32 dram_dqm1;
 212         u32 dram_dqm2;
 213         u32 dram_dqm3;
 214         u32 dram_dqm4;
 215         u32 dram_dqm5;
 216         u32 dram_dqm6;
 217         u32 dram_dqm7;
 218         u32 dram_ras;
 219         u32 dram_reset;
 220         u32 res3[2];
 221         u32 dram_sdba2;
 222         u32 dram_sdcke0;
 223         u32 dram_sdcke1;
 224         u32 dram_sdclk_0;
 225         u32 dram_sdclk_1;
 226         u32 dram_sdodt0;
 227         u32 dram_sdodt1;
 228         u32 dram_sdqs0;
 229         u32 dram_sdqs1;
 230         u32 dram_sdqs2;
 231         u32 dram_sdqs3;
 232         u32 dram_sdqs4;
 233         u32 dram_sdqs5;
 234         u32 dram_sdqs6;
 235         u32 dram_sdqs7;
 236 };
 237
 238 #define MX6SDL_IOM_GRP_BASE     0x020e0700
 239 struct mx6sdl_iomux_grp_regs {
 240         u32 res1[18];
 241         u32 grp_b7ds;
 242         u32 grp_addds;
 243         u32 grp_ddrmode_ctl;
 244         u32 grp_ddrpke;
 245         u32 res2[2];
 246         u32 grp_ddrmode;
 247         u32 grp_b0ds;
 248         u32 res3;
 249         u32 grp_ctlds;
 250         u32 grp_b1ds;
 251         u32 grp_ddr_type;
 252         u32 grp_b2ds;
 253         u32 grp_b3ds;
 254         u32 grp_b4ds;
 255         u32 grp_b5ds;
 256         u32 res4;
 257         u32 grp_b6ds;
 258 };
 259
 260 /* Device Information: Varies per DDR3 part number and speed grade */
 261 struct mx6_ddr3_cfg {
 262         u16 mem_speed;  /* ie 1600 for DDR3-1600 (800,1066,1333,1600) */
 263         u8 density;     /* chip density (Gb) (1,2,4,8) */
 264         u8 width;       /* bus width (bits) (4,8,16) */
 265         u8 banks;       /* number of banks */
 266         u8 rowaddr;     /* row address bits (11-16)*/
 267         u8 coladdr;     /* col address bits (9-12) */
 268         u8 pagesz;      /* page size (K) (1-2) */
 269         u16 trcd;       /* tRCD=tRP=CL (ns*100) */
 270         u16 trcmin;     /* tRC min (ns*100) */
 271         u16 trasmin;    /* tRAS min (ns*100) */
 272         u8 SRT;         /* self-refresh temperature: 0=normal, 1=extended */
 273 };
 274
 275 /* System Information: Varies per board design, layout, and term choices */
 276 struct mx6_ddr_sysinfo {
 277         u8 dsize;       /* size of bus (in dwords: 0=16bit,1=32bit,2=64bit) */
 278         u8 cs_density;  /* density per chip select (Gb) */
 279         u8 ncs;         /* number chip selects used (1|2) */
 280         char cs1_mirror;/* enable address mirror (0|1) */
 281         char bi_on;     /* Bank interleaving enable */
 282         u8 rtt_nom;     /* Rtt_Nom (DDR3_RTT_*) */
 283         u8 rtt_wr;      /* Rtt_Wr (DDR3_RTT_*) */
 284         u8 ralat;       /* Read Additional Latency (0-7) */
 285         u8 walat;       /* Write Additional Latency (0-3) */
 286         u8 mif3_mode;   /* Command prediction working mode */
 287         u8 rst_to_cke;  /* Time from SDE enable to CKE rise */
 288         u8 sde_to_rst;  /* Time from SDE enable until DDR reset# is high */
 289         u8 pd_fast_exit;/* enable precharge powerdown fast-exit */
 290 };
 291
 292 /*
 293  * Board specific calibration:
 294  *   This includes write leveling calibration values as well as DQS gating
 295  *   and read/write delays. These values are board/layout/device specific.
 296  *   Freescale recommends using the i.MX6 DDR Stress Test Tool V1.0.2
 297  *   (DOC-96412) to determine these values over a range of boards and
 298  *   temperatures.
 299  */
 300 struct mx6_mmdc_calibration {
 301         /* write leveling calibration */
 302         u32 p0_mpwldectrl0;
 303         u32 p0_mpwldectrl1;
 304         u32 p1_mpwldectrl0;
 305         u32 p1_mpwldectrl1;
 306         /* read DQS gating */
 307         u32 p0_mpdgctrl0;
 308         u32 p0_mpdgctrl1;
 309         u32 p1_mpdgctrl0;
 310         u32 p1_mpdgctrl1;
 311         /* read delay */
 312         u32 p0_mprddlctl;
 313         u32 p1_mprddlctl;
 314         /* write delay */
 315         u32 p0_mpwrdlctl;
 316         u32 p1_mpwrdlctl;
 317 };
 318
 319 /* configure iomux (pinctl/padctl) */
 320 void mx6dq_dram_iocfg(unsigned width,
 321                       const struct mx6dq_iomux_ddr_regs *,
 322                       const struct mx6dq_iomux_grp_regs *);
 323 void mx6sdl_dram_iocfg(unsigned width,
 324                        const struct mx6sdl_iomux_ddr_regs *,
 325                        const struct mx6sdl_iomux_grp_regs *);
 326 void mx6sx_dram_iocfg(unsigned width,
 327                       const struct mx6sx_iomux_ddr_regs *,
 328                       const struct mx6sx_iomux_grp_regs *);
 329 void mx6ul_dram_iocfg(unsigned width,
 330                       const struct mx6ul_iomux_ddr_regs *,
 331                       const struct mx6ul_iomux_grp_regs *);
 332
 333 /* configure mx6 mmdc registers */
 334 void mx6_dram_cfg(const struct mx6_ddr_sysinfo *,
 335                   const struct mx6_mmdc_calibration *,
 336                   const struct mx6_ddr3_cfg *);
 337
 338 #endif /* CONFIG_SPL_BUILD */
 339
 340 #define MX6_MMDC_P0_MDCTL       0x021b0000
 341 #define MX6_MMDC_P0_MDPDC       0x021b0004
 342 #define MX6_MMDC_P0_MDOTC       0x021b0008
 343 #define MX6_MMDC_P0_MDCFG0      0x021b000c
 344 #define MX6_MMDC_P0_MDCFG1      0x021b0010
 345 #define MX6_MMDC_P0_MDCFG2      0x021b0014
 346 #define MX6_MMDC_P0_MDMISC      0x021b0018
 347 #define MX6_MMDC_P0_MDSCR       0x021b001c
 348 #define MX6_MMDC_P0_MDREF       0x021b0020
 349 #define MX6_MMDC_P0_MDRWD       0x021b002c
 350 #define MX6_MMDC_P0_MDOR        0x021b0030
 351 #define MX6_MMDC_P0_MDASP       0x021b0040
 352 #define MX6_MMDC_P0_MAPSR       0x021b0404
 353 #define MX6_MMDC_P0_MPZQHWCTRL  0x021b0800
 354 #define MX6_MMDC_P0_MPWLDECTRL0 0x021b080c
 355 #define MX6_MMDC_P0_MPWLDECTRL1 0x021b0810
 356 #define MX6_MMDC_P0_MPODTCTRL   0x021b0818
 357 #define MX6_MMDC_P0_MPRDDQBY0DL 0x021b081c
 358 #define MX6_MMDC_P0_MPRDDQBY1DL 0x021b0820
 359 #define MX6_MMDC_P0_MPRDDQBY2DL 0x021b0824
 360 #define MX6_MMDC_P0_MPRDDQBY3DL 0x021b0828
 361 #define MX6_MMDC_P0_MPDGCTRL0   0x021b083c
 362 #define MX6_MMDC_P0_MPDGCTRL1   0x021b0840
 363 #define MX6_MMDC_P0_MPRDDLCTL   0x021b0848
 364 #define MX6_MMDC_P0_MPWRDLCTL   0x021b0850
 365 #define MX6_MMDC_P0_MPMUR0      0x021b08b8
 366
 367 #define MX6_MMDC_P1_MDCTL       0x021b4000
 368 #define MX6_MMDC_P1_MDPDC       0x021b4004
 369 #define MX6_MMDC_P1_MDOTC       0x021b4008
 370 #define MX6_MMDC_P1_MDCFG0      0x021b400c
 371 #define MX6_MMDC_P1_MDCFG1      0x021b4010
 372 #define MX6_MMDC_P1_MDCFG2      0x021b4014
 373 #define MX6_MMDC_P1_MDMISC      0x021b4018
 374 #define MX6_MMDC_P1_MDSCR       0x021b401c
 375 #define MX6_MMDC_P1_MDREF       0x021b4020
 376 #define MX6_MMDC_P1_MDRWD       0x021b402c
 377 #define MX6_MMDC_P1_MDOR        0x021b4030
 378 #define MX6_MMDC_P1_MDASP       0x021b4040
 379 #define MX6_MMDC_P1_MAPSR       0x021b4404
 380 #define MX6_MMDC_P1_MPZQHWCTRL  0x021b4800
 381 #define MX6_MMDC_P1_MPWLDECTRL0 0x021b480c
 382 #define MX6_MMDC_P1_MPWLDECTRL1 0x021b4810
 383 #define MX6_MMDC_P1_MPODTCTRL   0x021b4818
 384 #define MX6_MMDC_P1_MPRDDQBY0DL 0x021b481c
 385 #define MX6_MMDC_P1_MPRDDQBY1DL 0x021b4820
 386 #define MX6_MMDC_P1_MPRDDQBY2DL 0x021b4824
 387 #define MX6_MMDC_P1_MPRDDQBY3DL 0x021b4828
 388 #define MX6_MMDC_P1_MPDGCTRL0   0x021b483c
 389 #define MX6_MMDC_P1_MPDGCTRL1   0x021b4840
 390 #define MX6_MMDC_P1_MPRDDLCTL   0x021b4848
 391 #define MX6_MMDC_P1_MPWRDLCTL   0x021b4850
 392 #define MX6_MMDC_P1_MPMUR0      0x021b48b8
 393
 394 #endif  /*__ASM_ARCH_MX6_DDR_H__ */