ce13ca93bb57b2428f5540f5cf49afcd1f60e960
[karo-tx-uboot.git] / arch / arm / include / asm / arch-omap5 / omap.h
1 /*
2  * (C) Copyright 2010
3  * Texas Instruments, <www.ti.com>
4  *
5  * Authors:
6  *      Aneesh V <aneesh@ti.com>
7  *      Sricharan R <r.sricharan@ti.com>
8  *
9  * SPDX-License-Identifier:     GPL-2.0+
10  */
11
12 #ifndef _OMAP5_H_
13 #define _OMAP5_H_
14
15 #if !(defined(__KERNEL_STRICT_NAMES) || defined(__ASSEMBLY__))
16 #include <asm/types.h>
17 #endif /* !(__KERNEL_STRICT_NAMES || __ASSEMBLY__) */
18
19 /*
20  * L4 Peripherals - L4 Wakeup and L4 Core now
21  */
22 #define OMAP54XX_L4_CORE_BASE   0x4A000000
23 #define OMAP54XX_L4_WKUP_BASE   0x4Ae00000
24 #define OMAP54XX_L4_PER_BASE    0x48000000
25
26 #define OMAP54XX_DRAM_ADDR_SPACE_START  0x80000000
27 #define OMAP54XX_DRAM_ADDR_SPACE_END    0xFFFFFFFF
28 #define DRAM_ADDR_SPACE_START   OMAP54XX_DRAM_ADDR_SPACE_START
29 #define DRAM_ADDR_SPACE_END     OMAP54XX_DRAM_ADDR_SPACE_END
30
31 /* CONTROL ID CODE */
32 #define CONTROL_CORE_ID_CODE    0x4A002204
33 #define CONTROL_WKUP_ID_CODE    0x4AE0C204
34
35 #ifdef CONFIG_DRA7XX
36 #define CONTROL_ID_CODE         CONTROL_WKUP_ID_CODE
37 #else
38 #define CONTROL_ID_CODE         CONTROL_CORE_ID_CODE
39 #endif
40
41 /* To be verified */
42 #define OMAP5430_CONTROL_ID_CODE_ES1_0          0x0B94202F
43 #define OMAP5430_CONTROL_ID_CODE_ES2_0          0x1B94202F
44 #define OMAP5432_CONTROL_ID_CODE_ES1_0          0x0B99802F
45 #define OMAP5432_CONTROL_ID_CODE_ES2_0          0x1B99802F
46 #define DRA752_CONTROL_ID_CODE_ES1_0            0x0B99002F
47 #define DRA752_CONTROL_ID_CODE_ES1_1            0x1B99002F
48 #define DRA722_CONTROL_ID_CODE_ES1_0            0x0B9BC02F
49
50 /* UART */
51 #define UART1_BASE              (OMAP54XX_L4_PER_BASE + 0x6a000)
52 #define UART2_BASE              (OMAP54XX_L4_PER_BASE + 0x6c000)
53 #define UART3_BASE              (OMAP54XX_L4_PER_BASE + 0x20000)
54 #define UART4_BASE              (OMAP54XX_L4_PER_BASE + 0x6e000)
55
56 /* General Purpose Timers */
57 #define GPT1_BASE               (OMAP54XX_L4_WKUP_BASE + 0x18000)
58 #define GPT2_BASE               (OMAP54XX_L4_PER_BASE  + 0x32000)
59 #define GPT3_BASE               (OMAP54XX_L4_PER_BASE  + 0x34000)
60
61 /* Watchdog Timer2 - MPU watchdog */
62 #define WDT2_BASE               (OMAP54XX_L4_WKUP_BASE + 0x14000)
63
64 /* QSPI */
65 #define QSPI_BASE               0x4B300000
66
67 /* SATA */
68 #define DWC_AHSATA_BASE         0x4A140000
69
70 /*
71  * Hardware Register Details
72  */
73
74 /* Watchdog Timer */
75 #define WD_UNLOCK1              0xAAAA
76 #define WD_UNLOCK2              0x5555
77
78 /* GP Timer */
79 #define TCLR_ST                 (0x1 << 0)
80 #define TCLR_AR                 (0x1 << 1)
81 #define TCLR_PRE                (0x1 << 5)
82
83 /* Control Module */
84 #define LDOSRAM_ACTMODE_VSET_IN_MASK    (0x1F << 5)
85 #define LDOSRAM_VOLT_CTRL_OVERRIDE      0x0401040f
86 #define CONTROL_EFUSE_1_OVERRIDE        0x1C4D0110
87 #define CONTROL_EFUSE_2_OVERRIDE        0x00084000
88
89 /* LPDDR2 IO regs */
90 #define CONTROL_LPDDR2IO_SLEW_125PS_DRV8_PULL_DOWN      0x1C1C1C1C
91 #define CONTROL_LPDDR2IO_SLEW_325PS_DRV8_GATE_KEEPER    0x9E9E9E9E
92 #define CONTROL_LPDDR2IO_SLEW_315PS_DRV12_PULL_DOWN     0x7C7C7C7C
93 #define LPDDR2IO_GR10_WD_MASK                           (3 << 17)
94 #define CONTROL_LPDDR2IO_3_VAL          0xA0888C00
95
96 /* CONTROL_EFUSE_2 */
97 #define CONTROL_EFUSE_2_NMOS_PMOS_PTV_CODE_1            0x00ffc000
98
99 #define SDCARD_BIAS_PWRDNZ                              (1 << 27)
100 #define SDCARD_PWRDNZ                                   (1 << 26)
101 #define SDCARD_BIAS_HIZ_MODE                            (1 << 25)
102 #define SDCARD_PBIASLITE_VMODE                          (1 << 21)
103
104 #ifndef __ASSEMBLY__
105
106 struct s32ktimer {
107         unsigned char res[0x10];
108         unsigned int s32k_cr;   /* 0x10 */
109 };
110
111 #define DEVICE_TYPE_SHIFT 0x6
112 #define DEVICE_TYPE_MASK (0x7 << DEVICE_TYPE_SHIFT)
113 #define DEVICE_GP 0x3
114
115 /* Output impedance control */
116 #define ds_120_ohm      0x0
117 #define ds_60_ohm       0x1
118 #define ds_45_ohm       0x2
119 #define ds_30_ohm       0x3
120 #define ds_mask         0x3
121
122 /* Slew rate control */
123 #define sc_slow         0x0
124 #define sc_medium       0x1
125 #define sc_fast         0x2
126 #define sc_na           0x3
127 #define sc_mask         0x3
128
129 /* Target capacitance control */
130 #define lb_5_12_pf      0x0
131 #define lb_12_25_pf     0x1
132 #define lb_25_50_pf     0x2
133 #define lb_50_80_pf     0x3
134 #define lb_mask         0x3
135
136 #define usb_i_mask      0x7
137
138 #define DDR_IO_I_34OHM_SR_FASTEST_WD_DQ_NO_PULL_DQS_PULL_DOWN   0x80828082
139 #define DDR_IO_I_34OHM_SR_FASTEST_WD_CK_CKE_NCS_CA_PULL_DOWN 0x82828200
140 #define DDR_IO_0_DDR2_DQ_INT_EN_ALL_DDR3_CA_DIS_ALL 0x8421
141 #define DDR_IO_1_DQ_OUT_EN_ALL_DQ_INT_EN_ALL 0x8421084
142 #define DDR_IO_2_CA_OUT_EN_ALL_CA_INT_EN_ALL 0x8421000
143
144 #define DDR_IO_I_40OHM_SR_SLOWEST_WD_DQ_NO_PULL_DQS_NO_PULL     0x7C7C7C6C
145 #define DDR_IO_I_40OHM_SR_FAST_WD_DQ_NO_PULL_DQS_NO_PULL        0x64646464
146 #define DDR_IO_0_VREF_CELLS_DDR3_VALUE                          0xBAE8C631
147 #define DDR_IO_1_VREF_CELLS_DDR3_VALUE                          0xBC6318DC
148 #define DDR_IO_2_VREF_CELLS_DDR3_VALUE                          0x0
149
150 #define DDR_IO_I_40OHM_SR_SLOWEST_WD_DQ_NO_PULL_DQS_NO_PULL_ES2 0x7C7C7C7C
151 #define DDR_IO_I_40OHM_SR_FAST_WD_DQ_NO_PULL_DQS_NO_PULL_ES2 0x64646464
152 #define DDR_IO_0_VREF_CELLS_DDR3_VALUE_ES2 0xBAE8C631
153 #define DDR_IO_1_VREF_CELLS_DDR3_VALUE_ES2 0xBC6318DC
154 #define DDR_IO_2_VREF_CELLS_DDR3_VALUE_ES2 0x84210000
155
156 #define EFUSE_1 0x45145100
157 #define EFUSE_2 0x45145100
158 #define EFUSE_3 0x45145100
159 #define EFUSE_4 0x45145100
160 #endif /* __ASSEMBLY__ */
161
162 /*
163  * In all cases, the TRM defines the RAM Memory Map for the processor
164  * and indicates the area for the downloaded image.  We use all of that
165  * space for download and once up and running may use other parts of the
166  * map for our needs.  We set a scratch space that is at the end of the
167  * OMAP5 download area, but within the DRA7xx download area (as it is
168  * much larger) and do not, at this time, make use of the additional
169  * space.
170  */
171 #ifdef CONFIG_DRA7XX
172 #define NON_SECURE_SRAM_START   0x40300000
173 #define NON_SECURE_SRAM_END     0x40380000      /* Not inclusive */
174 #else
175 #define NON_SECURE_SRAM_START   0x40300000
176 #define NON_SECURE_SRAM_END     0x40320000      /* Not inclusive */
177 #endif
178 #define SRAM_SCRATCH_SPACE_ADDR 0x4031E000
179
180 /* base address for indirect vectors (internal boot mode) */
181 #define SRAM_ROM_VECT_BASE      0x4031F000
182
183 /* CONTROL_SRCOMP_XXX_SIDE */
184 #define OVERRIDE_XS_SHIFT               30
185 #define OVERRIDE_XS_MASK                (1 << 30)
186 #define SRCODE_READ_XS_SHIFT            12
187 #define SRCODE_READ_XS_MASK             (0xff << 12)
188 #define PWRDWN_XS_SHIFT                 11
189 #define PWRDWN_XS_MASK                  (1 << 11)
190 #define DIVIDE_FACTOR_XS_SHIFT          4
191 #define DIVIDE_FACTOR_XS_MASK           (0x7f << 4)
192 #define MULTIPLY_FACTOR_XS_SHIFT        1
193 #define MULTIPLY_FACTOR_XS_MASK         (0x7 << 1)
194 #define SRCODE_OVERRIDE_SEL_XS_SHIFT    0
195 #define SRCODE_OVERRIDE_SEL_XS_MASK     (1 << 0)
196
197 /* ABB settings */
198 #define OMAP_ABB_SETTLING_TIME          50
199 #define OMAP_ABB_CLOCK_CYCLES           16
200
201 /* ABB tranxdone mask */
202 #define OMAP_ABB_MPU_TXDONE_MASK                (0x1 << 7)
203
204 /* ABB efuse masks */
205 #define OMAP5_ABB_FUSE_VSET_MASK                (0x1F << 24)
206 #define OMAP5_ABB_FUSE_ENABLE_MASK              (0x1 << 29)
207 #define DRA7_ABB_FUSE_VSET_MASK                 (0x1F << 20)
208 #define DRA7_ABB_FUSE_ENABLE_MASK               (0x1 << 25)
209 #define OMAP5_ABB_LDOVBBMPU_MUX_CTRL_MASK       (0x1 << 10)
210 #define OMAP5_ABB_LDOVBBMPU_VSET_OUT_MASK       (0x1f << 0)
211
212 /* IO Delay module defines */
213 #define CFG_IO_DELAY_BASE               0x4844A000
214 #define CFG_IO_DELAY_LOCK               (CFG_IO_DELAY_BASE + 0x02C)
215
216 /* CPSW IO Delay registers*/
217 #define CFG_RGMII0_TXCTL                (CFG_IO_DELAY_BASE + 0x74C)
218 #define CFG_RGMII0_TXD0                 (CFG_IO_DELAY_BASE + 0x758)
219 #define CFG_RGMII0_TXD1                 (CFG_IO_DELAY_BASE + 0x764)
220 #define CFG_RGMII0_TXD2                 (CFG_IO_DELAY_BASE + 0x770)
221 #define CFG_RGMII0_TXD3                 (CFG_IO_DELAY_BASE + 0x77C)
222 #define CFG_VIN2A_D13                   (CFG_IO_DELAY_BASE + 0xA7C)
223 #define CFG_VIN2A_D17                   (CFG_IO_DELAY_BASE + 0xAAC)
224 #define CFG_VIN2A_D16                   (CFG_IO_DELAY_BASE + 0xAA0)
225 #define CFG_VIN2A_D15                   (CFG_IO_DELAY_BASE + 0xA94)
226 #define CFG_VIN2A_D14                   (CFG_IO_DELAY_BASE + 0xA88)
227
228 #define CFG_IO_DELAY_UNLOCK_KEY         0x0000AAAA
229 #define CFG_IO_DELAY_LOCK_KEY           0x0000AAAB
230 #define CFG_IO_DELAY_ACCESS_PATTERN     0x00029000
231 #define CFG_IO_DELAY_LOCK_MASK          0x400
232
233 #ifndef __ASSEMBLY__
234 struct srcomp_params {
235         s8 divide_factor;
236         s8 multiply_factor;
237 };
238
239 struct ctrl_ioregs {
240         u32 ctrl_ddrch;
241         u32 ctrl_lpddr2ch;
242         u32 ctrl_ddr3ch;
243         u32 ctrl_ddrio_0;
244         u32 ctrl_ddrio_1;
245         u32 ctrl_ddrio_2;
246         u32 ctrl_emif_sdram_config_ext;
247         u32 ctrl_emif_sdram_config_ext_final;
248         u32 ctrl_ddr_ctrl_ext_0;
249 };
250
251 struct io_delay {
252         u32 addr;
253         u32 dly;
254 };
255 #endif /* __ASSEMBLY__ */
256 #endif