tricorder: add led support
[karo-tx-uboot.git] / board / corscience / tricorder / tricorder.h
1 /*
2  * (C) Copyright 2008
3  * Dirk Behme <dirk.behme@gmail.com>
4  *
5  * (C) Copyright 2012
6  * Corscience GmbH & Co. KG, <www.corscience.de>
7  * Thomas Weber <weber@corscience.de>
8  *
9  * SPDX-License-Identifier:     GPL-2.0+
10  */
11 #ifndef _TRICORDER_H_
12 #define _TRICORDER_H_
13
14 const omap3_sysinfo sysinfo = {
15         DDR_STACKED,
16         "OMAP3 Tricorder",
17         "NAND",
18 };
19
20 /*
21  * IEN  - Input Enable
22  * IDIS - Input Disable
23  * PTD  - Pull type Down
24  * PTU  - Pull type Up
25  * DIS  - Pull type selection is inactive
26  * EN   - Pull type selection is active
27  * M0   - Mode 0
28  * The commented string gives the final mux configuration for that pin
29  */
30 #define MUX_TRICORDER() \
31         /* SDRC */\
32         MUX_VAL(CP(SDRC_D0),            (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
33         MUX_VAL(CP(SDRC_D1),            (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
34         MUX_VAL(CP(SDRC_D2),            (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
35         MUX_VAL(CP(SDRC_D3),            (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
36         MUX_VAL(CP(SDRC_D4),            (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
37         MUX_VAL(CP(SDRC_D5),            (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
38         MUX_VAL(CP(SDRC_D6),            (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
39         MUX_VAL(CP(SDRC_D7),            (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
40         MUX_VAL(CP(SDRC_D8),            (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
41         MUX_VAL(CP(SDRC_D9),            (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
42         MUX_VAL(CP(SDRC_D10),           (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
43         MUX_VAL(CP(SDRC_D11),           (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
44         MUX_VAL(CP(SDRC_D12),           (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
45         MUX_VAL(CP(SDRC_D13),           (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
46         MUX_VAL(CP(SDRC_D14),           (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
47         MUX_VAL(CP(SDRC_D15),           (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
48         MUX_VAL(CP(SDRC_D16),           (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
49         MUX_VAL(CP(SDRC_D17),           (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
50         MUX_VAL(CP(SDRC_D18),           (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
51         MUX_VAL(CP(SDRC_D19),           (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
52         MUX_VAL(CP(SDRC_D20),           (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
53         MUX_VAL(CP(SDRC_D21),           (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
54         MUX_VAL(CP(SDRC_D22),           (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
55         MUX_VAL(CP(SDRC_D23),           (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
56         MUX_VAL(CP(SDRC_D24),           (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
57         MUX_VAL(CP(SDRC_D25),           (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
58         MUX_VAL(CP(SDRC_D26),           (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
59         MUX_VAL(CP(SDRC_D27),           (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
60         MUX_VAL(CP(SDRC_D28),           (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
61         MUX_VAL(CP(SDRC_D29),           (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
62         MUX_VAL(CP(SDRC_D30),           (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
63         MUX_VAL(CP(SDRC_D31),           (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
64         MUX_VAL(CP(SDRC_CLK),           (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
65         MUX_VAL(CP(SDRC_DQS0),          (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
66         MUX_VAL(CP(SDRC_DQS1),          (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
67         MUX_VAL(CP(SDRC_DQS2),          (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
68         MUX_VAL(CP(SDRC_DQS3),          (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
69         /* GPMC */\
70         MUX_VAL(CP(GPMC_A1),            (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
71         MUX_VAL(CP(GPMC_A2),            (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
72         MUX_VAL(CP(GPMC_A3),            (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
73         MUX_VAL(CP(GPMC_A4),            (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
74         MUX_VAL(CP(GPMC_A5),            (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
75         MUX_VAL(CP(GPMC_A6),            (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
76         MUX_VAL(CP(GPMC_A7),            (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
77         MUX_VAL(CP(GPMC_A8),            (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
78         MUX_VAL(CP(GPMC_A9),            (IDIS | PTU | EN  | M4)) /*GPIO 42*/\
79         MUX_VAL(CP(GPMC_A10),           (IDIS | PTU | EN  | M4)) /*GPIO 43*/\
80         MUX_VAL(CP(GPMC_D0),            (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
81         MUX_VAL(CP(GPMC_D1),            (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
82         MUX_VAL(CP(GPMC_D2),            (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
83         MUX_VAL(CP(GPMC_D3),            (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
84         MUX_VAL(CP(GPMC_D4),            (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
85         MUX_VAL(CP(GPMC_D5),            (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
86         MUX_VAL(CP(GPMC_D6),            (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
87         MUX_VAL(CP(GPMC_D7),            (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
88         MUX_VAL(CP(GPMC_D8),            (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
89         MUX_VAL(CP(GPMC_D9),            (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
90         MUX_VAL(CP(GPMC_D10),           (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
91         MUX_VAL(CP(GPMC_D11),           (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
92         MUX_VAL(CP(GPMC_D12),           (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
93         MUX_VAL(CP(GPMC_D13),           (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
94         MUX_VAL(CP(GPMC_D14),           (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
95         MUX_VAL(CP(GPMC_D15),           (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
96         MUX_VAL(CP(GPMC_NCS0),          (IDIS | PTU | EN  | M0)) /*GPMC_nCS0 NAND*/\
97         MUX_VAL(CP(GPMC_NCS1),          (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
98         MUX_VAL(CP(GPMC_NCS2),          (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
99         MUX_VAL(CP(GPMC_NCS3),          (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
100         MUX_VAL(CP(GPMC_NCS4),          (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
101         MUX_VAL(CP(GPMC_NCS5),          (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
102         MUX_VAL(CP(GPMC_NCS6),          (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
103         MUX_VAL(CP(GPMC_NCS7),          (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
104         MUX_VAL(CP(GPMC_NBE1),          (IEN  | PTD | DIS | M0)) /*GPMC_nBE1*/\
105         MUX_VAL(CP(GPMC_WAIT2),         (IEN  | PTU | EN  | M0)) /*GPMC_WAIT2*/\
106         MUX_VAL(CP(GPMC_WAIT3),         (IEN  | PTU | EN  | M0)) /*GPMC_WAIT3*/\
107         MUX_VAL(CP(GPMC_CLK),           (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
108         MUX_VAL(CP(GPMC_NADV_ALE),      (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
109         MUX_VAL(CP(GPMC_NOE),           (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
110         MUX_VAL(CP(GPMC_NWE),           (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
111         MUX_VAL(CP(GPMC_NBE0_CLE),      (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
112         MUX_VAL(CP(GPMC_NWP),           (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
113         MUX_VAL(CP(GPMC_WAIT0),         (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
114         MUX_VAL(CP(GPMC_WAIT1),         (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
115         /* DSS */\
116         MUX_VAL(CP(DSS_PCLK),           (IDIS | PTD | DIS | M0)) /*DSS_PCLK*/\
117         MUX_VAL(CP(DSS_HSYNC),          (IDIS | PTD | DIS | M0)) /*DSS_HSYNC*/\
118         MUX_VAL(CP(DSS_VSYNC),          (IDIS | PTD | DIS | M0)) /*DSS_VSYNC*/\
119         MUX_VAL(CP(DSS_ACBIAS),         (IDIS | PTD | DIS | M0)) /*DSS_ACBIAS*/\
120         MUX_VAL(CP(DSS_DATA0),          (IDIS | PTD | DIS | M0)) /*DSS_DATA0*/\
121         MUX_VAL(CP(DSS_DATA1),          (IDIS | PTD | DIS | M0)) /*DSS_DATA1*/\
122         MUX_VAL(CP(DSS_DATA2),          (IDIS | PTD | DIS | M0)) /*DSS_DATA2*/\
123         MUX_VAL(CP(DSS_DATA3),          (IDIS | PTD | DIS | M0)) /*DSS_DATA3*/\
124         MUX_VAL(CP(DSS_DATA4),          (IDIS | PTD | DIS | M0)) /*DSS_DATA4*/\
125         MUX_VAL(CP(DSS_DATA5),          (IDIS | PTD | DIS | M0)) /*DSS_DATA5*/\
126         MUX_VAL(CP(DSS_DATA6),          (IDIS | PTD | DIS | M0)) /*DSS_DATA6*/\
127         MUX_VAL(CP(DSS_DATA7),          (IDIS | PTD | DIS | M0)) /*DSS_DATA7*/\
128         MUX_VAL(CP(DSS_DATA8),          (IDIS | PTD | DIS | M0)) /*DSS_DATA8*/\
129         MUX_VAL(CP(DSS_DATA9),          (IDIS | PTD | DIS | M0)) /*DSS_DATA9*/\
130         MUX_VAL(CP(DSS_DATA10),         (IDIS | PTD | DIS | M0)) /*DSS_DATA10*/\
131         MUX_VAL(CP(DSS_DATA11),         (IDIS | PTD | DIS | M0)) /*DSS_DATA11*/\
132         MUX_VAL(CP(DSS_DATA12),         (IDIS | PTD | DIS | M0)) /*DSS_DATA12*/\
133         MUX_VAL(CP(DSS_DATA13),         (IDIS | PTD | DIS | M0)) /*DSS_DATA13*/\
134         MUX_VAL(CP(DSS_DATA14),         (IDIS | PTD | DIS | M0)) /*DSS_DATA14*/\
135         MUX_VAL(CP(DSS_DATA15),         (IDIS | PTD | DIS | M0)) /*DSS_DATA15*/\
136         MUX_VAL(CP(DSS_DATA16),         (IDIS | PTD | DIS | M0)) /*DSS_DATA16*/\
137         MUX_VAL(CP(DSS_DATA17),         (IDIS | PTD | DIS | M0)) /*DSS_DATA17*/\
138         MUX_VAL(CP(DSS_DATA18),         (IDIS | PTD | DIS | M0)) /*DSS_DATA18*/\
139         MUX_VAL(CP(DSS_DATA19),         (IDIS | PTD | DIS | M0)) /*DSS_DATA19*/\
140         MUX_VAL(CP(DSS_DATA20),         (IDIS | PTD | DIS | M0)) /*DSS_DATA20*/\
141         MUX_VAL(CP(DSS_DATA21),         (IDIS | PTD | DIS | M0)) /*DSS_DATA21*/\
142         MUX_VAL(CP(DSS_DATA22),         (IDIS | PTD | DIS | M0)) /*DSS_DATA22*/\
143         MUX_VAL(CP(DSS_DATA23),         (IDIS | PTD | DIS | M0)) /*DSS_DATA23*/\
144         /* CAMERA */\
145         MUX_VAL(CP(CAM_HS),             (IEN  | PTU | EN  | M0)) /*CAM_HS */\
146         MUX_VAL(CP(CAM_VS),             (IEN  | PTU | EN  | M0)) /*CAM_VS */\
147         MUX_VAL(CP(CAM_XCLKA),          (IDIS | PTD | DIS | M0)) /*CAM_XCLKA*/\
148         MUX_VAL(CP(CAM_PCLK),           (IEN  | PTU | EN  | M0)) /*CAM_PCLK*/\
149         MUX_VAL(CP(CAM_FLD),            (IDIS | PTD | DIS | M4)) /*GPIO_98*/\
150         MUX_VAL(CP(CAM_D0),             (IEN  | PTD | DIS | M0)) /*CAM_D0*/\
151         MUX_VAL(CP(CAM_D1),             (IEN  | PTD | DIS | M0)) /*CAM_D1*/\
152         MUX_VAL(CP(CAM_D2),             (IEN  | PTD | DIS | M0)) /*CAM_D2*/\
153         MUX_VAL(CP(CAM_D3),             (IEN  | PTD | DIS | M0)) /*CAM_D3*/\
154         MUX_VAL(CP(CAM_D4),             (IEN  | PTD | DIS | M0)) /*CAM_D4*/\
155         MUX_VAL(CP(CAM_D5),             (IEN  | PTD | DIS | M0)) /*CAM_D5*/\
156         MUX_VAL(CP(CAM_D6),             (IEN  | PTD | DIS | M0)) /*CAM_D6*/\
157         MUX_VAL(CP(CAM_D7),             (IEN  | PTD | DIS | M0)) /*CAM_D7*/\
158         MUX_VAL(CP(CAM_D8),             (IEN  | PTD | DIS | M0)) /*CAM_D8*/\
159         MUX_VAL(CP(CAM_D9),             (IEN  | PTD | DIS | M0)) /*CAM_D9*/\
160         MUX_VAL(CP(CAM_D10),            (IEN  | PTD | DIS | M0)) /*CAM_D10*/\
161         MUX_VAL(CP(CAM_D11),            (IEN  | PTD | DIS | M0)) /*CAM_D11*/\
162         MUX_VAL(CP(CAM_XCLKB),          (IDIS | PTD | DIS | M0)) /*CAM_XCLKB*/\
163         MUX_VAL(CP(CAM_WEN),            (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
164         MUX_VAL(CP(CAM_STROBE),         (IDIS | PTD | DIS | M0)) /*CAM_STROBE*/\
165         MUX_VAL(CP(CSI2_DX0),           (IEN  | PTD | DIS | M0)) /*CSI2_DX0*/\
166         MUX_VAL(CP(CSI2_DY0),           (IEN  | PTD | DIS | M0)) /*CSI2_DY0*/\
167         MUX_VAL(CP(CSI2_DX1),           (IEN  | PTD | DIS | M0)) /*CSI2_DX1*/\
168         MUX_VAL(CP(CSI2_DY1),           (IEN  | PTD | DIS | M0)) /*CSI2_DY1*/\
169         /* Audio Interface */\
170         MUX_VAL(CP(MCBSP2_FSX),         (IEN  | PTD | DIS | M0)) /*McBSP2_FSX*/\
171         MUX_VAL(CP(MCBSP2_CLKX),        (IEN  | PTD | DIS | M0)) /*McBSP2_CLKX*/\
172         MUX_VAL(CP(MCBSP2_DR),          (IEN  | PTD | DIS | M0)) /*McBSP2_DR*/\
173         MUX_VAL(CP(MCBSP2_DX),          (IDIS | PTD | DIS | M0)) /*McBSP2_DX*/\
174         /* MMC Slot */\
175         MUX_VAL(CP(MMC1_CLK),           (IDIS | PTU | EN  | M0)) /*MMC1_CLK*/\
176         MUX_VAL(CP(MMC1_CMD),           (IEN  | PTU | EN  | M0)) /*MMC1_CMD*/\
177         MUX_VAL(CP(MMC1_DAT0),          (IEN  | PTU | EN  | M0)) /*MMC1_DAT0*/\
178         MUX_VAL(CP(MMC1_DAT1),          (IEN  | PTU | EN  | M0)) /*MMC1_DAT1*/\
179         MUX_VAL(CP(MMC1_DAT2),          (IEN  | PTU | EN  | M0)) /*MMC1_DAT2*/\
180         MUX_VAL(CP(MMC1_DAT3),          (IEN  | PTU | EN  | M0)) /*MMC1_DAT3*/\
181         MUX_VAL(CP(MMC1_DAT4),          (IEN  | PTU | EN  | M0)) /*MMC1_DAT4*/\
182         MUX_VAL(CP(MMC1_DAT5),          (IEN  | PTU | EN  | M0)) /*MMC1_DAT5*/\
183         MUX_VAL(CP(MMC1_DAT6),          (IEN  | PTU | EN  | M0)) /*MMC1_DAT6*/\
184         MUX_VAL(CP(MMC1_DAT7),          (IEN  | PTU | EN  | M0)) /*MMC1_DAT7*/\
185         /* Expansion Header */\
186         MUX_VAL(CP(MMC2_CLK),           (IEN  | PTU | EN  | M4)) /*GPIO_130*/\
187         MUX_VAL(CP(MMC2_CMD),           (IEN  | PTU | EN  | M4)) /*GPIO_131*/\
188         MUX_VAL(CP(MMC2_DAT0),          (IEN  | PTU | EN  | M4)) /*GPIO_132*/\
189         MUX_VAL(CP(MMC2_DAT1),          (IEN  | PTU | EN  | M4)) /*GPIO_133*/\
190         MUX_VAL(CP(MMC2_DAT2),          (IEN  | PTU | EN  | M4)) /*GPIO_134*/\
191         MUX_VAL(CP(MMC2_DAT3),          (IEN  | PTU | EN  | M4)) /*GPIO_135*/\
192         MUX_VAL(CP(MMC2_DAT4),          (IEN  | PTU | EN  | M4)) /*GPIO_136*/\
193         MUX_VAL(CP(MMC2_DAT5),          (IEN  | PTU | EN  | M4)) /*GPIO_137*/\
194         MUX_VAL(CP(MMC2_DAT6),          (IEN  | PTU | EN  | M4)) /*GPIO_138*/\
195         MUX_VAL(CP(MMC2_DAT7),          (IEN  | PTU | EN  | M4)) /*GPIO_139*/\
196         MUX_VAL(CP(MCBSP3_DX),          (IDIS | PTD | DIS | M4)) /*GPIO_140*/\
197         MUX_VAL(CP(MCBSP3_DR),          (IDIS | PTD | DIS | M4)) /*GPIO_141*/\
198         MUX_VAL(CP(MCBSP3_CLKX),        (IDIS | PTD | DIS | M4)) /*GPIO_142*/\
199         MUX_VAL(CP(MCBSP3_FSX),         (IDIS | PTD | DIS | M4)) /*GPIO_143*/\
200         MUX_VAL(CP(UART2_CTS),          (IDIS | PTD | DIS | M4)) /*GPIO_144*/\
201         MUX_VAL(CP(UART2_RTS),          (IDIS | PTD | DIS | M4)) /*GPIO_145*/\
202         MUX_VAL(CP(UART2_TX),           (IDIS | PTD | DIS | M4)) /*GPIO_146*/\
203         MUX_VAL(CP(UART2_RX),           (IDIS | PTD | DIS | M4)) /*GPIO_147*/\
204         MUX_VAL(CP(UART1_TX),           (IDIS | PTD | DIS | M0)) /*GPIO_148*/\
205         MUX_VAL(CP(UART1_RTS),          (IDIS | PTD | DIS | M4)) /*GPIO_149*/ \
206         MUX_VAL(CP(UART1_CTS),          (IDIS | PTD | DIS | M4)) /*GPIO_150*/ \
207         MUX_VAL(CP(UART1_RX),           (IEN  | PTD | DIS | M0)) /*GPIO_151*/\
208         MUX_VAL(CP(MCBSP4_CLKX),        (IEN  | PTD | DIS | M1)) /*GPIO_152*/\
209         MUX_VAL(CP(MCBSP4_DR),          (IEN  | PTD | DIS | M1)) /*GPIO_153*/\
210         MUX_VAL(CP(MCBSP4_DX),          (IEN  | PTD | DIS | M1)) /*GPIO_154*/\
211         MUX_VAL(CP(MCBSP4_FSX),         (IEN  | PTD | DIS | M1)) /*GPIO_155*/\
212         MUX_VAL(CP(MCBSP1_CLKR),        (IDIS | PTD | DIS | M4)) /*GPIO_156*/\
213         MUX_VAL(CP(MCBSP1_FSR),         (IDIS | PTU | EN  | M4)) /*GPIO_157*/\
214         MUX_VAL(CP(MCBSP1_DX),          (IDIS | PTD | DIS | M4)) /*GPIO_158*/\
215         MUX_VAL(CP(MCBSP1_DR),          (IDIS | PTD | DIS | M4)) /*GPIO_159*/\
216         MUX_VAL(CP(MCBSP_CLKS),         (IEN  | PTU | DIS | M0)) /*GPIO_160*/\
217         MUX_VAL(CP(MCBSP1_FSX),         (IDIS | PTD | DIS | M4)) /*GPIO_161*/\
218         MUX_VAL(CP(MCBSP1_CLKX),        (IDIS | PTD | DIS | M4)) /*GPIO_162*/\
219         /* Serial Interface */\
220         MUX_VAL(CP(UART3_CTS_RCTX),     (IDIS | PTD | EN  | M4)) /*GPIO_163 - LED2*/\
221         MUX_VAL(CP(UART3_RTS_SD),       (IDIS | PTU | EN  | M4)) /*GPIO_164 - LED3*/\
222         MUX_VAL(CP(UART3_RX_IRRX),      (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
223         MUX_VAL(CP(UART3_TX_IRTX),      (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
224         /* Host USB0 */\
225         MUX_VAL(CP(HSUSB0_CLK),         (IEN  | PTD | DIS | M0)) /*HSUSB0_CLK*/\
226         MUX_VAL(CP(HSUSB0_STP),         (IDIS | PTU | EN  | M0)) /*HSUSB0_STP*/\
227         MUX_VAL(CP(HSUSB0_DIR),         (IEN  | PTD | DIS | M0)) /*HSUSB0_DIR*/\
228         MUX_VAL(CP(HSUSB0_NXT),         (IEN  | PTD | DIS | M0)) /*HSUSB0_NXT*/\
229         MUX_VAL(CP(HSUSB0_DATA0),       (IEN  | PTD | DIS | M0)) /*HSUSB0_DATA0*/\
230         MUX_VAL(CP(HSUSB0_DATA1),       (IEN  | PTD | DIS | M0)) /*HSUSB0_DATA1*/\
231         MUX_VAL(CP(HSUSB0_DATA2),       (IEN  | PTD | DIS | M0)) /*HSUSB0_DATA2*/\
232         MUX_VAL(CP(HSUSB0_DATA3),       (IEN  | PTD | DIS | M0)) /*HSUSB0_DATA3*/\
233         MUX_VAL(CP(HSUSB0_DATA4),       (IEN  | PTD | DIS | M0)) /*HSUSB0_DATA4*/\
234         MUX_VAL(CP(HSUSB0_DATA5),       (IEN  | PTD | DIS | M0)) /*HSUSB0_DATA5*/\
235         MUX_VAL(CP(HSUSB0_DATA6),       (IEN  | PTD | DIS | M0)) /*HSUSB0_DATA6*/\
236         MUX_VAL(CP(HSUSB0_DATA7),       (IEN  | PTD | DIS | M0)) /*HSUSB0_DATA7*/\
237         MUX_VAL(CP(I2C1_SCL),           (IEN  | PTU | EN  | M0)) /*I2C1_SCL*/\
238         MUX_VAL(CP(I2C1_SDA),           (IEN  | PTU | EN  | M0)) /*I2C1_SDA*/\
239         MUX_VAL(CP(I2C2_SCL),           (IEN  | PTU | EN  | M0)) /*I2C2_SCL*/\
240         MUX_VAL(CP(I2C2_SDA),           (IEN  | PTU | EN  | M0)) /*I2C2_SDA*/\
241         MUX_VAL(CP(I2C3_SCL),           (IEN  | PTU | EN  | M0)) /*I2C3_SCL*/\
242         MUX_VAL(CP(I2C3_SDA),           (IEN  | PTU | EN  | M0)) /*I2C3_SDA*/\
243         MUX_VAL(CP(I2C4_SCL),           (IEN  | PTU | EN  | M0)) /*I2C4_SCL*/\
244         MUX_VAL(CP(I2C4_SDA),           (IEN  | PTU | EN  | M0)) /*I2C4_SDA*/\
245         MUX_VAL(CP(HDQ_SIO),            (IEN  | PTU | EN  | M0)) /*HDQ_SIO*/\
246         MUX_VAL(CP(MCSPI1_CLK),         (IEN  | PTD | DIS | M4)) /*GPIO_171*/\
247         MUX_VAL(CP(MCSPI1_SIMO),        (IEN  | PTD | DIS | M4)) /*GPIO_172*/\
248         MUX_VAL(CP(MCSPI1_SOMI),        (IEN  | PTD | DIS | M0)) /*MCSPI1_SOMI*/\
249         MUX_VAL(CP(MCSPI1_CS0),         (IEN  | PTD | DIS | M0)) /*MCSPI1_CS0*/\
250         MUX_VAL(CP(MCSPI1_CS1),         (IDIS | PTD | DIS | M0)) /*MCSPI1_CS1*/\
251         MUX_VAL(CP(MCSPI1_CS2),         (IDIS | PTD | DIS | M4)) /*GPIO_176*/\
252         /* USB EHCI (port 2) */\
253         MUX_VAL(CP(MCSPI1_CS3),         (IEN  | PTD | EN  | M0)) /*HSUSB2_DATA2*/\
254         MUX_VAL(CP(MCSPI2_CLK),         (IEN  | PTD | DIS | M0)) /*HSUSB2_DATA7*/\
255         MUX_VAL(CP(MCSPI2_SIMO),        (IEN  | PTD | DIS | M0)) /*HSUSB2_DATA4*/\
256         MUX_VAL(CP(MCSPI2_SOMI),        (IEN  | PTD | DIS | M0)) /*HSUSB2_DATA5*/\
257         MUX_VAL(CP(MCSPI2_CS0),         (IEN  | PTD | EN  | M0)) /*HSUSB2_DATA6*/\
258         MUX_VAL(CP(MCSPI2_CS1),         (IEN  | PTD | EN  | M0)) /*HSUSB2_DATA3*/\
259         /*Control and debug */\
260         MUX_VAL(CP(SYS_32K),            (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
261         MUX_VAL(CP(SYS_CLKREQ),         (IEN  | PTD | DIS | M0)) /*SYS_CLKREQ*/\
262         MUX_VAL(CP(SYS_NIRQ),           (IEN  | PTU | EN  | M0)) /*SYS_nIRQ*/\
263         MUX_VAL(CP(SYS_BOOT0),          (IEN  | PTD | DIS | M4)) /*GPIO_2*/\
264         MUX_VAL(CP(SYS_BOOT1),          (IEN  | PTD | DIS | M4)) /*GPIO_3*/\
265         MUX_VAL(CP(SYS_BOOT2),          (IEN  | PTD | DIS | M4)) /*GPIO_4*/\
266         MUX_VAL(CP(SYS_BOOT3),          (IEN  | PTD | DIS | M4)) /*GPIO_5*/\
267         MUX_VAL(CP(SYS_BOOT4),          (IEN  | PTD | DIS | M4)) /*GPIO_6*/\
268         MUX_VAL(CP(SYS_BOOT5),          (IEN  | PTD | DIS | M4)) /*GPIO_7 - BOOTMODE*/\
269         MUX_VAL(CP(SYS_BOOT6),          (IDIS | PTD | DIS | M4)) /*GPIO_8*/ \
270         MUX_VAL(CP(SYS_OFF_MODE),       (IEN  | PTD | DIS | M0)) /*SYS_OFF_MODE*/\
271         MUX_VAL(CP(SYS_CLKOUT1),        (IDIS | PTD | EN  | M0)) /*SYS_CLKOUT1*/\
272         MUX_VAL(CP(SYS_CLKOUT2),        (IDIS | PTU | EN  | M4)) /*GPIO_186 - LED1*/\
273         MUX_VAL(CP(ETK_CLK_ES2),        (IDIS | PTD | DIS | M4)) /*GPIO_12*/\
274         MUX_VAL(CP(ETK_CTL_ES2),        (IDIS | PTD | EN  | M4)) /*GPIO_13*/\
275         MUX_VAL(CP(ETK_D0_ES2),         (IDIS | PTU | EN  | M1)) /*SPI3_SIMO*/\
276         MUX_VAL(CP(ETK_D1_ES2),         (IDIS | PTU | EN  | M1)) /*SPI3_SOMI*/\
277         MUX_VAL(CP(ETK_D2_ES2),         (IDIS | PTU | EN  | M1)) /*SPI3_CS0*/\
278         MUX_VAL(CP(ETK_D3_ES2),         (IDIS | PTU | EN  | M1)) /*SPI3_CLK*/\
279         MUX_VAL(CP(ETK_D4_ES2),         (IDIS | PTU | EN  | M4)) /*GPIO_18*/\
280         MUX_VAL(CP(ETK_D5_ES2),         (IDIS | PTU | EN  | M4)) /*GPIO_19*/\
281         MUX_VAL(CP(ETK_D6_ES2),         (IDIS | PTU | EN  | M4)) /*GPIO_20*/\
282         MUX_VAL(CP(ETK_D7_ES2),         (IDIS | PTU | EN  | M1)) /*SPI3_CS1*/\
283         MUX_VAL(CP(ETK_D8_ES2),         (IEN  | PTU | DIS | M4)) /*MSECURE*/\
284         MUX_VAL(CP(ETK_D9_ES2),         (IEN  | PTU | EN  | M4)) /*GPIO_23*/\
285         /*HSUSB2 */\
286         MUX_VAL(CP(ETK_D10_ES2),        (IDIS | PTU | EN  | M4)) /*GPIO_24*/\
287         MUX_VAL(CP(ETK_D11_ES2),        (IEN  | PTU | EN  | M4)) /*GPIO_25*/\
288         MUX_VAL(CP(ETK_D12_ES2),        (IEN  | PTU | EN  | M4)) /*GPIO_26*/\
289         MUX_VAL(CP(ETK_D13_ES2),        (IEN  | PTU | EN  | M4)) /*GPIO_27*/\
290         MUX_VAL(CP(ETK_D14_ES2),        (IEN  | PTU | EN  | M4)) /*GPIO_28*/\
291         MUX_VAL(CP(ETK_D15_ES2),        (IEN  | PTU | EN  | M4)) /*GPIO_29*/\
292         /* */\
293         MUX_VAL(CP(D2D_MCAD1),          (IEN  | PTD | EN  | M0)) /*D2D_MCAD1*/\
294         MUX_VAL(CP(D2D_MCAD2),          (IEN  | PTD | EN  | M0)) /*D2D_MCAD2*/\
295         MUX_VAL(CP(D2D_MCAD3),          (IEN  | PTD | EN  | M0)) /*D2D_MCAD3*/\
296         MUX_VAL(CP(D2D_MCAD4),          (IEN  | PTD | EN  | M0)) /*D2D_MCAD4*/\
297         MUX_VAL(CP(D2D_MCAD5),          (IEN  | PTD | EN  | M0)) /*D2D_MCAD5*/\
298         MUX_VAL(CP(D2D_MCAD6),          (IEN  | PTD | EN  | M0)) /*D2D_MCAD6*/\
299         MUX_VAL(CP(D2D_MCAD7),          (IEN  | PTD | EN  | M0)) /*D2D_MCAD7*/\
300         MUX_VAL(CP(D2D_MCAD8),          (IEN  | PTD | EN  | M0)) /*D2D_MCAD8*/\
301         MUX_VAL(CP(D2D_MCAD9),          (IEN  | PTD | EN  | M0)) /*D2D_MCAD9*/\
302         MUX_VAL(CP(D2D_MCAD10),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD10*/\
303         MUX_VAL(CP(D2D_MCAD11),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD11*/\
304         MUX_VAL(CP(D2D_MCAD12),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD12*/\
305         MUX_VAL(CP(D2D_MCAD13),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD13*/\
306         MUX_VAL(CP(D2D_MCAD14),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD14*/\
307         MUX_VAL(CP(D2D_MCAD15),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD15*/\
308         MUX_VAL(CP(D2D_MCAD16),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD16*/\
309         MUX_VAL(CP(D2D_MCAD17),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD17*/\
310         MUX_VAL(CP(D2D_MCAD18),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD18*/\
311         MUX_VAL(CP(D2D_MCAD19),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD19*/\
312         MUX_VAL(CP(D2D_MCAD20),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD20*/\
313         MUX_VAL(CP(D2D_MCAD21),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD21*/\
314         MUX_VAL(CP(D2D_MCAD22),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD22*/\
315         MUX_VAL(CP(D2D_MCAD23),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD23*/\
316         MUX_VAL(CP(D2D_MCAD24),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD24*/\
317         MUX_VAL(CP(D2D_MCAD25),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD25*/\
318         MUX_VAL(CP(D2D_MCAD26),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD26*/\
319         MUX_VAL(CP(D2D_MCAD27),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD27*/\
320         MUX_VAL(CP(D2D_MCAD28),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD28*/\
321         MUX_VAL(CP(D2D_MCAD29),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD29*/\
322         MUX_VAL(CP(D2D_MCAD30),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD30*/\
323         MUX_VAL(CP(D2D_MCAD31),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD31*/\
324         MUX_VAL(CP(D2D_MCAD32),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD32*/\
325         MUX_VAL(CP(D2D_MCAD33),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD33*/\
326         MUX_VAL(CP(D2D_MCAD34),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD34*/\
327         MUX_VAL(CP(D2D_MCAD35),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD35*/\
328         MUX_VAL(CP(D2D_MCAD36),         (IEN  | PTD | EN  | M0)) /*D2D_MCAD36*/\
329         MUX_VAL(CP(D2D_CLK26MI),        (IEN  | PTD | DIS | M0)) /*D2D_clk26mi*/\
330         MUX_VAL(CP(D2D_NRESPWRON),      (IEN  | PTD | EN  | M0)) /*D2D_nrespwron*/\
331         MUX_VAL(CP(D2D_NRESWARM),       (IEN  | PTU | EN  | M0)) /*D2D_nreswarm */\
332         MUX_VAL(CP(D2D_ARM9NIRQ),       (IEN  | PTD | DIS | M0)) /*D2D_arm9nirq */\
333         MUX_VAL(CP(D2D_UMA2P6FIQ),      (IEN  | PTD | DIS | M0)) /*D2D_uma2p6fiq*/\
334         MUX_VAL(CP(D2D_SPINT),          (IEN  | PTD | EN  | M0)) /*D2D_spint*/\
335         MUX_VAL(CP(D2D_FRINT),          (IEN  | PTD | EN  | M0)) /*D2D_frint*/\
336         MUX_VAL(CP(D2D_DMAREQ0),        (IEN  | PTD | DIS | M0)) /*D2D_dmareq0*/\
337         MUX_VAL(CP(D2D_DMAREQ1),        (IEN  | PTD | DIS | M0)) /*D2D_dmareq1*/\
338         MUX_VAL(CP(D2D_DMAREQ2),        (IEN  | PTD | DIS | M0)) /*D2D_dmareq2*/\
339         MUX_VAL(CP(D2D_DMAREQ3),        (IEN  | PTD | DIS | M0)) /*D2D_dmareq3*/\
340         MUX_VAL(CP(D2D_N3GTRST),        (IEN  | PTD | DIS | M0)) /*D2D_n3gtrst*/\
341         MUX_VAL(CP(D2D_N3GTDI),         (IEN  | PTD | DIS | M0)) /*D2D_n3gtdi*/\
342         MUX_VAL(CP(D2D_N3GTDO),         (IEN  | PTD | DIS | M0)) /*D2D_n3gtdo*/\
343         MUX_VAL(CP(D2D_N3GTMS),         (IEN  | PTD | DIS | M0)) /*D2D_n3gtms*/\
344         MUX_VAL(CP(D2D_N3GTCK),         (IEN  | PTD | DIS | M0)) /*D2D_n3gtck*/\
345         MUX_VAL(CP(D2D_N3GRTCK),        (IEN  | PTD | DIS | M0)) /*D2D_n3grtck*/\
346         MUX_VAL(CP(D2D_MSTDBY),         (IEN  | PTU | EN  | M0)) /*D2D_mstdby*/\
347         MUX_VAL(CP(D2D_SWAKEUP),        (IEN  | PTD | EN  | M0)) /*D2D_swakeup*/\
348         MUX_VAL(CP(D2D_IDLEREQ),        (IEN  | PTD | DIS | M0)) /*D2D_idlereq*/\
349         MUX_VAL(CP(D2D_IDLEACK),        (IEN  | PTU | EN  | M0)) /*D2D_idleack*/\
350         MUX_VAL(CP(D2D_MWRITE),         (IEN  | PTD | DIS | M0)) /*D2D_mwrite*/\
351         MUX_VAL(CP(D2D_SWRITE),         (IEN  | PTD | DIS | M0)) /*D2D_swrite*/\
352         MUX_VAL(CP(D2D_MREAD),          (IEN  | PTD | DIS | M0)) /*D2D_mread*/\
353         MUX_VAL(CP(D2D_SREAD),          (IEN  | PTD | DIS | M0)) /*D2D_sread*/\
354         MUX_VAL(CP(D2D_MBUSFLAG),       (IEN  | PTD | DIS | M0)) /*D2D_mbusflag*/\
355         MUX_VAL(CP(D2D_SBUSFLAG),       (IEN  | PTD | DIS | M0)) /*D2D_sbusflag*/\
356         MUX_VAL(CP(SDRC_CKE0),          (IDIS | PTU | EN  | M0)) /*sdrc_cke0*/\
357         MUX_VAL(CP(SDRC_CKE1),          (IDIS | PTD | DIS | M7)) /*sdrc_cke1*/
358
359 #endif