board/esd/mecp5123/mecp5123.c

   1 /*
   2  * (C) Copyright 2009 Wolfgang Denk <wd@denx.de>
   3  * (C) Copyright 2009 Dave Srl www.dave.eu
   4  * (C) Copyright 2009 Stefan Roese <sr@denx.de>
   5  *
   6  * See file CREDITS for list of people who contributed to this
   7  * project.
   8  *
   9  * This program is free software; you can redistribute it and/or
  10  * modify it under the terms of the GNU General Public License as
  11  * published by the Free Software Foundation; either version 2 of
  12  * the License, or (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  22  * MA 02111-1307 USA
  23  *
  24  */
  25
  26 #include <common.h>
  27 #include <asm/bitops.h>
  28 #include <command.h>
  29 #include <asm/io.h>
  30 #include <asm/processor.h>
  31 #include <fdt_support.h>
  32
  33 DECLARE_GLOBAL_DATA_PTR;
  34
  35 /* Clocks in use */
  36 #define SCCR1_CLOCKS_EN (CLOCK_SCCR1_CFG_EN |                           \
  37                          CLOCK_SCCR1_LPC_EN |                           \
  38                          CLOCK_SCCR1_PSC_EN(CONFIG_PSC_CONSOLE) |       \
  39                          CLOCK_SCCR1_PSCFIFO_EN |                       \
  40                          CLOCK_SCCR1_DDR_EN |                           \
  41                          CLOCK_SCCR1_FEC_EN |                           \
  42                          CLOCK_SCCR1_NFC_EN |                           \
  43                          CLOCK_SCCR1_PCI_EN |                           \
  44                          CLOCK_SCCR1_TPR_EN)
  45
  46 #define SCCR2_CLOCKS_EN (CLOCK_SCCR2_MEM_EN |   \
  47                          CLOCK_SCCR2_I2C_EN)
  48
  49 #define CSAW_START(start)       ((start) & 0xFFFF0000)
  50 #define CSAW_STOP(start, size)  (((start) + (size) - 1) >> 16)
  51
  52 int eeprom_write_enable(unsigned dev_addr, int state)
  53 {
  54         volatile immap_t *im = (immap_t *)CONFIG_SYS_IMMR;
  55
  56         if (dev_addr != CONFIG_SYS_I2C_EEPROM_ADDR)
  57                 return -1;
  58
  59         if (state == 0)
  60                 setbits_be32(&im->gpio.gpdat, 0x00100000);
  61         else
  62                 clrbits_be32(&im->gpio.gpdat, 0x00100000);
  63
  64 return 0;
  65 }
  66
  67 /*
  68  * According to MPC5121e RM, configuring local access windows should
  69  * be followed by a dummy read of the config register that was
  70  * modified last and an isync.
  71  */
  72 static inline void sync_law(volatile void *addr)
  73 {
  74         in_be32(addr);
  75         __asm__ __volatile__ ("isync");
  76 }
  77
  78 int board_early_init_f(void)
  79 {
  80         volatile immap_t *im = (immap_t *)CONFIG_SYS_IMMR;
  81         u32 spridr;
  82         int i;
  83
  84         /*
  85          * Initialize Local Window for NOR FLASH access
  86          */
  87         out_be32(&im->sysconf.lpcs0aw,
  88                  CSAW_START(CONFIG_SYS_FLASH_BASE) |
  89                  CSAW_STOP(CONFIG_SYS_FLASH_BASE, CONFIG_SYS_FLASH_SIZE));
  90         sync_law(&im->sysconf.lpcs0aw);
  91
  92         /*
  93          * Initialize Local Window for boot access
  94          */
  95         out_be32(&im->sysconf.lpbaw,
  96                  CSAW_START(0xffb00000) | CSAW_STOP(0xffb00000, 0x00010000));
  97         sync_law(&im->sysconf.lpbaw);
  98
  99         /*
 100          * Initialize Local Window for VPC3 access
 101          */
 102         out_be32(&im->sysconf.lpcs1aw,
 103                  CSAW_START(CONFIG_SYS_VPC3_BASE) |
 104                  CSAW_STOP(CONFIG_SYS_VPC3_BASE, CONFIG_SYS_VPC3_SIZE));
 105         sync_law(&im->sysconf.lpcs1aw);
 106
 107         /*
 108          * Configure Flash Speed
 109          */
 110         out_be32(&im->lpc.cs_cfg[0], CONFIG_SYS_CS0_CFG);
 111
 112         /*
 113          * Configure VPC3 Speed
 114          */
 115         out_be32(&im->lpc.cs_cfg[1], CONFIG_SYS_CS1_CFG);
 116
 117         spridr = in_be32(&im->sysconf.spridr);
 118         if (SVR_MJREV(spridr) >= 2)
 119                 out_be32(&im->lpc.altr, CONFIG_SYS_CS_ALETIMING);
 120
 121         /*
 122          * Enable clocks
 123          */
 124         out_be32(&im->clk.sccr[0], SCCR1_CLOCKS_EN);
 125         out_be32(&im->clk.sccr[1], SCCR2_CLOCKS_EN);
 126 #if defined(CONFIG_IIM) || defined(CONFIG_CMD_FUSE)
 127         setbits_be32(&im->clk.sccr[1], CLOCK_SCCR2_IIM_EN);
 128 #endif
 129
 130         /*
 131          * Configure MSCAN clocks
 132          */
 133         for (i=0; i<4; ++i) {
 134                 out_be32(&im->clk.msccr[i], 0x00300000);
 135                 out_be32(&im->clk.msccr[i], 0x00310000);
 136         }
 137
 138         /*
 139          * Configure GPIO's
 140          */
 141         clrbits_be32(&im->gpio.gpodr, 0x000000e0);
 142         clrbits_be32(&im->gpio.gpdir, 0x00ef0000);
 143         setbits_be32(&im->gpio.gpdir, 0x001000e0);
 144         setbits_be32(&im->gpio.gpdat, 0x00100000);
 145
 146         return 0;
 147 }
 148
 149 /*
 150  * fixed sdram init:
 151  * The board doesn't use memory modules that have serial presence
 152  * detect or similar mechanism for discovery of the DRAM settings
 153  */
 154 long int fixed_sdram(void)
 155 {
 156         volatile immap_t *im = (immap_t *)CONFIG_SYS_IMMR;
 157         u32 msize = CONFIG_SYS_DDR_SIZE * 1024 * 1024;
 158         u32 msize_log2 = __ilog2(msize);
 159         u32 i;
 160
 161         /* Initialize IO Control */
 162         out_be32(&im->io_ctrl.io_control_mem, IOCTRL_MUX_DDR);
 163
 164         /* Initialize DDR Local Window */
 165         out_be32(&im->sysconf.ddrlaw.bar, CONFIG_SYS_DDR_BASE & 0xFFFFF000);
 166         out_be32(&im->sysconf.ddrlaw.ar, msize_log2 - 1);
 167         sync_law(&im->sysconf.ddrlaw.ar);
 168
 169         /* Enable DDR */
 170         out_be32(&im->mddrc.ddr_sys_config, CONFIG_SYS_MDDRC_SYS_CFG_EN);
 171
 172         /* Initialize DDR Priority Manager */
 173         out_be32(&im->mddrc.prioman_config1, CONFIG_SYS_MDDRCGRP_PM_CFG1);
 174         out_be32(&im->mddrc.prioman_config2, CONFIG_SYS_MDDRCGRP_PM_CFG2);
 175         out_be32(&im->mddrc.hiprio_config, CONFIG_SYS_MDDRCGRP_HIPRIO_CFG);
 176         out_be32(&im->mddrc.lut_table0_main_upper, CONFIG_SYS_MDDRCGRP_LUT0_MU);
 177         out_be32(&im->mddrc.lut_table0_main_lower, CONFIG_SYS_MDDRCGRP_LUT0_ML);
 178         out_be32(&im->mddrc.lut_table1_main_upper, CONFIG_SYS_MDDRCGRP_LUT1_MU);
 179         out_be32(&im->mddrc.lut_table1_main_lower, CONFIG_SYS_MDDRCGRP_LUT1_ML);
 180         out_be32(&im->mddrc.lut_table2_main_upper, CONFIG_SYS_MDDRCGRP_LUT2_MU);
 181         out_be32(&im->mddrc.lut_table2_main_lower, CONFIG_SYS_MDDRCGRP_LUT2_ML);
 182         out_be32(&im->mddrc.lut_table3_main_upper, CONFIG_SYS_MDDRCGRP_LUT3_MU);
 183         out_be32(&im->mddrc.lut_table3_main_lower, CONFIG_SYS_MDDRCGRP_LUT3_ML);
 184         out_be32(&im->mddrc.lut_table4_main_upper, CONFIG_SYS_MDDRCGRP_LUT4_MU);
 185         out_be32(&im->mddrc.lut_table4_main_lower, CONFIG_SYS_MDDRCGRP_LUT4_ML);
 186         out_be32(&im->mddrc.lut_table0_alternate_upper, CONFIG_SYS_MDDRCGRP_LUT0_AU);
 187         out_be32(&im->mddrc.lut_table0_alternate_lower, CONFIG_SYS_MDDRCGRP_LUT0_AL);
 188         out_be32(&im->mddrc.lut_table1_alternate_upper, CONFIG_SYS_MDDRCGRP_LUT1_AU);
 189         out_be32(&im->mddrc.lut_table1_alternate_lower, CONFIG_SYS_MDDRCGRP_LUT1_AL);
 190         out_be32(&im->mddrc.lut_table2_alternate_upper, CONFIG_SYS_MDDRCGRP_LUT2_AU);
 191         out_be32(&im->mddrc.lut_table2_alternate_lower, CONFIG_SYS_MDDRCGRP_LUT2_AL);
 192         out_be32(&im->mddrc.lut_table3_alternate_upper, CONFIG_SYS_MDDRCGRP_LUT3_AU);
 193         out_be32(&im->mddrc.lut_table3_alternate_lower, CONFIG_SYS_MDDRCGRP_LUT3_AL);
 194         out_be32(&im->mddrc.lut_table4_alternate_upper, CONFIG_SYS_MDDRCGRP_LUT4_AU);
 195         out_be32(&im->mddrc.lut_table4_alternate_lower, CONFIG_SYS_MDDRCGRP_LUT4_AL);
 196
 197         /* Initialize MDDRC */
 198         out_be32(&im->mddrc.ddr_sys_config, CONFIG_SYS_MDDRC_SYS_CFG);
 199         out_be32(&im->mddrc.ddr_time_config0, CONFIG_SYS_MDDRC_TIME_CFG0);
 200         out_be32(&im->mddrc.ddr_time_config1, CONFIG_SYS_MDDRC_TIME_CFG1);
 201         out_be32(&im->mddrc.ddr_time_config2, CONFIG_SYS_MDDRC_TIME_CFG2);
 202
 203         /* Initialize DDR */
 204         for (i = 0; i < 10; i++)
 205                 out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_NOP);
 206
 207         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_PCHG_ALL);
 208         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_NOP);
 209         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_RFSH);
 210         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_NOP);
 211         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_RFSH);
 212         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_NOP);
 213         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_INIT_DEV_OP);
 214         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_NOP);
 215         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_EM2);
 216         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_NOP);
 217         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_PCHG_ALL);
 218         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_EM2);
 219         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_EM3);
 220         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_EN_DLL);
 221         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_INIT_DEV_OP);
 222         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_PCHG_ALL);
 223         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_RFSH);
 224         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_INIT_DEV_OP);
 225         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_OCD_DEFAULT);
 226         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_PCHG_ALL);
 227         out_be32(&im->mddrc.ddr_command, CONFIG_SYS_MICRON_NOP);
 228
 229         /* Start MDDRC */
 230         out_be32(&im->mddrc.ddr_time_config0, CONFIG_SYS_MDDRC_TIME_CFG0_RUN);
 231         out_be32(&im->mddrc.ddr_sys_config, CONFIG_SYS_MDDRC_SYS_CFG_RUN);
 232
 233         return msize;
 234 }
 235
 236 phys_size_t initdram(int board_type)
 237 {
 238         return get_ram_size(0, fixed_sdram());
 239 }
 240
 241 int misc_init_r(void)
 242 {
 243         volatile immap_t *im = (immap_t *) CONFIG_SYS_IMMR;
 244         u32 val;
 245
 246         /*
 247          * Optimize access to profibus chip (VPC3) on the local bus
 248          */
 249
 250         /*
 251          * Select 1:1 for LPC_DIV
 252          */
 253         val = in_be32(&im->clk.scfr[0]) & ~SCFR1_LPC_DIV_MASK;
 254         out_be32(&im->clk.scfr[0], val | (0x1 << SCFR1_LPC_DIV_SHIFT));
 255
 256         /*
 257          * Configure LPC Chips Select Deadcycle Control Register
 258          * CS0 - device can drive data 2 clock cycle(s) after CS deassertion
 259          * CS1 - device can drive data 1 clock cycle(s) after CS deassertion
 260          */
 261         clrbits_be32(&im->lpc.cs_dccr, 0x000000ff);
 262         setbits_be32(&im->lpc.cs_dccr, (0x00 << 4) | (0x01 << 0));
 263
 264         /*
 265          * Configure LPC Chips Select Holdcycle Control Register
 266          * CS0 - data is valid 2 clock cycle(s) after CS deassertion
 267          * CS1 - data is valid 1 clock cycle(s) after CS deassertion
 268          */
 269         clrbits_be32(&im->lpc.cs_hccr, 0x000000ff);
 270         setbits_be32(&im->lpc.cs_hccr, (0x00 << 4) | (0x01 << 0));
 271
 272         return 0;
 273 }
 274
 275 static iopin_t ioregs_init[] = {
 276         /* FUNC1=FEC_RX_DV Sets Next 3 to FEC pads */
 277         {
 278                 offsetof(struct ioctrl512x, io_control_spdif_txclk), 3, 0,
 279                 IO_PIN_FMUX(1) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 280                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 281         },
 282         /* FUNC1=FEC_COL Sets Next 15 to FEC pads */
 283         {
 284                 offsetof(struct ioctrl512x, io_control_psc0_0), 15, 0,
 285                 IO_PIN_FMUX(1) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 286                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 287         },
 288         /* FUNC1=SELECT LPC_CS1 */
 289         {
 290                 offsetof(struct ioctrl512x, io_control_lpc_cs1), 1, 0,
 291                 IO_PIN_FMUX(0) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 292                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 293         },
 294         /* FUNC3=SELECT PSC5_2 */
 295         {
 296                 offsetof(struct ioctrl512x, io_control_psc5_2), 1, 0,
 297                 IO_PIN_FMUX(2) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 298                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 299         },
 300         /* FUNC3=SELECT PSC5_3 */
 301         {
 302                 offsetof(struct ioctrl512x, io_control_psc5_3), 1, 0,
 303                 IO_PIN_FMUX(3) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 304                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 305         },
 306         /* FUNC3=SELECT PSC7_3 */
 307         {
 308                 offsetof(struct ioctrl512x, io_control_psc7_3), 1, 0,
 309                 IO_PIN_FMUX(3) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 310                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 311         },
 312         /* FUNC3=SELECT PSC9_0 */
 313         {
 314                 offsetof(struct ioctrl512x, io_control_psc9_0), 3, 0,
 315                 IO_PIN_FMUX(3) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 316                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 317         },
 318         /* FUNC3=SELECT PSC10_0 */
 319         {
 320                 offsetof(struct ioctrl512x, io_control_psc10_0), 3, 0,
 321                 IO_PIN_FMUX(3) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 322                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 323         },
 324         /* FUNC3=SELECT PSC10_3 */
 325         {
 326                 offsetof(struct ioctrl512x, io_control_psc10_3), 1, 0,
 327                 IO_PIN_FMUX(0) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 328                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 329         },
 330         /* FUNC3=SELECT PSC11_0 */
 331         {
 332                 offsetof(struct ioctrl512x, io_control_psc11_0), 4, 0,
 333                 IO_PIN_FMUX(3) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 334                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 335         },
 336         /* FUNC0=SELECT IRQ0 */
 337         {
 338                 offsetof(struct ioctrl512x, io_control_irq0), 4, 0,
 339                 IO_PIN_FMUX(0) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 340                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 341         }
 342 };
 343
 344 static iopin_t rev2_silicon_pci_ioregs_init[] = {
 345         /* FUNC0=PCI Sets next 54 to PCI pads */
 346         {
 347                 offsetof(struct ioctrl512x, io_control_pci_ad31), 54, 0,
 348                 IO_PIN_FMUX(0) | IO_PIN_HOLD(0) | IO_PIN_DS(0)
 349         }
 350 };
 351
 352 int checkboard(void)
 353 {
 354         volatile immap_t *im = (immap_t *)CONFIG_SYS_IMMR;
 355         u32 spridr;
 356
 357         puts("Board: MECP_5123\n");
 358
 359         /*
 360          * Initialize function mux & slew rate IO inter alia on IO
 361          * Pins
 362          */
 363         iopin_initialize(ioregs_init, ARRAY_SIZE(ioregs_init));
 364
 365         spridr = in_be32(&im->sysconf.spridr);
 366         if (SVR_MJREV(spridr) >= 2)
 367                 iopin_initialize(rev2_silicon_pci_ioregs_init, 1);
 368
 369         return 0;
 370 }
 371
 372 #if defined(CONFIG_OF_LIBFDT) && defined(CONFIG_OF_BOARD_SETUP)
 373 void ft_board_setup(void *blob, bd_t *bd)
 374 {
 375         ft_cpu_setup(blob, bd);
 376         fdt_fixup_memory(blob, (u64)bd->bi_memstart, (u64)bd->bi_memsize);
 377 }
 378 #endif /* defined(CONFIG_OF_LIBFDT) && defined(CONFIG_OF_BOARD_SETUP) */