board/fads/fads.h

   1 /*
   2  * (C) Copyright 2000-2004
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * Derived from FADS860T definitions by Magnus Damm, Helmut Buchsbaum,
   6  * and Dan Malek
   7  *
   8  * Modified by, Yuli Barcohen, Arabella Software Ltd., yuli@arabellasw.com
   9  *
  10  * This header file contains values common to all FADS family boards.
  11  *
  12  * SPDX-License-Identifier:     GPL-2.0+
  13  */
  14
  15 /****************************************************************************
  16  * Flash Memory Map as used by U-Boot:
  17  *
  18  *                          Start Address    Length
  19  * +-----------------------+ 0xFE00_0000     Start of Flash -----------------
  20  * |                       | 0xFE00_0100     Reset Vector
  21  * +                       + 0xFE0?_????
  22  * | U-Boot code           |
  23  * |                       |
  24  * +-----------------------+ 0xFE04_0000 (sector border)
  25  * |                       |
  26  * |                       |
  27  * | U-Boot environment    |
  28  * |                       |                                 ^
  29  * |                       |                                 | U-Boot
  30  * +=======================+ 0xFE08_0000 (sector border)    -----------------
  31  * | Available             |                                 | Applications
  32  * | ...                   |                                 v
  33  *
  34  *****************************************************************************/
  35
  36 #if 0
  37 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  38 #else
  39 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  40 #endif
  41
  42 #define CONFIG_ENV_OVERWRITE
  43
  44 #define CONFIG_NFSBOOTCOMMAND                                                   \
  45     "dhcp;"                                                                     \
  46     "setenv bootargs root=/dev/nfs rw nfsroot=$rootpath "                       \
  47     "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:eth0:off;"              \
  48     "bootm"
  49
  50 #define CONFIG_BOOTCOMMAND                                                      \
  51     "setenv bootargs root=/dev/mtdblock2 rw mtdparts=phys:1280K(ROM)ro,-(root) "\
  52     "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:eth0:off;"              \
  53     "bootm fe080000"
  54
  55 #undef CONFIG_BOOTARGS
  56
  57 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  58
  59 #if !defined(CONFIG_MPC885ADS)
  60 #define CONFIG_BZIP2     /* include support for bzip2 compressed images */
  61 #endif
  62
  63 /*
  64  * New MPC86xADS and MPC885ADS provide two Ethernet connectivity options:
  65  * 10Mbit/s on SCC and 100Mbit/s on FEC. FADS provides SCC Ethernet on
  66  * motherboard and FEC Ethernet on daughterboard. All new PQ1 chips have
  67  * got FEC so FEC is the default.
  68  */
  69 #ifndef CONFIG_ADS
  70 #undef  CONFIG_SCC1_ENET                /* Disable SCC1 ethernet */
  71 #define CONFIG_FEC_ENET                 /* Use FEC ethernet  */
  72 #else                                   /* Old ADS has not got FEC option */
  73 #define CONFIG_SCC1_ENET                /* Use SCC1 ethernet */
  74 #undef  CONFIG_FEC_ENET                 /* No FEC ethernet  */
  75 #endif /* !CONFIG_ADS */
  76
  77 #if defined(CONFIG_SCC1_ENET) && defined(CONFIG_FEC_ENET)
  78 #error Both CONFIG_SCC1_ENET and CONFIG_FEC_ENET configured
  79 #endif
  80
  81 #ifdef CONFIG_FEC_ENET
  82 #define CONFIG_SYS_DISCOVER_PHY
  83 #define CONFIG_MII_INIT         1
  84 #endif
  85
  86
  87 /*
  88  * BOOTP options
  89  */
  90 #define CONFIG_BOOTP_BOOTFILESIZE
  91 #define CONFIG_BOOTP_BOOTPATH
  92 #define CONFIG_BOOTP_GATEWAY
  93 #define CONFIG_BOOTP_HOSTNAME
  94
  95
  96 #if !defined(FADS_COMMANDS_ALREADY_DEFINED)
  97 /*
  98  * Command line configuration.
  99  */
 100 #include <config_cmd_default.h>
 101
 102 #define CONFIG_CMD_ASKENV
 103 #define CONFIG_CMD_DHCP
 104 #define CONFIG_CMD_ECHO
 105 #define CONFIG_CMD_IMMAP
 106 #define CONFIG_CMD_JFFS2
 107 #define CONFIG_CMD_MII
 108 #define CONFIG_CMD_PCMCIA
 109 #define CONFIG_CMD_PING
 110
 111 #endif
 112
 113
 114 /*
 115  * Miscellaneous configurable options
 116  */
 117 #define CONFIG_SYS_PROMPT               "=>"            /* Monitor Command Prompt       */
 118 #define CONFIG_SYS_HUSH_PARSER
 119 #define CONFIG_SYS_LONGHELP                             /* #undef to save memory        */
 120 #if defined(CONFIG_CMD_KGDB)
 121 #define CONFIG_SYS_CBSIZE               1024            /* Console I/O Buffer Size      */
 122 #else
 123 #define CONFIG_SYS_CBSIZE               256             /* Console I/O Buffer Size      */
 124 #endif
 125 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE + sizeof(CONFIG_SYS_PROMPT) + 16) /* Print Buffer Size     */
 126 #define CONFIG_SYS_MAXARGS              16              /* max number of command args   */
 127 #define CONFIG_SYS_BARGSIZE             CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 128
 129 #define CONFIG_SYS_LOAD_ADDR            0x00100000
 130
 131 #define CONFIG_SYS_HZ                   1000    /* decrementer freq: 1 ms ticks */
 132
 133 /*
 134  * Low Level Configuration Settings
 135  * (address mappings, register initial values, etc.)
 136  * You should know what you are doing if you make changes here.
 137  */
 138
 139 /*-----------------------------------------------------------------------
 140  * Internal Memory Mapped Register
 141  */
 142 #define CONFIG_SYS_IMMR         0xFF000000
 143
 144 /*-----------------------------------------------------------------------
 145  * Definitions for initial stack pointer and data area (in DPRAM)
 146  */
 147 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
 148 #define CONFIG_SYS_INIT_RAM_SIZE        0x2F00  /* Size of used area in DPRAM   */
 149 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 150 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 151
 152 /*-----------------------------------------------------------------------
 153  * Start addresses for the final memory configuration
 154  * (Set up by the startup code)
 155  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 156  */
 157 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 158 #if defined(CONFIG_MPC86xADS) || defined(CONFIG_MPC885ADS) /* New ADS or Duet */
 159 #define CONFIG_SYS_SDRAM_SIZE           0x00800000      /* 8 Mbyte */
 160 /*
 161  * 2048 SDRAM rows
 162  * 1000 factor s -> ms
 163  * 64   PTP (pre-divider from MPTPR) from SDRAM example configuration
 164  * 4    Number of refresh cycles per period
 165  * 64   Refresh cycle in ms per number of rows
 166  */
 167 #define CONFIG_SYS_PTA_PER_CLK          ((2048 * 64 * 1000) / (4 * 64))
 168 #elif defined(CONFIG_FADS)                              /* Old/new FADS */
 169 #define CONFIG_SYS_SDRAM_SIZE           0x00400000              /* 4 Mbyte */
 170 #else                                                   /* Old ADS */
 171 #define CONFIG_SYS_SDRAM_SIZE           0x00000000              /* No SDRAM */
 172 #endif
 173
 174 #define CONFIG_SYS_MEMTEST_START        0x0100000       /* memtest works on     */
 175 #if (CONFIG_SYS_SDRAM_SIZE)
 176 #define CONFIG_SYS_MEMTEST_END          CONFIG_SYS_SDRAM_SIZE   /* 1 ... SDRAM_SIZE     */
 177 #else
 178 #define CONFIG_SYS_MEMTEST_END          0x0400000       /* 1 ... 4 MB in DRAM   */
 179 #endif /* CONFIG_SYS_SDRAM_SIZE */
 180
 181 /*
 182  * For booting Linux, the board info and command line data
 183  * have to be in the first 8 MB of memory, since this is
 184  * the maximum mapped by the Linux kernel during initialization.
 185  */
 186 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 187
 188 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE
 189 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 KB for monitor   */
 190
 191 #ifdef CONFIG_BZIP2
 192 #define CONFIG_SYS_MALLOC_LEN           (2500 << 10)    /* Reserve ~2.5 MB for malloc() */
 193 #else
 194 #define CONFIG_SYS_MALLOC_LEN           (384 << 10)     /* Reserve 384 kB for malloc()  */
 195 #endif /* CONFIG_BZIP2 */
 196
 197 /*-----------------------------------------------------------------------
 198  * Flash organization
 199  */
 200 #define CONFIG_SYS_FLASH_BASE           CONFIG_SYS_MONITOR_BASE
 201 #define CONFIG_SYS_FLASH_SIZE           ((uint)(8 * 1024 * 1024))       /* max 8Mbyte   */
 202
 203 #define CONFIG_SYS_MAX_FLASH_BANKS      4       /* max number of memory banks           */
 204 #define CONFIG_SYS_MAX_FLASH_SECT       8       /* max number of sectors on one chip    */
 205
 206 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 207 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
 208
 209 #define CONFIG_ENV_IS_IN_FLASH  1
 210 #define CONFIG_ENV_SECT_SIZE    0x40000 /* see README - env sector total size   */
 211 #define CONFIG_ENV_OFFSET               CONFIG_ENV_SECT_SIZE
 212 #define CONFIG_ENV_SIZE         0x4000  /* Total Size of Environment            */
 213 #define CONFIG_SYS_USE_PPCENV                   /* Environment embedded in sect .ppcenv */
 214
 215 #define CONFIG_SYS_DIRECT_FLASH_TFTP
 216
 217 #if defined(CONFIG_CMD_JFFS2)
 218
 219 /*
 220  * JFFS2 partitions
 221  *
 222  */
 223 /* No command line, one static partition, whole device */
 224 #undef CONFIG_CMD_MTDPARTS
 225 #define CONFIG_JFFS2_DEV                "nor0"
 226 #define CONFIG_JFFS2_PART_SIZE          0xFFFFFFFF
 227 #define CONFIG_JFFS2_PART_OFFSET        0x00000000
 228
 229 /* mtdparts command line support */
 230 /* Note: fake mtd_id used, no linux mtd map file */
 231 /*
 232 #define CONFIG_CMD_MTDPARTS
 233 #define MTDIDS_DEFAULT          "nor0=fads0,nor1=fads-1,nor2=fads-2,nor3=fads-3"
 234 #define MTDPARTS_DEFAULT        "mtdparts=fads-0:-@1m(user1),fads-1:-(user2),fads-2:-(user3),fads-3:-(user4)"
 235 */
 236
 237 #define CONFIG_SYS_JFFS2_SORT_FRAGMENTS
 238 #endif
 239
 240 /*-----------------------------------------------------------------------
 241  * Cache Configuration
 242  */
 243 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs                  */
 244 #define CONFIG_SYS_CACHELINE_SHIFT      4       /* log base 2 of the above value        */
 245
 246 /*-----------------------------------------------------------------------
 247  * I2C configuration
 248  */
 249 #if defined(CONFIG_CMD_I2C)
 250 #define CONFIG_HARD_I2C         1       /* I2C with hardware support */
 251 #define CONFIG_SYS_I2C_SPEED            400000  /* I2C speed and slave address defaults */
 252 #define CONFIG_SYS_I2C_SLAVE            0x7F
 253 #endif
 254
 255 /*-----------------------------------------------------------------------
 256  * SYPCR - System Protection Control                            11-9
 257  * SYPCR can only be written once after reset!
 258  *-----------------------------------------------------------------------
 259  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 260  */
 261 #if defined(CONFIG_WATCHDOG)
 262 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 263                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 264 #else
 265 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 266 #endif
 267
 268 /*-----------------------------------------------------------------------
 269  * SIUMCR - SIU Module Configuration                            11-6
 270  *-----------------------------------------------------------------------
 271  * PCMCIA config., multi-function pin tri-state
 272  */
 273 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 274
 275 /*-----------------------------------------------------------------------
 276  * TBSCR - Time Base Status and Control                         11-26
 277  *-----------------------------------------------------------------------
 278  * Clear Reference Interrupt Status, Timebase freezing enabled
 279  */
 280 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBE)
 281
 282 /*-----------------------------------------------------------------------
 283  * PISCR - Periodic Interrupt Status and Control                11-31
 284  *-----------------------------------------------------------------------
 285  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 286  */
 287 #define CONFIG_SYS_PISCR        (PISCR_PS | PISCR_PITF)
 288
 289 /*-----------------------------------------------------------------------
 290  * SCCR - System Clock and reset Control Register               15-27
 291  *-----------------------------------------------------------------------
 292  * Set clock output, timebase and RTC source and divider,
 293  * power management and some other internal clocks
 294  */
 295 #define SCCR_MASK       SCCR_EBDF11
 296 #define CONFIG_SYS_SCCR SCCR_TBS
 297
 298 /*-----------------------------------------------------------------------
 299  * DER - Debug Enable Register
 300  *-----------------------------------------------------------------------
 301  * Set to zero to prevent the processor from entering debug mode
 302  */
 303 #define CONFIG_SYS_DER           0
 304
 305 /* Because of the way the 860 starts up and assigns CS0 the entire
 306  * address space, we have to set the memory controller differently.
 307  * Normally, you write the option register first, and then enable the
 308  * chip select by writing the base register.  For CS0, you must write
 309  * the base register first, followed by the option register.
 310  */
 311
 312 /*
 313  * Init Memory Controller:
 314  *
 315  * BR0/OR0 (Flash)
 316  * BR1/OR1 (BCSR)
 317  */
 318 /* the other CS:s are determined by looking at parameters in BCSRx */
 319
 320 #define BCSR_ADDR               ((uint) 0xFF080000)
 321
 322 #define CONFIG_SYS_PRELIM_OR_AM 0xFF800000      /* OR addr mask */
 323
 324 /* FLASH timing: ACS = 10, TRLX = 1, CSNT = 1, SCY = 3, EHTR = 0 */
 325 #define CONFIG_SYS_OR_TIMING_FLASH      (OR_CSNT_SAM  | OR_ACS_DIV4 | OR_BI | OR_SCY_3_CLK | OR_TRLX)
 326
 327 #define CONFIG_SYS_OR0_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)   /* 8 Mbyte until detected */
 328 #define CONFIG_SYS_BR0_PRELIM   ((CONFIG_SYS_FLASH_BASE & BR_BA_MSK) | BR_V )
 329
 330 /* BCSRx - Board Control and Status Registers */
 331 #define CONFIG_SYS_OR1_PRELIM   0xFFFF8110              /* 64Kbyte address space */
 332 #define CONFIG_SYS_BR1_PRELIM   ((BCSR_ADDR) | BR_V)
 333
 334 /* values according to the manual */
 335
 336 #define BCSR0                   ((uint) (BCSR_ADDR + 0x00))
 337 #define BCSR1                   ((uint) (BCSR_ADDR + 0x04))
 338 #define BCSR2                   ((uint) (BCSR_ADDR + 0x08))
 339 #define BCSR3                   ((uint) (BCSR_ADDR + 0x0c))
 340 #define BCSR4                   ((uint) (BCSR_ADDR + 0x10))
 341
 342 /*
 343  * (F)ADS bitvalues by Helmut Buchsbaum
 344  *
 345  * See User's Manual for a proper
 346  * description of the following structures
 347  */
 348
 349 #define BCSR0_ERB       ((uint)0x80000000)
 350 #define BCSR0_IP        ((uint)0x40000000)
 351 #define BCSR0_BDIS      ((uint)0x10000000)
 352 #define BCSR0_BPS_MASK  ((uint)0x0C000000)
 353 #define BCSR0_ISB_MASK  ((uint)0x01800000)
 354 #define BCSR0_DBGC_MASK ((uint)0x00600000)
 355 #define BCSR0_DBPC_MASK ((uint)0x00180000)
 356 #define BCSR0_EBDF_MASK ((uint)0x00060000)
 357
 358 #define BCSR1_FLASH_EN           ((uint)0x80000000)
 359 #define BCSR1_DRAM_EN            ((uint)0x40000000)
 360 #define BCSR1_ETHEN              ((uint)0x20000000)
 361 #define BCSR1_IRDEN              ((uint)0x10000000)
 362 #define BCSR1_FLASH_CFG_EN       ((uint)0x08000000)
 363 #define BCSR1_CNT_REG_EN_PROTECT ((uint)0x04000000)
 364 #define BCSR1_BCSR_EN            ((uint)0x02000000)
 365 #define BCSR1_RS232EN_1          ((uint)0x01000000)
 366 #define BCSR1_PCCEN              ((uint)0x00800000)
 367 #define BCSR1_PCCVCC0            ((uint)0x00400000)
 368 #define BCSR1_PCCVPP_MASK        ((uint)0x00300000)
 369 #define BCSR1_DRAM_HALF_WORD     ((uint)0x00080000)
 370 #define BCSR1_RS232EN_2          ((uint)0x00040000)
 371 #define BCSR1_SDRAM_EN           ((uint)0x00020000)
 372 #define BCSR1_PCCVCC1            ((uint)0x00010000)
 373
 374 #define BCSR1_PCCVCCON           BCSR1_PCCVCC0
 375
 376 #define BCSR2_FLASH_PD_MASK      ((uint)0xF0000000)
 377 #define BCSR2_FLASH_PD_SHIFT     28
 378 #define BCSR2_DRAM_PD_MASK       ((uint)0x07800000)
 379 #define BCSR2_DRAM_PD_SHIFT      23
 380 #define BCSR2_EXTTOLI_MASK       ((uint)0x00780000)
 381 #define BCSR2_DBREVNR_MASK       ((uint)0x00030000)
 382
 383 #define BCSR3_DBID_MASK          ((ushort)0x3800)
 384 #define BCSR3_CNT_REG_EN_PROTECT ((ushort)0x0400)
 385 #define BCSR3_BREVNR0            ((ushort)0x0080)
 386 #define BCSR3_FLASH_PD_MASK      ((ushort)0x0070)
 387 #define BCSR3_BREVN1             ((ushort)0x0008)
 388 #define BCSR3_BREVN2_MASK        ((ushort)0x0003)
 389
 390 #define BCSR4_ETHLOOP            ((uint)0x80000000)
 391 #define BCSR4_TFPLDL             ((uint)0x40000000)
 392 #define BCSR4_TPSQEL             ((uint)0x20000000)
 393 #define BCSR4_SIGNAL_LAMP        ((uint)0x10000000)
 394 #if defined(CONFIG_MPC823)
 395 #define BCSR4_USB_EN             ((uint)0x08000000)
 396 #define BCSR4_USB_SPEED          ((uint)0x04000000)
 397 #define BCSR4_VCCO               ((uint)0x02000000)
 398 #define BCSR4_VIDEO_ON           ((uint)0x00800000)
 399 #define BCSR4_VDO_EKT_CLK_EN     ((uint)0x00400000)
 400 #define BCSR4_VIDEO_RST          ((uint)0x00200000)
 401 #define BCSR4_MODEM_EN           ((uint)0x00100000)
 402 #define BCSR4_DATA_VOICE         ((uint)0x00080000)
 403 #elif defined(CONFIG_MPC850)
 404 #define BCSR4_DATA_VOICE         ((uint)0x00080000)
 405 #elif defined(CONFIG_MPC860SAR)
 406 #define BCSR4_UTOPIA_EN          ((uint)0x08000000)
 407 #else /* MPC860T and other chips with FEC */
 408 #define BCSR4_FETH_EN            ((uint)0x08000000)
 409 #define BCSR4_FETHCFG0           ((uint)0x04000000)
 410 #define BCSR4_FETHFDE            ((uint)0x02000000)
 411 #define BCSR4_FETHCFG1           ((uint)0x00400000)
 412 #define BCSR4_FETHRST            ((uint)0x00200000)
 413 #endif
 414
 415 /* BSCR5 exists on MPC86xADS and MPC885ADS only */
 416
 417 #define CONFIG_SYS_PHYDEV_ADDR          (BCSR_ADDR + 0x20000)
 418
 419 #define BCSR5                   (CONFIG_SYS_PHYDEV_ADDR + 0x300)
 420
 421 #define BCSR5_MII2_EN           0x40
 422 #define BCSR5_MII2_RST          0x20
 423 #define BCSR5_T1_RST            0x10
 424 #define BCSR5_ATM155_RST        0x08
 425 #define BCSR5_ATM25_RST         0x04
 426 #define BCSR5_MII1_EN           0x02
 427 #define BCSR5_MII1_RST          0x01
 428
 429 /* We don't use the 8259.
 430 */
 431 #define NR_8259_INTS    0
 432
 433 /*-----------------------------------------------------------------------
 434  * PCMCIA stuff
 435  *-----------------------------------------------------------------------
 436  */
 437 #define CONFIG_SYS_PCMCIA_MEM_ADDR      (0xE0000000)
 438 #define CONFIG_SYS_PCMCIA_MEM_SIZE      ( 64 << 20 )
 439 #define CONFIG_SYS_PCMCIA_DMA_ADDR      (0xE4000000)
 440 #define CONFIG_SYS_PCMCIA_DMA_SIZE      ( 64 << 20 )
 441 #define CONFIG_SYS_PCMCIA_ATTRB_ADDR    (0xE8000000)
 442 #define CONFIG_SYS_PCMCIA_ATTRB_SIZE    ( 64 << 20 )
 443 #define CONFIG_SYS_PCMCIA_IO_ADDR       (0xEC000000)
 444 #define CONFIG_SYS_PCMCIA_IO_SIZE       ( 64 << 20 )
 445
 446 /*-----------------------------------------------------------------------
 447  * IDE/ATA stuff
 448  *-----------------------------------------------------------------------
 449  */
 450 #define CONFIG_MAC_PARTITION    1
 451 #define CONFIG_DOS_PARTITION    1
 452 #define CONFIG_ISO_PARTITION    1
 453
 454 #undef  CONFIG_ATAPI
 455 #if 0   /* does not make sense when CONFIG_CMD_IDE is not enabled, too */
 456 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
 457 #endif
 458 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
 459 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
 460 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
 461
 462 #define CONFIG_SYS_IDE_MAXBUS           1       /* max. 2 IDE busses    */
 463 #define CONFIG_SYS_IDE_MAXDEVICE        (CONFIG_SYS_IDE_MAXBUS*2) /* max. 2 drives per IDE bus */
 464
 465 #define CONFIG_SYS_ATA_BASE_ADDR        CONFIG_SYS_PCMCIA_MEM_ADDR
 466 #define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
 467
 468 /* Offset for data I/O                  */
 469 #define CONFIG_SYS_ATA_DATA_OFFSET      (CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
 470 /* Offset for normal register accesses  */
 471 #define CONFIG_SYS_ATA_REG_OFFSET       (2 * CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
 472 /* Offset for alternate registers       */
 473 #define CONFIG_SYS_ATA_ALT_OFFSET       0x0000
 474
 475 #define CONFIG_DISK_SPINUP_TIME 1000000
 476 /* #undef CONFIG_DISK_SPINUP_TIME */    /* usin  Compact Flash */