cpu/mpc85xx/start.S

   1 /*
   2  * Copyright 2004, 2007-2009 Freescale Semiconductor, Inc.
   3  * Copyright (C) 2003  Motorola,Inc.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /* U-Boot Startup Code for Motorola 85xx PowerPC based Embedded Boards
  25  *
  26  * The processor starts at 0xfffffffc and the code is first executed in the
  27  * last 4K page(0xfffff000-0xffffffff) in flash/rom.
  28  *
  29  */
  30
  31 #include <config.h>
  32 #include <mpc85xx.h>
  33 #include <timestamp.h>
  34 #include <version.h>
  35
  36 #define _LINUX_CONFIG_H 1       /* avoid reading Linux autoconf.h file  */
  37
  38 #include <ppc_asm.tmpl>
  39 #include <ppc_defs.h>
  40
  41 #include <asm/cache.h>
  42 #include <asm/mmu.h>
  43
  44 #ifndef  CONFIG_IDENT_STRING
  45 #define  CONFIG_IDENT_STRING ""
  46 #endif
  47
  48 #undef  MSR_KERNEL
  49 #define MSR_KERNEL ( MSR_ME )   /* Machine Check */
  50
  51 /*
  52  * Set up GOT: Global Offset Table
  53  *
  54  * Use r12 to access the GOT
  55  */
  56         START_GOT
  57         GOT_ENTRY(_GOT2_TABLE_)
  58         GOT_ENTRY(_FIXUP_TABLE_)
  59
  60 #ifndef CONFIG_NAND_SPL
  61         GOT_ENTRY(_start)
  62         GOT_ENTRY(_start_of_vectors)
  63         GOT_ENTRY(_end_of_vectors)
  64         GOT_ENTRY(transfer_to_handler)
  65 #endif
  66
  67         GOT_ENTRY(__init_end)
  68         GOT_ENTRY(_end)
  69         GOT_ENTRY(__bss_start)
  70         END_GOT
  71
  72 /*
  73  * e500 Startup -- after reset only the last 4KB of the effective
  74  * address space is mapped in the MMU L2 TLB1 Entry0. The .bootpg
  75  * section is located at THIS LAST page and basically does three
  76  * things: clear some registers, set up exception tables and
  77  * add more TLB entries for 'larger spaces'(e.g. the boot rom) to
  78  * continue the boot procedure.
  79
  80  * Once the boot rom is mapped by TLB entries we can proceed
  81  * with normal startup.
  82  *
  83  */
  84
  85         .section .bootpg,"ax"
  86         .globl _start_e500
  87
  88 _start_e500:
  89
  90 /* clear registers/arrays not reset by hardware */
  91
  92         /* L1 */
  93         li      r0,2
  94         mtspr   L1CSR0,r0       /* invalidate d-cache */
  95         mtspr   L1CSR1,r0       /* invalidate i-cache */
  96
  97         mfspr   r1,DBSR
  98         mtspr   DBSR,r1         /* Clear all valid bits */
  99
 100         /*
 101          *      Enable L1 Caches early
 102          *
 103          */
 104
 105 #if defined(CONFIG_E500MC) && defined(CONFIG_SYS_CACHE_STASHING)
 106         /* set stash id to (coreID) * 2 + 32 + L1 CT (0) */
 107         li      r2,(32 + 0)
 108         mtspr   L1CSR2,r2
 109 #endif
 110
 111         lis     r2,L1CSR0_CPE@H /* enable parity */
 112         ori     r2,r2,L1CSR0_DCE
 113         mtspr   L1CSR0,r2       /* enable L1 Dcache */
 114         isync
 115         mtspr   L1CSR1,r2       /* enable L1 Icache */
 116         isync
 117         msync
 118
 119         /* Setup interrupt vectors */
 120         lis     r1,TEXT_BASE@h
 121         mtspr   IVPR,r1
 122
 123         li      r1,0x0100
 124         mtspr   IVOR0,r1        /* 0: Critical input */
 125         li      r1,0x0200
 126         mtspr   IVOR1,r1        /* 1: Machine check */
 127         li      r1,0x0300
 128         mtspr   IVOR2,r1        /* 2: Data storage */
 129         li      r1,0x0400
 130         mtspr   IVOR3,r1        /* 3: Instruction storage */
 131         li      r1,0x0500
 132         mtspr   IVOR4,r1        /* 4: External interrupt */
 133         li      r1,0x0600
 134         mtspr   IVOR5,r1        /* 5: Alignment */
 135         li      r1,0x0700
 136         mtspr   IVOR6,r1        /* 6: Program check */
 137         li      r1,0x0800
 138         mtspr   IVOR7,r1        /* 7: floating point unavailable */
 139         li      r1,0x0900
 140         mtspr   IVOR8,r1        /* 8: System call */
 141         /* 9: Auxiliary processor unavailable(unsupported) */
 142         li      r1,0x0a00
 143         mtspr   IVOR10,r1       /* 10: Decrementer */
 144         li      r1,0x0b00
 145         mtspr   IVOR11,r1       /* 11: Interval timer */
 146         li      r1,0x0c00
 147         mtspr   IVOR12,r1       /* 12: Watchdog timer */
 148         li      r1,0x0d00
 149         mtspr   IVOR13,r1       /* 13: Data TLB error */
 150         li      r1,0x0e00
 151         mtspr   IVOR14,r1       /* 14: Instruction TLB error */
 152         li      r1,0x0f00
 153         mtspr   IVOR15,r1       /* 15: Debug */
 154
 155         /* Clear and set up some registers. */
 156         li      r0,0x0000
 157         lis     r1,0xffff
 158         mtspr   DEC,r0                  /* prevent dec exceptions */
 159         mttbl   r0                      /* prevent fit & wdt exceptions */
 160         mttbu   r0
 161         mtspr   TSR,r1                  /* clear all timer exception status */
 162         mtspr   TCR,r0                  /* disable all */
 163         mtspr   ESR,r0                  /* clear exception syndrome register */
 164         mtspr   MCSR,r0                 /* machine check syndrome register */
 165         mtxer   r0                      /* clear integer exception register */
 166
 167 #ifdef CONFIG_SYS_BOOK3E_HV
 168         mtspr   MAS8,r0                 /* make sure MAS8 is clear */
 169 #endif
 170
 171         /* Enable Time Base and Select Time Base Clock */
 172         lis     r0,HID0_EMCP@h          /* Enable machine check */
 173 #if defined(CONFIG_ENABLE_36BIT_PHYS)
 174         ori     r0,r0,HID0_ENMAS7@l     /* Enable MAS7 */
 175 #endif
 176 #ifndef CONFIG_E500MC
 177         ori     r0,r0,HID0_TBEN@l       /* Enable Timebase */
 178 #endif
 179         mtspr   HID0,r0
 180
 181 #ifndef CONFIG_E500MC
 182         li      r0,(HID1_ASTME|HID1_ABE)@l      /* Addr streaming & broadcast */
 183         mtspr   HID1,r0
 184 #endif
 185
 186         /* Enable Branch Prediction */
 187 #if defined(CONFIG_BTB)
 188         li      r0,0x201                /* BBFI = 1, BPEN = 1 */
 189         mtspr   BUCSR,r0
 190 #endif
 191
 192 #if defined(CONFIG_SYS_INIT_DBCR)
 193         lis     r1,0xffff
 194         ori     r1,r1,0xffff
 195         mtspr   DBSR,r1                 /* Clear all status bits */
 196         lis     r0,CONFIG_SYS_INIT_DBCR@h       /* DBCR0[IDM] must be set */
 197         ori     r0,r0,CONFIG_SYS_INIT_DBCR@l
 198         mtspr   DBCR0,r0
 199 #endif
 200
 201 #ifdef CONFIG_MPC8569
 202 #define CONFIG_SYS_LBC_ADDR (CONFIG_SYS_CCSRBAR_DEFAULT + 0x5000)
 203 #define CONFIG_SYS_LBCR_ADDR (CONFIG_SYS_LBC_ADDR + 0xd0)
 204
 205         /* MPC8569 Rev.0 silcon needs to set bit 13 of LBCR to allow elBC to
 206          * use address space which is more than 12bits, and it must be done in
 207          * the 4K boot page. So we set this bit here.
 208          */
 209
 210         /* create a temp mapping TLB0[0] for LBCR  */
 211         lis     r6,FSL_BOOKE_MAS0(0, 0, 0)@h
 212         ori     r6,r6,FSL_BOOKE_MAS0(0, 0, 0)@l
 213
 214         lis     r7,FSL_BOOKE_MAS1(1, 0, 0, 0, BOOKE_PAGESZ_4K)@h
 215         ori     r7,r7,FSL_BOOKE_MAS1(1, 0, 0, 0, BOOKE_PAGESZ_4K)@l
 216
 217         lis     r8,FSL_BOOKE_MAS2(CONFIG_SYS_LBC_ADDR, MAS2_I|MAS2_G)@h
 218         ori     r8,r8,FSL_BOOKE_MAS2(CONFIG_SYS_LBC_ADDR, MAS2_I|MAS2_G)@l
 219
 220         lis     r9,FSL_BOOKE_MAS3(CONFIG_SYS_LBC_ADDR, 0,
 221                                                 (MAS3_SX|MAS3_SW|MAS3_SR))@h
 222         ori     r9,r9,FSL_BOOKE_MAS3(CONFIG_SYS_LBC_ADDR, 0,
 223                                                 (MAS3_SX|MAS3_SW|MAS3_SR))@l
 224
 225         mtspr   MAS0,r6
 226         mtspr   MAS1,r7
 227         mtspr   MAS2,r8
 228         mtspr   MAS3,r9
 229         isync
 230         msync
 231         tlbwe
 232
 233         /* Set LBCR register */
 234         lis     r4,CONFIG_SYS_LBCR_ADDR@h
 235         ori     r4,r4,CONFIG_SYS_LBCR_ADDR@l
 236
 237         lis     r5,CONFIG_SYS_LBC_LBCR@h
 238         ori     r5,r5,CONFIG_SYS_LBC_LBCR@l
 239         stw     r5,0(r4)
 240         isync
 241
 242         /* invalidate this temp TLB */
 243         lis     r4,CONFIG_SYS_LBC_ADDR@h
 244         ori     r4,r4,CONFIG_SYS_LBC_ADDR@l
 245         tlbivax 0,r4
 246         isync
 247
 248 #endif /* CONFIG_MPC8569 */
 249
 250         lis     r6,FSL_BOOKE_MAS0(1, 15, 0)@h
 251         ori     r6,r6,FSL_BOOKE_MAS0(1, 15, 0)@l
 252
 253 #ifndef CONFIG_SYS_RAMBOOT
 254         /* create a temp mapping in AS=1 to the 4M boot window */
 255         lis     r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_4M)@h
 256         ori     r7,r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_4M)@l
 257
 258         lis     r8,FSL_BOOKE_MAS2(TEXT_BASE & 0xffc00000, (MAS2_I|MAS2_G))@h
 259         ori     r8,r8,FSL_BOOKE_MAS2(TEXT_BASE & 0xffc00000, (MAS2_I|MAS2_G))@l
 260
 261         /* The 85xx has the default boot window 0xff800000 - 0xffffffff */
 262         lis     r9,FSL_BOOKE_MAS3(0xffc00000, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@h
 263         ori     r9,r9,FSL_BOOKE_MAS3(0xffc00000, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@l
 264 #else
 265         /*
 266          * create a temp mapping in AS=1 to the 1M TEXT_BASE space, the main
 267          * image has been relocated to TEXT_BASE on the second stage.
 268          */
 269         lis     r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_1M)@h
 270         ori     r7,r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_1M)@l
 271
 272         lis     r8,FSL_BOOKE_MAS2(TEXT_BASE, (MAS2_I|MAS2_G))@h
 273         ori     r8,r8,FSL_BOOKE_MAS2(TEXT_BASE, (MAS2_I|MAS2_G))@l
 274
 275         lis     r9,FSL_BOOKE_MAS3(TEXT_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@h
 276         ori     r9,r9,FSL_BOOKE_MAS3(TEXT_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@l
 277 #endif
 278
 279         mtspr   MAS0,r6
 280         mtspr   MAS1,r7
 281         mtspr   MAS2,r8
 282         mtspr   MAS3,r9
 283         isync
 284         msync
 285         tlbwe
 286
 287         /* create a temp mapping in AS=1 to the stack */
 288         lis     r6,FSL_BOOKE_MAS0(1, 14, 0)@h
 289         ori     r6,r6,FSL_BOOKE_MAS0(1, 14, 0)@l
 290
 291         lis     r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_16K)@h
 292         ori     r7,r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_16K)@l
 293
 294         lis     r8,FSL_BOOKE_MAS2(CONFIG_SYS_INIT_RAM_ADDR, 0)@h
 295         ori     r8,r8,FSL_BOOKE_MAS2(CONFIG_SYS_INIT_RAM_ADDR, 0)@l
 296
 297         lis     r9,FSL_BOOKE_MAS3(CONFIG_SYS_INIT_RAM_ADDR, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@h
 298         ori     r9,r9,FSL_BOOKE_MAS3(CONFIG_SYS_INIT_RAM_ADDR, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@l
 299
 300         mtspr   MAS0,r6
 301         mtspr   MAS1,r7
 302         mtspr   MAS2,r8
 303         mtspr   MAS3,r9
 304         isync
 305         msync
 306         tlbwe
 307
 308         lis     r6,MSR_IS|MSR_DS@h
 309         ori     r6,r6,MSR_IS|MSR_DS@l
 310         lis     r7,switch_as@h
 311         ori     r7,r7,switch_as@l
 312
 313         mtspr   SPRN_SRR0,r7
 314         mtspr   SPRN_SRR1,r6
 315         rfi
 316
 317 switch_as:
 318 /* L1 DCache is used for initial RAM */
 319
 320         /* Allocate Initial RAM in data cache.
 321          */
 322         lis     r3,CONFIG_SYS_INIT_RAM_ADDR@h
 323         ori     r3,r3,CONFIG_SYS_INIT_RAM_ADDR@l
 324         mfspr   r2, L1CFG0
 325         andi.   r2, r2, 0x1ff
 326         /* cache size * 1024 / (2 * L1 line size) */
 327         slwi    r2, r2, (10 - 1 - L1_CACHE_SHIFT)
 328         mtctr   r2
 329         li      r0,0
 330 1:
 331         dcbz    r0,r3
 332         dcbtls  0,r0,r3
 333         addi    r3,r3,CONFIG_SYS_CACHELINE_SIZE
 334         bdnz    1b
 335
 336         /* Jump out the last 4K page and continue to 'normal' start */
 337 #ifdef CONFIG_SYS_RAMBOOT
 338         b       _start_cont
 339 #else
 340         /* Calculate absolute address in FLASH and jump there           */
 341         /*--------------------------------------------------------------*/
 342         lis     r3,CONFIG_SYS_MONITOR_BASE@h
 343         ori     r3,r3,CONFIG_SYS_MONITOR_BASE@l
 344         addi    r3,r3,_start_cont - _start + _START_OFFSET
 345         mtlr    r3
 346         blr
 347 #endif
 348
 349         .text
 350         .globl  _start
 351 _start:
 352         .long   0x27051956              /* U-BOOT Magic Number */
 353         .globl  version_string
 354 version_string:
 355         .ascii U_BOOT_VERSION
 356         .ascii " (", U_BOOT_DATE, " - ", U_BOOT_TIME, ")"
 357         .ascii CONFIG_IDENT_STRING, "\0"
 358
 359         .align  4
 360         .globl  _start_cont
 361 _start_cont:
 362         /* Setup the stack in initial RAM,could be L2-as-SRAM or L1 dcache*/
 363         lis     r1,CONFIG_SYS_INIT_RAM_ADDR@h
 364         ori     r1,r1,CONFIG_SYS_INIT_SP_OFFSET@l
 365
 366         li      r0,0
 367         stwu    r0,-4(r1)
 368         stwu    r0,-4(r1)               /* Terminate call chain */
 369
 370         stwu    r1,-8(r1)               /* Save back chain and move SP */
 371         lis     r0,RESET_VECTOR@h       /* Address of reset vector */
 372         ori     r0,r0,RESET_VECTOR@l
 373         stwu    r1,-8(r1)               /* Save back chain and move SP */
 374         stw     r0,+12(r1)              /* Save return addr (underflow vect) */
 375
 376         GET_GOT
 377         bl      cpu_init_early_f
 378
 379         /* switch back to AS = 0 */
 380         lis     r3,(MSR_CE|MSR_ME|MSR_DE)@h
 381         ori     r3,r3,(MSR_CE|MSR_ME|MSR_DE)@l
 382         mtmsr   r3
 383         isync
 384
 385         bl      cpu_init_f
 386         bl      board_init_f
 387         isync
 388
 389 #ifndef CONFIG_NAND_SPL
 390         . = EXC_OFF_SYS_RESET
 391         .globl  _start_of_vectors
 392 _start_of_vectors:
 393
 394 /* Critical input. */
 395         CRIT_EXCEPTION(0x0100, CriticalInput, CritcalInputException)
 396
 397 /* Machine check */
 398         MCK_EXCEPTION(0x200, MachineCheck, MachineCheckException)
 399
 400 /* Data Storage exception. */
 401         STD_EXCEPTION(0x0300, DataStorage, UnknownException)
 402
 403 /* Instruction Storage exception. */
 404         STD_EXCEPTION(0x0400, InstStorage, UnknownException)
 405
 406 /* External Interrupt exception. */
 407         STD_EXCEPTION(0x0500, ExtInterrupt, ExtIntException)
 408
 409 /* Alignment exception. */
 410         . = 0x0600
 411 Alignment:
 412         EXCEPTION_PROLOG(SRR0, SRR1)
 413         mfspr   r4,DAR
 414         stw     r4,_DAR(r21)
 415         mfspr   r5,DSISR
 416         stw     r5,_DSISR(r21)
 417         addi    r3,r1,STACK_FRAME_OVERHEAD
 418         EXC_XFER_TEMPLATE(Alignment, AlignmentException, MSR_KERNEL, COPY_EE)
 419
 420 /* Program check exception */
 421         . = 0x0700
 422 ProgramCheck:
 423         EXCEPTION_PROLOG(SRR0, SRR1)
 424         addi    r3,r1,STACK_FRAME_OVERHEAD
 425         EXC_XFER_TEMPLATE(ProgramCheck, ProgramCheckException,
 426                 MSR_KERNEL, COPY_EE)
 427
 428         /* No FPU on MPC85xx.  This exception is not supposed to happen.
 429         */
 430         STD_EXCEPTION(0x0800, FPUnavailable, UnknownException)
 431
 432         . = 0x0900
 433 /*
 434  * r0 - SYSCALL number
 435  * r3-... arguments
 436  */
 437 SystemCall:
 438         addis   r11,r0,0        /* get functions table addr */
 439         ori     r11,r11,0       /* Note: this code is patched in trap_init */
 440         addis   r12,r0,0        /* get number of functions */
 441         ori     r12,r12,0
 442
 443         cmplw   0,r0,r12
 444         bge     1f
 445
 446         rlwinm  r0,r0,2,0,31    /* fn_addr = fn_tbl[r0] */
 447         add     r11,r11,r0
 448         lwz     r11,0(r11)
 449
 450         li      r20,0xd00-4     /* Get stack pointer */
 451         lwz     r12,0(r20)
 452         subi    r12,r12,12      /* Adjust stack pointer */
 453         li      r0,0xc00+_end_back-SystemCall
 454         cmplw   0,r0,r12        /* Check stack overflow */
 455         bgt     1f
 456         stw     r12,0(r20)
 457
 458         mflr    r0
 459         stw     r0,0(r12)
 460         mfspr   r0,SRR0
 461         stw     r0,4(r12)
 462         mfspr   r0,SRR1
 463         stw     r0,8(r12)
 464
 465         li      r12,0xc00+_back-SystemCall
 466         mtlr    r12
 467         mtspr   SRR0,r11
 468
 469 1:      SYNC
 470         rfi
 471 _back:
 472
 473         mfmsr   r11                     /* Disable interrupts */
 474         li      r12,0
 475         ori     r12,r12,MSR_EE
 476         andc    r11,r11,r12
 477         SYNC                            /* Some chip revs need this... */
 478         mtmsr   r11
 479         SYNC
 480
 481         li      r12,0xd00-4             /* restore regs */
 482         lwz     r12,0(r12)
 483
 484         lwz     r11,0(r12)
 485         mtlr    r11
 486         lwz     r11,4(r12)
 487         mtspr   SRR0,r11
 488         lwz     r11,8(r12)
 489         mtspr   SRR1,r11
 490
 491         addi    r12,r12,12              /* Adjust stack pointer */
 492         li      r20,0xd00-4
 493         stw     r12,0(r20)
 494
 495         SYNC
 496         rfi
 497 _end_back:
 498
 499         STD_EXCEPTION(0x0a00, Decrementer, timer_interrupt)
 500         STD_EXCEPTION(0x0b00, IntervalTimer, UnknownException)
 501         STD_EXCEPTION(0x0c00, WatchdogTimer, UnknownException)
 502
 503         STD_EXCEPTION(0x0d00, DataTLBError, UnknownException)
 504         STD_EXCEPTION(0x0e00, InstructionTLBError, UnknownException)
 505
 506         CRIT_EXCEPTION(0x0f00, DebugBreakpoint, DebugException )
 507
 508         .globl  _end_of_vectors
 509 _end_of_vectors:
 510
 511
 512         . = . + (0x100 - ( . & 0xff ))  /* align for debug */
 513
 514 /*
 515  * This code finishes saving the registers to the exception frame
 516  * and jumps to the appropriate handler for the exception.
 517  * Register r21 is pointer into trap frame, r1 has new stack pointer.
 518  */
 519         .globl  transfer_to_handler
 520 transfer_to_handler:
 521         stw     r22,_NIP(r21)
 522         lis     r22,MSR_POW@h
 523         andc    r23,r23,r22
 524         stw     r23,_MSR(r21)
 525         SAVE_GPR(7, r21)
 526         SAVE_4GPRS(8, r21)
 527         SAVE_8GPRS(12, r21)
 528         SAVE_8GPRS(24, r21)
 529
 530         mflr    r23
 531         andi.   r24,r23,0x3f00          /* get vector offset */
 532         stw     r24,TRAP(r21)
 533         li      r22,0
 534         stw     r22,RESULT(r21)
 535         mtspr   SPRG2,r22               /* r1 is now kernel sp */
 536
 537         lwz     r24,0(r23)              /* virtual address of handler */
 538         lwz     r23,4(r23)              /* where to go when done */
 539         mtspr   SRR0,r24
 540         mtspr   SRR1,r20
 541         mtlr    r23
 542         SYNC
 543         rfi                             /* jump to handler, enable MMU */
 544
 545 int_return:
 546         mfmsr   r28             /* Disable interrupts */
 547         li      r4,0
 548         ori     r4,r4,MSR_EE
 549         andc    r28,r28,r4
 550         SYNC                    /* Some chip revs need this... */
 551         mtmsr   r28
 552         SYNC
 553         lwz     r2,_CTR(r1)
 554         lwz     r0,_LINK(r1)
 555         mtctr   r2
 556         mtlr    r0
 557         lwz     r2,_XER(r1)
 558         lwz     r0,_CCR(r1)
 559         mtspr   XER,r2
 560         mtcrf   0xFF,r0
 561         REST_10GPRS(3, r1)
 562         REST_10GPRS(13, r1)
 563         REST_8GPRS(23, r1)
 564         REST_GPR(31, r1)
 565         lwz     r2,_NIP(r1)     /* Restore environment */
 566         lwz     r0,_MSR(r1)
 567         mtspr   SRR0,r2
 568         mtspr   SRR1,r0
 569         lwz     r0,GPR0(r1)
 570         lwz     r2,GPR2(r1)
 571         lwz     r1,GPR1(r1)
 572         SYNC
 573         rfi
 574
 575 crit_return:
 576         mfmsr   r28             /* Disable interrupts */
 577         li      r4,0
 578         ori     r4,r4,MSR_EE
 579         andc    r28,r28,r4
 580         SYNC                    /* Some chip revs need this... */
 581         mtmsr   r28
 582         SYNC
 583         lwz     r2,_CTR(r1)
 584         lwz     r0,_LINK(r1)
 585         mtctr   r2
 586         mtlr    r0
 587         lwz     r2,_XER(r1)
 588         lwz     r0,_CCR(r1)
 589         mtspr   XER,r2
 590         mtcrf   0xFF,r0
 591         REST_10GPRS(3, r1)
 592         REST_10GPRS(13, r1)
 593         REST_8GPRS(23, r1)
 594         REST_GPR(31, r1)
 595         lwz     r2,_NIP(r1)     /* Restore environment */
 596         lwz     r0,_MSR(r1)
 597         mtspr   SPRN_CSRR0,r2
 598         mtspr   SPRN_CSRR1,r0
 599         lwz     r0,GPR0(r1)
 600         lwz     r2,GPR2(r1)
 601         lwz     r1,GPR1(r1)
 602         SYNC
 603         rfci
 604
 605 mck_return:
 606         mfmsr   r28             /* Disable interrupts */
 607         li      r4,0
 608         ori     r4,r4,MSR_EE
 609         andc    r28,r28,r4
 610         SYNC                    /* Some chip revs need this... */
 611         mtmsr   r28
 612         SYNC
 613         lwz     r2,_CTR(r1)
 614         lwz     r0,_LINK(r1)
 615         mtctr   r2
 616         mtlr    r0
 617         lwz     r2,_XER(r1)
 618         lwz     r0,_CCR(r1)
 619         mtspr   XER,r2
 620         mtcrf   0xFF,r0
 621         REST_10GPRS(3, r1)
 622         REST_10GPRS(13, r1)
 623         REST_8GPRS(23, r1)
 624         REST_GPR(31, r1)
 625         lwz     r2,_NIP(r1)     /* Restore environment */
 626         lwz     r0,_MSR(r1)
 627         mtspr   SPRN_MCSRR0,r2
 628         mtspr   SPRN_MCSRR1,r0
 629         lwz     r0,GPR0(r1)
 630         lwz     r2,GPR2(r1)
 631         lwz     r1,GPR1(r1)
 632         SYNC
 633         rfmci
 634
 635 /* Cache functions.
 636 */
 637 .globl invalidate_icache
 638 invalidate_icache:
 639         mfspr   r0,L1CSR1
 640         ori     r0,r0,L1CSR1_ICFI
 641         msync
 642         isync
 643         mtspr   L1CSR1,r0
 644         isync
 645         blr                             /* entire I cache */
 646
 647 .globl invalidate_dcache
 648 invalidate_dcache:
 649         mfspr   r0,L1CSR0
 650         ori     r0,r0,L1CSR0_DCFI
 651         msync
 652         isync
 653         mtspr   L1CSR0,r0
 654         isync
 655         blr
 656
 657         .globl  icache_enable
 658 icache_enable:
 659         mflr    r8
 660         bl      invalidate_icache
 661         mtlr    r8
 662         isync
 663         mfspr   r4,L1CSR1
 664         ori     r4,r4,0x0001
 665         oris    r4,r4,0x0001
 666         mtspr   L1CSR1,r4
 667         isync
 668         blr
 669
 670         .globl  icache_disable
 671 icache_disable:
 672         mfspr   r0,L1CSR1
 673         lis     r3,0
 674         ori     r3,r3,L1CSR1_ICE
 675         andc    r0,r0,r3
 676         mtspr   L1CSR1,r0
 677         isync
 678         blr
 679
 680         .globl  icache_status
 681 icache_status:
 682         mfspr   r3,L1CSR1
 683         andi.   r3,r3,L1CSR1_ICE
 684         blr
 685
 686         .globl  dcache_enable
 687 dcache_enable:
 688         mflr    r8
 689         bl      invalidate_dcache
 690         mtlr    r8
 691         isync
 692         mfspr   r0,L1CSR0
 693         ori     r0,r0,0x0001
 694         oris    r0,r0,0x0001
 695         msync
 696         isync
 697         mtspr   L1CSR0,r0
 698         isync
 699         blr
 700
 701         .globl  dcache_disable
 702 dcache_disable:
 703         mfspr   r3,L1CSR0
 704         lis     r4,0
 705         ori     r4,r4,L1CSR0_DCE
 706         andc    r3,r3,r4
 707         mtspr   L1CSR0,r0
 708         isync
 709         blr
 710
 711         .globl  dcache_status
 712 dcache_status:
 713         mfspr   r3,L1CSR0
 714         andi.   r3,r3,L1CSR0_DCE
 715         blr
 716
 717         .globl get_pir
 718 get_pir:
 719         mfspr   r3,PIR
 720         blr
 721
 722         .globl get_pvr
 723 get_pvr:
 724         mfspr   r3,PVR
 725         blr
 726
 727         .globl get_svr
 728 get_svr:
 729         mfspr   r3,SVR
 730         blr
 731
 732         .globl wr_tcr
 733 wr_tcr:
 734         mtspr   TCR,r3
 735         blr
 736
 737 /*------------------------------------------------------------------------------- */
 738 /* Function:     in8 */
 739 /* Description:  Input 8 bits */
 740 /*------------------------------------------------------------------------------- */
 741         .globl  in8
 742 in8:
 743         lbz     r3,0x0000(r3)
 744         blr
 745
 746 /*------------------------------------------------------------------------------- */
 747 /* Function:     out8 */
 748 /* Description:  Output 8 bits */
 749 /*------------------------------------------------------------------------------- */
 750         .globl  out8
 751 out8:
 752         stb     r4,0x0000(r3)
 753         sync
 754         blr
 755
 756 /*------------------------------------------------------------------------------- */
 757 /* Function:     out16 */
 758 /* Description:  Output 16 bits */
 759 /*------------------------------------------------------------------------------- */
 760         .globl  out16
 761 out16:
 762         sth     r4,0x0000(r3)
 763         sync
 764         blr
 765
 766 /*------------------------------------------------------------------------------- */
 767 /* Function:     out16r */
 768 /* Description:  Byte reverse and output 16 bits */
 769 /*------------------------------------------------------------------------------- */
 770         .globl  out16r
 771 out16r:
 772         sthbrx  r4,r0,r3
 773         sync
 774         blr
 775
 776 /*------------------------------------------------------------------------------- */
 777 /* Function:     out32 */
 778 /* Description:  Output 32 bits */
 779 /*------------------------------------------------------------------------------- */
 780         .globl  out32
 781 out32:
 782         stw     r4,0x0000(r3)
 783         sync
 784         blr
 785
 786 /*------------------------------------------------------------------------------- */
 787 /* Function:     out32r */
 788 /* Description:  Byte reverse and output 32 bits */
 789 /*------------------------------------------------------------------------------- */
 790         .globl  out32r
 791 out32r:
 792         stwbrx  r4,r0,r3
 793         sync
 794         blr
 795
 796 /*------------------------------------------------------------------------------- */
 797 /* Function:     in16 */
 798 /* Description:  Input 16 bits */
 799 /*------------------------------------------------------------------------------- */
 800         .globl  in16
 801 in16:
 802         lhz     r3,0x0000(r3)
 803         blr
 804
 805 /*------------------------------------------------------------------------------- */
 806 /* Function:     in16r */
 807 /* Description:  Input 16 bits and byte reverse */
 808 /*------------------------------------------------------------------------------- */
 809         .globl  in16r
 810 in16r:
 811         lhbrx   r3,r0,r3
 812         blr
 813
 814 /*------------------------------------------------------------------------------- */
 815 /* Function:     in32 */
 816 /* Description:  Input 32 bits */
 817 /*------------------------------------------------------------------------------- */
 818         .globl  in32
 819 in32:
 820         lwz     3,0x0000(3)
 821         blr
 822
 823 /*------------------------------------------------------------------------------- */
 824 /* Function:     in32r */
 825 /* Description:  Input 32 bits and byte reverse */
 826 /*------------------------------------------------------------------------------- */
 827         .globl  in32r
 828 in32r:
 829         lwbrx   r3,r0,r3
 830         blr
 831 #endif  /* !CONFIG_NAND_SPL */
 832
 833 /*------------------------------------------------------------------------------*/
 834
 835 /*
 836  * void write_tlb(mas0, mas1, mas2, mas3, mas7)
 837  */
 838         .globl  write_tlb
 839 write_tlb:
 840         mtspr   MAS0,r3
 841         mtspr   MAS1,r4
 842         mtspr   MAS2,r5
 843         mtspr   MAS3,r6
 844 #ifdef CONFIG_ENABLE_36BIT_PHYS
 845         mtspr   MAS7,r7
 846 #endif
 847         li      r3,0
 848 #ifdef CONFIG_SYS_BOOK3E_HV
 849         mtspr   MAS8,r3
 850 #endif
 851         isync
 852         tlbwe
 853         msync
 854         isync
 855         blr
 856
 857 /*
 858  * void relocate_code (addr_sp, gd, addr_moni)
 859  *
 860  * This "function" does not return, instead it continues in RAM
 861  * after relocating the monitor code.
 862  *
 863  * r3 = dest
 864  * r4 = src
 865  * r5 = length in bytes
 866  * r6 = cachelinesize
 867  */
 868         .globl  relocate_code
 869 relocate_code:
 870         mr      r1,r3           /* Set new stack pointer                */
 871         mr      r9,r4           /* Save copy of Init Data pointer       */
 872         mr      r10,r5          /* Save copy of Destination Address     */
 873
 874         GET_GOT
 875         mr      r3,r5                           /* Destination Address  */
 876         lis     r4,CONFIG_SYS_MONITOR_BASE@h            /* Source      Address  */
 877         ori     r4,r4,CONFIG_SYS_MONITOR_BASE@l
 878         lwz     r5,GOT(__init_end)
 879         sub     r5,r5,r4
 880         li      r6,CONFIG_SYS_CACHELINE_SIZE            /* Cache Line Size      */
 881
 882         /*
 883          * Fix GOT pointer:
 884          *
 885          * New GOT-PTR = (old GOT-PTR - CONFIG_SYS_MONITOR_BASE) + Destination Address
 886          *
 887          * Offset:
 888          */
 889         sub     r15,r10,r4
 890
 891         /* First our own GOT */
 892         add     r12,r12,r15
 893         /* the the one used by the C code */
 894         add     r30,r30,r15
 895
 896         /*
 897          * Now relocate code
 898          */
 899
 900         cmplw   cr1,r3,r4
 901         addi    r0,r5,3
 902         srwi.   r0,r0,2
 903         beq     cr1,4f          /* In place copy is not necessary       */
 904         beq     7f              /* Protect against 0 count              */
 905         mtctr   r0
 906         bge     cr1,2f
 907
 908         la      r8,-4(r4)
 909         la      r7,-4(r3)
 910 1:      lwzu    r0,4(r8)
 911         stwu    r0,4(r7)
 912         bdnz    1b
 913         b       4f
 914
 915 2:      slwi    r0,r0,2
 916         add     r8,r4,r0
 917         add     r7,r3,r0
 918 3:      lwzu    r0,-4(r8)
 919         stwu    r0,-4(r7)
 920         bdnz    3b
 921
 922 /*
 923  * Now flush the cache: note that we must start from a cache aligned
 924  * address. Otherwise we might miss one cache line.
 925  */
 926 4:      cmpwi   r6,0
 927         add     r5,r3,r5
 928         beq     7f              /* Always flush prefetch queue in any case */
 929         subi    r0,r6,1
 930         andc    r3,r3,r0
 931         mr      r4,r3
 932 5:      dcbst   0,r4
 933         add     r4,r4,r6
 934         cmplw   r4,r5
 935         blt     5b
 936         sync                    /* Wait for all dcbst to complete on bus */
 937         mr      r4,r3
 938 6:      icbi    0,r4
 939         add     r4,r4,r6
 940         cmplw   r4,r5
 941         blt     6b
 942 7:      sync                    /* Wait for all icbi to complete on bus */
 943         isync
 944
 945         /*
 946          * Re-point the IVPR at RAM
 947          */
 948         mtspr   IVPR,r10
 949
 950 /*
 951  * We are done. Do not return, instead branch to second part of board
 952  * initialization, now running from RAM.
 953  */
 954
 955         addi    r0,r10,in_ram - _start + _START_OFFSET
 956         mtlr    r0
 957         blr                             /* NEVER RETURNS! */
 958         .globl  in_ram
 959 in_ram:
 960
 961         /*
 962          * Relocation Function, r12 point to got2+0x8000
 963          *
 964          * Adjust got2 pointers, no need to check for 0, this code
 965          * already puts a few entries in the table.
 966          */
 967         li      r0,__got2_entries@sectoff@l
 968         la      r3,GOT(_GOT2_TABLE_)
 969         lwz     r11,GOT(_GOT2_TABLE_)
 970         mtctr   r0
 971         sub     r11,r3,r11
 972         addi    r3,r3,-4
 973 1:      lwzu    r0,4(r3)
 974         cmpwi   r0,0
 975         beq-    2f
 976         add     r0,r0,r11
 977         stw     r0,0(r3)
 978 2:      bdnz    1b
 979
 980         /*
 981          * Now adjust the fixups and the pointers to the fixups
 982          * in case we need to move ourselves again.
 983          */
 984         li      r0,__fixup_entries@sectoff@l
 985         lwz     r3,GOT(_FIXUP_TABLE_)
 986         cmpwi   r0,0
 987         mtctr   r0
 988         addi    r3,r3,-4
 989         beq     4f
 990 3:      lwzu    r4,4(r3)
 991         lwzux   r0,r4,r11
 992         add     r0,r0,r11
 993         stw     r10,0(r3)
 994         stw     r0,0(r4)
 995         bdnz    3b
 996 4:
 997 clear_bss:
 998         /*
 999          * Now clear BSS segment
1000          */
1001         lwz     r3,GOT(__bss_start)
1002         lwz     r4,GOT(_end)
1003
1004         cmplw   0,r3,r4
1005         beq     6f
1006
1007         li      r0,0
1008 5:
1009         stw     r0,0(r3)
1010         addi    r3,r3,4
1011         cmplw   0,r3,r4
1012         bne     5b
1013 6:
1014
1015         mr      r3,r9           /* Init Data pointer            */
1016         mr      r4,r10          /* Destination Address          */
1017         bl      board_init_r
1018
1019 #ifndef CONFIG_NAND_SPL
1020         /*
1021          * Copy exception vector code to low memory
1022          *
1023          * r3: dest_addr
1024          * r7: source address, r8: end address, r9: target address
1025          */
1026         .globl  trap_init
1027 trap_init:
1028         mflr    r4                      /* save link register           */
1029         GET_GOT
1030         lwz     r7,GOT(_start_of_vectors)
1031         lwz     r8,GOT(_end_of_vectors)
1032
1033         li      r9,0x100                /* reset vector always at 0x100 */
1034
1035         cmplw   0,r7,r8
1036         bgelr                           /* return if r7>=r8 - just in case */
1037 1:
1038         lwz     r0,0(r7)
1039         stw     r0,0(r9)
1040         addi    r7,r7,4
1041         addi    r9,r9,4
1042         cmplw   0,r7,r8
1043         bne     1b
1044
1045         /*
1046          * relocate `hdlr' and `int_return' entries
1047          */
1048         li      r7,.L_CriticalInput - _start + _START_OFFSET
1049         bl      trap_reloc
1050         li      r7,.L_MachineCheck - _start + _START_OFFSET
1051         bl      trap_reloc
1052         li      r7,.L_DataStorage - _start + _START_OFFSET
1053         bl      trap_reloc
1054         li      r7,.L_InstStorage - _start + _START_OFFSET
1055         bl      trap_reloc
1056         li      r7,.L_ExtInterrupt - _start + _START_OFFSET
1057         bl      trap_reloc
1058         li      r7,.L_Alignment - _start + _START_OFFSET
1059         bl      trap_reloc
1060         li      r7,.L_ProgramCheck - _start + _START_OFFSET
1061         bl      trap_reloc
1062         li      r7,.L_FPUnavailable - _start + _START_OFFSET
1063         bl      trap_reloc
1064         li      r7,.L_Decrementer - _start + _START_OFFSET
1065         bl      trap_reloc
1066         li      r7,.L_IntervalTimer - _start + _START_OFFSET
1067         li      r8,_end_of_vectors - _start + _START_OFFSET
1068 2:
1069         bl      trap_reloc
1070         addi    r7,r7,0x100             /* next exception vector        */
1071         cmplw   0,r7,r8
1072         blt     2b
1073
1074         lis     r7,0x0
1075         mtspr   IVPR,r7
1076
1077         mtlr    r4                      /* restore link register        */
1078         blr
1079
1080 .globl unlock_ram_in_cache
1081 unlock_ram_in_cache:
1082         /* invalidate the INIT_RAM section */
1083         lis     r3,(CONFIG_SYS_INIT_RAM_ADDR & ~(CONFIG_SYS_CACHELINE_SIZE-1))@h
1084         ori     r3,r3,(CONFIG_SYS_INIT_RAM_ADDR & ~(CONFIG_SYS_CACHELINE_SIZE-1))@l
1085         mfspr   r4,L1CFG0
1086         andi.   r4,r4,0x1ff
1087         slwi    r4,r4,(10 - 1 - L1_CACHE_SHIFT)
1088         mtctr   r4
1089 1:      dcbi    r0,r3
1090         addi    r3,r3,CONFIG_SYS_CACHELINE_SIZE
1091         bdnz    1b
1092         sync
1093
1094         /* Invalidate the TLB entries for the cache */
1095         lis     r3,CONFIG_SYS_INIT_RAM_ADDR@h
1096         ori     r3,r3,CONFIG_SYS_INIT_RAM_ADDR@l
1097         tlbivax 0,r3
1098         addi    r3,r3,0x1000
1099         tlbivax 0,r3
1100         addi    r3,r3,0x1000
1101         tlbivax 0,r3
1102         addi    r3,r3,0x1000
1103         tlbivax 0,r3
1104         isync
1105         blr
1106
1107 .globl flush_dcache
1108 flush_dcache:
1109         mfspr   r3,SPRN_L1CFG0
1110
1111         rlwinm  r5,r3,9,3       /* Extract cache block size */
1112         twlgti  r5,1            /* Only 32 and 64 byte cache blocks
1113                                  * are currently defined.
1114                                  */
1115         li      r4,32
1116         subfic  r6,r5,2         /* r6 = log2(1KiB / cache block size) -
1117                                  *      log2(number of ways)
1118                                  */
1119         slw     r5,r4,r5        /* r5 = cache block size */
1120
1121         rlwinm  r7,r3,0,0xff    /* Extract number of KiB in the cache */
1122         mulli   r7,r7,13        /* An 8-way cache will require 13
1123                                  * loads per set.
1124                                  */
1125         slw     r7,r7,r6
1126
1127         /* save off HID0 and set DCFA */
1128         mfspr   r8,SPRN_HID0
1129         ori     r9,r8,HID0_DCFA@l
1130         mtspr   SPRN_HID0,r9
1131         isync
1132
1133         lis     r4,0
1134         mtctr   r7
1135
1136 1:      lwz     r3,0(r4)        /* Load... */
1137         add     r4,r4,r5
1138         bdnz    1b
1139
1140         msync
1141         lis     r4,0
1142         mtctr   r7
1143
1144 1:      dcbf    0,r4            /* ...and flush. */
1145         add     r4,r4,r5
1146         bdnz    1b
1147
1148         /* restore HID0 */
1149         mtspr   SPRN_HID0,r8
1150         isync
1151
1152         blr
1153
1154 .globl setup_ivors
1155 setup_ivors:
1156
1157 #include "fixed_ivor.S"
1158         blr
1159 #endif /* !CONFIG_NAND_SPL */