drivers/mmc/mxsmmc.c

   1 /*
   2  * Freescale i.MX28 SSP MMC driver
   3  *
   4  * Copyright (C) 2011 Marek Vasut <marek.vasut@gmail.com>
   5  * on behalf of DENX Software Engineering GmbH
   6  *
   7  * Based on code from LTIB:
   8  * (C) Copyright 2008-2010 Freescale Semiconductor, Inc.
   9  * Terry Lv
  10  *
  11  * Copyright 2007, Freescale Semiconductor, Inc
  12  * Andy Fleming
  13  *
  14  * Based vaguely on the pxa mmc code:
  15  * (C) Copyright 2003
  16  * Kyle Harris, Nexus Technologies, Inc. kharris@nexus-tech.net
  17  *
  18  * SPDX-License-Identifier:     GPL-2.0+
  19  */
  20 #include <common.h>
  21 #include <malloc.h>
  22 #include <mmc.h>
  23 #include <asm/errno.h>
  24 #include <asm/io.h>
  25 #include <asm/arch/clock.h>
  26 #include <asm/arch/imx-regs.h>
  27 #include <asm/arch/sys_proto.h>
  28 #include <asm/imx-common/dma.h>
  29 #include <bouncebuf.h>
  30
  31 struct mxsmmc_priv {
  32         int                     id;
  33         struct mxs_ssp_regs     *regs;
  34         uint32_t                buswidth;
  35         int                     (*mmc_is_wp)(int);
  36         int                     (*mmc_cd)(int);
  37         struct mxs_dma_desc     *desc;
  38         struct mmc_config       cfg;    /* mmc configuration */
  39 };
  40
  41 #define MXSMMC_MAX_TIMEOUT      10000
  42 #define MXSMMC_SMALL_TRANSFER   512
  43
  44 static int mxsmmc_cd(struct mxsmmc_priv *priv)
  45 {
  46         struct mxs_ssp_regs *ssp_regs = priv->regs;
  47
  48         if (priv->mmc_cd)
  49                 return priv->mmc_cd(priv->id);
  50
  51         return !(readl(&ssp_regs->hw_ssp_status) & SSP_STATUS_CARD_DETECT);
  52 }
  53
  54 static int mxsmmc_send_cmd_pio(struct mxsmmc_priv *priv, struct mmc_data *data)
  55 {
  56         struct mxs_ssp_regs *ssp_regs = priv->regs;
  57         uint32_t *data_ptr;
  58         int timeout = MXSMMC_MAX_TIMEOUT;
  59         uint32_t reg;
  60         uint32_t data_count = data->blocksize * data->blocks;
  61
  62         if (data->flags & MMC_DATA_READ) {
  63                 data_ptr = (uint32_t *)data->dest;
  64                 while (data_count && --timeout) {
  65                         reg = readl(&ssp_regs->hw_ssp_status);
  66                         if (!(reg & SSP_STATUS_FIFO_EMPTY)) {
  67                                 *data_ptr++ = readl(&ssp_regs->hw_ssp_data);
  68                                 data_count -= 4;
  69                                 timeout = MXSMMC_MAX_TIMEOUT;
  70                         } else
  71                                 udelay(1000);
  72                 }
  73         } else {
  74                 data_ptr = (uint32_t *)data->src;
  75                 timeout *= 100;
  76                 while (data_count && --timeout) {
  77                         reg = readl(&ssp_regs->hw_ssp_status);
  78                         if (!(reg & SSP_STATUS_FIFO_FULL)) {
  79                                 writel(*data_ptr++, &ssp_regs->hw_ssp_data);
  80                                 data_count -= 4;
  81                                 timeout = MXSMMC_MAX_TIMEOUT;
  82                         } else
  83                                 udelay(1000);
  84                 }
  85         }
  86
  87         return timeout ? 0 : COMM_ERR;
  88 }
  89
  90 static int mxsmmc_send_cmd_dma(struct mmc *mmc, struct mxsmmc_priv *priv,
  91                         struct mmc_data *data)
  92 {
  93         uint32_t data_count = data->blocksize * data->blocks;
  94         int dmach;
  95         struct mxs_dma_desc *desc = priv->desc;
  96         void *addr;
  97         unsigned int flags;
  98         struct bounce_buffer bbstate;
  99         unsigned long xfer_rate = (mmc->clock ?: 400000) * mmc->bus_width;
 100         unsigned long dma_timeout = data_count * 8 /
 101                 DIV_ROUND_UP(xfer_rate, 1000);
 102
 103         memset(desc, 0, sizeof(struct mxs_dma_desc));
 104         desc->address = (dma_addr_t)desc;
 105
 106         if (data->flags & MMC_DATA_READ) {
 107                 priv->desc->cmd.data = MXS_DMA_DESC_COMMAND_DMA_WRITE;
 108                 addr = data->dest;
 109                 flags = GEN_BB_WRITE;
 110         } else {
 111                 priv->desc->cmd.data = MXS_DMA_DESC_COMMAND_DMA_READ;
 112                 addr = (void *)data->src;
 113                 flags = GEN_BB_READ;
 114         }
 115
 116         bounce_buffer_start(&bbstate, addr, data_count, flags);
 117
 118         priv->desc->cmd.address = (dma_addr_t)bbstate.bounce_buffer;
 119
 120         priv->desc->cmd.data |= MXS_DMA_DESC_IRQ | MXS_DMA_DESC_DEC_SEM |
 121                                 (data_count << MXS_DMA_DESC_BYTES_OFFSET);
 122
 123         dmach = MXS_DMA_CHANNEL_AHB_APBH_SSP0 + priv->id;
 124         mxs_dma_desc_append(dmach, priv->desc);
 125         /* set DMA timeout adding 250ms for min timeout according to SD spec. */
 126         mxs_dma_set_timeout(dmach, dma_timeout + 250);
 127         if (mxs_dma_go(dmach)) {
 128                 bounce_buffer_stop(&bbstate);
 129                 return COMM_ERR;
 130         }
 131
 132         bounce_buffer_stop(&bbstate);
 133
 134         return 0;
 135 }
 136
 137 /*
 138  * Sends a command out on the bus.  Takes the mmc pointer,
 139  * a command pointer, and an optional data pointer.
 140  */
 141 static int
 142 mxsmmc_send_cmd(struct mmc *mmc, struct mmc_cmd *cmd, struct mmc_data *data)
 143 {
 144         struct mxsmmc_priv *priv = mmc->priv;
 145         struct mxs_ssp_regs *ssp_regs = priv->regs;
 146         uint32_t reg;
 147         int timeout;
 148         uint32_t ctrl0;
 149         const uint32_t busy_stat = SSP_STATUS_BUSY | SSP_STATUS_DATA_BUSY |
 150                 SSP_STATUS_CMD_BUSY;
 151         int ret;
 152
 153         debug("MMC%d: CMD%d\n", mmc->block_dev.dev, cmd->cmdidx);
 154
 155         /* Check bus busy */
 156         timeout = MXSMMC_MAX_TIMEOUT;
 157         while ((reg = readl(&ssp_regs->hw_ssp_status)) & busy_stat) {
 158                 if (timeout-- <= 0)
 159                         break;
 160                 udelay(1000);
 161         }
 162         if (reg & busy_stat && readl(&ssp_regs->hw_ssp_status) & busy_stat) {
 163                 printf("MMC%d: Bus busy timeout!\n", mmc->block_dev.dev);
 164                 return TIMEOUT;
 165         }
 166
 167         /* See if card is present */
 168         if (!mxsmmc_cd(priv)) {
 169                 printf("MMC%d: No card detected!\n", mmc->block_dev.dev);
 170                 return NO_CARD_ERR;
 171         }
 172
 173         /* Start building CTRL0 contents */
 174         ctrl0 = priv->buswidth;
 175
 176         /* Set up command */
 177         if (!(cmd->resp_type & MMC_RSP_CRC))
 178                 ctrl0 |= SSP_CTRL0_IGNORE_CRC;
 179         if (cmd->resp_type & MMC_RSP_PRESENT)   /* Need to get response */
 180                 ctrl0 |= SSP_CTRL0_GET_RESP;
 181         if (cmd->resp_type & MMC_RSP_136)       /* It's a 136 bits response */
 182                 ctrl0 |= SSP_CTRL0_LONG_RESP;
 183
 184         if (data && (data->blocksize * data->blocks < MXSMMC_SMALL_TRANSFER))
 185                 writel(SSP_CTRL1_DMA_ENABLE, &ssp_regs->hw_ssp_ctrl1_clr);
 186         else
 187                 writel(SSP_CTRL1_DMA_ENABLE, &ssp_regs->hw_ssp_ctrl1_set);
 188
 189         /* Command index */
 190         reg = readl(&ssp_regs->hw_ssp_cmd0);
 191         reg &= ~(SSP_CMD0_CMD_MASK | SSP_CMD0_APPEND_8CYC);
 192         reg |= cmd->cmdidx << SSP_CMD0_CMD_OFFSET;
 193         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 194                 reg |= SSP_CMD0_APPEND_8CYC;
 195         writel(reg, &ssp_regs->hw_ssp_cmd0);
 196
 197         /* Command argument */
 198         writel(cmd->cmdarg, &ssp_regs->hw_ssp_cmd1);
 199
 200         /* Set up data */
 201         if (data) {
 202                 /* READ or WRITE */
 203                 if (data->flags & MMC_DATA_READ) {
 204                         ctrl0 |= SSP_CTRL0_READ;
 205                 } else if (priv->mmc_is_wp &&
 206                         priv->mmc_is_wp(mmc->block_dev.dev)) {
 207                         printf("MMC%d: Can not write a locked card!\n",
 208                                 mmc->block_dev.dev);
 209                         return UNUSABLE_ERR;
 210                 }
 211
 212                 ctrl0 |= SSP_CTRL0_DATA_XFER;
 213
 214                 reg = data->blocksize * data->blocks;
 215 #if defined(CONFIG_MX23)
 216                 ctrl0 |= reg & SSP_CTRL0_XFER_COUNT_MASK;
 217
 218                 clrsetbits_le32(&ssp_regs->hw_ssp_cmd0,
 219                         SSP_CMD0_BLOCK_SIZE_MASK | SSP_CMD0_BLOCK_COUNT_MASK,
 220                         ((data->blocks - 1) << SSP_CMD0_BLOCK_COUNT_OFFSET) |
 221                         ((ffs(data->blocksize) - 1) <<
 222                                 SSP_CMD0_BLOCK_SIZE_OFFSET));
 223 #elif defined(CONFIG_MX28)
 224                 writel(reg, &ssp_regs->hw_ssp_xfer_size);
 225
 226                 reg = ((data->blocks - 1) <<
 227                         SSP_BLOCK_SIZE_BLOCK_COUNT_OFFSET) |
 228                         ((ffs(data->blocksize) - 1) <<
 229                         SSP_BLOCK_SIZE_BLOCK_SIZE_OFFSET);
 230                 writel(reg, &ssp_regs->hw_ssp_block_size);
 231 #endif
 232         }
 233
 234         /* Kick off the command */
 235         ctrl0 |= SSP_CTRL0_WAIT_FOR_IRQ | SSP_CTRL0_ENABLE | SSP_CTRL0_RUN;
 236         writel(ctrl0, &ssp_regs->hw_ssp_ctrl0);
 237
 238         /* Wait for the command to complete */
 239         timeout = MXSMMC_MAX_TIMEOUT;
 240         while (--timeout) {
 241                 udelay(1000);
 242                 reg = readl(&ssp_regs->hw_ssp_status);
 243                 if (!(reg & SSP_STATUS_CMD_BUSY))
 244                         break;
 245         }
 246         if ((reg & SSP_STATUS_CMD_BUSY) &&
 247                 (readl(&ssp_regs->hw_ssp_status) & SSP_STATUS_CMD_BUSY)) {
 248                 printf("MMC%d: Command %d busy\n",
 249                         mmc->block_dev.dev, cmd->cmdidx);
 250                 return TIMEOUT;
 251         }
 252
 253         /* Check command timeout */
 254         if (reg & SSP_STATUS_RESP_TIMEOUT) {
 255                 printf("MMC%d: Command %d timeout (status 0x%08x)\n",
 256                         mmc->block_dev.dev, cmd->cmdidx, reg);
 257                 return TIMEOUT;
 258         }
 259
 260         /* Check command errors */
 261         if (reg & (SSP_STATUS_RESP_CRC_ERR | SSP_STATUS_RESP_ERR)) {
 262                 printf("MMC%d: Command %d error (status 0x%08x)!\n",
 263                         mmc->block_dev.dev, cmd->cmdidx, reg);
 264                 return COMM_ERR;
 265         }
 266
 267         /* Copy response to response buffer */
 268         if (cmd->resp_type & MMC_RSP_136) {
 269                 cmd->response[3] = readl(&ssp_regs->hw_ssp_sdresp0);
 270                 cmd->response[2] = readl(&ssp_regs->hw_ssp_sdresp1);
 271                 cmd->response[1] = readl(&ssp_regs->hw_ssp_sdresp2);
 272                 cmd->response[0] = readl(&ssp_regs->hw_ssp_sdresp3);
 273         } else
 274                 cmd->response[0] = readl(&ssp_regs->hw_ssp_sdresp0);
 275
 276         /* Return if no data to process */
 277         if (!data)
 278                 return 0;
 279
 280         if (data->blocksize * data->blocks < MXSMMC_SMALL_TRANSFER) {
 281                 ret = mxsmmc_send_cmd_pio(priv, data);
 282                 if (ret) {
 283                         printf("MMC%d: Data timeout with command %d (status 0x%08x)!\n",
 284                                 mmc->block_dev.dev, cmd->cmdidx, reg);
 285                         return ret;
 286                 }
 287         } else {
 288                 ret = mxsmmc_send_cmd_dma(mmc, priv, data);
 289                 if (ret) {
 290                         printf("MMC%d: DMA transfer failed\n",
 291                                 mmc->block_dev.dev);
 292                         return ret;
 293                 }
 294         }
 295
 296         /* Check data errors */
 297         reg = readl(&ssp_regs->hw_ssp_status);
 298         if (reg &
 299                 (SSP_STATUS_TIMEOUT | SSP_STATUS_DATA_CRC_ERR |
 300                 SSP_STATUS_FIFO_OVRFLW | SSP_STATUS_FIFO_UNDRFLW)) {
 301                 printf("MMC%d: Data error with command %d (status 0x%08x)!\n",
 302                         mmc->block_dev.dev, cmd->cmdidx, reg);
 303                 return COMM_ERR;
 304         }
 305
 306         return 0;
 307 }
 308
 309 static void mxsmmc_set_ios(struct mmc *mmc)
 310 {
 311         struct mxsmmc_priv *priv = mmc->priv;
 312         struct mxs_ssp_regs *ssp_regs = priv->regs;
 313
 314         /* Set the clock speed */
 315         if (mmc->clock)
 316                 mxs_set_ssp_busclock(priv->id, mmc->clock / 1000);
 317
 318         switch (mmc->bus_width) {
 319         case 1:
 320                 priv->buswidth = SSP_CTRL0_BUS_WIDTH_ONE_BIT;
 321                 break;
 322         case 4:
 323                 priv->buswidth = SSP_CTRL0_BUS_WIDTH_FOUR_BIT;
 324                 break;
 325         case 8:
 326                 priv->buswidth = SSP_CTRL0_BUS_WIDTH_EIGHT_BIT;
 327                 break;
 328         }
 329
 330         /* Set the bus width */
 331         clrsetbits_le32(&ssp_regs->hw_ssp_ctrl0,
 332                         SSP_CTRL0_BUS_WIDTH_MASK, priv->buswidth);
 333
 334         debug("MMC%d: Set %d bits bus width\n",
 335                 mmc->block_dev.dev, mmc->bus_width);
 336 }
 337
 338 static int mxsmmc_init(struct mmc *mmc)
 339 {
 340         struct mxsmmc_priv *priv = mmc->priv;
 341         struct mxs_ssp_regs *ssp_regs = priv->regs;
 342
 343         /* Reset SSP */
 344         mxs_reset_block(&ssp_regs->hw_ssp_ctrl0_reg);
 345
 346         /* Reconfigure the SSP block for MMC operation */
 347         writel(SSP_CTRL1_SSP_MODE_SD_MMC |
 348                 SSP_CTRL1_WORD_LENGTH_EIGHT_BITS |
 349                 SSP_CTRL1_DMA_ENABLE |
 350                 SSP_CTRL1_POLARITY |
 351                 SSP_CTRL1_RECV_TIMEOUT_IRQ_EN |
 352                 SSP_CTRL1_DATA_CRC_IRQ_EN |
 353                 SSP_CTRL1_DATA_TIMEOUT_IRQ_EN |
 354                 SSP_CTRL1_RESP_TIMEOUT_IRQ_EN |
 355                 SSP_CTRL1_RESP_ERR_IRQ_EN,
 356                 &ssp_regs->hw_ssp_ctrl1_set);
 357
 358         /* Set initial bit clock 400 KHz */
 359         mxs_set_ssp_busclock(priv->id, 400);
 360
 361         /* Send initial 74 clock cycles (185 us @ 400 KHz)*/
 362         writel(SSP_CMD0_CONT_CLKING_EN, &ssp_regs->hw_ssp_cmd0_set);
 363         udelay(200);
 364         writel(SSP_CMD0_CONT_CLKING_EN, &ssp_regs->hw_ssp_cmd0_clr);
 365
 366         return 0;
 367 }
 368
 369 static const struct mmc_ops mxsmmc_ops = {
 370         .send_cmd       = mxsmmc_send_cmd,
 371         .set_ios        = mxsmmc_set_ios,
 372         .init           = mxsmmc_init,
 373 };
 374
 375 int mxsmmc_initialize(bd_t *bis, int id, int (*wp)(int), int (*cd)(int))
 376 {
 377         struct mmc *mmc;
 378         struct mxsmmc_priv *priv;
 379         int ret;
 380         const unsigned int mxsmmc_clk_id = mxs_ssp_clock_by_bus(id);
 381
 382         if (!mxs_ssp_bus_id_valid(id))
 383                 return -ENODEV;
 384
 385         priv = calloc(sizeof(struct mxsmmc_priv), 1);
 386         if (!priv)
 387                 return -ENOMEM;
 388
 389         priv->desc = mxs_dma_desc_alloc();
 390         if (!priv->desc) {
 391                 ret = -ENOMEM;
 392                 goto free_priv;
 393         }
 394
 395         ret = mxs_dma_init_channel(MXS_DMA_CHANNEL_AHB_APBH_SSP0 + id);
 396         if (ret)
 397                 goto free_priv;
 398
 399         priv->mmc_is_wp = wp;
 400         priv->mmc_cd = cd;
 401         priv->id = id;
 402         priv->regs = mxs_ssp_regs_by_bus(id);
 403
 404         priv->cfg.name = "MXS MMC";
 405         priv->cfg.ops = &mxsmmc_ops;
 406
 407         priv->cfg.voltages = MMC_VDD_32_33 | MMC_VDD_33_34;
 408
 409         priv->cfg.host_caps = MMC_MODE_4BIT | MMC_MODE_8BIT |
 410                          MMC_MODE_HS_52MHz | MMC_MODE_HS |
 411                          MMC_MODE_HC;
 412
 413         /*
 414          * SSPCLK = 480 * 18 / 29 / 1 = 297.731 MHz
 415          * SSP bit rate = SSPCLK / (CLOCK_DIVIDE * (1 + CLOCK_RATE)),
 416          * CLOCK_DIVIDE has to be an even value from 2 to 254, and
 417          * CLOCK_RATE could be any integer from 0 to 255.
 418          */
 419         priv->cfg.f_min = 400000;
 420         priv->cfg.f_max = mxc_get_clock(MXC_SSP0_CLK + mxsmmc_clk_id) * 1000 / 2;
 421         priv->cfg.b_max = 0x20;
 422
 423         mmc = mmc_create(&priv->cfg, priv);
 424         if (mmc == NULL) {
 425                 ret = -ENOMEM;
 426                 goto free_dma;
 427         }
 428         return 0;
 429
 430 free_dma:
 431         mxs_dma_desc_free(priv->desc);
 432 free_priv:
 433         free(priv);
 434         return ret;
 435 }