drivers/mmc/mxsmmc.c

   1 /*
   2  * Freescale i.MX28 SSP MMC driver
   3  *
   4  * Copyright (C) 2011 Marek Vasut <marek.vasut@gmail.com>
   5  * on behalf of DENX Software Engineering GmbH
   6  *
   7  * Based on code from LTIB:
   8  * (C) Copyright 2008-2010 Freescale Semiconductor, Inc.
   9  * Terry Lv
  10  *
  11  * Copyright 2007, Freescale Semiconductor, Inc
  12  * Andy Fleming
  13  *
  14  * Based vaguely on the pxa mmc code:
  15  * (C) Copyright 2003
  16  * Kyle Harris, Nexus Technologies, Inc. kharris@nexus-tech.net
  17  *
  18  * See file CREDITS for list of people who contributed to this
  19  * project.
  20  *
  21  * This program is free software; you can redistribute it and/or
  22  * modify it under the terms of the GNU General Public License as
  23  * published by the Free Software Foundation; either version 2 of
  24  * the License, or (at your option) any later version.
  25  *
  26  * This program is distributed in the hope that it will be useful,
  27  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  28  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  29  * GNU General Public License for more details.
  30  *
  31  * You should have received a copy of the GNU General Public License
  32  * along with this program; if not, write to the Free Software
  33  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  34  * MA 02111-1307 USA
  35  */
  36 #include <common.h>
  37 #include <malloc.h>
  38 #include <mmc.h>
  39 #include <asm/errno.h>
  40 #include <asm/io.h>
  41 #include <asm/arch/clock.h>
  42 #include <asm/arch/imx-regs.h>
  43 #include <asm/arch/sys_proto.h>
  44 #include <asm/arch/dma.h>
  45 #include <bouncebuf.h>
  46
  47 struct mxsmmc_priv {
  48         int                     id;
  49         struct mxs_ssp_regs     *regs;
  50         uint32_t                clkseq_bypass;
  51         uint32_t                *clkctrl_ssp;
  52         uint32_t                buswidth;
  53         int                     (*mmc_is_wp)(int);
  54         struct mxs_dma_desc     *desc;
  55 };
  56
  57 #define MXSMMC_MAX_TIMEOUT      10000
  58 #define MXSMMC_SMALL_TRANSFER   512
  59
  60 static int mxsmmc_send_cmd_pio(struct mxsmmc_priv *priv, struct mmc_data *data)
  61 {
  62         struct mxs_ssp_regs *ssp_regs = priv->regs;
  63         uint32_t *data_ptr;
  64         int timeout = MXSMMC_MAX_TIMEOUT;
  65         uint32_t reg;
  66         uint32_t data_count = data->blocksize * data->blocks;
  67
  68         if (data->flags & MMC_DATA_READ) {
  69                 data_ptr = (uint32_t *)data->dest;
  70                 while (data_count && --timeout) {
  71                         reg = readl(&ssp_regs->hw_ssp_status);
  72                         if (!(reg & SSP_STATUS_FIFO_EMPTY)) {
  73                                 *data_ptr++ = readl(&ssp_regs->hw_ssp_data);
  74                                 data_count -= 4;
  75                                 timeout = MXSMMC_MAX_TIMEOUT;
  76                         } else
  77                                 udelay(1000);
  78                 }
  79         } else {
  80                 data_ptr = (uint32_t *)data->src;
  81                 timeout *= 100;
  82                 while (data_count && --timeout) {
  83                         reg = readl(&ssp_regs->hw_ssp_status);
  84                         if (!(reg & SSP_STATUS_FIFO_FULL)) {
  85                                 writel(*data_ptr++, &ssp_regs->hw_ssp_data);
  86                                 data_count -= 4;
  87                                 timeout = MXSMMC_MAX_TIMEOUT;
  88                         } else
  89                                 udelay(1000);
  90                 }
  91         }
  92
  93         return timeout ? 0 : COMM_ERR;
  94 }
  95
  96 static int mxsmmc_send_cmd_dma(struct mxsmmc_priv *priv, struct mmc_data *data)
  97 {
  98         uint32_t data_count = data->blocksize * data->blocks;
  99         int dmach;
 100         struct mxs_dma_desc *desc = priv->desc;
 101         void *addr;
 102         unsigned int flags;
 103         struct bounce_buffer bbstate;
 104
 105         memset(desc, 0, sizeof(struct mxs_dma_desc));
 106         desc->address = (dma_addr_t)desc;
 107
 108         if (data->flags & MMC_DATA_READ) {
 109                 priv->desc->cmd.data = MXS_DMA_DESC_COMMAND_DMA_WRITE;
 110                 addr = data->dest;
 111                 flags = GEN_BB_WRITE;
 112         } else {
 113                 priv->desc->cmd.data = MXS_DMA_DESC_COMMAND_DMA_READ;
 114                 addr = (void *)data->src;
 115                 flags = GEN_BB_READ;
 116         }
 117
 118         bounce_buffer_start(&bbstate, addr, data_count, flags);
 119
 120         priv->desc->cmd.address = (dma_addr_t)bbstate.bounce_buffer;
 121
 122         priv->desc->cmd.data |= MXS_DMA_DESC_IRQ | MXS_DMA_DESC_DEC_SEM |
 123                                 (data_count << MXS_DMA_DESC_BYTES_OFFSET);
 124
 125         dmach = MXS_DMA_CHANNEL_AHB_APBH_SSP0 + priv->id;
 126         mxs_dma_desc_append(dmach, priv->desc);
 127         if (mxs_dma_go(dmach)) {
 128                 bounce_buffer_stop(&bbstate);
 129                 return COMM_ERR;
 130         }
 131
 132         bounce_buffer_stop(&bbstate);
 133
 134         return 0;
 135 }
 136
 137 /*
 138  * Sends a command out on the bus.  Takes the mmc pointer,
 139  * a command pointer, and an optional data pointer.
 140  */
 141 static int
 142 mxsmmc_send_cmd(struct mmc *mmc, struct mmc_cmd *cmd, struct mmc_data *data)
 143 {
 144         struct mxsmmc_priv *priv = (struct mxsmmc_priv *)mmc->priv;
 145         struct mxs_ssp_regs *ssp_regs = priv->regs;
 146         uint32_t reg;
 147         int timeout;
 148         uint32_t ctrl0;
 149         const uint32_t busy_stat = SSP_STATUS_BUSY | SSP_STATUS_DATA_BUSY |
 150                 SSP_STATUS_CMD_BUSY;
 151         int ret;
 152
 153         debug("MMC%d: CMD%d\n", mmc->block_dev.dev, cmd->cmdidx);
 154
 155         /* Check bus busy */
 156         timeout = MXSMMC_MAX_TIMEOUT;
 157         while ((reg = readl(&ssp_regs->hw_ssp_status)) & busy_stat) {
 158                 if (timeout-- <= 0)
 159                         break;
 160                 udelay(1000);
 161         }
 162         if (reg & busy_stat && readl(&ssp_regs->hw_ssp_status) & busy_stat) {
 163                 printf("MMC%d: Bus busy timeout!\n", mmc->block_dev.dev);
 164                 return TIMEOUT;
 165         }
 166
 167         /* See if card is present */
 168         if (readl(&ssp_regs->hw_ssp_status) & SSP_STATUS_CARD_DETECT) {
 169                 printf("MMC%d: No card detected!\n", mmc->block_dev.dev);
 170                 return NO_CARD_ERR;
 171         }
 172
 173         /* Start building CTRL0 contents */
 174         ctrl0 = priv->buswidth;
 175
 176         /* Set up command */
 177         if (!(cmd->resp_type & MMC_RSP_CRC))
 178                 ctrl0 |= SSP_CTRL0_IGNORE_CRC;
 179         if (cmd->resp_type & MMC_RSP_PRESENT)   /* Need to get response */
 180                 ctrl0 |= SSP_CTRL0_GET_RESP;
 181         if (cmd->resp_type & MMC_RSP_136)       /* It's a 136 bits response */
 182                 ctrl0 |= SSP_CTRL0_LONG_RESP;
 183
 184         if (data && (data->blocksize * data->blocks < MXSMMC_SMALL_TRANSFER))
 185                 writel(SSP_CTRL1_DMA_ENABLE, &ssp_regs->hw_ssp_ctrl1_clr);
 186         else
 187                 writel(SSP_CTRL1_DMA_ENABLE, &ssp_regs->hw_ssp_ctrl1_set);
 188
 189         /* Command index */
 190         reg = readl(&ssp_regs->hw_ssp_cmd0);
 191         reg &= ~(SSP_CMD0_CMD_MASK | SSP_CMD0_APPEND_8CYC);
 192         reg |= cmd->cmdidx << SSP_CMD0_CMD_OFFSET;
 193         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 194                 reg |= SSP_CMD0_APPEND_8CYC;
 195         writel(reg, &ssp_regs->hw_ssp_cmd0);
 196
 197         /* Command argument */
 198         writel(cmd->cmdarg, &ssp_regs->hw_ssp_cmd1);
 199
 200         /* Set up data */
 201         if (data) {
 202                 /* READ or WRITE */
 203                 if (data->flags & MMC_DATA_READ) {
 204                         ctrl0 |= SSP_CTRL0_READ;
 205                 } else if (priv->mmc_is_wp &&
 206                         priv->mmc_is_wp(mmc->block_dev.dev)) {
 207                         printf("MMC%d: Can not write a locked card!\n",
 208                                 mmc->block_dev.dev);
 209                         return UNUSABLE_ERR;
 210                 }
 211
 212                 ctrl0 |= SSP_CTRL0_DATA_XFER;
 213                 reg = ((data->blocks - 1) <<
 214                         SSP_BLOCK_SIZE_BLOCK_COUNT_OFFSET) |
 215                         ((ffs(data->blocksize) - 1) <<
 216                         SSP_BLOCK_SIZE_BLOCK_SIZE_OFFSET);
 217                 writel(reg, &ssp_regs->hw_ssp_block_size);
 218
 219                 reg = data->blocksize * data->blocks;
 220                 writel(reg, &ssp_regs->hw_ssp_xfer_size);
 221         }
 222
 223         /* Kick off the command */
 224         ctrl0 |= SSP_CTRL0_WAIT_FOR_IRQ | SSP_CTRL0_ENABLE | SSP_CTRL0_RUN;
 225         writel(ctrl0, &ssp_regs->hw_ssp_ctrl0);
 226
 227         /* Wait for the command to complete */
 228         timeout = MXSMMC_MAX_TIMEOUT;
 229         while (--timeout) {
 230                 udelay(1000);
 231                 reg = readl(&ssp_regs->hw_ssp_status);
 232                 if (!(reg & SSP_STATUS_CMD_BUSY))
 233                         break;
 234         }
 235         if ((reg & SSP_STATUS_CMD_BUSY) &&
 236                 (readl(&ssp_regs->hw_ssp_status) & SSP_STATUS_CMD_BUSY)) {
 237                 printf("MMC%d: Command %d busy\n",
 238                         mmc->block_dev.dev, cmd->cmdidx);
 239                 return TIMEOUT;
 240         }
 241
 242         /* Check command timeout */
 243         if (reg & SSP_STATUS_RESP_TIMEOUT) {
 244                 printf("MMC%d: Command %d timeout (status 0x%08x)\n",
 245                         mmc->block_dev.dev, cmd->cmdidx, reg);
 246                 return TIMEOUT;
 247         }
 248
 249         /* Check command errors */
 250         if (reg & (SSP_STATUS_RESP_CRC_ERR | SSP_STATUS_RESP_ERR)) {
 251                 printf("MMC%d: Command %d error (status 0x%08x)!\n",
 252                         mmc->block_dev.dev, cmd->cmdidx, reg);
 253                 return COMM_ERR;
 254         }
 255
 256         /* Copy response to response buffer */
 257         if (cmd->resp_type & MMC_RSP_136) {
 258                 cmd->response[3] = readl(&ssp_regs->hw_ssp_sdresp0);
 259                 cmd->response[2] = readl(&ssp_regs->hw_ssp_sdresp1);
 260                 cmd->response[1] = readl(&ssp_regs->hw_ssp_sdresp2);
 261                 cmd->response[0] = readl(&ssp_regs->hw_ssp_sdresp3);
 262         } else
 263                 cmd->response[0] = readl(&ssp_regs->hw_ssp_sdresp0);
 264
 265         /* Return if no data to process */
 266         if (!data)
 267                 return 0;
 268
 269         if (data->blocksize * data->blocks < MXSMMC_SMALL_TRANSFER) {
 270                 ret = mxsmmc_send_cmd_pio(priv, data);
 271                 if (ret) {
 272                         printf("MMC%d: Data timeout with command %d (status 0x%08x)!\n",
 273                                 mmc->block_dev.dev, cmd->cmdidx, reg);
 274                         return ret;
 275                 }
 276         } else {
 277                 ret = mxsmmc_send_cmd_dma(priv, data);
 278                 if (ret) {
 279                         printf("MMC%d: DMA transfer failed\n",
 280                                 mmc->block_dev.dev);
 281                         return ret;
 282                 }
 283         }
 284
 285         /* Check data errors */
 286         reg = readl(&ssp_regs->hw_ssp_status);
 287         if (reg &
 288                 (SSP_STATUS_TIMEOUT | SSP_STATUS_DATA_CRC_ERR |
 289                 SSP_STATUS_FIFO_OVRFLW | SSP_STATUS_FIFO_UNDRFLW)) {
 290                 printf("MMC%d: Data error with command %d (status 0x%08x)!\n",
 291                         mmc->block_dev.dev, cmd->cmdidx, reg);
 292                 return COMM_ERR;
 293         }
 294
 295         return 0;
 296 }
 297
 298 static void mxsmmc_set_ios(struct mmc *mmc)
 299 {
 300         struct mxsmmc_priv *priv = (struct mxsmmc_priv *)mmc->priv;
 301         struct mxs_ssp_regs *ssp_regs = priv->regs;
 302
 303         /* Set the clock speed */
 304         if (mmc->clock)
 305                 mx28_set_ssp_busclock(priv->id, mmc->clock / 1000);
 306
 307         switch (mmc->bus_width) {
 308         case 1:
 309                 priv->buswidth = SSP_CTRL0_BUS_WIDTH_ONE_BIT;
 310                 break;
 311         case 4:
 312                 priv->buswidth = SSP_CTRL0_BUS_WIDTH_FOUR_BIT;
 313                 break;
 314         case 8:
 315                 priv->buswidth = SSP_CTRL0_BUS_WIDTH_EIGHT_BIT;
 316                 break;
 317         }
 318
 319         /* Set the bus width */
 320         clrsetbits_le32(&ssp_regs->hw_ssp_ctrl0,
 321                         SSP_CTRL0_BUS_WIDTH_MASK, priv->buswidth);
 322
 323         debug("MMC%d: Set %d bits bus width\n",
 324                 mmc->block_dev.dev, mmc->bus_width);
 325 }
 326
 327 static int mxsmmc_init(struct mmc *mmc)
 328 {
 329         struct mxsmmc_priv *priv = (struct mxsmmc_priv *)mmc->priv;
 330         struct mxs_ssp_regs *ssp_regs = priv->regs;
 331
 332         /* Reset SSP */
 333         mxs_reset_block(&ssp_regs->hw_ssp_ctrl0_reg);
 334
 335         /* 8 bits word length in MMC mode */
 336         clrsetbits_le32(&ssp_regs->hw_ssp_ctrl1,
 337                 SSP_CTRL1_SSP_MODE_MASK | SSP_CTRL1_WORD_LENGTH_MASK |
 338                 SSP_CTRL1_DMA_ENABLE,
 339                 SSP_CTRL1_SSP_MODE_SD_MMC | SSP_CTRL1_WORD_LENGTH_EIGHT_BITS);
 340
 341         /* Set initial bit clock 400 KHz */
 342         mx28_set_ssp_busclock(priv->id, 400);
 343
 344         /* Send initial 74 clock cycles (185 us @ 400 KHz)*/
 345         writel(SSP_CMD0_CONT_CLKING_EN, &ssp_regs->hw_ssp_cmd0_set);
 346         udelay(200);
 347         writel(SSP_CMD0_CONT_CLKING_EN, &ssp_regs->hw_ssp_cmd0_clr);
 348
 349         return 0;
 350 }
 351
 352 int mxsmmc_initialize(bd_t *bis, int id, int (*wp)(int))
 353 {
 354         struct mxs_clkctrl_regs *clkctrl_regs =
 355                 (struct mxs_clkctrl_regs *)MXS_CLKCTRL_BASE;
 356         struct mmc *mmc = NULL;
 357         struct mxsmmc_priv *priv = NULL;
 358         int ret;
 359
 360         mmc = calloc(sizeof(struct mmc), 1);
 361         if (!mmc)
 362                 return -ENOMEM;
 363
 364         priv = calloc(sizeof(struct mxsmmc_priv), 1);
 365         if (!priv) {
 366                 free(mmc);
 367                 return -ENOMEM;
 368         }
 369
 370         priv->desc = mxs_dma_desc_alloc();
 371         if (!priv->desc) {
 372                 free(priv);
 373                 free(mmc);
 374                 return -ENOMEM;
 375         }
 376
 377         ret = mxs_dma_init_channel(id);
 378         if (ret)
 379                 return ret;
 380
 381         priv->mmc_is_wp = wp;
 382         priv->id = id;
 383         switch (id) {
 384         case 0:
 385                 priv->regs = (struct mxs_ssp_regs *)MXS_SSP0_BASE;
 386                 priv->clkseq_bypass = CLKCTRL_CLKSEQ_BYPASS_SSP0;
 387                 priv->clkctrl_ssp = &clkctrl_regs->hw_clkctrl_ssp0;
 388                 break;
 389         case 1:
 390                 priv->regs = (struct mxs_ssp_regs *)MXS_SSP1_BASE;
 391                 priv->clkseq_bypass = CLKCTRL_CLKSEQ_BYPASS_SSP1;
 392                 priv->clkctrl_ssp = &clkctrl_regs->hw_clkctrl_ssp1;
 393                 break;
 394         case 2:
 395                 priv->regs = (struct mxs_ssp_regs *)MXS_SSP2_BASE;
 396                 priv->clkseq_bypass = CLKCTRL_CLKSEQ_BYPASS_SSP2;
 397                 priv->clkctrl_ssp = &clkctrl_regs->hw_clkctrl_ssp2;
 398                 break;
 399         case 3:
 400                 priv->regs = (struct mxs_ssp_regs *)MXS_SSP3_BASE;
 401                 priv->clkseq_bypass = CLKCTRL_CLKSEQ_BYPASS_SSP3;
 402                 priv->clkctrl_ssp = &clkctrl_regs->hw_clkctrl_ssp3;
 403                 break;
 404         }
 405
 406         sprintf(mmc->name, "MXS MMC");
 407         mmc->send_cmd = mxsmmc_send_cmd;
 408         mmc->set_ios = mxsmmc_set_ios;
 409         mmc->init = mxsmmc_init;
 410         mmc->getcd = NULL;
 411         mmc->priv = priv;
 412
 413         mmc->voltages = MMC_VDD_32_33 | MMC_VDD_33_34;
 414
 415         mmc->host_caps = MMC_MODE_4BIT | MMC_MODE_8BIT |
 416                          MMC_MODE_HS_52MHz | MMC_MODE_HS;
 417
 418         /*
 419          * SSPCLK = 480 * 18 / 29 / 1 = 297.731 MHz
 420          * SSP bit rate = SSPCLK / (CLOCK_DIVIDE * (1 + CLOCK_RATE)),
 421          * CLOCK_DIVIDE has to be an even value from 2 to 254, and
 422          * CLOCK_RATE could be any integer from 0 to 255.
 423          */
 424         mmc->f_min = 400000;
 425         mmc->f_max = mxc_get_clock(MXC_SSP0_CLK + id) * 1000 / 2;
 426         mmc->b_max = 0x20;
 427
 428         mmc_register(mmc);
 429         return 0;
 430 }