Merge branch 'master' of git://git.denx.de/u-boot-nand-flash
[karo-tx-uboot.git] / drivers / mtd / nand / mxs_nand.c
1 /*
2  * Freescale i.MX28 NAND flash driver
3  *
4  * Copyright (C) 2011 Marek Vasut <marek.vasut@gmail.com>
5  * on behalf of DENX Software Engineering GmbH
6  *
7  * Based on code from LTIB:
8  * Freescale GPMI NFC NAND Flash Driver
9  *
10  * Copyright (C) 2010 Freescale Semiconductor, Inc.
11  * Copyright (C) 2008 Embedded Alley Solutions, Inc.
12  *
13  * This program is free software; you can redistribute it and/or modify
14  * it under the terms of the GNU General Public License as published by
15  * the Free Software Foundation; either version 2 of the License, or
16  * (at your option) any later version.
17  *
18  * This program is distributed in the hope that it will be useful,
19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
21  * GNU General Public License for more details.
22  *
23  * You should have received a copy of the GNU General Public License along
24  * with this program; if not, write to the Free Software Foundation, Inc.,
25  * 51 Franklin Street, Fifth Floor, Boston, MA 02110-1301 USA.
26  */
27
28 #include <common.h>
29 #include <linux/mtd/mtd.h>
30 #include <linux/mtd/nand.h>
31 #include <linux/types.h>
32 #include <malloc.h>
33 #include <asm/errno.h>
34 #include <asm/io.h>
35 #include <asm/arch/clock.h>
36 #include <asm/arch/imx-regs.h>
37 #include <asm/imx-common/regs-bch.h>
38 #include <asm/imx-common/regs-gpmi.h>
39 #include <asm/arch/sys_proto.h>
40 #include <asm/imx-common/dma.h>
41
42 #define MXS_NAND_DMA_DESCRIPTOR_COUNT           4
43
44 #define MXS_NAND_CHUNK_DATA_CHUNK_SIZE          512
45 #if defined(CONFIG_MX6)
46 #define MXS_NAND_CHUNK_DATA_CHUNK_SIZE_SHIFT    2
47 #else
48 #define MXS_NAND_CHUNK_DATA_CHUNK_SIZE_SHIFT    0
49 #endif
50 #define MXS_NAND_METADATA_SIZE                  10
51
52 #define MXS_NAND_COMMAND_BUFFER_SIZE            32
53
54 #define MXS_NAND_BCH_TIMEOUT                    10000
55
56 struct mxs_nand_info {
57         int             cur_chip;
58
59         uint32_t        cmd_queue_len;
60         uint32_t        data_buf_size;
61
62         uint8_t         *cmd_buf;
63         uint8_t         *data_buf;
64         uint8_t         *oob_buf;
65
66         uint8_t         marking_block_bad;
67         uint8_t         raw_oob_mode;
68
69         /* Functions with altered behaviour */
70         int             (*hooked_read_oob)(struct mtd_info *mtd,
71                                 loff_t from, struct mtd_oob_ops *ops);
72         int             (*hooked_write_oob)(struct mtd_info *mtd,
73                                 loff_t to, struct mtd_oob_ops *ops);
74         int             (*hooked_block_markbad)(struct mtd_info *mtd,
75                                 loff_t ofs);
76
77         /* DMA descriptors */
78         struct mxs_dma_desc     **desc;
79         uint32_t                desc_index;
80 };
81
82 struct nand_ecclayout fake_ecc_layout;
83
84 /*
85  * Cache management functions
86  */
87 #ifndef CONFIG_SYS_DCACHE_OFF
88 static void mxs_nand_flush_data_buf(struct mxs_nand_info *info)
89 {
90         uint32_t addr = (uint32_t)info->data_buf;
91
92         flush_dcache_range(addr, addr + info->data_buf_size);
93 }
94
95 static void mxs_nand_inval_data_buf(struct mxs_nand_info *info)
96 {
97         uint32_t addr = (uint32_t)info->data_buf;
98
99         invalidate_dcache_range(addr, addr + info->data_buf_size);
100 }
101
102 static void mxs_nand_flush_cmd_buf(struct mxs_nand_info *info)
103 {
104         uint32_t addr = (uint32_t)info->cmd_buf;
105
106         flush_dcache_range(addr, addr + MXS_NAND_COMMAND_BUFFER_SIZE);
107 }
108 #else
109 static inline void mxs_nand_flush_data_buf(struct mxs_nand_info *info) {}
110 static inline void mxs_nand_inval_data_buf(struct mxs_nand_info *info) {}
111 static inline void mxs_nand_flush_cmd_buf(struct mxs_nand_info *info) {}
112 #endif
113
114 static struct mxs_dma_desc *mxs_nand_get_dma_desc(struct mxs_nand_info *info)
115 {
116         struct mxs_dma_desc *desc;
117
118         if (info->desc_index >= MXS_NAND_DMA_DESCRIPTOR_COUNT) {
119                 printf("MXS NAND: Too many DMA descriptors requested\n");
120                 return NULL;
121         }
122
123         desc = info->desc[info->desc_index];
124         info->desc_index++;
125
126         return desc;
127 }
128
129 static void mxs_nand_return_dma_descs(struct mxs_nand_info *info)
130 {
131         int i;
132         struct mxs_dma_desc *desc;
133
134         for (i = 0; i < info->desc_index; i++) {
135                 desc = info->desc[i];
136                 memset(desc, 0, sizeof(struct mxs_dma_desc));
137                 desc->address = (dma_addr_t)desc;
138         }
139
140         info->desc_index = 0;
141 }
142
143 static uint32_t mxs_nand_ecc_chunk_cnt(uint32_t page_data_size)
144 {
145         return page_data_size / MXS_NAND_CHUNK_DATA_CHUNK_SIZE;
146 }
147
148 static uint32_t mxs_nand_ecc_size_in_bits(uint32_t ecc_strength)
149 {
150         return ecc_strength * 13;
151 }
152
153 static uint32_t mxs_nand_aux_status_offset(void)
154 {
155         return (MXS_NAND_METADATA_SIZE + 0x3) & ~0x3;
156 }
157
158 static inline uint32_t mxs_nand_get_ecc_strength(uint32_t page_data_size,
159                                                 uint32_t page_oob_size)
160 {
161         if (page_data_size == 2048)
162                 return 8;
163
164         if (page_data_size == 4096) {
165                 if (page_oob_size == 128)
166                         return 8;
167
168                 if (page_oob_size == 218)
169                         return 16;
170         }
171
172         return 0;
173 }
174
175 static inline uint32_t mxs_nand_get_mark_offset(uint32_t page_data_size,
176                                                 uint32_t ecc_strength)
177 {
178         uint32_t chunk_data_size_in_bits;
179         uint32_t chunk_ecc_size_in_bits;
180         uint32_t chunk_total_size_in_bits;
181         uint32_t block_mark_chunk_number;
182         uint32_t block_mark_chunk_bit_offset;
183         uint32_t block_mark_bit_offset;
184
185         chunk_data_size_in_bits = MXS_NAND_CHUNK_DATA_CHUNK_SIZE * 8;
186         chunk_ecc_size_in_bits  = mxs_nand_ecc_size_in_bits(ecc_strength);
187
188         chunk_total_size_in_bits =
189                         chunk_data_size_in_bits + chunk_ecc_size_in_bits;
190
191         /* Compute the bit offset of the block mark within the physical page. */
192         block_mark_bit_offset = page_data_size * 8;
193
194         /* Subtract the metadata bits. */
195         block_mark_bit_offset -= MXS_NAND_METADATA_SIZE * 8;
196
197         /*
198          * Compute the chunk number (starting at zero) in which the block mark
199          * appears.
200          */
201         block_mark_chunk_number =
202                         block_mark_bit_offset / chunk_total_size_in_bits;
203
204         /*
205          * Compute the bit offset of the block mark within its chunk, and
206          * validate it.
207          */
208         block_mark_chunk_bit_offset = block_mark_bit_offset -
209                         (block_mark_chunk_number * chunk_total_size_in_bits);
210
211         if (block_mark_chunk_bit_offset > chunk_data_size_in_bits)
212                 return 1;
213
214         /*
215          * Now that we know the chunk number in which the block mark appears,
216          * we can subtract all the ECC bits that appear before it.
217          */
218         block_mark_bit_offset -=
219                 block_mark_chunk_number * chunk_ecc_size_in_bits;
220
221         return block_mark_bit_offset;
222 }
223
224 static uint32_t mxs_nand_mark_byte_offset(struct mtd_info *mtd)
225 {
226         uint32_t ecc_strength;
227         ecc_strength = mxs_nand_get_ecc_strength(mtd->writesize, mtd->oobsize);
228         return mxs_nand_get_mark_offset(mtd->writesize, ecc_strength) >> 3;
229 }
230
231 static uint32_t mxs_nand_mark_bit_offset(struct mtd_info *mtd)
232 {
233         uint32_t ecc_strength;
234         ecc_strength = mxs_nand_get_ecc_strength(mtd->writesize, mtd->oobsize);
235         return mxs_nand_get_mark_offset(mtd->writesize, ecc_strength) & 0x7;
236 }
237
238 /*
239  * Wait for BCH complete IRQ and clear the IRQ
240  */
241 static int mxs_nand_wait_for_bch_complete(void)
242 {
243         struct mxs_bch_regs *bch_regs = (struct mxs_bch_regs *)MXS_BCH_BASE;
244         int timeout = MXS_NAND_BCH_TIMEOUT;
245         int ret;
246
247         ret = mxs_wait_mask_set(&bch_regs->hw_bch_ctrl_reg,
248                 BCH_CTRL_COMPLETE_IRQ, timeout);
249
250         writel(BCH_CTRL_COMPLETE_IRQ, &bch_regs->hw_bch_ctrl_clr);
251
252         return ret;
253 }
254
255 /*
256  * This is the function that we install in the cmd_ctrl function pointer of the
257  * owning struct nand_chip. The only functions in the reference implementation
258  * that use these functions pointers are cmdfunc and select_chip.
259  *
260  * In this driver, we implement our own select_chip, so this function will only
261  * be called by the reference implementation's cmdfunc. For this reason, we can
262  * ignore the chip enable bit and concentrate only on sending bytes to the NAND
263  * Flash.
264  */
265 static void mxs_nand_cmd_ctrl(struct mtd_info *mtd, int data, unsigned int ctrl)
266 {
267         struct nand_chip *nand = mtd->priv;
268         struct mxs_nand_info *nand_info = nand->priv;
269         struct mxs_dma_desc *d;
270         uint32_t channel = MXS_DMA_CHANNEL_AHB_APBH_GPMI0 + nand_info->cur_chip;
271         int ret;
272
273         /*
274          * If this condition is true, something is _VERY_ wrong in MTD
275          * subsystem!
276          */
277         if (nand_info->cmd_queue_len == MXS_NAND_COMMAND_BUFFER_SIZE) {
278                 printf("MXS NAND: Command queue too long\n");
279                 return;
280         }
281
282         /*
283          * Every operation begins with a command byte and a series of zero or
284          * more address bytes. These are distinguished by either the Address
285          * Latch Enable (ALE) or Command Latch Enable (CLE) signals being
286          * asserted. When MTD is ready to execute the command, it will
287          * deasert both latch enables.
288          *
289          * Rather than run a separate DMA operation for every single byte, we
290          * queue them up and run a single DMA operation for the entire series
291          * of command and data bytes.
292          */
293         if (ctrl & (NAND_ALE | NAND_CLE)) {
294                 if (data != NAND_CMD_NONE)
295                         nand_info->cmd_buf[nand_info->cmd_queue_len++] = data;
296                 return;
297         }
298
299         /*
300          * If control arrives here, MTD has deasserted both the ALE and CLE,
301          * which means it's ready to run an operation. Check if we have any
302          * bytes to send.
303          */
304         if (nand_info->cmd_queue_len == 0)
305                 return;
306
307         /* Compile the DMA descriptor -- a descriptor that sends command. */
308         d = mxs_nand_get_dma_desc(nand_info);
309         d->cmd.data =
310                 MXS_DMA_DESC_COMMAND_DMA_READ | MXS_DMA_DESC_IRQ |
311                 MXS_DMA_DESC_CHAIN | MXS_DMA_DESC_DEC_SEM |
312                 MXS_DMA_DESC_WAIT4END | (3 << MXS_DMA_DESC_PIO_WORDS_OFFSET) |
313                 (nand_info->cmd_queue_len << MXS_DMA_DESC_BYTES_OFFSET);
314
315         d->cmd.address = (dma_addr_t)nand_info->cmd_buf;
316
317         d->cmd.pio_words[0] =
318                 GPMI_CTRL0_COMMAND_MODE_WRITE |
319                 GPMI_CTRL0_WORD_LENGTH |
320                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
321                 GPMI_CTRL0_ADDRESS_NAND_CLE |
322                 GPMI_CTRL0_ADDRESS_INCREMENT |
323                 nand_info->cmd_queue_len;
324
325         mxs_dma_desc_append(channel, d);
326
327         /* Flush caches */
328         mxs_nand_flush_cmd_buf(nand_info);
329
330         /* Execute the DMA chain. */
331         ret = mxs_dma_go(channel);
332         if (ret)
333                 printf("MXS NAND: Error sending command\n");
334
335         mxs_nand_return_dma_descs(nand_info);
336
337         /* Reset the command queue. */
338         nand_info->cmd_queue_len = 0;
339 }
340
341 /*
342  * Test if the NAND flash is ready.
343  */
344 static int mxs_nand_device_ready(struct mtd_info *mtd)
345 {
346         struct nand_chip *chip = mtd->priv;
347         struct mxs_nand_info *nand_info = chip->priv;
348         struct mxs_gpmi_regs *gpmi_regs =
349                 (struct mxs_gpmi_regs *)MXS_GPMI_BASE;
350         uint32_t tmp;
351
352         tmp = readl(&gpmi_regs->hw_gpmi_stat);
353         tmp >>= (GPMI_STAT_READY_BUSY_OFFSET + nand_info->cur_chip);
354
355         return tmp & 1;
356 }
357
358 /*
359  * Select the NAND chip.
360  */
361 static void mxs_nand_select_chip(struct mtd_info *mtd, int chip)
362 {
363         struct nand_chip *nand = mtd->priv;
364         struct mxs_nand_info *nand_info = nand->priv;
365
366         nand_info->cur_chip = chip;
367 }
368
369 /*
370  * Handle block mark swapping.
371  *
372  * Note that, when this function is called, it doesn't know whether it's
373  * swapping the block mark, or swapping it *back* -- but it doesn't matter
374  * because the the operation is the same.
375  */
376 static void mxs_nand_swap_block_mark(struct mtd_info *mtd,
377                                         uint8_t *data_buf, uint8_t *oob_buf)
378 {
379         uint32_t bit_offset;
380         uint32_t buf_offset;
381
382         uint32_t src;
383         uint32_t dst;
384
385         bit_offset = mxs_nand_mark_bit_offset(mtd);
386         buf_offset = mxs_nand_mark_byte_offset(mtd);
387
388         /*
389          * Get the byte from the data area that overlays the block mark. Since
390          * the ECC engine applies its own view to the bits in the page, the
391          * physical block mark won't (in general) appear on a byte boundary in
392          * the data.
393          */
394         src = data_buf[buf_offset] >> bit_offset;
395         src |= data_buf[buf_offset + 1] << (8 - bit_offset);
396
397         dst = oob_buf[0];
398
399         oob_buf[0] = src;
400
401         data_buf[buf_offset] &= ~(0xff << bit_offset);
402         data_buf[buf_offset + 1] &= 0xff << bit_offset;
403
404         data_buf[buf_offset] |= dst << bit_offset;
405         data_buf[buf_offset + 1] |= dst >> (8 - bit_offset);
406 }
407
408 /*
409  * Read data from NAND.
410  */
411 static void mxs_nand_read_buf(struct mtd_info *mtd, uint8_t *buf, int length)
412 {
413         struct nand_chip *nand = mtd->priv;
414         struct mxs_nand_info *nand_info = nand->priv;
415         struct mxs_dma_desc *d;
416         uint32_t channel = MXS_DMA_CHANNEL_AHB_APBH_GPMI0 + nand_info->cur_chip;
417         int ret;
418
419         if (length > NAND_MAX_PAGESIZE) {
420                 printf("MXS NAND: DMA buffer too big\n");
421                 return;
422         }
423
424         if (!buf) {
425                 printf("MXS NAND: DMA buffer is NULL\n");
426                 return;
427         }
428
429         /* Compile the DMA descriptor - a descriptor that reads data. */
430         d = mxs_nand_get_dma_desc(nand_info);
431         d->cmd.data =
432                 MXS_DMA_DESC_COMMAND_DMA_WRITE | MXS_DMA_DESC_IRQ |
433                 MXS_DMA_DESC_DEC_SEM | MXS_DMA_DESC_WAIT4END |
434                 (1 << MXS_DMA_DESC_PIO_WORDS_OFFSET) |
435                 (length << MXS_DMA_DESC_BYTES_OFFSET);
436
437         d->cmd.address = (dma_addr_t)nand_info->data_buf;
438
439         d->cmd.pio_words[0] =
440                 GPMI_CTRL0_COMMAND_MODE_READ |
441                 GPMI_CTRL0_WORD_LENGTH |
442                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
443                 GPMI_CTRL0_ADDRESS_NAND_DATA |
444                 length;
445
446         mxs_dma_desc_append(channel, d);
447
448         /*
449          * A DMA descriptor that waits for the command to end and the chip to
450          * become ready.
451          *
452          * I think we actually should *not* be waiting for the chip to become
453          * ready because, after all, we don't care. I think the original code
454          * did that and no one has re-thought it yet.
455          */
456         d = mxs_nand_get_dma_desc(nand_info);
457         d->cmd.data =
458                 MXS_DMA_DESC_COMMAND_NO_DMAXFER | MXS_DMA_DESC_IRQ |
459                 MXS_DMA_DESC_NAND_WAIT_4_READY | MXS_DMA_DESC_DEC_SEM |
460                 MXS_DMA_DESC_WAIT4END | (4 << MXS_DMA_DESC_PIO_WORDS_OFFSET);
461
462         d->cmd.address = 0;
463
464         d->cmd.pio_words[0] =
465                 GPMI_CTRL0_COMMAND_MODE_WAIT_FOR_READY |
466                 GPMI_CTRL0_WORD_LENGTH |
467                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
468                 GPMI_CTRL0_ADDRESS_NAND_DATA;
469
470         mxs_dma_desc_append(channel, d);
471
472         /* Execute the DMA chain. */
473         ret = mxs_dma_go(channel);
474         if (ret) {
475                 printf("MXS NAND: DMA read error\n");
476                 goto rtn;
477         }
478
479         /* Invalidate caches */
480         mxs_nand_inval_data_buf(nand_info);
481
482         memcpy(buf, nand_info->data_buf, length);
483
484 rtn:
485         mxs_nand_return_dma_descs(nand_info);
486 }
487
488 /*
489  * Write data to NAND.
490  */
491 static void mxs_nand_write_buf(struct mtd_info *mtd, const uint8_t *buf,
492                                 int length)
493 {
494         struct nand_chip *nand = mtd->priv;
495         struct mxs_nand_info *nand_info = nand->priv;
496         struct mxs_dma_desc *d;
497         uint32_t channel = MXS_DMA_CHANNEL_AHB_APBH_GPMI0 + nand_info->cur_chip;
498         int ret;
499
500         if (length > NAND_MAX_PAGESIZE) {
501                 printf("MXS NAND: DMA buffer too big\n");
502                 return;
503         }
504
505         if (!buf) {
506                 printf("MXS NAND: DMA buffer is NULL\n");
507                 return;
508         }
509
510         memcpy(nand_info->data_buf, buf, length);
511
512         /* Compile the DMA descriptor - a descriptor that writes data. */
513         d = mxs_nand_get_dma_desc(nand_info);
514         d->cmd.data =
515                 MXS_DMA_DESC_COMMAND_DMA_READ | MXS_DMA_DESC_IRQ |
516                 MXS_DMA_DESC_DEC_SEM | MXS_DMA_DESC_WAIT4END |
517                 (4 << MXS_DMA_DESC_PIO_WORDS_OFFSET) |
518                 (length << MXS_DMA_DESC_BYTES_OFFSET);
519
520         d->cmd.address = (dma_addr_t)nand_info->data_buf;
521
522         d->cmd.pio_words[0] =
523                 GPMI_CTRL0_COMMAND_MODE_WRITE |
524                 GPMI_CTRL0_WORD_LENGTH |
525                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
526                 GPMI_CTRL0_ADDRESS_NAND_DATA |
527                 length;
528
529         mxs_dma_desc_append(channel, d);
530
531         /* Flush caches */
532         mxs_nand_flush_data_buf(nand_info);
533
534         /* Execute the DMA chain. */
535         ret = mxs_dma_go(channel);
536         if (ret)
537                 printf("MXS NAND: DMA write error\n");
538
539         mxs_nand_return_dma_descs(nand_info);
540 }
541
542 /*
543  * Read a single byte from NAND.
544  */
545 static uint8_t mxs_nand_read_byte(struct mtd_info *mtd)
546 {
547         uint8_t buf;
548         mxs_nand_read_buf(mtd, &buf, 1);
549         return buf;
550 }
551
552 /*
553  * Read a page from NAND.
554  */
555 static int mxs_nand_ecc_read_page(struct mtd_info *mtd, struct nand_chip *nand,
556                                         uint8_t *buf, int oob_required,
557                                         int page)
558 {
559         struct mxs_nand_info *nand_info = nand->priv;
560         struct mxs_dma_desc *d;
561         uint32_t channel = MXS_DMA_CHANNEL_AHB_APBH_GPMI0 + nand_info->cur_chip;
562         uint32_t corrected = 0, failed = 0;
563         uint8_t *status;
564         int i, ret;
565
566         /* Compile the DMA descriptor - wait for ready. */
567         d = mxs_nand_get_dma_desc(nand_info);
568         d->cmd.data =
569                 MXS_DMA_DESC_COMMAND_NO_DMAXFER | MXS_DMA_DESC_CHAIN |
570                 MXS_DMA_DESC_NAND_WAIT_4_READY | MXS_DMA_DESC_WAIT4END |
571                 (1 << MXS_DMA_DESC_PIO_WORDS_OFFSET);
572
573         d->cmd.address = 0;
574
575         d->cmd.pio_words[0] =
576                 GPMI_CTRL0_COMMAND_MODE_WAIT_FOR_READY |
577                 GPMI_CTRL0_WORD_LENGTH |
578                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
579                 GPMI_CTRL0_ADDRESS_NAND_DATA;
580
581         mxs_dma_desc_append(channel, d);
582
583         /* Compile the DMA descriptor - enable the BCH block and read. */
584         d = mxs_nand_get_dma_desc(nand_info);
585         d->cmd.data =
586                 MXS_DMA_DESC_COMMAND_NO_DMAXFER | MXS_DMA_DESC_CHAIN |
587                 MXS_DMA_DESC_WAIT4END | (6 << MXS_DMA_DESC_PIO_WORDS_OFFSET);
588
589         d->cmd.address = 0;
590
591         d->cmd.pio_words[0] =
592                 GPMI_CTRL0_COMMAND_MODE_READ |
593                 GPMI_CTRL0_WORD_LENGTH |
594                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
595                 GPMI_CTRL0_ADDRESS_NAND_DATA |
596                 (mtd->writesize + mtd->oobsize);
597         d->cmd.pio_words[1] = 0;
598         d->cmd.pio_words[2] =
599                 GPMI_ECCCTRL_ENABLE_ECC |
600                 GPMI_ECCCTRL_ECC_CMD_DECODE |
601                 GPMI_ECCCTRL_BUFFER_MASK_BCH_PAGE;
602         d->cmd.pio_words[3] = mtd->writesize + mtd->oobsize;
603         d->cmd.pio_words[4] = (dma_addr_t)nand_info->data_buf;
604         d->cmd.pio_words[5] = (dma_addr_t)nand_info->oob_buf;
605
606         mxs_dma_desc_append(channel, d);
607
608         /* Compile the DMA descriptor - disable the BCH block. */
609         d = mxs_nand_get_dma_desc(nand_info);
610         d->cmd.data =
611                 MXS_DMA_DESC_COMMAND_NO_DMAXFER | MXS_DMA_DESC_CHAIN |
612                 MXS_DMA_DESC_NAND_WAIT_4_READY | MXS_DMA_DESC_WAIT4END |
613                 (3 << MXS_DMA_DESC_PIO_WORDS_OFFSET);
614
615         d->cmd.address = 0;
616
617         d->cmd.pio_words[0] =
618                 GPMI_CTRL0_COMMAND_MODE_WAIT_FOR_READY |
619                 GPMI_CTRL0_WORD_LENGTH |
620                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
621                 GPMI_CTRL0_ADDRESS_NAND_DATA |
622                 (mtd->writesize + mtd->oobsize);
623         d->cmd.pio_words[1] = 0;
624         d->cmd.pio_words[2] = 0;
625
626         mxs_dma_desc_append(channel, d);
627
628         /* Compile the DMA descriptor - deassert the NAND lock and interrupt. */
629         d = mxs_nand_get_dma_desc(nand_info);
630         d->cmd.data =
631                 MXS_DMA_DESC_COMMAND_NO_DMAXFER | MXS_DMA_DESC_IRQ |
632                 MXS_DMA_DESC_DEC_SEM;
633
634         d->cmd.address = 0;
635
636         mxs_dma_desc_append(channel, d);
637
638         /* Execute the DMA chain. */
639         ret = mxs_dma_go(channel);
640         if (ret) {
641                 printf("MXS NAND: DMA read error\n");
642                 goto rtn;
643         }
644
645         ret = mxs_nand_wait_for_bch_complete();
646         if (ret) {
647                 printf("MXS NAND: BCH read timeout\n");
648                 goto rtn;
649         }
650
651         /* Invalidate caches */
652         mxs_nand_inval_data_buf(nand_info);
653
654         /* Read DMA completed, now do the mark swapping. */
655         mxs_nand_swap_block_mark(mtd, nand_info->data_buf, nand_info->oob_buf);
656
657         /* Loop over status bytes, accumulating ECC status. */
658         status = nand_info->oob_buf + mxs_nand_aux_status_offset();
659         for (i = 0; i < mxs_nand_ecc_chunk_cnt(mtd->writesize); i++) {
660                 if (status[i] == 0x00)
661                         continue;
662
663                 if (status[i] == 0xff)
664                         continue;
665
666                 if (status[i] == 0xfe) {
667                         failed++;
668                         continue;
669                 }
670
671                 corrected += status[i];
672         }
673
674         /* Propagate ECC status to the owning MTD. */
675         mtd->ecc_stats.failed += failed;
676         mtd->ecc_stats.corrected += corrected;
677
678         /*
679          * It's time to deliver the OOB bytes. See mxs_nand_ecc_read_oob() for
680          * details about our policy for delivering the OOB.
681          *
682          * We fill the caller's buffer with set bits, and then copy the block
683          * mark to the caller's buffer. Note that, if block mark swapping was
684          * necessary, it has already been done, so we can rely on the first
685          * byte of the auxiliary buffer to contain the block mark.
686          */
687         memset(nand->oob_poi, 0xff, mtd->oobsize);
688
689         nand->oob_poi[0] = nand_info->oob_buf[0];
690
691         memcpy(buf, nand_info->data_buf, mtd->writesize);
692
693 rtn:
694         mxs_nand_return_dma_descs(nand_info);
695
696         return ret;
697 }
698
699 /*
700  * Write a page to NAND.
701  */
702 static int mxs_nand_ecc_write_page(struct mtd_info *mtd,
703                                 struct nand_chip *nand, const uint8_t *buf,
704                                 int oob_required)
705 {
706         struct mxs_nand_info *nand_info = nand->priv;
707         struct mxs_dma_desc *d;
708         uint32_t channel = MXS_DMA_CHANNEL_AHB_APBH_GPMI0 + nand_info->cur_chip;
709         int ret;
710
711         memcpy(nand_info->data_buf, buf, mtd->writesize);
712         memcpy(nand_info->oob_buf, nand->oob_poi, mtd->oobsize);
713
714         /* Handle block mark swapping. */
715         mxs_nand_swap_block_mark(mtd, nand_info->data_buf, nand_info->oob_buf);
716
717         /* Compile the DMA descriptor - write data. */
718         d = mxs_nand_get_dma_desc(nand_info);
719         d->cmd.data =
720                 MXS_DMA_DESC_COMMAND_NO_DMAXFER | MXS_DMA_DESC_IRQ |
721                 MXS_DMA_DESC_DEC_SEM | MXS_DMA_DESC_WAIT4END |
722                 (6 << MXS_DMA_DESC_PIO_WORDS_OFFSET);
723
724         d->cmd.address = 0;
725
726         d->cmd.pio_words[0] =
727                 GPMI_CTRL0_COMMAND_MODE_WRITE |
728                 GPMI_CTRL0_WORD_LENGTH |
729                 (nand_info->cur_chip << GPMI_CTRL0_CS_OFFSET) |
730                 GPMI_CTRL0_ADDRESS_NAND_DATA;
731         d->cmd.pio_words[1] = 0;
732         d->cmd.pio_words[2] =
733                 GPMI_ECCCTRL_ENABLE_ECC |
734                 GPMI_ECCCTRL_ECC_CMD_ENCODE |
735                 GPMI_ECCCTRL_BUFFER_MASK_BCH_PAGE;
736         d->cmd.pio_words[3] = (mtd->writesize + mtd->oobsize);
737         d->cmd.pio_words[4] = (dma_addr_t)nand_info->data_buf;
738         d->cmd.pio_words[5] = (dma_addr_t)nand_info->oob_buf;
739
740         mxs_dma_desc_append(channel, d);
741
742         /* Flush caches */
743         mxs_nand_flush_data_buf(nand_info);
744
745         /* Execute the DMA chain. */
746         ret = mxs_dma_go(channel);
747         if (ret) {
748                 printf("MXS NAND: DMA write error\n");
749                 goto rtn;
750         }
751
752         ret = mxs_nand_wait_for_bch_complete();
753         if (ret) {
754                 printf("MXS NAND: BCH write timeout\n");
755                 goto rtn;
756         }
757
758 rtn:
759         mxs_nand_return_dma_descs(nand_info);
760         return 0;
761 }
762
763 /*
764  * Read OOB from NAND.
765  *
766  * This function is a veneer that replaces the function originally installed by
767  * the NAND Flash MTD code.
768  */
769 static int mxs_nand_hook_read_oob(struct mtd_info *mtd, loff_t from,
770                                         struct mtd_oob_ops *ops)
771 {
772         struct nand_chip *chip = mtd->priv;
773         struct mxs_nand_info *nand_info = chip->priv;
774         int ret;
775
776         if (ops->mode == MTD_OPS_RAW)
777                 nand_info->raw_oob_mode = 1;
778         else
779                 nand_info->raw_oob_mode = 0;
780
781         ret = nand_info->hooked_read_oob(mtd, from, ops);
782
783         nand_info->raw_oob_mode = 0;
784
785         return ret;
786 }
787
788 /*
789  * Write OOB to NAND.
790  *
791  * This function is a veneer that replaces the function originally installed by
792  * the NAND Flash MTD code.
793  */
794 static int mxs_nand_hook_write_oob(struct mtd_info *mtd, loff_t to,
795                                         struct mtd_oob_ops *ops)
796 {
797         struct nand_chip *chip = mtd->priv;
798         struct mxs_nand_info *nand_info = chip->priv;
799         int ret;
800
801         if (ops->mode == MTD_OPS_RAW)
802                 nand_info->raw_oob_mode = 1;
803         else
804                 nand_info->raw_oob_mode = 0;
805
806         ret = nand_info->hooked_write_oob(mtd, to, ops);
807
808         nand_info->raw_oob_mode = 0;
809
810         return ret;
811 }
812
813 /*
814  * Mark a block bad in NAND.
815  *
816  * This function is a veneer that replaces the function originally installed by
817  * the NAND Flash MTD code.
818  */
819 static int mxs_nand_hook_block_markbad(struct mtd_info *mtd, loff_t ofs)
820 {
821         struct nand_chip *chip = mtd->priv;
822         struct mxs_nand_info *nand_info = chip->priv;
823         int ret;
824
825         nand_info->marking_block_bad = 1;
826
827         ret = nand_info->hooked_block_markbad(mtd, ofs);
828
829         nand_info->marking_block_bad = 0;
830
831         return ret;
832 }
833
834 /*
835  * There are several places in this driver where we have to handle the OOB and
836  * block marks. This is the function where things are the most complicated, so
837  * this is where we try to explain it all. All the other places refer back to
838  * here.
839  *
840  * These are the rules, in order of decreasing importance:
841  *
842  * 1) Nothing the caller does can be allowed to imperil the block mark, so all
843  *    write operations take measures to protect it.
844  *
845  * 2) In read operations, the first byte of the OOB we return must reflect the
846  *    true state of the block mark, no matter where that block mark appears in
847  *    the physical page.
848  *
849  * 3) ECC-based read operations return an OOB full of set bits (since we never
850  *    allow ECC-based writes to the OOB, it doesn't matter what ECC-based reads
851  *    return).
852  *
853  * 4) "Raw" read operations return a direct view of the physical bytes in the
854  *    page, using the conventional definition of which bytes are data and which
855  *    are OOB. This gives the caller a way to see the actual, physical bytes
856  *    in the page, without the distortions applied by our ECC engine.
857  *
858  * What we do for this specific read operation depends on whether we're doing
859  * "raw" read, or an ECC-based read.
860  *
861  * It turns out that knowing whether we want an "ECC-based" or "raw" read is not
862  * easy. When reading a page, for example, the NAND Flash MTD code calls our
863  * ecc.read_page or ecc.read_page_raw function. Thus, the fact that MTD wants an
864  * ECC-based or raw view of the page is implicit in which function it calls
865  * (there is a similar pair of ECC-based/raw functions for writing).
866  *
867  * Since MTD assumes the OOB is not covered by ECC, there is no pair of
868  * ECC-based/raw functions for reading or or writing the OOB. The fact that the
869  * caller wants an ECC-based or raw view of the page is not propagated down to
870  * this driver.
871  *
872  * Since our OOB *is* covered by ECC, we need this information. So, we hook the
873  * ecc.read_oob and ecc.write_oob function pointers in the owning
874  * struct mtd_info with our own functions. These hook functions set the
875  * raw_oob_mode field so that, when control finally arrives here, we'll know
876  * what to do.
877  */
878 static int mxs_nand_ecc_read_oob(struct mtd_info *mtd, struct nand_chip *nand,
879                                 int page)
880 {
881         struct mxs_nand_info *nand_info = nand->priv;
882
883         /*
884          * First, fill in the OOB buffer. If we're doing a raw read, we need to
885          * get the bytes from the physical page. If we're not doing a raw read,
886          * we need to fill the buffer with set bits.
887          */
888         if (nand_info->raw_oob_mode) {
889                 /*
890                  * If control arrives here, we're doing a "raw" read. Send the
891                  * command to read the conventional OOB and read it.
892                  */
893                 nand->cmdfunc(mtd, NAND_CMD_READ0, mtd->writesize, page);
894                 nand->read_buf(mtd, nand->oob_poi, mtd->oobsize);
895         } else {
896                 /*
897                  * If control arrives here, we're not doing a "raw" read. Fill
898                  * the OOB buffer with set bits and correct the block mark.
899                  */
900                 memset(nand->oob_poi, 0xff, mtd->oobsize);
901
902                 nand->cmdfunc(mtd, NAND_CMD_READ0, mtd->writesize, page);
903                 mxs_nand_read_buf(mtd, nand->oob_poi, 1);
904         }
905
906         return 0;
907
908 }
909
910 /*
911  * Write OOB data to NAND.
912  */
913 static int mxs_nand_ecc_write_oob(struct mtd_info *mtd, struct nand_chip *nand,
914                                         int page)
915 {
916         struct mxs_nand_info *nand_info = nand->priv;
917         uint8_t block_mark = 0;
918
919         /*
920          * There are fundamental incompatibilities between the i.MX GPMI NFC and
921          * the NAND Flash MTD model that make it essentially impossible to write
922          * the out-of-band bytes.
923          *
924          * We permit *ONE* exception. If the *intent* of writing the OOB is to
925          * mark a block bad, we can do that.
926          */
927
928         if (!nand_info->marking_block_bad) {
929                 printf("NXS NAND: Writing OOB isn't supported\n");
930                 return -EIO;
931         }
932
933         /* Write the block mark. */
934         nand->cmdfunc(mtd, NAND_CMD_SEQIN, mtd->writesize, page);
935         nand->write_buf(mtd, &block_mark, 1);
936         nand->cmdfunc(mtd, NAND_CMD_PAGEPROG, -1, -1);
937
938         /* Check if it worked. */
939         if (nand->waitfunc(mtd, nand) & NAND_STATUS_FAIL)
940                 return -EIO;
941
942         return 0;
943 }
944
945 /*
946  * Claims all blocks are good.
947  *
948  * In principle, this function is *only* called when the NAND Flash MTD system
949  * isn't allowed to keep an in-memory bad block table, so it is forced to ask
950  * the driver for bad block information.
951  *
952  * In fact, we permit the NAND Flash MTD system to have an in-memory BBT, so
953  * this function is *only* called when we take it away.
954  *
955  * Thus, this function is only called when we want *all* blocks to look good,
956  * so it *always* return success.
957  */
958 static int mxs_nand_block_bad(struct mtd_info *mtd, loff_t ofs, int getchip)
959 {
960         return 0;
961 }
962
963 /*
964  * Nominally, the purpose of this function is to look for or create the bad
965  * block table. In fact, since the we call this function at the very end of
966  * the initialization process started by nand_scan(), and we doesn't have a
967  * more formal mechanism, we "hook" this function to continue init process.
968  *
969  * At this point, the physical NAND Flash chips have been identified and
970  * counted, so we know the physical geometry. This enables us to make some
971  * important configuration decisions.
972  *
973  * The return value of this function propogates directly back to this driver's
974  * call to nand_scan(). Anything other than zero will cause this driver to
975  * tear everything down and declare failure.
976  */
977 static int mxs_nand_scan_bbt(struct mtd_info *mtd)
978 {
979         struct nand_chip *nand = mtd->priv;
980         struct mxs_nand_info *nand_info = nand->priv;
981         struct mxs_bch_regs *bch_regs = (struct mxs_bch_regs *)MXS_BCH_BASE;
982         uint32_t tmp;
983
984         /* Configure BCH and set NFC geometry */
985         mxs_reset_block(&bch_regs->hw_bch_ctrl_reg);
986
987         /* Configure layout 0 */
988         tmp = (mxs_nand_ecc_chunk_cnt(mtd->writesize) - 1)
989                 << BCH_FLASHLAYOUT0_NBLOCKS_OFFSET;
990         tmp |= MXS_NAND_METADATA_SIZE << BCH_FLASHLAYOUT0_META_SIZE_OFFSET;
991         tmp |= (mxs_nand_get_ecc_strength(mtd->writesize, mtd->oobsize) >> 1)
992                 << BCH_FLASHLAYOUT0_ECC0_OFFSET;
993         tmp |= MXS_NAND_CHUNK_DATA_CHUNK_SIZE
994                 >> MXS_NAND_CHUNK_DATA_CHUNK_SIZE_SHIFT;
995         writel(tmp, &bch_regs->hw_bch_flash0layout0);
996
997         tmp = (mtd->writesize + mtd->oobsize)
998                 << BCH_FLASHLAYOUT1_PAGE_SIZE_OFFSET;
999         tmp |= (mxs_nand_get_ecc_strength(mtd->writesize, mtd->oobsize) >> 1)
1000                 << BCH_FLASHLAYOUT1_ECCN_OFFSET;
1001         tmp |= MXS_NAND_CHUNK_DATA_CHUNK_SIZE
1002                 >> MXS_NAND_CHUNK_DATA_CHUNK_SIZE_SHIFT;
1003         writel(tmp, &bch_regs->hw_bch_flash0layout1);
1004
1005         /* Set *all* chip selects to use layout 0 */
1006         writel(0, &bch_regs->hw_bch_layoutselect);
1007
1008         /* Enable BCH complete interrupt */
1009         writel(BCH_CTRL_COMPLETE_IRQ_EN, &bch_regs->hw_bch_ctrl_set);
1010
1011         /* Hook some operations at the MTD level. */
1012         if (mtd->_read_oob != mxs_nand_hook_read_oob) {
1013                 nand_info->hooked_read_oob = mtd->_read_oob;
1014                 mtd->_read_oob = mxs_nand_hook_read_oob;
1015         }
1016
1017         if (mtd->_write_oob != mxs_nand_hook_write_oob) {
1018                 nand_info->hooked_write_oob = mtd->_write_oob;
1019                 mtd->_write_oob = mxs_nand_hook_write_oob;
1020         }
1021
1022         if (mtd->_block_markbad != mxs_nand_hook_block_markbad) {
1023                 nand_info->hooked_block_markbad = mtd->_block_markbad;
1024                 mtd->_block_markbad = mxs_nand_hook_block_markbad;
1025         }
1026
1027         /* We use the reference implementation for bad block management. */
1028         return nand_default_bbt(mtd);
1029 }
1030
1031 /*
1032  * Allocate DMA buffers
1033  */
1034 int mxs_nand_alloc_buffers(struct mxs_nand_info *nand_info)
1035 {
1036         uint8_t *buf;
1037         const int size = NAND_MAX_PAGESIZE + NAND_MAX_OOBSIZE;
1038
1039         nand_info->data_buf_size = roundup(size, MXS_DMA_ALIGNMENT);
1040
1041         /* DMA buffers */
1042         buf = memalign(MXS_DMA_ALIGNMENT, nand_info->data_buf_size);
1043         if (!buf) {
1044                 printf("MXS NAND: Error allocating DMA buffers\n");
1045                 return -ENOMEM;
1046         }
1047
1048         memset(buf, 0, nand_info->data_buf_size);
1049
1050         nand_info->data_buf = buf;
1051         nand_info->oob_buf = buf + NAND_MAX_PAGESIZE;
1052         /* Command buffers */
1053         nand_info->cmd_buf = memalign(MXS_DMA_ALIGNMENT,
1054                                 MXS_NAND_COMMAND_BUFFER_SIZE);
1055         if (!nand_info->cmd_buf) {
1056                 free(buf);
1057                 printf("MXS NAND: Error allocating command buffers\n");
1058                 return -ENOMEM;
1059         }
1060         memset(nand_info->cmd_buf, 0, MXS_NAND_COMMAND_BUFFER_SIZE);
1061         nand_info->cmd_queue_len = 0;
1062
1063         return 0;
1064 }
1065
1066 /*
1067  * Initializes the NFC hardware.
1068  */
1069 int mxs_nand_init(struct mxs_nand_info *info)
1070 {
1071         struct mxs_gpmi_regs *gpmi_regs =
1072                 (struct mxs_gpmi_regs *)MXS_GPMI_BASE;
1073         struct mxs_bch_regs *bch_regs =
1074                 (struct mxs_bch_regs *)MXS_BCH_BASE;
1075         int i = 0, j;
1076
1077         info->desc = malloc(sizeof(struct mxs_dma_desc *) *
1078                                 MXS_NAND_DMA_DESCRIPTOR_COUNT);
1079         if (!info->desc)
1080                 goto err1;
1081
1082         /* Allocate the DMA descriptors. */
1083         for (i = 0; i < MXS_NAND_DMA_DESCRIPTOR_COUNT; i++) {
1084                 info->desc[i] = mxs_dma_desc_alloc();
1085                 if (!info->desc[i])
1086                         goto err2;
1087         }
1088
1089         /* Init the DMA controller. */
1090         for (j = MXS_DMA_CHANNEL_AHB_APBH_GPMI0;
1091                 j <= MXS_DMA_CHANNEL_AHB_APBH_GPMI7; j++) {
1092                 if (mxs_dma_init_channel(j))
1093                         goto err3;
1094         }
1095
1096         /* Reset the GPMI block. */
1097         mxs_reset_block(&gpmi_regs->hw_gpmi_ctrl0_reg);
1098         mxs_reset_block(&bch_regs->hw_bch_ctrl_reg);
1099
1100         /*
1101          * Choose NAND mode, set IRQ polarity, disable write protection and
1102          * select BCH ECC.
1103          */
1104         clrsetbits_le32(&gpmi_regs->hw_gpmi_ctrl1,
1105                         GPMI_CTRL1_GPMI_MODE,
1106                         GPMI_CTRL1_ATA_IRQRDY_POLARITY | GPMI_CTRL1_DEV_RESET |
1107                         GPMI_CTRL1_BCH_MODE);
1108
1109         return 0;
1110
1111 err3:
1112         for (--j; j >= 0; j--)
1113                 mxs_dma_release(j);
1114 err2:
1115         free(info->desc);
1116 err1:
1117         for (--i; i >= 0; i--)
1118                 mxs_dma_desc_free(info->desc[i]);
1119         printf("MXS NAND: Unable to allocate DMA descriptors\n");
1120         return -ENOMEM;
1121 }
1122
1123 /*!
1124  * This function is called during the driver binding process.
1125  *
1126  * @param   pdev  the device structure used to store device specific
1127  *                information that is used by the suspend, resume and
1128  *                remove functions
1129  *
1130  * @return  The function always returns 0.
1131  */
1132 int board_nand_init(struct nand_chip *nand)
1133 {
1134         struct mxs_nand_info *nand_info;
1135         int err;
1136
1137         nand_info = malloc(sizeof(struct mxs_nand_info));
1138         if (!nand_info) {
1139                 printf("MXS NAND: Failed to allocate private data\n");
1140                 return -ENOMEM;
1141         }
1142         memset(nand_info, 0, sizeof(struct mxs_nand_info));
1143
1144         err = mxs_nand_alloc_buffers(nand_info);
1145         if (err)
1146                 goto err1;
1147
1148         err = mxs_nand_init(nand_info);
1149         if (err)
1150                 goto err2;
1151
1152         memset(&fake_ecc_layout, 0, sizeof(fake_ecc_layout));
1153
1154         nand->priv = nand_info;
1155         nand->options |= NAND_NO_SUBPAGE_WRITE;
1156
1157         nand->cmd_ctrl          = mxs_nand_cmd_ctrl;
1158
1159         nand->dev_ready         = mxs_nand_device_ready;
1160         nand->select_chip       = mxs_nand_select_chip;
1161         nand->block_bad         = mxs_nand_block_bad;
1162         nand->scan_bbt          = mxs_nand_scan_bbt;
1163
1164         nand->read_byte         = mxs_nand_read_byte;
1165
1166         nand->read_buf          = mxs_nand_read_buf;
1167         nand->write_buf         = mxs_nand_write_buf;
1168
1169         nand->ecc.read_page     = mxs_nand_ecc_read_page;
1170         nand->ecc.write_page    = mxs_nand_ecc_write_page;
1171         nand->ecc.read_oob      = mxs_nand_ecc_read_oob;
1172         nand->ecc.write_oob     = mxs_nand_ecc_write_oob;
1173
1174         nand->ecc.layout        = &fake_ecc_layout;
1175         nand->ecc.mode          = NAND_ECC_HW;
1176         nand->ecc.bytes         = 9;
1177         nand->ecc.size          = 512;
1178         nand->ecc.strength      = 8;
1179
1180         return 0;
1181
1182 err2:
1183         free(nand_info->data_buf);
1184         free(nand_info->cmd_buf);
1185 err1:
1186         free(nand_info);
1187         return err;
1188 }