include/configs/ESTEEM192E.h

   1 /*
   2  * (C) Copyright 2000
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * SPDX-License-Identifier:     GPL-2.0+
   6  */
   7
   8 /*
   9  * board/config.h - configuration options, board specific
  10  */
  11
  12 #ifndef __CONFIG_H
  13 #define __CONFIG_H
  14
  15 /*
  16  * High Level Configuration Options
  17  * (easy to change)
  18  */
  19
  20 #define CONFIG_MPC850           1       /* This is a MPC850 CPU         */
  21 #define CONFIG_ESTEEM192E       1       /* ...on a EST ESTEEM192E       */
  22
  23 #define CONFIG_SYS_TEXT_BASE    0x40000000
  24
  25 #define CONFIG_FLASH_16BIT      1       /* Rom 16 bit data bus          */
  26
  27 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  28 #undef  CONFIG_8xx_CONS_SMC2
  29 #undef  CONFIG_8xx_CONS_NONE
  30
  31 #define MPC8XX_FACT     10              /* Multiply by 10               */
  32 #define MPC8XX_XIN      4915200 /* 4.915200 MHz in      - ??? - XXX     */
  33 #define CONFIG_SYS_PLPRCR_MF    ((MPC8XX_FACT-1) << 20)
  34 #define MPC8XX_HZ ((MPC8XX_XIN) * (MPC8XX_FACT)) /* 49,152,000 Hz       */
  35
  36 #define CONFIG_8xx_GCLK_FREQ    MPC8XX_HZ       /* Force it - dont measure it */
  37
  38 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
  39
  40 #define CONFIG_BAUDRATE         9600
  41 #if 0
  42 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  43 #else
  44 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  45 #endif
  46 #define CONFIG_BOOTCOMMAND      "bootm 40030000" /* autoboot command    */
  47
  48 #define CONFIG_BOOTARGS         "root=/dev/ram rw ramdisk=8192 "                        \
  49                                 "ip=100.100.100.21:100.100.100.14:100.100.100.1:255.0.0.0 "
  50 /*
  51  * Miscellaneous configurable options
  52  */
  53
  54 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  55 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
  56
  57 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  58
  59 /*
  60  * BOOTP options
  61  */
  62 #define CONFIG_BOOTP_SUBNETMASK
  63 #define CONFIG_BOOTP_GATEWAY
  64 #define CONFIG_BOOTP_HOSTNAME
  65 #define CONFIG_BOOTP_BOOTPATH
  66 #define CONFIG_BOOTP_BOOTFILESIZE
  67
  68
  69 /*
  70  * Command line configuration.
  71  */
  72 #include <config_cmd_default.h>
  73
  74
  75 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
  76 #define CONFIG_SYS_PROMPT       "BOOT: "        /* Monitor Command Prompt       */
  77 #define CONFIG_SYS_CBSIZE       256                     /* Console I/O Buffer Size      */
  78 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
  79 #define CONFIG_SYS_MAXARGS      8                       /* max number of command args   */
  80 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
  81
  82 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
  83 #define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
  84
  85 #define CONFIG_SYS_LOAD_ADDR            0x100000        /* default load address */
  86
  87 #define CONFIG_SYS_HZ                   1000            /* decrementer freq: 1 ms ticks */
  88
  89 /*
  90  * Low Level Configuration Settings
  91  * (address mappings, register initial values, etc.)
  92  * You should know what you are doing if you make changes here.
  93  */
  94 /*-----------------------------------------------------------------------
  95  * Internal Memory Mapped Register
  96  */
  97 #define CONFIG_SYS_IMMR         0xFF000000
  98
  99   /*-----------------------------------------------------------------------
 100  * Definitions for initial stack pointer and data area (in DPRAM)
 101  */
 102 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
 103 #define CONFIG_SYS_INIT_RAM_SIZE        0x2F00  /* Size of used area in DPRAM   */
 104 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 105 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 106
 107
 108 /*-----------------------------------------------------------------------
 109  * Start addresses for the final memory configuration
 110  * (Set up by the startup code)
 111  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 112  */
 113 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 114 #define CONFIG_SYS_FLASH_BASE           0x40000000
 115 #ifdef  DEBUG
 116 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor   */
 117 #else
 118 #define CONFIG_SYS_MONITOR_LEN          (128 << 10)     /* Reserve 128 kB for Monitor   */
 119 #endif
 120 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 121 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
 122
 123 /*
 124  * For booting Linux, the board info and command line data
 125  * have to be in the first 8 MB of memory, since this is
 126  * the maximum mapped by the Linux kernel during initialization.
 127  */
 128 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 129 /*-----------------------------------------------------------------------
 130  * FLASH organization
 131  */
 132 #define CONFIG_SYS_MAX_FLASH_BANKS      2       /* max number of memory banks           */
 133 #define CONFIG_SYS_MAX_FLASH_SECT       71      /* max number of sectors on one chip    */
 134
 135 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 136 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
 137
 138 #define CONFIG_ENV_IS_IN_FLASH  1
 139 #define CONFIG_ENV_OFFSET               0x8000  /*   Offset   of Environment Sector     */
 140 #define CONFIG_ENV_SIZE         0x2000  /* Total Size of Environment Sector     */
 141 /*-----------------------------------------------------------------------
 142  * Cache Configuration
 143  */
 144 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs                  */
 145
 146 /*-----------------------------------------------------------------------
 147  * SYPCR - System Protection Control                            11-9
 148  * SYPCR can only be written once after reset!
 149  *-----------------------------------------------------------------------
 150  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 151  */
 152 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 153
 154 /*-----------------------------------------------------------------------
 155  * SUMCR - SIU Module Configuration                             11-6
 156  *-----------------------------------------------------------------------
 157  * PCMCIA config., multi-function pin tri-state
 158  */
 159 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01) /* DBGC00 */
 160
 161 /*-----------------------------------------------------------------------
 162  * TBSCR - Time Base Status and Control                         11-26
 163  *-----------------------------------------------------------------------
 164  * Clear Reference Interrupt Status, Timebase freezing enabled
 165  */
 166 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF | TBSCR_TBE)
 167
 168 /* (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF) */
 169
 170
 171 /*-----------------------------------------------------------------------
 172  * PISCR - Periodic Interrupt Status and Control                11-31
 173  *-----------------------------------------------------------------------
 174  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 175  */
 176 #define CONFIG_SYS_PISCR        (PISCR_PS | PISCR_PITF)
 177
 178 /*-----------------------------------------------------------------------
 179  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 180  *-----------------------------------------------------------------------
 181  * Reset PLL lock status sticky bit, timer expired status bit and timer
 182  * interrupt status bit - leave PLL multiplication factor unchanged !
 183  */
 184 #define CONFIG_SYS_PLPRCR       (CONFIG_SYS_PLPRCR_MF | PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
 185
 186 /*-----------------------------------------------------------------------
 187  * SCCR - System Clock and reset Control Register               15-27
 188  *-----------------------------------------------------------------------
 189  * Set clock output, timebase and RTC source and divider,
 190  * power management and some other internal clocks
 191  */
 192 #define SCCR_MASK       SCCR_EBDF11
 193 #define CONFIG_SYS_SCCR (SCCR_TBS     | \
 194                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 195                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 196                          SCCR_DFALCD00)
 197
 198 /*-----------------------------------------------------------------------
 199  * PCMCIA stuff
 200  *-----------------------------------------------------------------------
 201  *
 202  */
 203 #define CONFIG_SYS_PCMCIA_MEM_ADDR      (0xE0000000)
 204 #define CONFIG_SYS_PCMCIA_MEM_SIZE      ( 64 << 20 )
 205 #define CONFIG_SYS_PCMCIA_DMA_ADDR      (0xE4000000)
 206 #define CONFIG_SYS_PCMCIA_DMA_SIZE      ( 64 << 20 )
 207 #define CONFIG_SYS_PCMCIA_ATTRB_ADDR    (0xE8000000)
 208 #define CONFIG_SYS_PCMCIA_ATTRB_SIZE    ( 64 << 20 )
 209 #define CONFIG_SYS_PCMCIA_IO_ADDR       (0xEC000000)
 210 #define CONFIG_SYS_PCMCIA_IO_SIZE       ( 64 << 20 )
 211
 212 #define CONFIG_SYS_PCMCIA_INTERRUPT     SIU_LEVEL6
 213
 214 /*-----------------------------------------------------------------------
 215  *
 216  *-----------------------------------------------------------------------
 217  *
 218  */
 219 /*#define       CONFIG_SYS_DER  0x2002000F*/
 220 #define CONFIG_SYS_DER  0
 221 /*#define CONFIG_SYS_DER        0x02002000 */
 222
 223
 224 /*
 225  * Init Memory Controller:
 226  *
 227  * BR0/1 and OR0/1 (FLASH)
 228  */
 229
 230 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 231 #define FLASH_BASE1_PRELIM      0x60000000      /* FLASH bank #0        */
 232
 233 /* used to re-map FLASH both when starting from SRAM or FLASH:
 234  * restrict access enough to keep SRAM working (if any)
 235  * but not too much to meddle with FLASH accesses
 236  */
 237 #define CONFIG_SYS_REMAP_OR_AM          0x80000000      /* OR addr mask */
 238 #define CONFIG_SYS_PRELIM_OR_AM 0xE0000000      /* OR addr mask */
 239
 240 /* FLASH timing: ACS = 11, TRLX = 0, CSNT = 1, SCY = 5, EHTR = 1        */
 241 #define CONFIG_SYS_OR_TIMING_FLASH      0x00000160
 242                                 /*(OR_CSNT_SAM  | OR_ACS_DIV2 | OR_BI | \
 243                                  OR_SCY_5_CLK | OR_EHTR) */
 244
 245 #define CONFIG_SYS_OR0_REMAP    0x80000160     /*(CONFIG_SYS_REMAP_OR_AM  | CONFIG_SYS_OR_TIMING_FLASH)*/
 246 #define CONFIG_SYS_OR0_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
 247 #define CONFIG_SYS_BR0_PRELIM   ( FLASH_BASE0_PRELIM | 0x00000801 )
 248
 249 #define CONFIG_SYS_OR1_REMAP    CONFIG_SYS_OR0_REMAP
 250 #define CONFIG_SYS_OR1_PRELIM   CONFIG_SYS_OR0_PRELIM
 251 #define CONFIG_SYS_BR1_PRELIM   ( FLASH_BASE1_PRELIM | 0x00000801 )
 252
 253 /*
 254  * BR2/3 and OR2/3 (SDRAM)
 255  *
 256  */
 257 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
 258 #define SDRAM_BASE3_PRELIM      0x04000000      /* SDRAM bank #1        */
 259 #define SDRAM_MAX_SIZE          0x02000000      /* max 32 MB per bank   */
 260
 261 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 262 #define CONFIG_SYS_OR_TIMING_SDRAM      0x00000A00
 263
 264 #define CONFIG_SYS_OR2_PRELIM   0xFC000E00
 265 #define CONFIG_SYS_BR2_PRELIM   (SDRAM_BASE2_PRELIM | 0x00000081)
 266
 267 #define CONFIG_SYS_OR3_PRELIM   CONFIG_SYS_OR2_PRELIM
 268 #define CONFIG_SYS_BR3_PRELIM   (SDRAM_BASE3_PRELIM | 0x00000081)
 269
 270
 271 /*
 272  * Memory Periodic Timer Prescaler
 273  */
 274
 275 /* periodic timer for refresh */
 276 #define CONFIG_SYS_MAMR_PTA     97              /* start with divider for 100 MHz       */
 277
 278 /* refresh rate 15.6 us (= 64 ms / 4K = 62.4 / quad bursts) for <= 128 MBit     */
 279 #define CONFIG_SYS_MPTPR_2BK_4K MPTPR_PTP_DIV16         /* setting for 2 banks  */
 280 #define CONFIG_SYS_MPTPR_1BK_4K MPTPR_PTP_DIV32         /* setting for 1 bank   */
 281
 282 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 283 #define CONFIG_SYS_MPTPR_2BK_8K MPTPR_PTP_DIV8          /* setting for 2 banks  */
 284 #define CONFIG_SYS_MPTPR_1BK_8K MPTPR_PTP_DIV16         /* setting for 1 bank   */
 285
 286 /*
 287  * MAMR settings for SDRAM
 288  */
 289
 290 /* 8 column SDRAM */
 291 #define CONFIG_SYS_MAMR_8COL    0x18803112
 292 #define CONFIG_SYS_MAMR_9COL    0x18803112      /* same as 8 column because its just easier to port with*/
 293
 294 #endif  /* __CONFIG_H */