include/configs/NETTA.h

   1 /*
   2  * (C) Copyright 2000-2010
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * Pantelis Antoniou, Intracom S.A., panto@intracom.gr
  26  * U-Boot port on NetTA4 board
  27  */
  28
  29 #ifndef __CONFIG_H
  30 #define __CONFIG_H
  31
  32 /*
  33  * High Level Configuration Options
  34  * (easy to change)
  35  */
  36
  37 #define CONFIG_MPC885           1       /* This is a MPC885 CPU         */
  38 #define CONFIG_NETTA            1       /* ...on a NetTA board          */
  39
  40 #define CONFIG_SYS_TEXT_BASE    0x40000000
  41
  42 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  43 #undef  CONFIG_8xx_CONS_SMC2
  44 #undef  CONFIG_8xx_CONS_NONE
  45
  46 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
  47
  48 /* #define CONFIG_XIN            10000000 */
  49 #define CONFIG_XIN               50000000
  50 #define MPC8XX_HZ               120000000
  51 /* #define MPC8XX_HZ            100000000 */
  52 /* #define MPC8XX_HZ             50000000 */
  53 /* #define MPC8XX_HZ             80000000 */
  54
  55 #define CONFIG_8xx_GCLK_FREQ    MPC8XX_HZ
  56
  57 #if 0
  58 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  59 #else
  60 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  61 #endif
  62
  63 #undef  CONFIG_CLOCKS_IN_MHZ    /* clocks NOT passsed to Linux in MHz */
  64
  65 #define CONFIG_PREBOOT  "echo;echo Type \\\"run flash_nfs\\\" to mount root filesystem over NFS;echo"
  66
  67 #undef  CONFIG_BOOTARGS
  68 #define CONFIG_BOOTCOMMAND                                                      \
  69         "tftpboot; "                                                            \
  70         "setenv bootargs root=/dev/nfs rw nfsroot=${serverip}:${rootpath} "     \
  71         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off;"    \
  72         "bootm"
  73
  74 #define CONFIG_LOADS_ECHO       0       /* echo off for serial download */
  75 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
  76
  77 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  78 #define CONFIG_HW_WATCHDOG
  79
  80 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
  81
  82 /*
  83  * BOOTP options
  84  */
  85 #define CONFIG_BOOTP_SUBNETMASK
  86 #define CONFIG_BOOTP_GATEWAY
  87 #define CONFIG_BOOTP_HOSTNAME
  88 #define CONFIG_BOOTP_BOOTPATH
  89 #define CONFIG_BOOTP_BOOTFILESIZE
  90 #define CONFIG_BOOTP_NISDOMAIN
  91
  92
  93 #undef CONFIG_MAC_PARTITION
  94 #undef CONFIG_DOS_PARTITION
  95
  96 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
  97
  98 #define FEC_ENET                1       /* eth.c needs it that way... */
  99 #undef  CONFIG_SYS_DISCOVER_PHY         /* do not discover phys */
 100 #define CONFIG_MII              1
 101 #define CONFIG_MII_INIT         1
 102 #define CONFIG_RMII             1       /* use RMII interface */
 103
 104 #if defined(CONFIG_NETTA_ISDN)
 105 #define CONFIG_ETHER_ON_FEC1    1
 106 #define CONFIG_FEC1_PHY         1       /* phy address of FEC1 */
 107 #define CONFIG_FEC1_PHY_NORXERR 1
 108 #undef  CONFIG_ETHER_ON_FEC2
 109 #else
 110 #define CONFIG_ETHER_ON_FEC1    1
 111 #define CONFIG_FEC1_PHY         8       /* phy address of FEC1 */
 112 #define CONFIG_FEC1_PHY_NORXERR 1
 113 #define CONFIG_ETHER_ON_FEC2    1
 114 #define CONFIG_FEC2_PHY         1       /* phy address of FEC2 */
 115 #define CONFIG_FEC2_PHY_NORXERR 1
 116 #endif
 117
 118 #define CONFIG_ENV_OVERWRITE    1       /* allow modification of vendor params */
 119
 120 /* POST support */
 121 #define CONFIG_POST             (CONFIG_SYS_POST_MEMORY   | \
 122                                  CONFIG_SYS_POST_CODEC     | \
 123                                  CONFIG_SYS_POST_DSP       )
 124
 125
 126 /*
 127  * Command line configuration.
 128  */
 129 #include <config_cmd_default.h>
 130
 131 #define CONFIG_CMD_CDP
 132 #define CONFIG_CMD_DHCP
 133 #define CONFIG_CMD_DIAG
 134 #define CONFIG_CMD_FAT
 135 #define CONFIG_CMD_IDE
 136 #define CONFIG_CMD_JFFS2
 137 #define CONFIG_CMD_MII
 138 #define CONFIG_CMD_NFS
 139 #define CONFIG_CMD_PCMCIA
 140 #define CONFIG_CMD_PING
 141
 142
 143 #define CONFIG_BOARD_EARLY_INIT_F       1
 144 #define CONFIG_MISC_INIT_R
 145
 146 /*
 147  * Miscellaneous configurable options
 148  */
 149 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
 150 #define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt       */
 151
 152 #define CONFIG_SYS_HUSH_PARSER  1
 153 #define CONFIG_SYS_PROMPT_HUSH_PS2      "> "
 154
 155 #if defined(CONFIG_CMD_KGDB)
 156 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
 157 #else
 158 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
 159 #endif
 160 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 161 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
 162 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 163
 164 #define CONFIG_SYS_MEMTEST_START        0x0300000       /* memtest works on     */
 165 #define CONFIG_SYS_MEMTEST_END          0x0700000       /* 3 ... 7 MB in DRAM   */
 166
 167 #define CONFIG_SYS_LOAD_ADDR            0x100000        /* default load address */
 168
 169 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1 ms ticks */
 170
 171 /*
 172  * Low Level Configuration Settings
 173  * (address mappings, register initial values, etc.)
 174  * You should know what you are doing if you make changes here.
 175  */
 176 /*-----------------------------------------------------------------------
 177  * Internal Memory Mapped Register
 178  */
 179 #define CONFIG_SYS_IMMR         0xFF000000
 180
 181 /*-----------------------------------------------------------------------
 182  * Definitions for initial stack pointer and data area (in DPRAM)
 183  */
 184 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
 185 #define CONFIG_SYS_INIT_RAM_SIZE        0x3000  /* Size of used area in DPRAM   */
 186 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 187 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 188
 189 /*-----------------------------------------------------------------------
 190  * Start addresses for the final memory configuration
 191  * (Set up by the startup code)
 192  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 193  */
 194 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 195 #define CONFIG_SYS_FLASH_BASE           0x40000000
 196 #if defined(DEBUG)
 197 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor   */
 198 #else
 199 #define CONFIG_SYS_MONITOR_LEN          (192 << 10)     /* Reserve 192 kB for Monitor   */
 200 #endif
 201 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 202 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
 203
 204 /*
 205  * For booting Linux, the board info and command line data
 206  * have to be in the first 8 MB of memory, since this is
 207  * the maximum mapped by the Linux kernel during initialization.
 208  */
 209 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 210
 211 /*-----------------------------------------------------------------------
 212  * FLASH organization
 213  */
 214 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
 215 #define CONFIG_SYS_MAX_FLASH_SECT       8       /* max number of sectors on one chip    */
 216
 217 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 218 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
 219
 220 #define CONFIG_ENV_IS_IN_FLASH  1
 221 #define CONFIG_ENV_SECT_SIZE    0x10000
 222
 223 #define CONFIG_ENV_ADDR         (CONFIG_SYS_FLASH_BASE + 0x60000)
 224 #define CONFIG_ENV_SIZE         0x4000
 225
 226 #define CONFIG_ENV_ADDR_REDUND  (CONFIG_SYS_FLASH_BASE + 0x70000)
 227 #define CONFIG_ENV_SIZE_REDUND  CONFIG_ENV_SIZE
 228
 229 /*-----------------------------------------------------------------------
 230  * Cache Configuration
 231  */
 232 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs                  */
 233 #if defined(CONFIG_CMD_KGDB)
 234 #define CONFIG_SYS_CACHELINE_SHIFT      4       /* log base 2 of the above value        */
 235 #endif
 236
 237 /*-----------------------------------------------------------------------
 238  * SYPCR - System Protection Control                            11-9
 239  * SYPCR can only be written once after reset!
 240  *-----------------------------------------------------------------------
 241  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 242  */
 243 #if defined(CONFIG_WATCHDOG)
 244 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 245                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 246 #else
 247 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 248 #endif
 249
 250 /*-----------------------------------------------------------------------
 251  * SIUMCR - SIU Module Configuration                            11-6
 252  *-----------------------------------------------------------------------
 253  * PCMCIA config., multi-function pin tri-state
 254  */
 255 #ifndef CONFIG_CAN_DRIVER
 256 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01 | SIUMCR_FRC)
 257 #else   /* we must activate GPL5 in the SIUMCR for CAN */
 258 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01 | SIUMCR_FRC)
 259 #endif  /* CONFIG_CAN_DRIVER */
 260
 261 /*-----------------------------------------------------------------------
 262  * TBSCR - Time Base Status and Control                         11-26
 263  *-----------------------------------------------------------------------
 264  * Clear Reference Interrupt Status, Timebase freezing enabled
 265  */
 266 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 267
 268 /*-----------------------------------------------------------------------
 269  * RTCSC - Real-Time Clock Status and Control Register          11-27
 270  *-----------------------------------------------------------------------
 271  */
 272 #define CONFIG_SYS_RTCSC        (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 273
 274 /*-----------------------------------------------------------------------
 275  * PISCR - Periodic Interrupt Status and Control                11-31
 276  *-----------------------------------------------------------------------
 277  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 278  */
 279 #define CONFIG_SYS_PISCR        (PISCR_PS | PISCR_PITF)
 280
 281 /*-----------------------------------------------------------------------
 282  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 283  *-----------------------------------------------------------------------
 284  * Reset PLL lock status sticky bit, timer expired status bit and timer
 285  * interrupt status bit
 286  *
 287  */
 288
 289 #if CONFIG_XIN == 10000000
 290
 291 #if MPC8XX_HZ == 120000000
 292 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 293                          (0 << PLPRCR_S_SHIFT) | (12 << PLPRCR_MFI_SHIFT) | (0 << PLPRCR_PDF_SHIFT) | \
 294                          PLPRCR_TEXPS)
 295 #elif MPC8XX_HZ == 100000000
 296 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 297                          (0 << PLPRCR_S_SHIFT) | (10 << PLPRCR_MFI_SHIFT) | (0 << PLPRCR_PDF_SHIFT) | \
 298                          PLPRCR_TEXPS)
 299 #elif MPC8XX_HZ == 50000000
 300 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 301                          (1 << PLPRCR_S_SHIFT) | (8 << PLPRCR_MFI_SHIFT) | (3 << PLPRCR_PDF_SHIFT) | \
 302                          PLPRCR_TEXPS)
 303 #elif MPC8XX_HZ == 25000000
 304 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 305                          (2 << PLPRCR_S_SHIFT) | (8 << PLPRCR_MFI_SHIFT) | (3 << PLPRCR_PDF_SHIFT) | \
 306                          PLPRCR_TEXPS)
 307 #elif MPC8XX_HZ == 40000000
 308 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 309                          (1 << PLPRCR_S_SHIFT) | (8 << PLPRCR_MFI_SHIFT) | (4 << PLPRCR_PDF_SHIFT) | \
 310                          PLPRCR_TEXPS)
 311 #elif MPC8XX_HZ == 75000000
 312 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 313                          (1 << PLPRCR_S_SHIFT) | (15 << PLPRCR_MFI_SHIFT) | (0 << PLPRCR_PDF_SHIFT) | \
 314                          PLPRCR_TEXPS)
 315 #else
 316 #error unsupported CPU freq for XIN = 10MHz
 317 #endif
 318
 319 #elif CONFIG_XIN == 50000000
 320
 321 #if MPC8XX_HZ == 120000000
 322 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 323                          (0 << PLPRCR_S_SHIFT) | (12 << PLPRCR_MFI_SHIFT) | (4 << PLPRCR_PDF_SHIFT) | \
 324                          PLPRCR_TEXPS)
 325 #elif MPC8XX_HZ == 100000000
 326 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 327                          (0 << PLPRCR_S_SHIFT) | (6 << PLPRCR_MFI_SHIFT) | (2 << PLPRCR_PDF_SHIFT) | \
 328                          PLPRCR_TEXPS)
 329 #elif MPC8XX_HZ ==  80000000
 330 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 331                          (0 << PLPRCR_S_SHIFT) | (8 << PLPRCR_MFI_SHIFT) | (4 << PLPRCR_PDF_SHIFT) | \
 332                          PLPRCR_TEXPS)
 333 #elif MPC8XX_HZ ==  50000000
 334 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 335                          (1 << PLPRCR_S_SHIFT) | (6 << PLPRCR_MFI_SHIFT) | (2 << PLPRCR_PDF_SHIFT) | \
 336                          PLPRCR_TEXPS)
 337 #else
 338 #error unsupported CPU freq for XIN = 50MHz
 339 #endif
 340
 341 #else
 342
 343 #error unsupported XIN freq
 344 #endif
 345
 346
 347 /*
 348  *-----------------------------------------------------------------------
 349  * SCCR - System Clock and reset Control Register               15-27
 350  *-----------------------------------------------------------------------
 351  * Set clock output, timebase and RTC source and divider,
 352  * power management and some other internal clocks
 353  *
 354  * Note: When TBS == 0 the timebase is independent of current cpu clock.
 355  */
 356
 357 #define SCCR_MASK       SCCR_EBDF11
 358 #if MPC8XX_HZ > 66666666
 359 #define CONFIG_SYS_SCCR (/* SCCR_TBS    | */ SCCR_CRQEN | \
 360                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 361                          SCCR_DFNL111 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 362                          SCCR_DFALCD00 | SCCR_EBDF01)
 363 #else
 364 #define CONFIG_SYS_SCCR (/* SCCR_TBS    | */ SCCR_CRQEN | \
 365                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 366                          SCCR_DFNL111 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 367                          SCCR_DFALCD00)
 368 #endif
 369
 370 /*-----------------------------------------------------------------------
 371  *
 372  *-----------------------------------------------------------------------
 373  *
 374  */
 375 /*#define       CONFIG_SYS_DER  0x2002000F*/
 376 #define CONFIG_SYS_DER  0
 377
 378 /*
 379  * Init Memory Controller:
 380  *
 381  * BR0/1 and OR0/1 (FLASH)
 382  */
 383
 384 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 385
 386 /* used to re-map FLASH both when starting from SRAM or FLASH:
 387  * restrict access enough to keep SRAM working (if any)
 388  * but not too much to meddle with FLASH accesses
 389  */
 390 #define CONFIG_SYS_REMAP_OR_AM          0x80000000      /* OR addr mask */
 391 #define CONFIG_SYS_PRELIM_OR_AM 0xE0000000      /* OR addr mask */
 392
 393 /* FLASH timing: ACS = 11, TRLX = 0, CSNT = 1, SCY = 5, EHTR = 1        */
 394 #define CONFIG_SYS_OR_TIMING_FLASH      (OR_CSNT_SAM  | OR_BI | OR_SCY_5_CLK | OR_TRLX)
 395
 396 #define CONFIG_SYS_OR0_REMAP    (CONFIG_SYS_REMAP_OR_AM  | CONFIG_SYS_OR_TIMING_FLASH)
 397 #define CONFIG_SYS_OR0_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
 398 #define CONFIG_SYS_BR0_PRELIM   ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_8 | BR_V )
 399
 400 /*
 401  * BR3 and OR3 (SDRAM)
 402  *
 403  */
 404 #define SDRAM_BASE3_PRELIM      0x00000000      /* SDRAM bank #0        */
 405 #define SDRAM_MAX_SIZE          (256 << 20)     /* max 256MB per bank   */
 406
 407 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 408 #define CONFIG_SYS_OR_TIMING_SDRAM      (OR_CSNT_SAM | OR_G5LS)
 409
 410 #define CONFIG_SYS_OR3_PRELIM   ((0xFFFFFFFFLU & ~(SDRAM_MAX_SIZE - 1)) | CONFIG_SYS_OR_TIMING_SDRAM)
 411 #define CONFIG_SYS_BR3_PRELIM   ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMB | BR_PS_32 | BR_V)
 412
 413 /*
 414  * Memory Periodic Timer Prescaler
 415  */
 416
 417 /*
 418  * Memory Periodic Timer Prescaler
 419  *
 420  * The Divider for PTA (refresh timer) configuration is based on an
 421  * example SDRAM configuration (64 MBit, one bank). The adjustment to
 422  * the number of chip selects (NCS) and the actually needed refresh
 423  * rate is done by setting MPTPR.
 424  *
 425  * PTA is calculated from
 426  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
 427  *
 428  *      gclk      CPU clock (not bus clock!)
 429  *      Trefresh  Refresh cycle * 4 (four word bursts used)
 430  *
 431  * 4096  Rows from SDRAM example configuration
 432  * 1000  factor s -> ms
 433  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
 434  *    4  Number of refresh cycles per period
 435  *   64  Refresh cycle in ms per number of rows
 436  * --------------------------------------------
 437  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
 438  *
 439  * 50 MHz => 50.000.000 / Divider =  98
 440  * 66 Mhz => 66.000.000 / Divider = 129
 441  * 80 Mhz => 80.000.000 / Divider = 156
 442  */
 443
 444 #if   MPC8XX_HZ == 120000000
 445 #define CONFIG_SYS_MAMR_PTA              234
 446 #elif MPC8XX_HZ == 100000000
 447 #define CONFIG_SYS_MAMR_PTA              195
 448 #elif MPC8XX_HZ ==  80000000
 449 #define CONFIG_SYS_MAMR_PTA              156
 450 #elif MPC8XX_HZ ==  50000000
 451 #define CONFIG_SYS_MAMR_PTA               98
 452 #else
 453 #error Unknown frequency
 454 #endif
 455
 456
 457 /*
 458  * For 16 MBit, refresh rates could be 31.3 us
 459  * (= 64 ms / 2K = 125 / quad bursts).
 460  * For a simpler initialization, 15.6 us is used instead.
 461  *
 462  * #define CONFIG_SYS_MPTPR_2BK_2K      MPTPR_PTP_DIV32         for 2 banks
 463  * #define CONFIG_SYS_MPTPR_1BK_2K      MPTPR_PTP_DIV64         for 1 bank
 464  */
 465 #define CONFIG_SYS_MPTPR_2BK_4K MPTPR_PTP_DIV16         /* setting for 2 banks  */
 466 #define CONFIG_SYS_MPTPR_1BK_4K MPTPR_PTP_DIV32         /* setting for 1 bank   */
 467
 468 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 469 #define CONFIG_SYS_MPTPR_2BK_8K MPTPR_PTP_DIV8          /* setting for 2 banks  */
 470 #define CONFIG_SYS_MPTPR_1BK_8K MPTPR_PTP_DIV16         /* setting for 1 bank   */
 471
 472 /*
 473  * MAMR settings for SDRAM
 474  */
 475
 476 /* 8 column SDRAM */
 477 #define CONFIG_SYS_MAMR_8COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
 478                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
 479                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 480
 481 /* 9 column SDRAM */
 482 #define CONFIG_SYS_MAMR_9COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
 483                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
 484                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 485
 486 #define CONFIG_LAST_STAGE_INIT          /* needed to reset the damn phys */
 487
 488 /***********************************************************************************************************
 489
 490    Pin definitions:
 491
 492  +------+----------------+--------+------------------------------------------------------------
 493  |  #   | Name           | Type   | Comment
 494  +------+----------------+--------+------------------------------------------------------------
 495  | PA3  | OK_ETH_3V      | Input  | CISCO Ethernet power OK
 496  |      |                |        | (NetRoute: FEC1, TA: FEC2) (0=power OK)
 497  | PA6  | P_VCCD1        | Output | TPS2211A PCMCIA
 498  | PA7  | DCL1_3V        | Periph | IDL1 PCM clock
 499  | PA8  | DSP_DR1        | Periph | IDL1 PCM Data Rx
 500  | PA9  | L1TXDA         | Periph | IDL1 PCM Data Tx
 501  | PA10 | P_VCCD0        | Output | TPS2211A PCMCIA
 502  | PA12 | P_SHDN         | Output | TPS2211A PCMCIA
 503  | PA13 | ETH_LOOP       | Output | CISCO Loopback remote power
 504  |      |                |        | (NetRoute: FEC1, TA: FEC2) (1=NORMAL)
 505  | PA14 | P_VPPD0        | Output | TPS2211A PCMCIA
 506  | PA15 | P_VPPD1        | Output | TPS2211A PCMCIA
 507  | PB14 | SPIEN_FXO      | Output | SPI CS for FXO daughter-board
 508  | PB15 | SPIEN_S1       | Output | SPI CS for S-interface 1 (NetRoute only)
 509  | PB16 | DREQ1          | Output | D channel request for S-interface chip 1.
 510  | PB17 | L1ST3          | Periph | IDL1 timeslot enable signal for PPC
 511  | PB18 | L1ST2          | Periph | IDL1 timeslot enable signal for PPC
 512  | PB19 | SPIEN_S2       | Output | SPI CS for S-interface 2 (NetRoute only)
 513  | PB20 | SPIEN_SEEPROM  | Output | SPI CS for serial eeprom
 514  | PB21 | LEDIO          | Output | Led mode indication for PHY
 515  | PB22 | UART_CTS       | Input  | UART CTS
 516  | PB23 | UART_RTS       | Output | UART RTS
 517  | PB24 | UART_RX        | Periph | UART Data Rx
 518  | PB25 | UART_TX        | Periph | UART Data Tx
 519  | PB26 | RMII-MDC       | Periph | Free for future use (MII mgt clock)
 520  | PB27 | RMII-MDIO      | Periph | Free for future use (MII mgt data)
 521  | PB28 | SPI_RXD_3V     | Input  | SPI Data Rx
 522  | PB29 | SPI_TXD        | Output | SPI Data Tx
 523  | PB30 | SPI_CLK        | Output | SPI Clock
 524  | PB31 | RMII1-REFCLK   | Periph | RMII reference clock for FEC1
 525  | PC4  | PHY1_LINK      | Input  | PHY link state FEC1 (interrupt)
 526  | PC5  | PHY2_LINK      | Input  | PHY link state FEC2 (interrupt)
 527  | PC6  | RMII1-MDINT    | Input  | PHY prog interrupt FEC1 (interrupt)
 528  | PC7  | RMII2-MDINT    | Input  | PHY prog interrupt FEC1 (interrupt)
 529  | PC8  | P_OC           | Input  | TPS2211A PCMCIA overcurrent (interrupt) (1=OK)
 530  | PC9  | COM_HOOK1      | Input  | Codec interrupt chip #1 (interrupt)
 531  | PC10 | COM_HOOK2      | Input  | Codec interrupt chip #2 (interrupt)
 532  | PC11 | COM_HOOK4      | Input  | Codec interrupt chip #4 (interrupt)
 533  | PC12 | COM_HOOK3      | Input  | Codec interrupt chip #3 (interrupt)
 534  | PC13 | F_RY_BY        | Input  | NAND ready signal (interrupt)
 535  | PC14 | FAN_OK         | Input  | Fan status signal (interrupt) (1=OK)
 536  | PC15 | PC15_DIRECT0   | Periph | PCMCIA DMA request.
 537  | PD3  | F_ALE          | Output | NAND
 538  | PD4  | F_CLE          | Output | NAND
 539  | PD5  | F_CE           | Output | NAND
 540  | PD6  | DSP_INT        | Output | DSP debug interrupt
 541  | PD7  | DSP_RESET      | Output | DSP reset
 542  | PD8  | RMII_MDC       | Periph | MII mgt clock
 543  | PD9  | SPIEN_C1       | Output | SPI CS for codec #1
 544  | PD10 | SPIEN_C2       | Output | SPI CS for codec #2
 545  | PD11 | SPIEN_C3       | Output | SPI CS for codec #3
 546  | PD12 | FSC2           | Periph | IDL2 frame sync
 547  | PD13 | DGRANT2        | Input  | D channel grant from S #2
 548  | PD14 | SPIEN_C4       | Output | SPI CS for codec #4
 549  | PD15 | TP700          | Output | Testpoint for software debugging
 550  | PE14 | RMII2-TXD0     | Periph | FEC2 transmit data
 551  | PE15 | RMII2-TXD1     | Periph | FEC2 transmit data
 552  | PE16 | RMII2-REFCLK   | Periph | TA: RMII ref clock for
 553  |      | DCL2           | Periph | NetRoute: PCM clock #2
 554  | PE17 | TP703          | Output | Testpoint for software debugging
 555  | PE18 | DGRANT1        | Input  |  D channel grant from S #1
 556  | PE19 | RMII2-TXEN     | Periph | TA: FEC2 tx enable
 557  |      | PCM2OUT        | Periph | NetRoute: Tx data for IDL2
 558  | PE20 | FSC1           | Periph | IDL1 frame sync
 559  | PE21 | RMII2-RXD0     | Periph | FEC2 receive data
 560  | PE22 | RMII2-RXD1     | Periph | FEC2 receive data
 561  | PE23 | L1ST1          | Periph | IDL1 timeslot enable signal for PPC
 562  | PE24 | U-N1           | Output | Select user/network for S #1 (0=user)
 563  | PE25 | U-N2           | Output | Select user/network for S #2 (0=user)
 564  | PE26 | RMII2-RXDV     | Periph | FEC2 valid
 565  | PE27 | DREQ2          | Output | D channel request for S #2.
 566  | PE28 | FPGA_DONE      | Input  | FPGA done signal
 567  | PE29 | FPGA_INIT      | Output | FPGA init signal
 568  | PE30 | UDOUT2_3V      | Input  | IDL2 PCM input
 569  | PE31 |                |        | Free
 570  +------+----------------+--------+---------------------------------------------------
 571
 572  Chip selects:
 573
 574  +------+----------------+------------------------------------------------------------
 575  |  #   | Name           | Comment
 576  +------+----------------+------------------------------------------------------------
 577  | CS0  | CS0            | Boot flash
 578  | CS1  | CS_FLASH       | NAND flash
 579  | CS2  | CS_DSP         | DSP
 580  | CS3  | DCS_DRAM       | DRAM
 581  | CS4  | CS_ER1         | External output register
 582  +------+----------------+------------------------------------------------------------
 583
 584  Interrupts:
 585
 586  +------+----------------+------------------------------------------------------------
 587  |  #   | Name           | Comment
 588  +------+----------------+------------------------------------------------------------
 589  | IRQ1 | UINTER_3V      | S interrupt chips interrupt (common)
 590  | IRQ3 | IRQ_DSP        | DSP interrupt
 591  | IRQ4 | IRQ_DSP1       | Extra DSP interrupt
 592  +------+----------------+------------------------------------------------------------
 593
 594 *************************************************************************************************/
 595
 596 #define DSP_SIZE        0x00010000      /* 64K */
 597 #define NAND_SIZE       0x00010000      /* 64K */
 598 #define ER_SIZE         0x00010000      /* 64K */
 599 #define DUMMY_SIZE      0x00010000      /* 64K */
 600
 601 #define DSP_BASE        0xF1000000
 602 #define NAND_BASE       0xF1010000
 603 #define ER_BASE         0xF1020000
 604 #define DUMMY_BASE      0xF1FF0000
 605
 606 /*****************************************************************************/
 607
 608 #define CONFIG_SYS_DIRECT_FLASH_TFTP
 609 #define CONFIG_SYS_DIRECT_NAND_TFTP
 610
 611 /*****************************************************************************/
 612
 613 #if 1
 614 /*-----------------------------------------------------------------------
 615  * PCMCIA stuff
 616  *-----------------------------------------------------------------------
 617  */
 618
 619 #define CONFIG_SYS_PCMCIA_MEM_ADDR      (0xE0000000)
 620 #define CONFIG_SYS_PCMCIA_MEM_SIZE      ( 64 << 20 )
 621 #define CONFIG_SYS_PCMCIA_DMA_ADDR      (0xE4000000)
 622 #define CONFIG_SYS_PCMCIA_DMA_SIZE      ( 64 << 20 )
 623 #define CONFIG_SYS_PCMCIA_ATTRB_ADDR    (0xE8000000)
 624 #define CONFIG_SYS_PCMCIA_ATTRB_SIZE    ( 64 << 20 )
 625 #define CONFIG_SYS_PCMCIA_IO_ADDR       (0xEC000000)
 626 #define CONFIG_SYS_PCMCIA_IO_SIZE       ( 64 << 20 )
 627
 628 /*-----------------------------------------------------------------------
 629  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
 630  *-----------------------------------------------------------------------
 631  */
 632
 633 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
 634
 635 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
 636 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
 637 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
 638
 639 #define CONFIG_SYS_IDE_MAXBUS           1       /* max. 1 IDE bus               */
 640 #define CONFIG_SYS_IDE_MAXDEVICE        1       /* max. 1 drive per IDE bus     */
 641
 642 #define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
 643
 644 #define CONFIG_SYS_ATA_BASE_ADDR        CONFIG_SYS_PCMCIA_MEM_ADDR
 645
 646 /* Offset for data I/O                  */
 647 #define CONFIG_SYS_ATA_DATA_OFFSET      (CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
 648
 649 /* Offset for normal register accesses  */
 650 #define CONFIG_SYS_ATA_REG_OFFSET       (2 * CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
 651
 652 /* Offset for alternate registers       */
 653 #define CONFIG_SYS_ATA_ALT_OFFSET       0x0100
 654
 655 #define CONFIG_MAC_PARTITION
 656 #define CONFIG_DOS_PARTITION
 657 #endif
 658
 659 /*************************************************************************************************/
 660
 661 #define CONFIG_CDP_DEVICE_ID            20
 662 #define CONFIG_CDP_DEVICE_ID_PREFIX     "NT"    /* netta */
 663 #define CONFIG_CDP_PORT_ID              "eth%d"
 664 #define CONFIG_CDP_CAPABILITIES         0x00000010
 665 #define CONFIG_CDP_VERSION              "u-boot 1.0" " " U_BOOT_DATE " " U_BOOT_TIME
 666 #define CONFIG_CDP_PLATFORM             "Intracom NetTA"
 667 #define CONFIG_CDP_TRIGGER              0x20020001
 668 #define CONFIG_CDP_POWER_CONSUMPTION    4300    /* 90 mA @ 48V */
 669 #define CONFIG_CDP_APPLIANCE_VLAN_TYPE  0x01    /* ipphone? */
 670
 671 /*************************************************************************************************/
 672
 673 #define CONFIG_AUTO_COMPLETE    1
 674
 675 /*************************************************************************************************/
 676
 677 #define CONFIG_CRC32_VERIFY     1
 678
 679 /*************************************************************************************************/
 680
 681 #define CONFIG_HUSH_OLD_PARSER_COMPATIBLE       1
 682
 683 /*************************************************************************************************/
 684
 685 #endif  /* __CONFIG_H */