32ed0c2714c94f9dfd0694fa01e03092969186b1
[karo-tx-uboot.git] / include / configs / P1_P2_RDB.h
1 /*
2  * Copyright 2009-2011 Freescale Semiconductor, Inc.
3  *
4  * SPDX-License-Identifier:     GPL-2.0+
5  */
6
7 /*
8  * P1 P2 RDB board configuration file
9  * This file is intended to address a set of Low End and Ultra Low End
10  * Freescale SOCs of QorIQ series(RDB platforms).
11  * Currently only P2020RDB
12  */
13
14 #ifndef __CONFIG_H
15 #define __CONFIG_H
16
17 #ifdef CONFIG_36BIT
18 #define CONFIG_PHYS_64BIT
19 #endif
20
21 #ifdef CONFIG_P1011RDB
22 #define CONFIG_P1011
23 #endif
24 #ifdef CONFIG_P1020RDB
25 #define CONFIG_P1020
26 #endif
27 #ifdef CONFIG_P2010RDB
28 #define CONFIG_P2010
29 #endif
30 #ifdef CONFIG_P2020RDB
31 #define CONFIG_P2020
32 #endif
33
34 #ifdef CONFIG_NAND
35 #define CONFIG_NAND_U_BOOT              1
36 #define CONFIG_RAMBOOT_NAND             1
37 #ifdef CONFIG_NAND_SPL
38 #define CONFIG_SYS_TEXT_BASE_SPL 0xfff00000
39 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE_SPL /* start of monitor */
40 #else
41 #define CONFIG_SYS_LDSCRIPT $(TOPDIR)/$(CPUDIR)/u-boot-nand.lds
42 #define CONFIG_SYS_TEXT_BASE            0xf8f82000
43 #endif /* CONFIG_NAND_SPL */
44 #endif
45
46 #ifdef CONFIG_SDCARD
47 #define CONFIG_RAMBOOT_SDCARD           1
48 #define CONFIG_SYS_TEXT_BASE            0x11000000
49 #define CONFIG_RESET_VECTOR_ADDRESS     0x110bfffc
50 #endif
51
52 #ifdef CONFIG_SPIFLASH
53 #define CONFIG_RAMBOOT_SPIFLASH         1
54 #define CONFIG_SYS_TEXT_BASE            0x11000000
55 #define CONFIG_RESET_VECTOR_ADDRESS     0x110bfffc
56 #endif
57
58 #ifndef CONFIG_SYS_TEXT_BASE
59 #define CONFIG_SYS_TEXT_BASE            0xeff40000
60 #endif
61
62 #ifndef CONFIG_RESET_VECTOR_ADDRESS
63 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
64 #endif
65
66 #ifndef CONFIG_SYS_MONITOR_BASE
67 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
68 #endif
69
70 /* High Level Configuration Options */
71 #define CONFIG_BOOKE            1       /* BOOKE */
72 #define CONFIG_E500             1       /* BOOKE e500 family */
73 #define CONFIG_FSL_ELBC         1       /* Enable eLBC Support */
74
75 #define CONFIG_PCI              1       /* Enable PCI/PCIE */
76 #if defined(CONFIG_PCI)
77 #define CONFIG_PCIE1            1       /* PCIE controler 1 (slot 1) */
78 #define CONFIG_PCIE2            1       /* PCIE controler 2 (slot 2) */
79 #define CONFIG_FSL_PCI_INIT     1       /* Use common FSL init code */
80 #define CONFIG_PCI_INDIRECT_BRIDGE 1    /* indirect PCI bridge support */
81 #define CONFIG_FSL_PCIE_RESET   1       /* need PCIe reset errata */
82 #define CONFIG_SYS_PCI_64BIT    1       /* enable 64-bit PCI resources */
83 #endif /* #if defined(CONFIG_PCI) */
84 #define CONFIG_FSL_LAW          1       /* Use common FSL init code */
85 #define CONFIG_TSEC_ENET                /* tsec ethernet support */
86 #define CONFIG_ENV_OVERWRITE
87
88 #if defined(CONFIG_PCI)
89 #define CONFIG_E1000            1       /*  E1000 pci Ethernet card*/
90 #endif
91
92 #ifndef __ASSEMBLY__
93 extern unsigned long get_board_sys_clk(unsigned long dummy);
94 #endif
95 #define CONFIG_DDR_CLK_FREQ     66666666 /* DDRCLK on P1_P2 RDB */
96 #define CONFIG_SYS_CLK_FREQ     get_board_sys_clk(0) /*sysclk for P1_P2 RDB */
97
98 #if defined(CONFIG_P2020) || defined(CONFIG_P1020)
99 #define CONFIG_MP
100 #endif
101
102 #define CONFIG_HWCONFIG
103
104 /*
105  * These can be toggled for performance analysis, otherwise use default.
106  */
107 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
108 #define CONFIG_BTB                      /* toggle branch predition */
109
110 #define CONFIG_ADDR_STREAMING           /* toggle addr streaming */
111
112 #define CONFIG_ENABLE_36BIT_PHYS        1
113
114 #ifdef CONFIG_PHYS_64BIT
115 #define CONFIG_ADDR_MAP                 1
116 #define CONFIG_SYS_NUM_ADDR_MAP         16      /* number of TLB1 entries */
117 #endif
118
119 #define CONFIG_SYS_MEMTEST_START        0x00000000      /* memtest works on */
120 #define CONFIG_SYS_MEMTEST_END          0x1fffffff
121 #define CONFIG_PANIC_HANG       /* do not reset board on panic */
122
123  /*
124   * Config the L2 Cache as L2 SRAM
125   */
126 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
127 #ifdef CONFIG_PHYS_64BIT
128 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    0xff8f80000ull
129 #else
130 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
131 #endif
132 #define CONFIG_SYS_L2_SIZE              (512 << 10)
133 #define CONFIG_SYS_INIT_L2_END          (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
134
135 #define CONFIG_SYS_CCSRBAR              0xffe00000
136 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
137
138 #if defined(CONFIG_NAND_SPL)
139 #define CONFIG_SYS_CCSR_DO_NOT_RELOCATE
140 #endif
141
142 /* DDR Setup */
143 #define CONFIG_SYS_FSL_DDR2
144 #undef CONFIG_FSL_DDR_INTERACTIVE
145 #undef CONFIG_SPD_EEPROM                /* Use SPD EEPROM for DDR setup */
146
147 #define CONFIG_MEM_INIT_VALUE   0xDeadBeef
148
149 #define CONFIG_SYS_SDRAM_SIZE   1024    /* DDR size on P1_P2 RDBs */
150 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
151 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
152
153 #define CONFIG_NUM_DDR_CONTROLLERS      1
154 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
155 #define CONFIG_CHIP_SELECTS_PER_CTRL    1
156
157 #define CONFIG_SYS_DDR_ERR_INT_EN       0x0000000d
158 #define CONFIG_SYS_DDR_ERR_DIS          0x00000000
159 #define CONFIG_SYS_DDR_SBE              0x00FF0000
160
161 /*
162  * Memory map
163  *
164  * 0x0000_0000  0x3fff_ffff     DDR                     1G cacheablen
165  * 0x8000_0000  0xbfff_ffff     PCI Express Mem         1G non-cacheable
166  * 0xffc0_0000  0xffc3_ffff     PCI IO range            256k non-cacheable
167  *
168  * Localbus cacheable (TBD)
169  * 0xXXXX_XXXX  0xXXXX_XXXX     SRAM                    YZ M Cacheable
170  *
171  * Localbus non-cacheable
172  * 0xef00_0000  0xefff_ffff     FLASH                   16M non-cacheable
173  * 0xffa0_0000  0xffaf_ffff     NAND                    1M non-cacheable
174  * 0xffb0_0000  0xffbf_ffff     VSC7385 switch          1M non-cacheable
175  * 0xffd0_0000  0xffd0_3fff     L1 for stack            16K Cacheable TLB0
176  * 0xffe0_0000  0xffef_ffff     CCSR                    1M non-cacheable
177  */
178
179 /*
180  * Local Bus Definitions
181  */
182 #define CONFIG_SYS_FLASH_BASE           0xef000000      /* start of FLASH 16M */
183
184 #ifdef CONFIG_PHYS_64BIT
185 #define CONFIG_SYS_FLASH_BASE_PHYS      0xfef000000ull
186 #else
187 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
188 #endif
189
190 #define CONFIG_FLASH_BR_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) | \
191                                         BR_PS_16 | BR_V)
192 #define CONFIG_FLASH_OR_PRELIM          0xff000ff7
193
194 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS}
195 #define CONFIG_SYS_FLASH_QUIET_TEST
196 #define CONFIG_FLASH_SHOW_PROGRESS 45 /* count down from 45/5: 9..1 */
197
198 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* number of banks */
199 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* sectors per device */
200 #undef  CONFIG_SYS_FLASH_CHECKSUM
201 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
202 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
203
204 #if defined(CONFIG_RAMBOOT_NAND) || defined(CONFIG_RAMBOOT_SDCARD) || \
205     defined(CONFIG_RAMBOOT_SPIFLASH)
206 #define CONFIG_SYS_RAMBOOT
207 #define CONFIG_SYS_EXTRA_ENV_RELOC
208 #else
209 #undef CONFIG_SYS_RAMBOOT
210 #endif
211
212 #define CONFIG_FLASH_CFI_DRIVER
213 #define CONFIG_SYS_FLASH_CFI
214 #define CONFIG_SYS_FLASH_EMPTY_INFO
215 #define CONFIG_SYS_FLASH_AMD_CHECK_DQ7
216
217 #define CONFIG_BOARD_EARLY_INIT_R       /* call board_early_init_r function */
218 #define CONFIG_MISC_INIT_R
219 #define CONFIG_HWCONFIG
220
221 #define CONFIG_SYS_INIT_RAM_LOCK        1
222 #define CONFIG_SYS_INIT_RAM_ADDR      0xffd00000        /* stack in RAM */
223 #ifdef CONFIG_PHYS_64BIT
224 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0xf
225 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR
226 /* The assembler doesn't like typecast */
227 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS \
228         ((CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH * 1ull << 32) | \
229           CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW)
230 #else
231 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS   CONFIG_SYS_INIT_RAM_ADDR /* Initial L1 address */
232 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
233 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR_PHYS
234 #endif
235 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000      /* Size of used area in RAM */
236
237 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE \
238                                                 - GENERATED_GBL_DATA_SIZE)
239 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
240
241 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024) /* Reserve 256 kB for Mon*/
242 #define CONFIG_SYS_MALLOC_LEN           (1024 * 1024)   /* Reserved for malloc*/
243
244 #ifndef CONFIG_NAND_SPL
245 #define CONFIG_SYS_NAND_BASE            0xffa00000
246 #ifdef CONFIG_PHYS_64BIT
247 #define CONFIG_SYS_NAND_BASE_PHYS       0xfffa00000ull
248 #else
249 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
250 #endif
251 #else
252 #define CONFIG_SYS_NAND_BASE            0xfff00000
253 #ifdef CONFIG_PHYS_64BIT
254 #define CONFIG_SYS_NAND_BASE_PHYS       0xffff00000ull
255 #else
256 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
257 #endif
258 #endif
259
260 #define CONFIG_CMD_NAND
261 #define CONFIG_SYS_NAND_BASE_LIST       {CONFIG_SYS_NAND_BASE}
262 #define CONFIG_SYS_MAX_NAND_DEVICE      1
263 #define CONFIG_MTD_NAND_VERIFY_WRITE
264 #define CONFIG_NAND_FSL_ELBC            1
265 #define CONFIG_SYS_NAND_BLOCK_SIZE      (16 * 1024)
266
267 /* NAND boot: 4K NAND loader config */
268 #define CONFIG_SYS_NAND_SPL_SIZE        0x1000
269 #define CONFIG_SYS_NAND_U_BOOT_SIZE     ((768 << 10) - 0x2000)
270 #define CONFIG_SYS_NAND_U_BOOT_DST      (CONFIG_SYS_INIT_L2_ADDR)
271 #define CONFIG_SYS_NAND_U_BOOT_START    (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_NAND_SPL_SIZE)
272 #define CONFIG_SYS_NAND_U_BOOT_OFFS     (0)
273 #define CONFIG_SYS_NAND_U_BOOT_RELOC    (CONFIG_SYS_INIT_L2_END - 0x2000)
274 #define CONFIG_SYS_NAND_U_BOOT_RELOC_SP         ((CONFIG_SYS_INIT_L2_END - 1) & ~0xF)
275
276 /* NAND flash config */
277 #define CONFIG_SYS_NAND_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
278                                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
279                                 | BR_PS_8       /* Port Size = 8 bit */ \
280                                 | BR_MS_FCM             /* MSEL = FCM */ \
281                                 | BR_V)                 /* valid */
282
283 #define CONFIG_SYS_NAND_OR_PRELIM       (0xFFF80000     /* length 32K */ \
284                                 | OR_FCM_CSCT \
285                                 | OR_FCM_CST \
286                                 | OR_FCM_CHT \
287                                 | OR_FCM_SCY_1 \
288                                 | OR_FCM_TRLX \
289                                 | OR_FCM_EHTR)
290
291 #ifdef CONFIG_RAMBOOT_NAND
292 #define CONFIG_SYS_BR0_PRELIM  CONFIG_SYS_NAND_BR_PRELIM /* NAND Base Address */
293 #define CONFIG_SYS_OR0_PRELIM  CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
294 #define CONFIG_SYS_BR1_PRELIM  CONFIG_FLASH_BR_PRELIM  /* NOR Base Address */
295 #define CONFIG_SYS_OR1_PRELIM  CONFIG_FLASH_OR_PRELIM  /* NOR Options */
296 #else
297 #define CONFIG_SYS_BR0_PRELIM  CONFIG_FLASH_BR_PRELIM  /* NOR Base Address */
298 #define CONFIG_SYS_OR0_PRELIM  CONFIG_FLASH_OR_PRELIM  /* NOR Options */
299 #define CONFIG_SYS_BR1_PRELIM  CONFIG_SYS_NAND_BR_PRELIM /* NAND Base Address */
300 #define CONFIG_SYS_OR1_PRELIM  CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
301 #endif
302
303 #define CONFIG_SYS_VSC7385_BASE 0xffb00000
304
305 #ifdef CONFIG_PHYS_64BIT
306 #define CONFIG_SYS_VSC7385_BASE_PHYS    0xfffb00000ull
307 #else
308 #define CONFIG_SYS_VSC7385_BASE_PHYS    CONFIG_SYS_VSC7385_BASE
309 #endif
310
311 #define CONFIG_SYS_BR2_PRELIM   (BR_PHYS_ADDR(CONFIG_SYS_VSC7385_BASE) \
312                                                         | BR_PS_8 | BR_V)
313 #define CONFIG_SYS_OR2_PRELIM   (OR_AM_128KB | OR_GPCM_CSNT | OR_GPCM_XACS | \
314                                 OR_GPCM_SCY_15 | OR_GPCM_SETA | OR_GPCM_TRLX | \
315                                 OR_GPCM_EHTR | OR_GPCM_EAD)
316
317 /* Serial Port - controlled on board with jumper J8
318  * open - index 2
319  * shorted - index 1
320  */
321 #define CONFIG_CONS_INDEX       1
322 #define CONFIG_SYS_NS16550
323 #define CONFIG_SYS_NS16550_SERIAL
324 #define CONFIG_SYS_NS16550_REG_SIZE     1
325 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
326 #ifdef CONFIG_NAND_SPL
327 #define CONFIG_NS16550_MIN_FUNCTIONS
328 #endif
329
330 #define CONFIG_SYS_CONSOLE_IS_IN_ENV    /* determine from environment */
331
332 #define CONFIG_SYS_BAUDRATE_TABLE       \
333         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
334
335 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
336 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
337
338 /* Use the HUSH parser */
339 #define CONFIG_SYS_HUSH_PARSER
340
341 /*
342  * Pass open firmware flat tree
343  */
344 #define CONFIG_OF_LIBFDT                1
345 #define CONFIG_OF_BOARD_SETUP           1
346 #define CONFIG_OF_STDOUT_VIA_ALIAS      1
347
348 /* new uImage format support */
349 #define CONFIG_FIT              1
350 #define CONFIG_FIT_VERBOSE      1 /* enable fit_format_{error,warning}() */
351
352 /* I2C */
353 #define CONFIG_SYS_I2C
354 #define CONFIG_SYS_I2C_FSL
355 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
356 #define CONFIG_SYS_FSL_I2C_SPEED        400000
357 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
358 #define CONFIG_SYS_FSL_I2C2_OFFSET      0x3100
359 #define CONFIG_SYS_FSL_I2C2_SPEED       400000
360 #define CONFIG_SYS_FSL_I2C2_SLAVE       0x7F
361 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x29} }
362
363 /*
364  * I2C2 EEPROM
365  */
366 #define CONFIG_ID_EEPROM
367 #ifdef CONFIG_ID_EEPROM
368 #define CONFIG_SYS_I2C_EEPROM_NXID
369 #endif
370 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x52
371 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1
372 #define CONFIG_SYS_EEPROM_BUS_NUM       1
373
374 #define CONFIG_SYS_I2C_PCA9557_ADDR     0x18
375
376 #define CONFIG_RTC_DS1337
377 #define CONFIG_SYS_RTC_DS1337_NOOSC
378 #define CONFIG_SYS_I2C_RTC_ADDR                0x68
379
380 /* eSPI - Enhanced SPI */
381 #define CONFIG_FSL_ESPI
382 #define CONFIG_SPI_FLASH
383 #define CONFIG_SPI_FLASH_SPANSION
384 #define CONFIG_CMD_SF
385 #define CONFIG_SF_DEFAULT_SPEED         10000000
386 #define CONFIG_SF_DEFAULT_MODE          SPI_MODE_0
387
388 /*
389  * General PCI
390  * Memory space is mapped 1-1, but I/O space must start from 0.
391  */
392
393 #if defined(CONFIG_PCI)
394 /* controller 2, Slot 2, tgtid 2, Base address 9000 */
395 #define CONFIG_SYS_PCIE2_NAME           "Slot 1"
396 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
397 #ifdef CONFIG_PHYS_64BIT
398 #define CONFIG_SYS_PCIE2_MEM_BUS        0xc0000000
399 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
400 #else
401 #define CONFIG_SYS_PCIE2_MEM_BUS        0xa0000000
402 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
403 #endif
404 #define CONFIG_SYS_PCIE2_MEM_SIZE       0x20000000      /* 512M */
405 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
406 #define CONFIG_SYS_PCIE2_IO_BUS         0x00000000
407 #ifdef CONFIG_PHYS_64BIT
408 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
409 #else
410 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
411 #endif
412 #define CONFIG_SYS_PCIE2_IO_SIZE        0x00010000      /* 64k */
413
414 /* controller 1, Slot 1, tgtid 1, Base address a000 */
415 #define CONFIG_SYS_PCIE1_NAME           "Slot 2"
416 #define CONFIG_SYS_PCIE1_MEM_VIRT       0x80000000
417 #ifdef CONFIG_PHYS_64BIT
418 #define CONFIG_SYS_PCIE1_MEM_BUS        0x80000000
419 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc00000000ull
420 #else
421 #define CONFIG_SYS_PCIE1_MEM_BUS        0x80000000
422 #define CONFIG_SYS_PCIE1_MEM_PHYS       0x80000000
423 #endif
424 #define CONFIG_SYS_PCIE1_MEM_SIZE       0x20000000      /* 512M */
425 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc00000
426 #define CONFIG_SYS_PCIE1_IO_BUS         0x00000000
427 #ifdef CONFIG_PHYS_64BIT
428 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc00000ull
429 #else
430 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc00000
431 #endif
432 #define CONFIG_SYS_PCIE1_IO_SIZE        0x00010000      /* 64k */
433
434 #define CONFIG_PCI_PNP                  /* do pci plug-and-play */
435
436 #undef CONFIG_EEPRO100
437 #undef CONFIG_TULIP
438 #undef CONFIG_RTL8139
439
440 #ifdef CONFIG_RTL8139
441 /* This macro is used by RTL8139 but not defined in PPC architecture */
442 #define KSEG1ADDR(x)            (x)
443 #define _IO_BASE        0x00000000
444 #endif
445
446
447 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup */
448 #define CONFIG_DOS_PARTITION
449
450 #endif  /* CONFIG_PCI */
451
452
453 #if defined(CONFIG_TSEC_ENET)
454 #define CONFIG_MII              1       /* MII PHY management */
455 #define CONFIG_MII_DEFAULT_TSEC 1       /* Allow unregistered phys */
456 #define CONFIG_TSEC1    1
457 #define CONFIG_TSEC1_NAME       "eTSEC1"
458 #define CONFIG_TSEC2    1
459 #define CONFIG_TSEC2_NAME       "eTSEC2"
460 #define CONFIG_TSEC3    1
461 #define CONFIG_TSEC3_NAME       "eTSEC3"
462
463 #define TSEC1_PHY_ADDR          2
464 #define TSEC2_PHY_ADDR          0
465 #define TSEC3_PHY_ADDR          1
466
467 #define CONFIG_VSC7385_ENET
468
469 #define TSEC1_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
470 #define TSEC2_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
471 #define TSEC3_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
472
473 #define TSEC1_PHYIDX            0
474 #define TSEC2_PHYIDX            0
475 #define TSEC3_PHYIDX            0
476
477 /* Vitesse 7385 */
478
479 #ifdef CONFIG_VSC7385_ENET
480 /* The size of the VSC7385 firmware image */
481 #define CONFIG_VSC7385_IMAGE_SIZE       8192
482 #endif
483
484 #define CONFIG_ETHPRIME         "eTSEC1"
485
486 #define CONFIG_PHY_GIGE         1       /* Include GbE speed/duplex detection */
487
488 #endif  /* CONFIG_TSEC_ENET */
489
490 /*
491  * Environment
492  */
493 #if defined(CONFIG_SYS_RAMBOOT)
494 #if defined(CONFIG_RAMBOOT_NAND)
495         #define CONFIG_ENV_IS_IN_NAND   1
496         #define CONFIG_ENV_SIZE         CONFIG_SYS_NAND_BLOCK_SIZE
497         #define CONFIG_ENV_OFFSET       ((768*1024)+CONFIG_SYS_NAND_BLOCK_SIZE)
498 #elif defined(CONFIG_RAMBOOT_SDCARD)
499 #define CONFIG_ENV_IS_IN_MMC
500 #define CONFIG_FSL_FIXED_MMC_LOCATION
501 #define CONFIG_ENV_SIZE                 0x2000
502 #define CONFIG_SYS_MMC_ENV_DEV          0
503 #elif defined(CONFIG_RAMBOOT_SPIFLASH)
504         #define CONFIG_ENV_IS_IN_SPI_FLASH
505         #define CONFIG_ENV_SPI_BUS      0
506         #define CONFIG_ENV_SPI_CS       0
507         #define CONFIG_ENV_SPI_MAX_HZ   10000000
508         #define CONFIG_ENV_SPI_MODE     0
509         #define CONFIG_ENV_OFFSET       0x100000        /* 1MB */
510         #define CONFIG_ENV_SECT_SIZE    0x10000
511         #define CONFIG_ENV_SIZE         0x2000
512 #endif
513 #else
514         #define CONFIG_ENV_IS_IN_FLASH  1
515         #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - CONFIG_ENV_SECT_SIZE)
516         #define CONFIG_ENV_SIZE         0x2000
517         #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K (one sector) */
518 #endif
519
520 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
521 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
522
523 /*
524  * Command line configuration.
525  */
526 #include <config_cmd_default.h>
527
528 #define CONFIG_CMD_DATE
529 #define CONFIG_CMD_ELF
530 #define CONFIG_CMD_I2C
531 #define CONFIG_CMD_IRQ
532 #define CONFIG_CMD_MII
533 #define CONFIG_CMD_PING
534 #define CONFIG_CMD_SETEXPR
535 #define CONFIG_CMD_REGINFO
536
537 #if defined(CONFIG_PCI)
538 #define CONFIG_CMD_NET
539 #define CONFIG_CMD_PCI
540 #endif
541
542 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
543
544 #define CONFIG_MMC      1
545
546 #ifdef CONFIG_MMC
547 #define CONFIG_BOARD_EARLY_INIT_F       1       /* Call board_pre_init */
548 #define CONFIG_CMD_MMC
549 #define CONFIG_DOS_PARTITION
550 #define CONFIG_FSL_ESDHC
551 #define CONFIG_GENERIC_MMC
552 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
553 #ifdef CONFIG_P2020
554 #define CONFIG_SYS_FSL_ESDHC_USE_PIO /* P2020 eSDHC DMA is not functional*/
555 #endif
556 #endif
557
558 #define CONFIG_HAS_FSL_DR_USB
559
560 #if defined(CONFIG_HAS_FSL_DR_USB)
561 #define CONFIG_USB_EHCI
562
563 #ifdef CONFIG_USB_EHCI
564 #define CONFIG_CMD_USB
565 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
566 #define CONFIG_USB_EHCI_FSL
567 #define CONFIG_USB_STORAGE
568 #endif
569 #endif
570
571 #if defined(CONFIG_MMC) || defined(CONFIG_USB_EHCI)
572 #define CONFIG_CMD_EXT2
573 #define CONFIG_CMD_FAT
574 #define CONFIG_DOS_PARTITION
575 #endif
576
577 /*
578  * Miscellaneous configurable options
579  */
580 #define CONFIG_SYS_LONGHELP                     /* undef to save memory */
581 #define CONFIG_CMDLINE_EDITING                  /* Command-line editing */
582 #define CONFIG_AUTO_COMPLETE                    /* add autocompletion support */
583 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
584 #if defined(CONFIG_CMD_KGDB)
585 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size */
586 #else
587 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size */
588 #endif
589 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16)
590                                                 /* Print Buffer Size */
591 #define CONFIG_SYS_MAXARGS      16              /* max number of command args */
592 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE/* Boot Argument Buffer Size */
593
594 /*
595  * For booting Linux, the board info and command line data
596  * have to be in the first 64 MB of memory, since this is
597  * the maximum mapped by the Linux kernel during initialization.
598  */
599 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)/* Initial Memory map for Linux*/
600 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
601
602 #if defined(CONFIG_CMD_KGDB)
603 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
604 #endif
605
606 /*
607  * Environment Configuration
608  */
609
610 #if defined(CONFIG_TSEC_ENET)
611 #define CONFIG_HAS_ETH0
612 #define CONFIG_HAS_ETH1
613 #define CONFIG_HAS_ETH2
614 #endif
615
616 #define CONFIG_HOSTNAME         P2020RDB
617 #define CONFIG_ROOTPATH         "/opt/nfsroot"
618 #define CONFIG_BOOTFILE         "uImage"
619 #define CONFIG_UBOOTPATH        u-boot.bin/* U-Boot image on TFTP server */
620
621 /* default location for tftp and bootm */
622 #define CONFIG_LOADADDR         1000000
623
624 #define CONFIG_BOOTDELAY 10     /* -1 disables auto-boot */
625 #undef  CONFIG_BOOTARGS         /* the boot command will set bootargs */
626
627 #define CONFIG_BAUDRATE 115200
628
629 #define CONFIG_EXTRA_ENV_SETTINGS                               \
630         "netdev=eth0\0"                                         \
631         "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"             \
632         "loadaddr=1000000\0"                                    \
633         "tftpflash=tftpboot $loadaddr $uboot; "                 \
634                 "protect off " __stringify(CONFIG_SYS_TEXT_BASE)        \
635                         " +$filesize; " \
636                 "erase " __stringify(CONFIG_SYS_TEXT_BASE)              \
637                         " +$filesize; " \
638                 "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE)     \
639                         " $filesize; "  \
640                 "protect on " __stringify(CONFIG_SYS_TEXT_BASE)         \
641                         " +$filesize; " \
642                 "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE)    \
643                         " $filesize\0"  \
644         "consoledev=ttyS0\0"                            \
645         "ramdiskaddr=2000000\0"                 \
646         "ramdiskfile=rootfs.ext2.gz.uboot\0"            \
647         "fdtaddr=c00000\0"                              \
648         "fdtfile=p2020rdb.dtb\0"                \
649         "bdev=sda1\0"   \
650         "jffs2nor=mtdblock3\0"  \
651         "norbootaddr=ef080000\0"        \
652         "norfdtaddr=ef040000\0" \
653         "jffs2nand=mtdblock9\0" \
654         "nandbootaddr=100000\0" \
655         "nandfdtaddr=80000\0"           \
656         "nandimgsize=400000\0"          \
657         "nandfdtsize=80000\0"           \
658         "hwconfig=usb1:dr_mode=host,phy_type=ulpi\0"    \
659         "vscfw_addr=ef000000\0" \
660         "othbootargs=ramdisk_size=600000\0" \
661         "usbfatboot=setenv bootargs root=/dev/ram rw "  \
662         "console=$consoledev,$baudrate $othbootargs; "  \
663         "usb start;"                    \
664         "fatload usb 0:2 $loadaddr $bootfile;"          \
665         "fatload usb 0:2 $fdtaddr $fdtfile;"    \
666         "fatload usb 0:2 $ramdiskaddr $ramdiskfile;"    \
667         "bootm $loadaddr $ramdiskaddr $fdtaddr\0"               \
668         "usbext2boot=setenv bootargs root=/dev/ram rw " \
669         "console=$consoledev,$baudrate $othbootargs; "  \
670         "usb start;"                    \
671         "ext2load usb 0:4 $loadaddr $bootfile;"         \
672         "ext2load usb 0:4 $fdtaddr $fdtfile;"   \
673         "ext2load usb 0:4 $ramdiskaddr $ramdiskfile;"   \
674         "bootm $loadaddr $ramdiskaddr $fdtaddr\0"               \
675         "norboot=setenv bootargs root=/dev/$jffs2nor rw "       \
676         "console=$consoledev,$baudrate rootfstype=jffs2 $othbootargs;"  \
677         "bootm $norbootaddr - $norfdtaddr\0"            \
678         "nandboot=setenv bootargs root=/dev/$jffs2nand rw rootfstype=jffs2 " \
679         "console=$consoledev,$baudrate $othbootargs;"   \
680         "nand read 2000000 $nandbootaddr $nandimgsize;" \
681         "nand read 3000000 $nandfdtaddr $nandfdtsize;"  \
682         "bootm 2000000 - 3000000;\0"
683
684 #define CONFIG_NFSBOOTCOMMAND           \
685         "setenv bootargs root=/dev/nfs rw "     \
686         "nfsroot=$serverip:$rootpath "          \
687         "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
688         "console=$consoledev,$baudrate $othbootargs;"   \
689         "tftp $loadaddr $bootfile;"             \
690         "tftp $fdtaddr $fdtfile;"               \
691         "bootm $loadaddr - $fdtaddr"
692
693 #define CONFIG_HDBOOT                   \
694         "setenv bootargs root=/dev/$bdev rw rootdelay=30 "      \
695         "console=$consoledev,$baudrate $othbootargs;"   \
696         "usb start;"                    \
697         "ext2load usb 0:1 $loadaddr /boot/$bootfile;"           \
698         "ext2load usb 0:1 $fdtaddr /boot/$fdtfile;"     \
699         "bootm $loadaddr - $fdtaddr"
700
701 #define CONFIG_RAMBOOTCOMMAND           \
702         "setenv bootargs root=/dev/ram rw "     \
703         "console=$consoledev,$baudrate $othbootargs; "  \
704         "tftp $ramdiskaddr $ramdiskfile;"       \
705         "tftp $loadaddr $bootfile;"             \
706         "tftp $fdtaddr $fdtfile;"               \
707         "bootm $loadaddr $ramdiskaddr $fdtaddr"
708
709 #define CONFIG_BOOTCOMMAND              CONFIG_HDBOOT
710
711 #endif  /* __CONFIG_H */