nand_spl/board/freescale/p1010rdb/nand_boot.c

   1 /*
   2  * Copyright 2011 Freescale Semiconductor, Inc.
   3  *
   4  * This program is free software; you can redistribute it and/or
   5  * modify it under the terms of the GNU General Public License as
   6  * published by the Free Software Foundation; either version 2 of
   7  * the License, or (at your option) any later version.
   8  *
   9  * This program is distributed in the hope that it will be useful,
  10  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  11  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  12  *
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  18  * MA 02111-1307 USA
  19  *
  20  */
  21 #include <common.h>
  22 #include <mpc85xx.h>
  23 #include <asm/io.h>
  24 #include <ns16550.h>
  25 #include <nand.h>
  26 #include <asm/mmu.h>
  27 #include <asm/immap_85xx.h>
  28 #include <asm/fsl_ddr_sdram.h>
  29 #include <asm/fsl_law.h>
  30
  31 #define udelay(x) { int j; for (j = 0; j < x * 10000; j++) isync(); }
  32
  33 unsigned long ddr_freq_mhz;
  34
  35 void sdram_init(void)
  36 {
  37         ccsr_ddr_t *ddr = (ccsr_ddr_t *)CONFIG_SYS_MPC85xx_DDR_ADDR;
  38
  39         out_be32(&ddr->sdram_cfg, CONFIG_SYS_DDR_CONTROL | SDRAM_CFG_32_BE);
  40         out_be32(&ddr->cs0_bnds, CONFIG_SYS_DDR_CS0_BNDS);
  41         out_be32(&ddr->cs0_config, CONFIG_SYS_DDR_CS0_CONFIG);
  42         out_be32(&ddr->sdram_cfg_2, CONFIG_SYS_DDR_CONTROL_2);
  43         out_be32(&ddr->sdram_data_init, CONFIG_SYS_DDR_DATA_INIT);
  44
  45         if (ddr_freq_mhz < 700) {
  46                 out_be32(&ddr->timing_cfg_3, CONFIG_SYS_DDR_TIMING_3_667);
  47                 out_be32(&ddr->timing_cfg_0, CONFIG_SYS_DDR_TIMING_0_667);
  48                 out_be32(&ddr->timing_cfg_1, CONFIG_SYS_DDR_TIMING_1_667);
  49                 out_be32(&ddr->timing_cfg_2, CONFIG_SYS_DDR_TIMING_2_667);
  50                 out_be32(&ddr->sdram_mode, CONFIG_SYS_DDR_MODE_1_667);
  51                 out_be32(&ddr->sdram_mode_2, CONFIG_SYS_DDR_MODE_2_667);
  52                 out_be32(&ddr->sdram_interval, CONFIG_SYS_DDR_INTERVAL_667);
  53                 out_be32(&ddr->sdram_clk_cntl, CONFIG_SYS_DDR_CLK_CTRL_667);
  54                 out_be32(&ddr->ddr_wrlvl_cntl,
  55                                 CONFIG_SYS_DDR_WRLVL_CONTROL_667);
  56         } else {
  57                 out_be32(&ddr->timing_cfg_3, CONFIG_SYS_DDR_TIMING_3_800);
  58                 out_be32(&ddr->timing_cfg_0, CONFIG_SYS_DDR_TIMING_0_800);
  59                 out_be32(&ddr->timing_cfg_1, CONFIG_SYS_DDR_TIMING_1_800);
  60                 out_be32(&ddr->timing_cfg_2, CONFIG_SYS_DDR_TIMING_2_800);
  61                 out_be32(&ddr->sdram_mode, CONFIG_SYS_DDR_MODE_1_800);
  62                 out_be32(&ddr->sdram_mode_2, CONFIG_SYS_DDR_MODE_2_800);
  63                 out_be32(&ddr->sdram_interval, CONFIG_SYS_DDR_INTERVAL_800);
  64                 out_be32(&ddr->sdram_clk_cntl, CONFIG_SYS_DDR_CLK_CTRL_800);
  65                 out_be32(&ddr->ddr_wrlvl_cntl,
  66                                 CONFIG_SYS_DDR_WRLVL_CONTROL_800);
  67         }
  68
  69         out_be32(&ddr->timing_cfg_4, CONFIG_SYS_DDR_TIMING_4);
  70         out_be32(&ddr->timing_cfg_5, CONFIG_SYS_DDR_TIMING_5);
  71         out_be32(&ddr->ddr_zq_cntl, CONFIG_SYS_DDR_ZQ_CONTROL);
  72
  73         /* mimic 500us delay, with busy isync() loop */
  74         udelay(100);
  75
  76         /* Let the controller go */
  77         out_be32(&ddr->sdram_cfg, in_be32(&ddr->sdram_cfg) | SDRAM_CFG_MEM_EN);
  78
  79         set_next_law(CONFIG_SYS_NAND_DDR_LAW, LAW_SIZE_1G, LAW_TRGT_IF_DDR_1);
  80 }
  81
  82 void board_init_f(ulong bootflag)
  83 {
  84         u32 plat_ratio, ddr_ratio;
  85         unsigned long bus_clk;
  86         ccsr_gur_t *gur = (void *)CONFIG_SYS_MPC85xx_GUTS_ADDR;
  87
  88         /* initialize selected port with appropriate baud rate */
  89         plat_ratio = in_be32(&gur->porpllsr) & MPC85xx_PORPLLSR_PLAT_RATIO;
  90         plat_ratio >>= 1;
  91         bus_clk = CONFIG_SYS_CLK_FREQ * plat_ratio;
  92
  93         ddr_ratio = in_be32(&gur->porpllsr) & MPC85xx_PORPLLSR_DDR_RATIO;
  94         ddr_ratio = ddr_ratio >> MPC85xx_PORPLLSR_DDR_RATIO_SHIFT;
  95         ddr_freq_mhz = (CONFIG_SYS_CLK_FREQ * ddr_ratio) / 0x1000000;
  96
  97         NS16550_init((NS16550_t)CONFIG_SYS_NS16550_COM1,
  98                         bus_clk / 16 / CONFIG_BAUDRATE);
  99
 100         puts("\nNAND boot... ");
 101
 102         /* Initialize the DDR3 */
 103         sdram_init();
 104
 105         /* copy code to RAM and jump to it - this should not return */
 106         /* NOTE - code has to be copied out of NAND buffer before
 107          * other blocks can be read.
 108          */
 109         relocate_code(CONFIG_SYS_NAND_U_BOOT_RELOC_SP, 0,
 110                         CONFIG_SYS_NAND_U_BOOT_RELOC);
 111 }
 112
 113 void board_init_r(gd_t *gd, ulong dest_addr)
 114 {
 115         nand_boot();
 116 }
 117
 118 void putc(char c)
 119 {
 120         if (c == '\n')
 121                 NS16550_putc((NS16550_t)CONFIG_SYS_NS16550_COM1, '\r');
 122
 123         NS16550_putc((NS16550_t)CONFIG_SYS_NS16550_COM1, c);
 124 }
 125
 126 void puts(const char *str)
 127 {
 128         while (*str)
 129                 putc(*str++);
 130 }