nand_spl/board/freescale/p1023rds/nand_boot.c

   1 /*
   2  * Copyright 2010-2011 Freescale Semiconductor, Inc.
   3  * Author: Roy Zang <tie-fei.zang@freescale.com>
   4  *
   5  * SPDX-License-Identifier:     GPL-2.0+
   6  */
   7
   8 #include <common.h>
   9 #include <ns16550.h>
  10 #include <asm/io.h>
  11 #include <nand.h>
  12 #include <asm/fsl_law.h>
  13 #include <fsl_ddr_sdram.h>
  14 #include <asm/global_data.h>
  15
  16 DECLARE_GLOBAL_DATA_PTR;
  17
  18 /* Fixed sdram init -- doesn't use serial presence detect. */
  19 void sdram_init(void)
  20 {
  21         ccsr_ddr_t *ddr = (ccsr_ddr_t *)CONFIG_SYS_FSL_DDR_ADDR;
  22
  23         set_next_law(0, LAW_SIZE_2G, LAW_TRGT_IF_DDR_1);
  24
  25         __raw_writel(CONFIG_SYS_DDR_CS0_BNDS, &ddr->cs0_bnds);
  26         __raw_writel(CONFIG_SYS_DDR_CS0_CONFIG, &ddr->cs0_config);
  27         __raw_writel(CONFIG_SYS_DDR_CS1_BNDS, &ddr->cs1_bnds);
  28         __raw_writel(CONFIG_SYS_DDR_CS1_CONFIG, &ddr->cs1_config);
  29         __raw_writel(CONFIG_SYS_DDR_TIMING_3, &ddr->timing_cfg_3);
  30         __raw_writel(CONFIG_SYS_DDR_TIMING_0, &ddr->timing_cfg_0);
  31         __raw_writel(CONFIG_SYS_DDR_TIMING_1, &ddr->timing_cfg_1);
  32         __raw_writel(CONFIG_SYS_DDR_TIMING_2, &ddr->timing_cfg_2);
  33         __raw_writel(CONFIG_SYS_DDR_CONTROL2, &ddr->sdram_cfg_2);
  34         __raw_writel(CONFIG_SYS_DDR_MODE_1, &ddr->sdram_mode);
  35         __raw_writel(CONFIG_SYS_DDR_MODE_2, &ddr->sdram_mode_2);
  36         __raw_writel(CONFIG_SYS_DDR_INTERVAL, &ddr->sdram_interval);
  37         __raw_writel(CONFIG_SYS_DDR_DATA_INIT, &ddr->sdram_data_init);
  38         __raw_writel(CONFIG_SYS_DDR_CLK_CTRL, &ddr->sdram_clk_cntl);
  39         __raw_writel(CONFIG_SYS_DDR_TIMING_4, &ddr->timing_cfg_4);
  40         __raw_writel(CONFIG_SYS_DDR_TIMING_5, &ddr->timing_cfg_5);
  41         __raw_writel(CONFIG_SYS_DDR_ZQ_CNTL, &ddr->ddr_zq_cntl);
  42         __raw_writel(CONFIG_SYS_DDR_WRLVL_CNTL, &ddr->ddr_wrlvl_cntl);
  43         __raw_writel(CONFIG_SYS_DDR_CDR_1, &ddr->ddr_cdr1);
  44         __raw_writel(CONFIG_SYS_DDR_CDR_2, &ddr->ddr_cdr2);
  45         /* Set, but do not enable the memory */
  46         __raw_writel(CONFIG_SYS_DDR_CONTROL & ~SDRAM_CFG_MEM_EN, &ddr->sdram_cfg);
  47
  48         asm volatile("sync;isync");
  49         udelay(500);
  50
  51         /* Let the controller go */
  52         out_be32(&ddr->sdram_cfg, in_be32(&ddr->sdram_cfg) | SDRAM_CFG_MEM_EN);
  53 }
  54
  55 void board_init_f(ulong bootflag)
  56 {
  57         u32 plat_ratio;
  58         ccsr_gur_t *gur = (void *)CONFIG_SYS_MPC85xx_GUTS_ADDR;
  59
  60         /* initialize selected port with appropriate baud rate */
  61         plat_ratio = in_be32(&gur->porpllsr) & MPC85xx_PORPLLSR_PLAT_RATIO;
  62         plat_ratio >>= 1;
  63         gd->bus_clk = CONFIG_SYS_CLK_FREQ * plat_ratio;
  64         NS16550_init((NS16550_t)CONFIG_SYS_NS16550_COM1,
  65                         gd->bus_clk / 16 / CONFIG_BAUDRATE);
  66
  67         puts("\nNAND boot... ");
  68         /* Initialize the DDR3 */
  69         sdram_init();
  70         /* copy code to RAM and jump to it - this should not return */
  71         /* NOTE - code has to be copied out of NAND buffer before
  72          * other blocks can be read.
  73          */
  74         relocate_code(CONFIG_SYS_NAND_U_BOOT_RELOC_SP, 0,
  75                         CONFIG_SYS_NAND_U_BOOT_RELOC);
  76 }
  77
  78 void board_init_r(gd_t *gd, ulong dest_addr)
  79 {
  80         nand_boot();
  81 }
  82
  83 void putc(char c)
  84 {
  85         if (c == '\n')
  86                 NS16550_putc((NS16550_t)CONFIG_SYS_NS16550_COM1, '\r');
  87
  88         NS16550_putc((NS16550_t)CONFIG_SYS_NS16550_COM1, c);
  89 }
  90
  91 void puts(const char *str)
  92 {
  93         while (*str)
  94                 putc(*str++);
  95 }