board/fads/fads.h

   1 /*
   2  * (C) Copyright 2000-2004
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * Derived from FADS860T definitions by Magnus Damm, Helmut Buchsbaum,
   6  * and Dan Malek
   7  *
   8  * Modified by, Yuli Barcohen, Arabella Software Ltd., yuli@arabellasw.com
   9  *
  10  * This header file contains values common to all FADS family boards.
  11  *
  12  * See file CREDITS for list of people who contributed to this
  13  * project.
  14  *
  15  * This program is free software; you can redistribute it and/or
  16  * modify it under the terms of the GNU General Public License as
  17  * published by the Free Software Foundation; either version 2 of
  18  * the License, or (at your option) any later version.
  19  *
  20  * This program is distributed in the hope that it will be useful,
  21  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  22  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  23  * GNU General Public License for more details.
  24  *
  25  * You should have received a copy of the GNU General Public License
  26  * along with this program; if not, write to the Free Software
  27  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  28  * MA 02111-1307 USA
  29  */
  30
  31 /****************************************************************************
  32  * Flash Memory Map as used by U-Boot:
  33  *
  34  *                          Start Address    Length
  35  * +-----------------------+ 0xFE00_0000     Start of Flash -----------------
  36  * |                       | 0xFE00_0100     Reset Vector
  37  * +                       + 0xFE0?_????
  38  * | U-Boot code           |
  39  * |                       |
  40  * +-----------------------+ 0xFE04_0000 (sector border)
  41  * |                       |
  42  * |                       |
  43  * | U-Boot environment    |
  44  * |                       |                                 ^
  45  * |                       |                                 | U-Boot
  46  * +=======================+ 0xFE08_0000 (sector border)    -----------------
  47  * | Available             |                                 | Applications
  48  * | ...                   |                                 v
  49  *
  50  *****************************************************************************/
  51
  52 #if 0
  53 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  54 #else
  55 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  56 #endif
  57
  58 #undef  CONFIG_BOOTARGS
  59 #define CONFIG_BOOTCOMMAND                                                      \
  60     "dhcp;"                                                                     \
  61     "setenv bootargs root=/dev/nfs rw nfsroot=$(serverip):$(rootpath) "         \
  62     "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off;"        \
  63     "bootm"
  64
  65 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  66 #define CONFIG_BZIP2     /* include support for bzip2 compressed images */
  67
  68 /*
  69  * New MPC86xADS and Duet provide two Ethernet connectivity options:
  70  * 10Mbit/s on SCC and 100Mbit/s on FEC. FADS provides SCC Ethernet on
  71  * motherboard and FEC Ethernet on daughterboard. All new PQ1 chips have
  72  * got FEC so FEC is the default.
  73  */
  74 #ifndef CONFIG_ADS
  75 #undef  CONFIG_SCC1_ENET                /* Disable SCC1 ethernet */
  76 #define CONFIG_FEC_ENET                 /* Use FEC ethernet  */
  77 #else                                   /* Old ADS has not got FEC option */
  78 #define CONFIG_SCC1_ENET                /* Use SCC1 ethernet */
  79 #undef  CONFIG_FEC_ENET                 /* No FEC ethernet  */
  80 #endif /* !CONFIG_ADS */
  81
  82 #if defined(CONFIG_SCC1_ENET) && defined(CONFIG_FEC_ENET)
  83 #error Both CONFIG_SCC1_ENET and CONFIG_FEC_ENET configured
  84 #endif
  85
  86 #ifdef CONFIG_FEC_ENET
  87 #define CFG_DISCOVER_PHY
  88 #endif
  89
  90 #ifndef CONFIG_COMMANDS
  91 #define CONFIG_COMMANDS (CONFIG_CMD_DFL   \
  92                          | CFG_CMD_DHCP   \
  93                          | CFG_CMD_IMMAP  \
  94                          | CFG_CMD_MII    \
  95                          | CFG_CMD_PCMCIA \
  96                          | CFG_CMD_PING   \
  97                         )
  98 #endif /* !CONFIG_COMMANDS */
  99
 100 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 101 #include <cmd_confdefs.h>
 102
 103 /*
 104  * Miscellaneous configurable options
 105  */
 106 #undef  CFG_LONGHELP                    /* undef to save memory         */
 107 #define CFG_PROMPT              "=>"    /* Monitor Command Prompt       */
 108 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 109 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
 110 #else
 111 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
 112 #endif
 113 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 114 #define CFG_MAXARGS     16              /* max number of command args   */
 115 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 116
 117 #define CFG_LOAD_ADDR           0x00100000
 118
 119 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 120
 121 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 122
 123 /*
 124  * Low Level Configuration Settings
 125  * (address mappings, register initial values, etc.)
 126  * You should know what you are doing if you make changes here.
 127  */
 128 /*-----------------------------------------------------------------------
 129  * Internal Memory Mapped Register
 130  */
 131 #define CFG_IMMR                0xFF000000
 132
 133 /*-----------------------------------------------------------------------
 134  * Definitions for initial stack pointer and data area (in DPRAM)
 135  */
 136 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 137 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
 138 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
 139 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 140 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 141
 142 /*-----------------------------------------------------------------------
 143  * Start addresses for the final memory configuration
 144  * (Set up by the startup code)
 145  * Please note that CFG_SDRAM_BASE _must_ start at 0
 146  */
 147 #define CFG_SDRAM_BASE          0x00000000
 148 #if defined(CONFIG_MPC86xADS) || defined(CONFIG_MPC885ADS) /* New ADS or Duet */
 149 #define CFG_SDRAM_SIZE          0x00800000              /* 8 Mbyte */
 150 #elif defined(CONFIG_FADS)                              /* Old/new FADS */
 151 #define CFG_SDRAM_SIZE          0x00400000              /* 4 Mbyte */
 152 #else                                                   /* Old ADS */
 153 #define CFG_SDRAM_SIZE          0x00000000              /* No SDRAM */
 154 #endif
 155
 156 #define CFG_MEMTEST_START       0x0100000       /* memtest works on     */
 157 #if (CFG_SDRAM_SIZE)
 158 #define CFG_MEMTEST_END         CFG_SDRAM_SIZE  /* 1 ... SDRAM_SIZE     */
 159 #else
 160 #define CFG_MEMTEST_END         0x0400000       /* 1 ... 4 MB in DRAM   */
 161 #endif /* CFG_SDRAM_SIZE */
 162
 163 /*
 164  * For booting Linux, the board info and command line data
 165  * have to be in the first 8 MB of memory, since this is
 166  * the maximum mapped by the Linux kernel during initialization.
 167  */
 168 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 169 /*-----------------------------------------------------------------------
 170  * Flash organization
 171  */
 172 #define CFG_FLASH_BASE          TEXT_BASE
 173 #define CFG_FLASH_SIZE          ((uint)(8 * 1024 * 1024))       /* max 8Mbyte */
 174
 175 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 176 #define CFG_MAX_FLASH_SECT      16      /* max number of sectors on one chip    */
 177
 178 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 179 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 180
 181 #define CFG_ENV_IS_IN_FLASH     1
 182 #define CFG_ENV_SECT_SIZE       0x40000 /* see README - env sector total size   */
 183 #define CFG_ENV_OFFSET          CFG_ENV_SECT_SIZE
 184 #define CFG_ENV_SIZE            0x4000  /* Total Size of Environment            */
 185
 186 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 187 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 KB for monitor   */
 188
 189 #ifdef CONFIG_BZIP2
 190 #define CFG_MALLOC_LEN          (2500 << 10)    /* Reserve ~2.5 MB for malloc() */
 191 #else
 192 #define CFG_MALLOC_LEN          (384 << 10)     /* Reserve 384 kB for malloc()  */
 193 #endif /* CONFIG_BZIP2 */
 194
 195 /*-----------------------------------------------------------------------
 196  * Cache Configuration
 197  */
 198 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
 199 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 200 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
 201 #endif
 202
 203 /*-----------------------------------------------------------------------
 204  * I2C configuration
 205  */
 206 #if (CONFIG_COMMANDS & CFG_CMD_I2C)
 207 #define CONFIG_HARD_I2C         1       /* I2C with hardware support */
 208 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address defaults */
 209 #define CFG_I2C_SLAVE           0x7F
 210 #endif
 211
 212 /*-----------------------------------------------------------------------
 213  * SYPCR - System Protection Control                            11-9
 214  * SYPCR can only be written once after reset!
 215  *-----------------------------------------------------------------------
 216  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 217  */
 218 #if defined(CONFIG_WATCHDOG)
 219 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 220                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 221 #else
 222 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 223 #endif
 224
 225 /*-----------------------------------------------------------------------
 226  * SIUMCR - SIU Module Configuration                            11-6
 227  *-----------------------------------------------------------------------
 228  * PCMCIA config., multi-function pin tri-state
 229  */
 230 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 231
 232 /*-----------------------------------------------------------------------
 233  * TBSCR - Time Base Status and Control                         11-26
 234  *-----------------------------------------------------------------------
 235  * Clear Reference Interrupt Status, Timebase freezing enabled
 236  */
 237 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBE)
 238
 239 /*-----------------------------------------------------------------------
 240  * PISCR - Periodic Interrupt Status and Control                11-31
 241  *-----------------------------------------------------------------------
 242  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 243  */
 244 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
 245
 246 /*-----------------------------------------------------------------------
 247  * SCCR - System Clock and reset Control Register               15-27
 248  *-----------------------------------------------------------------------
 249  * Set clock output, timebase and RTC source and divider,
 250  * power management and some other internal clocks
 251  */
 252 #define SCCR_MASK       SCCR_EBDF11
 253 #define CFG_SCCR        (SCCR_TBS|SCCR_COM00|SCCR_DFSYNC00|SCCR_DFBRG00|SCCR_DFNL000|SCCR_DFNH000|SCCR_DFLCD000|SCCR_DFALCD00)
 254
 255 /*-----------------------------------------------------------------------
 256  * PLPRCR - PLL, Low-Power, and Reset Control Register          14-22
 257  *-----------------------------------------------------------------------
 258  * set the PLL, the low-power modes and the reset control
 259  */
 260 #ifndef CFG_PLPRCR
 261 #define CFG_PLPRCR      PLPRCR_TEXPS
 262 #endif
 263
 264 /*-----------------------------------------------------------------------
 265  *
 266  *-----------------------------------------------------------------------
 267  *
 268  */
 269 #define CFG_DER          0
 270
 271 /* Because of the way the 860 starts up and assigns CS0 the
 272 * entire address space, we have to set the memory controller
 273 * differently.  Normally, you write the option register
 274 * first, and then enable the chip select by writing the
 275 * base register.  For CS0, you must write the base register
 276 * first, followed by the option register.
 277 */
 278
 279 /*
 280  * Init Memory Controller:
 281  *
 282  * BR0/OR0 (Flash)
 283  * BR1/OR1 (BCSR)
 284  */
 285 /* the other CS:s are determined by looking at parameters in BCSRx */
 286
 287 #define BCSR_ADDR               ((uint) 0xFF080000)
 288
 289 #define CFG_PRELIM_OR_AM        0xFF800000      /* OR addr mask */
 290
 291 /* FLASH timing: ACS = 10, TRLX = 1, CSNT = 1, SCY = 3, EHTR = 0 */
 292 #define CFG_OR_TIMING_FLASH     (OR_CSNT_SAM  | OR_ACS_DIV4 | OR_BI | OR_SCY_3_CLK | OR_TRLX)
 293
 294 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)   /* 8 Mbyte until detected */
 295 #define CFG_BR0_PRELIM  ((CFG_FLASH_BASE & BR_BA_MSK) | BR_V )
 296
 297 /* BCSRx - Board Control and Status Registers */
 298 #define CFG_OR1_PRELIM  0xFFFF8110              /* 64Kbyte address space */
 299 #define CFG_BR1_PRELIM  ((BCSR_ADDR) | BR_V)
 300
 301 /*
 302  * Internal Definitions
 303  *
 304  * Boot Flags
 305  */
 306 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 307 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 308
 309 /* values according to the manual */
 310
 311 #define PCMCIA_MEM_ADDR         ((uint)0xFF020000)
 312 #define PCMCIA_MEM_SIZE         ((uint)(64 * 1024))
 313
 314 #define BCSR0                   ((uint) (BCSR_ADDR + 0x00))
 315 #define BCSR1                   ((uint) (BCSR_ADDR + 0x04))
 316 #define BCSR2                   ((uint) (BCSR_ADDR + 0x08))
 317 #define BCSR3                   ((uint) (BCSR_ADDR + 0x0c))
 318 #define BCSR4                   ((uint) (BCSR_ADDR + 0x10))
 319
 320 /*
 321  * (F)ADS bitvalues by Helmut Buchsbaum
 322  *
 323  * See User's Manual for a proper
 324  * description of the following structures
 325  */
 326
 327 #define BCSR0_ERB       ((uint)0x80000000)
 328 #define BCSR0_IP        ((uint)0x40000000)
 329 #define BCSR0_BDIS      ((uint)0x10000000)
 330 #define BCSR0_BPS_MASK  ((uint)0x0C000000)
 331 #define BCSR0_ISB_MASK  ((uint)0x01800000)
 332 #define BCSR0_DBGC_MASK ((uint)0x00600000)
 333 #define BCSR0_DBPC_MASK ((uint)0x00180000)
 334 #define BCSR0_EBDF_MASK ((uint)0x00060000)
 335
 336 #define BCSR1_FLASH_EN           ((uint)0x80000000)
 337 #define BCSR1_DRAM_EN            ((uint)0x40000000)
 338 #define BCSR1_ETHEN              ((uint)0x20000000)
 339 #define BCSR1_IRDEN              ((uint)0x10000000)
 340 #define BCSR1_FLASH_CFG_EN       ((uint)0x08000000)
 341 #define BCSR1_CNT_REG_EN_PROTECT ((uint)0x04000000)
 342 #define BCSR1_BCSR_EN            ((uint)0x02000000)
 343 #define BCSR1_RS232EN_1          ((uint)0x01000000)
 344 #define BCSR1_PCCEN              ((uint)0x00800000)
 345 #define BCSR1_PCCVCC0            ((uint)0x00400000)
 346 #define BCSR1_PCCVPP_MASK        ((uint)0x00300000)
 347 #define BCSR1_DRAM_HALF_WORD     ((uint)0x00080000)
 348 #define BCSR1_RS232EN_2          ((uint)0x00040000)
 349 #define BCSR1_SDRAM_EN           ((uint)0x00020000)
 350 #define BCSR1_PCCVCC1            ((uint)0x00010000)
 351
 352 #define BCSR1_PCCVCCON           BCSR1_PCCVCC0
 353
 354 #define BCSR2_FLASH_PD_MASK      ((uint)0xF0000000)
 355 #define BCSR2_DRAM_PD_MASK       ((uint)0x07800000)
 356 #define BCSR2_DRAM_PD_SHIFT      23
 357 #define BCSR2_EXTTOLI_MASK       ((uint)0x00780000)
 358 #define BCSR2_DBREVNR_MASK       ((uint)0x00030000)
 359
 360 #define BCSR3_DBID_MASK          ((ushort)0x3800)
 361 #define BCSR3_CNT_REG_EN_PROTECT ((ushort)0x0400)
 362 #define BCSR3_BREVNR0            ((ushort)0x0080)
 363 #define BCSR3_FLASH_PD_MASK      ((ushort)0x0070)
 364 #define BCSR3_BREVN1             ((ushort)0x0008)
 365 #define BCSR3_BREVN2_MASK        ((ushort)0x0003)
 366
 367 #define BCSR4_ETHLOOP            ((uint)0x80000000)
 368 #define BCSR4_TFPLDL             ((uint)0x40000000)
 369 #define BCSR4_TPSQEL             ((uint)0x20000000)
 370 #define BCSR4_SIGNAL_LAMP        ((uint)0x10000000)
 371 #define BCSR4_FETH_EN            ((uint)0x08000000)
 372 #define BCSR4_FETHCFG0           ((uint)0x04000000)
 373 #define BCSR4_FETHFDE            ((uint)0x02000000)
 374 #define BCSR4_FETHCFG1           ((uint)0x00400000)
 375 #define BCSR4_FETHRST            ((uint)0x00200000)
 376
 377 #ifdef CONFIG_MPC823
 378 #define BCSR4_USB_EN             ((uint)0x08000000)
 379 #endif /* CONFIG_MPC823 */
 380 #ifdef CONFIG_MPC860SAR
 381 #define BCSR4_UTOPIA_EN          ((uint)0x08000000)
 382 #endif /* CONFIG_MPC860SAR */
 383 #ifdef CONFIG_MPC860T
 384 #define BCSR4_FETH_EN            ((uint)0x08000000)
 385 #endif /* CONFIG_MPC860T */
 386 #ifdef CONFIG_MPC823
 387 #define BCSR4_USB_SPEED          ((uint)0x04000000)
 388 #endif /* CONFIG_MPC823 */
 389 #ifdef CONFIG_MPC860T
 390 #define BCSR4_FETHCFG0           ((uint)0x04000000)
 391 #endif /* CONFIG_MPC860T */
 392 #ifdef CONFIG_MPC823
 393 #define BCSR4_VCCO               ((uint)0x02000000)
 394 #endif /* CONFIG_MPC823 */
 395 #ifdef CONFIG_MPC860T
 396 #define BCSR4_FETHFDE            ((uint)0x02000000)
 397 #endif /* CONFIG_MPC860T */
 398 #ifdef CONFIG_MPC823
 399 #define BCSR4_VIDEO_ON           ((uint)0x00800000)
 400 #endif /* CONFIG_MPC823 */
 401 #ifdef CONFIG_MPC823
 402 #define BCSR4_VDO_EKT_CLK_EN     ((uint)0x00400000)
 403 #endif /* CONFIG_MPC823 */
 404 #ifdef CONFIG_MPC860T
 405 #define BCSR4_FETHCFG1           ((uint)0x00400000)
 406 #endif /* CONFIG_MPC860T */
 407 #ifdef CONFIG_MPC823
 408 #define BCSR4_VIDEO_RST          ((uint)0x00200000)
 409 #endif /* CONFIG_MPC823 */
 410 #ifdef CONFIG_MPC860T
 411 #define BCSR4_FETHRST            ((uint)0x00200000)
 412 #endif /* CONFIG_MPC860T */
 413 #ifdef CONFIG_MPC823
 414 #define BCSR4_MODEM_EN           ((uint)0x00100000)
 415 #endif /* CONFIG_MPC823 */
 416 #ifdef CONFIG_MPC823
 417 #define BCSR4_DATA_VOICE         ((uint)0x00080000)
 418 #endif /* CONFIG_MPC823 */
 419 #ifdef CONFIG_MPC850
 420 #define BCSR4_DATA_VOICE         ((uint)0x00080000)
 421 #endif /* CONFIG_MPC850 */
 422
 423 /* BSCR5 exists on MPC86xADS and Duet ADS only */
 424
 425 #define CFG_PHYDEV_ADDR         (BCSR_ADDR + 0x20000)
 426
 427 #define BCSR5                   (CFG_PHYDEV_ADDR + 0x300)
 428
 429 #define BCSR5_MII2_EN           0x40
 430 #define BCSR5_MII2_RST          0x20
 431 #define BCSR5_T1_RST            0x10
 432 #define BCSR5_ATM155_RST        0x08
 433 #define BCSR5_ATM25_RST         0x04
 434 #define BCSR5_MII1_EN           0x02
 435 #define BCSR5_MII1_RST          0x01
 436
 437 /* We don't use the 8259.
 438 */
 439 #define NR_8259_INTS    0
 440
 441 /* Machine type
 442 */
 443 #define _MACH_8xx (_MACH_fads)
 444
 445 /*-----------------------------------------------------------------------
 446  * PCMCIA stuff
 447  *-----------------------------------------------------------------------
 448  */
 449 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
 450 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
 451 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
 452 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
 453 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
 454 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
 455 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
 456 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
 457
 458 /*-----------------------------------------------------------------------
 459  * IDE/ATA stuff
 460  *-----------------------------------------------------------------------
 461  */
 462 #define CONFIG_MAC_PARTITION    1
 463 #define CONFIG_DOS_PARTITION    1
 464 #define CONFIG_ISO_PARTITION    1
 465
 466 #undef  CONFIG_ATAPI
 467 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
 468 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
 469 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
 470 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
 471
 472 #define CFG_IDE_MAXBUS          1       /* max. 2 IDE busses    */
 473 #define CFG_IDE_MAXDEVICE       (CFG_IDE_MAXBUS*2) /* max. 2 drives per IDE bus */
 474
 475 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
 476 #define CFG_ATA_IDE0_OFFSET     0x0000
 477
 478 /* Offset for data I/O                  */
 479 #define CFG_ATA_DATA_OFFSET     (CFG_PCMCIA_MEM_SIZE + 0x320)
 480 /* Offset for normal register accesses  */
 481 #define CFG_ATA_REG_OFFSET      (2 * CFG_PCMCIA_MEM_SIZE + 0x320)
 482 /* Offset for alternate registers       */
 483 #define CFG_ATA_ALT_OFFSET      0x0000
 484
 485 #define CONFIG_DISK_SPINUP_TIME 1000000
 486 #undef CONFIG_DISK_SPINUP_TIME  /* usin´ Compact Flash */