board/karo/tx6q/lowlevel_init.S

   1 #include <config.h>
   2 #include <configs/tx6q.h>
   3 #include <asm/arch/imx-regs.h>
   4
   5 #define DEBUG_LED_BIT           20
   6 #define LED_GPIO_BASE           GPIO2_BASE_ADDR
   7 #define LED_MUX_OFFSET          0x0ec
   8 #define LED_MUX_MODE            0x15
   9
  10 #define SDRAM_CLK               CONFIG_SYS_SDRAM_CLK
  11
  12 #ifdef PHYS_SDRAM_2_SIZE
  13 #define SDRAM_SIZE              (PHYS_SDRAM_1_SIZE + PHYS_SDRAM_2_SIZE)
  14 #else
  15 #define SDRAM_SIZE              PHYS_SDRAM_1_SIZE
  16 #endif
  17
  18 #define CPU_2_BE_32(l)                  \
  19         ((((l) << 24) & 0xFF000000) |   \
  20         (((l) << 8) & 0x00FF0000) |     \
  21         (((l) >> 8) & 0x0000FF00) |     \
  22         (((l) >> 24) & 0x000000FF))
  23
  24 #define MXC_DCD_ITEM(addr, val)         .word   CPU_2_BE_32(addr), CPU_2_BE_32(val)
  25
  26 #define CHECK_DCD_ADDR(a)       ((((a) >= 0x00907000) && ((a) <= 0x00937FF0)) || \
  27         (((a) >= 0x020C4000) && ((a) < 0x020C8000)) || \
  28         (((a) >= 0x020C8000) && ((a) < 0x020C9000)) || \
  29         (((a) >= 0x020E0000) && ((a) < 0x020E4000)) || \
  30         (((a) >= 0x021B0000) && ((a) < 0x021B8000)) || \
  31         (((a) >= 0x08000000) && ((a) < 0x0FFF0000)) || \
  32         (((a) >= 0x10000000)))
  33
  34 #define MXC_DCD_CMD_SZ_BYTE             1
  35 #define MXC_DCD_CMD_SZ_SHORT            2
  36 #define MXC_DCD_CMD_SZ_WORD             4
  37 #define MXC_DCD_CMD_FLAG_WRITE          0x0
  38 #define MXC_DCD_CMD_FLAG_CLR            0x1
  39 #define MXC_DCD_CMD_FLAG_SET            0x3
  40 #define MXC_DCD_CMD_FLAG_CHK_ANY        (1 << 0)
  41 #define MXC_DCD_CMD_FLAG_CHK_SET        (1 << 1)
  42 #define MXC_DCD_CMD_FLAG_CHK_CLR        (0 << 1)
  43
  44 #define MXC_DCD_CMD_WRT(type, flags, next)                                      \
  45         .word   CPU_2_BE_32((0xcc << 24) | (((next) - .) << 8) | ((flags) << 3) | (type))
  46
  47 #define MXC_DCD_CMD_CHK(type, flags, addr, mask)                                \
  48         .word   CPU_2_BE_32((0xcf << 24) | (12 << 8) | ((flags) << 3) | (type)),\
  49                 CPU_2_BE_32(addr), CPU_2_BE_32(mask)
  50
  51 #define MXC_DCD_CMD_CHK_CNT(type, flags, addr, mask, count)                     \
  52         .word   CPU_2_BE_32((0xcf << 24) | (16 << 8) | ((flags) << 3) | (type)),\
  53                 CPU_2_BE_32(addr), CPU_2_BE_32(mask), CPU_2_BE_32(count)
  54
  55 #define MXC_DCD_CMD_NOP                                                         \
  56         .word   CPU_2_BE_32((0xc0 << 24) | (4 << 8))
  57
  58 #define CK_TO_NS(ck)    (((ck) * 1000 + SDRAM_CLK / 2) / SDRAM_CLK)
  59 #define NS_TO_CK(ns)    (((ns) * SDRAM_CLK + 999) / 1000)
  60
  61         .macro          CK_VAL, name, clks, offs, max
  62         .iflt           \clks - \offs
  63         .set            \name, 0
  64         .else
  65         .ifle           \clks - \offs - \max
  66         .set            \name, \clks - \offs
  67         .endif
  68         .endif
  69         .endm
  70
  71         .macro          NS_VAL, name, ns, offs, max
  72         .iflt           \ns - \offs
  73         .set            \name, 0
  74         .else
  75         CK_VAL          \name, NS_TO_CK(\ns), \offs, \max
  76         .endif
  77         .endm
  78
  79         .macro          CK_MAX, name, ck1, ck2, offs, max
  80         .ifgt           \ck1 - \ck2
  81         CK_VAL          \name, \ck1, \offs, \max
  82         .else
  83         CK_VAL          \name, \ck2, \offs, \max
  84         .endif
  85         .endm
  86
  87 #define MDMISC_DDR_TYPE_DDR3            0
  88 #define MDMISC_DDR_TYPE_LPDDR2          1
  89 #define MDMISC_DDR_TYPE_DDR2            2
  90
  91 #define DIV_ROUND_UP(m,d)               (((m) + (d) - 1) / (d))
  92
  93 #define MDOR_CLK_PERIOD_ns              15258   /* base clock for MDOR values */
  94
  95 /* DDR3 SDRAM */
  96 #if SDRAM_SIZE > PHYS_SDRAM_1_SIZE
  97 #define BANK_ADDR_BITS                  2
  98 #else
  99 #define BANK_ADDR_BITS                  1
 100 #endif
 101 #define SDRAM_BURST_LENGTH              8
 102 #define RALAT                           5
 103 #define WALAT                           0
 104 #define BI_ON                           1
 105 #define ADDR_MIRROR                     1
 106 #define DDR_TYPE                        MDMISC_DDR_TYPE_DDR3
 107
 108 /* 512/1024MiB SDRAM: NT5CB128M16P-CG */
 109 /* MDCFG0 0x0c */
 110 NS_VAL  tRFC,   160, 1, 255             /* clks - 1 (0..255) */
 111 CK_MAX  tXS,    tRFC + 1 + NS_TO_CK(10), 5, 1, 255 /* clks - 1 (0..255) tRFC + 10 */
 112 CK_MAX  tXP,    3, NS_TO_CK(6), 1, 7    /* clks - 1 (0..7) */ /* max(6ns, 3*CK) */
 113 CK_MAX  tXPDLL, NS_TO_CK(24), 2, 1, 15  /* clks - 1 (0..15) */
 114 NS_VAL  tFAW,   45, 1, 31               /* clks - 1 (0..31) */
 115 CK_VAL  tCL,    8, 3, 8                 /* clks - 3 (0..8) CAS Latency */
 116
 117 /* MDCFG1 0x10 */
 118 NS_VAL  tRCD,   14, 1, 7                /* clks - 1 (0..7) */
 119 NS_VAL  tRP,    14, 1, 7                /* clks - 1 (0..7) */
 120 NS_VAL  tRC,    50, 1, 31               /* clks - 1 (0..31) */
 121 NS_VAL  tRAS,   36, 1, 31               /* clks - 1 (0..31) */
 122 CK_VAL  tRPA,   0, 0, 1                 /* clks     (0..1) */
 123 NS_VAL  tWR,    15, 1, 15               /* clks - 1 (0..15) */
 124 CK_VAL  tMRD,   4, 1, 15                /* clks - 1 (0..15) */
 125 CK_VAL  tCWL,   6, 2, 6                 /* clks - 2 (0..6) */
 126
 127 /* MDCFG2 0x14 */
 128 CK_VAL  tDLLK,  512, 1, 511             /* clks - 1 (0..511) */
 129 CK_MAX  tRTP,   4, NS_TO_CK(8), 1, 7    /* clks - 1 (0..7) */
 130 CK_MAX  tWTR,   4, NS_TO_CK(8), 1, 7    /* clks - 1 (0..7) */
 131 CK_MAX  tRRD,   4, NS_TO_CK(8), 1, 7    /* clks - 1 (0..7) */
 132
 133 /* MDOR 0x30 */
 134 CK_MAX  tXPR,   NS_TO_CK(CK_TO_NS(tRFC + 1) + 10), 5, 1, 255 /* clks - 1 (0..255) max(tRFC + 10, 5CK) */
 135 #define tSDE_RST        (DIV_ROUND_UP(200000, MDOR_CLK_PERIOD_ns) + 2)
 136 #define tRST_CKE        (DIV_ROUND_UP(500000, MDOR_CLK_PERIOD_ns) + 2)
 137
 138 /* MDOTC 0x08 */
 139 NS_VAL  tAOFPD, 9, 1, 7                 /* clks - 1 (0..7) */
 140 NS_VAL  tAONPD, 9, 1, 7                 /* clks - 1 (0..7) */
 141 CK_VAL  tANPD,  tCWL + 1, 1, 15         /* clks - 1 (0..15) */
 142 CK_VAL  tAXPD,  tCWL + 1, 1, 15         /* clks - 1 (0..15) */
 143 CK_VAL  tODTLon tCWL, 1, 7              /* clks - 1 (0..7) */
 144 CK_VAL  tODTLoff tCWL, 1, 31            /* clks - 1 (0..31) */
 145
 146 /* MDPDC 0x04 */
 147 CK_MAX  tCKE,   NS_TO_CK(6), 3, 1, 7
 148 CK_MAX  tCKSRX, NS_TO_CK(10), 5, 0, 7
 149 CK_MAX  tCKSRE, NS_TO_CK(10), 5, 0, 7
 150
 151 #define PRCT            0
 152 #define PWDT            5
 153 #define SLOW_PD         0
 154 #define BOTH_CS_PD      1
 155
 156 #define MDPDC_VAL_0     (       \
 157         (PRCT << 28) |          \
 158         (PRCT << 24) |          \
 159         (tCKE << 16) |          \
 160         (SLOW_PD << 7) |        \
 161         (BOTH_CS_PD << 6) |     \
 162         (tCKSRX << 3) |         \
 163         (tCKSRE << 0)           \
 164         )
 165
 166 #define MDPDC_VAL_1     (MDPDC_VAL_0 |          \
 167         (PWDT << 12) |                          \
 168         (PWDT << 8)                             \
 169         )
 170
 171 #define ROW_ADDR_BITS   14
 172 #define COL_ADDR_BITS   10
 173
 174         .iflt   tWR - 7
 175         .set    mr0_val, ((1 << 8) /* DLL Reset */ |    \
 176                         ((tWR + 1 - 4) << 9) |          \
 177                         (((tCL + 3) - 4) << 4))
 178         .else
 179         .set    mr0_val, ((1 << 8) /* DLL Reset */ |    \
 180                         (((tWR + 1) / 2) << 9) |        \
 181                         (((tCL + 3) - 4) << 4))
 182         .endif
 183
 184 #define MDSCR_MRS_VAL(cs, mr, val)      (((val) << 16) |                \
 185                                         (1 << 15) /* CON REQ */ |       \
 186                                         (3 << 4) /* MRS command */ |    \
 187                                         ((cs) << 3) |                   \
 188                                         ((mr) << 0))
 189
 190 #define mr1_val                         0x0040
 191 #define mr2_val                         0x0408
 192
 193 #define MDCFG0_VAL      (       \
 194         (tRFC << 24) |          \
 195         (tXS << 16) |           \
 196         (tXP << 13) |           \
 197         (tXPDLL << 9) |         \
 198         (tFAW << 4) |           \
 199         (tCL << 0))             \
 200
 201 #define MDCFG1_VAL      (       \
 202         (tRCD << 29) |          \
 203         (tRP << 26) |           \
 204         (tRC << 21) |           \
 205         (tRAS << 16) |          \
 206         (tRPA << 15) |          \
 207         (tWR << 9) |            \
 208         (tMRD << 5) |           \
 209         (tCWL << 0))            \
 210
 211 #define MDCFG2_VAL      (       \
 212         (tDLLK << 16) |         \
 213         (tRTP << 6) |           \
 214         (tWTR << 3) |           \
 215         (tRRD << 0))
 216
 217 #define BURST_LEN       (SDRAM_BURST_LENGTH / 8) /* 0: 4 byte 1: 8 byte */
 218 #define MDCTL_VAL       (((ROW_ADDR_BITS - 11) << 24) |         \
 219                         ((COL_ADDR_BITS - 9) << 20) |           \
 220                         (BURST_LEN << 19) |                     \
 221                         (2 << 16) | /* SDRAM bus width */       \
 222                         ((-1) << (32 - BANK_ADDR_BITS)))
 223
 224 #define MDMISC_VAL      ((ADDR_MIRROR << 19) |  \
 225                         (WALAT << 16) |         \
 226                         (BI_ON << 12) |         \
 227                         (0x3 << 9) |            \
 228                         (RALAT << 6) |          \
 229                         (DDR_TYPE << 3))
 230
 231 #define MDOR_VAL        ((tXPR << 16) | (tSDE_RST << 8) | (tRST_CKE << 0))
 232
 233 #define MDOTC_VAL       ((tAOFPD << 27) |       \
 234                         (tAONPD << 24) |        \
 235                         (tANPD << 20) |         \
 236                         (tAXPD << 16) |         \
 237                         (tODTLon << 12) |       \
 238                         (tODTLoff << 4))
 239
 240 fcb_start:
 241         b               _start
 242         .org            0x400
 243 ivt_header:
 244         .word           CPU_2_BE_32((0xd1 << 24) | (32 << 8) | 0x40)
 245 app_start_addr:
 246         .long           _start
 247         .long           0x0
 248 dcd_ptr:
 249         .long           dcd_hdr
 250 boot_data_ptr:
 251         .word           boot_data
 252 self_ptr:
 253         .word           ivt_header
 254 app_code_csf:
 255         .word           0x0
 256         .word           0x0
 257 boot_data:
 258         .long           fcb_start
 259 image_len:
 260         .long           CONFIG_U_BOOT_IMG_SIZE
 261 plugin:
 262         .word           0
 263 ivt_end:
 264 #define DCD_VERSION     0x40
 265
 266 #define CLKCTL_CCGR0    0x68
 267 #define CLKCTL_CCGR1    0x6c
 268 #define CLKCTL_CCGR2    0x70
 269 #define CLKCTL_CCGR3    0x74
 270 #define CLKCTL_CCGR4    0x78
 271 #define CLKCTL_CCGR5    0x7c
 272 #define CLKCTL_CCGR6    0x80
 273 #define CLKCTL_CCGR7    0x84
 274 #define CLKCTL_CMEOR    0x88
 275
 276 #define DDR_SEL_VAL     3
 277 #define DSE_VAL         6
 278 #define ODT_VAL         2
 279
 280 #define DDR_SEL_SHIFT   18
 281 #define DDR_MODE_SHIFT  17
 282 #define ODT_SHIFT       8
 283 #define DSE_SHIFT       3
 284 #define HYS_SHIFT       16
 285 #define PKE_SHIFT       12
 286 #define PUE_SHIFT       13
 287 #define PUS_SHIFT       14
 288
 289 #define DDR_SEL_MASK    (DDR_SEL_VAL << DDR_SEL_SHIFT)
 290 #define DDR_MODE_MASK   (1 << DDR_MODE_SHIFT)
 291 #define DSE_MASK        (DSE_VAL << DSE_SHIFT)
 292 #define ODT_MASK        (ODT_VAL << ODT_SHIFT)
 293
 294 #define DQM_MASK        (DDR_MODE_MASK | DSE_MASK)
 295 #define SDQS_MASK       DSE_MASK
 296 #define SDODT_MASK      (DSE_MASK | (1 << PKE_SHIFT) | (1 << PUE_SHIFT) | (0 << PUS_SHIFT))
 297 #define SDCLK_MASK      (DDR_MODE_MASK | DSE_MASK)
 298 #define SDCKE_MASK      ((1 << PKE_SHIFT) | (1 << PUE_SHIFT) | (0 << PUS_SHIFT))
 299 #define DDR_ADDR_MASK   0
 300 #define DDR_CTRL_MASK   (DDR_MODE_MASK | DSE_MASK)
 301
 302 dcd_hdr:
 303         .word   CPU_2_BE_32((0xd2 << 24) | ((dcd_end - .) << 8) | DCD_VERSION)
 304 dcd_start:
 305         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, ddr_reset)
 306         /* RESET_OUT GPIO_7_12 */
 307         MXC_DCD_ITEM(0x020e024c, 0x00000005)
 308
 309         MXC_DCD_ITEM(0x020c402c, 0x01e436c1) /* CSC2CDR default: 0x007236c1 */
 310         MXC_DCD_ITEM(0x020c80e0, 0x00002001) /* ENET PLL */
 311
 312         /* enable all relevant clocks... */
 313         MXC_DCD_ITEM(0x020c4068, 0xf0c03f3f) /* default: 0xf0c03f0f APBH-DMA */
 314         MXC_DCD_ITEM(0x020c406c, 0xf0fc0c00) /* default: 0xf0fc0000 */
 315         MXC_DCD_ITEM(0x020c4070, 0xfc3ff0cc) /* default: 0xfc3ff00c I2C1 */
 316         MXC_DCD_ITEM(0x020c4074, 0x3ff00000) /* default: 0x3ff00000 */
 317         MXC_DCD_ITEM(0x020c4078, 0xff00ff00) /* default: 0x0000ff00 GPMI BCH */
 318         MXC_DCD_ITEM(0x020c407c, 0xff033f0f) /* default: 0xf0033f0f UART1 */
 319         MXC_DCD_ITEM(0x020c4080, 0xffff03ff) /* default: 0xffff0003 USDHC4 (for APBH-DMA!) USDHC3 (for BCH!) */
 320
 321         /* IOMUX: */
 322         MXC_DCD_ITEM(0x020e0004, 0x48640005) /* default: 0x48400005 ENET_CLK output */
 323         /* UART1 pad config */
 324         MXC_DCD_ITEM(0x020e02a8, 0x00000001)    /* UART1 TXD */
 325         MXC_DCD_ITEM(0x020e02ac, 0x00000001)    /* UART1 RXD */
 326         MXC_DCD_ITEM(0x020e0920, 0x00000003)    /* UART1 RXD INPUT_SEL */
 327         MXC_DCD_ITEM(0x020e02c0, 0x00000001)    /* UART1 CTS */
 328         MXC_DCD_ITEM(0x020e02c4, 0x00000001)    /* UART1 RTS */
 329         MXC_DCD_ITEM(0x020e091c, 0x00000003)    /* UART1 RTS INPUT_SEL */
 330 #if 0
 331         /* NAND */
 332         MXC_DCD_ITEM(0x020e02d4, 0x00000000)    /* NANDF_CLE: NANDF_CLE */
 333         MXC_DCD_ITEM(0x020e02d8, 0x00000000)    /* NANDF_ALE: NANDF_ALE */
 334         MXC_DCD_ITEM(0x020e02dc, 0x00000000)    /* NANDF_WP_B: NANDF_WPn */
 335         MXC_DCD_ITEM(0x020e02e0, 0x00000000)    /* NANDF_RB0: NANDF_READY0 */
 336         MXC_DCD_ITEM(0x020e02e4, 0x00000000)    /* NANDF_CS0: NANDF_CS0 */
 337         MXC_DCD_ITEM(0x020e02f4, 0x00000001)    /* SD4_CMD: NANDF_RDn */
 338         MXC_DCD_ITEM(0x020e02f8, 0x00000001)    /* SD4_CLK: NANDF_WRn */
 339         MXC_DCD_ITEM(0x020e02fc, 0x00000000)    /* NANDF_D0: NANDF_D0 */
 340         MXC_DCD_ITEM(0x020e0300, 0x00000000)    /* NANDF_D1: NANDF_D1 */
 341         MXC_DCD_ITEM(0x020e0304, 0x00000000)    /* NANDF_D2: NANDF_D2 */
 342         MXC_DCD_ITEM(0x020e0308, 0x00000000)    /* NANDF_D3: NANDF_D3 */
 343         MXC_DCD_ITEM(0x020e030c, 0x00000000)    /* NANDF_D4: NANDF_D4 */
 344         MXC_DCD_ITEM(0x020e0310, 0x00000000)    /* NANDF_D5: NANDF_D5 */
 345         MXC_DCD_ITEM(0x020e0314, 0x00000000)    /* NANDF_D6: NANDF_D6 */
 346         MXC_DCD_ITEM(0x020e0318, 0x00000000)    /* NANDF_D7: NANDF_D7 */
 347 #endif
 348         /* ext. mem CS */
 349         MXC_DCD_ITEM(0x020e02ec, 0x00000000)    /* NANDF_CS2: NANDF_CS2 */
 350         /* DRAM_DQM[0..7] */
 351         MXC_DCD_ITEM(0x020e05ac, DQM_MASK)
 352         MXC_DCD_ITEM(0x020e05b4, DQM_MASK)
 353         MXC_DCD_ITEM(0x020e0528, DQM_MASK)
 354         MXC_DCD_ITEM(0x020e0520, DQM_MASK)
 355         MXC_DCD_ITEM(0x020e0514, DQM_MASK)
 356         MXC_DCD_ITEM(0x020e0510, DQM_MASK)
 357         MXC_DCD_ITEM(0x020e05bc, DQM_MASK)
 358         MXC_DCD_ITEM(0x020e05c4, DQM_MASK)
 359         /* DRAM_A[0..15] */
 360         MXC_DCD_ITEM(0x020e052c, DDR_ADDR_MASK)
 361         MXC_DCD_ITEM(0x020e0530, DDR_ADDR_MASK)
 362         MXC_DCD_ITEM(0x020e0534, DDR_ADDR_MASK)
 363         MXC_DCD_ITEM(0x020e0538, DDR_ADDR_MASK)
 364         MXC_DCD_ITEM(0x020e053c, DDR_ADDR_MASK)
 365         MXC_DCD_ITEM(0x020e0540, DDR_ADDR_MASK)
 366         MXC_DCD_ITEM(0x020e0544, DDR_ADDR_MASK)
 367         MXC_DCD_ITEM(0x020e0548, DDR_ADDR_MASK)
 368         MXC_DCD_ITEM(0x020e054c, DDR_ADDR_MASK)
 369         MXC_DCD_ITEM(0x020e0550, DDR_ADDR_MASK)
 370         MXC_DCD_ITEM(0x020e0554, DDR_ADDR_MASK)
 371         MXC_DCD_ITEM(0x020e0558, DDR_ADDR_MASK)
 372         MXC_DCD_ITEM(0x020e055c, DDR_ADDR_MASK)
 373         MXC_DCD_ITEM(0x020e0560, DDR_ADDR_MASK)
 374         MXC_DCD_ITEM(0x020e0564, DDR_ADDR_MASK)
 375         MXC_DCD_ITEM(0x020e0568, DDR_ADDR_MASK)
 376         /* DRAM_CAS */
 377         MXC_DCD_ITEM(0x020e056c, DDR_CTRL_MASK)
 378         /* DRAM_RAS */
 379         MXC_DCD_ITEM(0x020e0578, DDR_CTRL_MASK)
 380         /* DRAM_SDCLK[0..1] */
 381         MXC_DCD_ITEM(0x020e0588, SDCLK_MASK)
 382         MXC_DCD_ITEM(0x020e0594, SDCLK_MASK)
 383         /* DRAM_RESET */
 384         MXC_DCD_ITEM(0x020e057c, DDR_CTRL_MASK)
 385         /* DRAM_SDCKE[0..1] */
 386         MXC_DCD_ITEM(0x020e0590, SDCKE_MASK)
 387         MXC_DCD_ITEM(0x020e0598, SDCKE_MASK)
 388         /* DRAM_SDBA[0..2] */
 389         MXC_DCD_ITEM(0x020e0580, 0x00000000)
 390         MXC_DCD_ITEM(0x020e0584, 0x00000000)
 391         MXC_DCD_ITEM(0x020e058c, 0x00000000)
 392         /* DRAM_SDODT[0..1] */
 393         MXC_DCD_ITEM(0x020e059c, SDODT_MASK)
 394         MXC_DCD_ITEM(0x020e05a0, SDODT_MASK)
 395         /* DRAM_B[0..7]DS */
 396         MXC_DCD_ITEM(0x020e0784, DSE_MASK)
 397         MXC_DCD_ITEM(0x020e0788, DSE_MASK)
 398         MXC_DCD_ITEM(0x020e0794, DSE_MASK)
 399         MXC_DCD_ITEM(0x020e079c, DSE_MASK)
 400         MXC_DCD_ITEM(0x020e07a0, DSE_MASK)
 401         MXC_DCD_ITEM(0x020e07a4, DSE_MASK)
 402         MXC_DCD_ITEM(0x020e07a8, DSE_MASK)
 403         MXC_DCD_ITEM(0x020e0748, DSE_MASK)
 404         /* ADDDS */
 405         MXC_DCD_ITEM(0x020e074c, DSE_MASK)
 406         /* DDRMODE_CTL */
 407         MXC_DCD_ITEM(0x020e0750, DDR_MODE_MASK)
 408         /* DDRPKE */
 409         MXC_DCD_ITEM(0x020e0758, 0x00000000)
 410         /* DDRMODE */
 411         MXC_DCD_ITEM(0x020e0774, DDR_MODE_MASK)
 412         /* CTLDS */
 413         MXC_DCD_ITEM(0x020e078c, DSE_MASK)
 414         /* DDR_TYPE */
 415         MXC_DCD_ITEM(0x020e0798, DDR_SEL_MASK)
 416         /* DDRPK */
 417         MXC_DCD_ITEM(0x020e0768, 1 << PUE_SHIFT)
 418         /* DDRHYS */
 419         MXC_DCD_ITEM(0x020e0770, 0x00000000)
 420         /* TERM_CTL[0..7] */
 421         MXC_DCD_ITEM(0x020e0754, ODT_MASK)
 422         MXC_DCD_ITEM(0x020e075c, ODT_MASK)
 423         MXC_DCD_ITEM(0x020e0760, ODT_MASK)
 424         MXC_DCD_ITEM(0x020e0764, ODT_MASK)
 425         MXC_DCD_ITEM(0x020e076c, ODT_MASK)
 426         MXC_DCD_ITEM(0x020e0778, ODT_MASK)
 427         MXC_DCD_ITEM(0x020e077c, ODT_MASK)
 428         MXC_DCD_ITEM(0x020e0780, ODT_MASK)
 429
 430         /* SDRAM initialization */
 431         /* MPRDDQBY[0..7]DL */
 432         MXC_DCD_ITEM(0x021b081c, 0x33333333)
 433         MXC_DCD_ITEM(0x021b481c, 0x33333333)
 434         MXC_DCD_ITEM(0x021b0820, 0x33333333)
 435         MXC_DCD_ITEM(0x021b4820, 0x33333333)
 436         MXC_DCD_ITEM(0x021b0824, 0x33333333)
 437         MXC_DCD_ITEM(0x021b4824, 0x33333333)
 438         MXC_DCD_ITEM(0x021b0828, 0x33333333)
 439         MXC_DCD_ITEM(0x021b4828, 0x33333333)
 440         /* MDMISC */
 441         MXC_DCD_ITEM(0x021b0018, MDMISC_VAL | 2) /* reset MMDC FSM */
 442 ddr_reset:
 443         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x021b0018, 0x00000002)
 444         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, con_ack)
 445
 446         /* MSDSCR Conf Req */
 447         MXC_DCD_ITEM(0x021b001c, 0x00008000)
 448 con_ack:
 449         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_SET, 0x021b001c, 0x00004000)
 450         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, ddr_calib)
 451         /* MDCTL */
 452         MXC_DCD_ITEM(0x021b0000, MDCTL_VAL)
 453 ddr_calib:
 454         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_SET, 0x021b0018, 0x40000000)
 455         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, zq_calib)
 456
 457         MXC_DCD_ITEM(0x021b000c, MDCFG0_VAL)
 458         MXC_DCD_ITEM(0x021b0010, MDCFG1_VAL)
 459         MXC_DCD_ITEM(0x021b0014, MDCFG2_VAL)
 460         MXC_DCD_ITEM(0x021b002c, 0x000026d2) /* MDRWD */
 461         MXC_DCD_ITEM(0x021b0030, MDOR_VAL)
 462         MXC_DCD_ITEM(0x021b0008, MDOTC_VAL)
 463         MXC_DCD_ITEM(0x021b0004, MDPDC_VAL_0)
 464         MXC_DCD_ITEM(0x021b0040, 0x00000027) /* MDASP */
 465
 466         /* CS0 MRS: */
 467         MXC_DCD_ITEM(0x021b001c, MDSCR_MRS_VAL(0, 0, mr0_val))
 468         MXC_DCD_ITEM(0x021b001c, MDSCR_MRS_VAL(0, 1, mr1_val))
 469         MXC_DCD_ITEM(0x021b001c, MDSCR_MRS_VAL(0, 2, mr2_val))
 470         MXC_DCD_ITEM(0x021b001c, MDSCR_MRS_VAL(0, 3, 0))
 471 #if BANK_ADDR_BITS > 1
 472         /* CS1 MRS: MR2 */
 473         MXC_DCD_ITEM(0x021b001c, MDSCR_MRS_VAL(1, 0, mr0_val))
 474         MXC_DCD_ITEM(0x021b001c, MDSCR_MRS_VAL(1, 1, mr1_val))
 475         MXC_DCD_ITEM(0x021b001c, MDSCR_MRS_VAL(1, 2, mr2_val))
 476         MXC_DCD_ITEM(0x021b001c, MDSCR_MRS_VAL(1, 3, 4)) /* MRS: select MPR */
 477 #endif
 478         MXC_DCD_ITEM(0x021b0020, 0x0000c000) /* disable refresh */
 479
 480         MXC_DCD_ITEM(0x021b0818, 0x00011112) /* MPODTCTRL */
 481         MXC_DCD_ITEM(0x021b4818, 0x00011112)
 482
 483         /* DDR3 calibration */
 484         MXC_DCD_ITEM(0x021b0890, 0x00000003) /* select default compare pattern for DQ calibration */
 485         MXC_DCD_ITEM(0x021b0404, 0x00011007)
 486
 487         /* ZQ calibration */
 488         MXC_DCD_ITEM(0x021b001c, 0x04008010) /* precharge all */
 489         MXC_DCD_ITEM(0x021b001c, 0x04008040) /* MRS: ZQ calibration */
 490
 491         MXC_DCD_ITEM(0x021b4800, 0xa138002b)
 492         MXC_DCD_ITEM(0x021b0800, 0xa139002b)
 493 zq_calib:
 494         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x021b0800, 0x00010000)
 495         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, wl_calib)
 496
 497         /* Write leveling */
 498         MXC_DCD_ITEM(0x021b4800, 0xa1380000)
 499         MXC_DCD_ITEM(0x021b0800, 0xa1380000)
 500
 501         MXC_DCD_ITEM(0x021b001c, MDSCR_MRS_VAL(0, 3, 4)) /* MRS: select MPR */
 502         MXC_DCD_ITEM(0x021b001c, 0x00808231) /* MRS: start write leveling */
 503
 504         MXC_DCD_ITEM(0x021b0808, 0x00000001) /* initiate Write leveling */
 505 wl_calib:
 506         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x021b0808, 0x00000001)
 507         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x021b0808, 0x00000f00)
 508         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x021b4808, 0x00000001)
 509         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x021b4808, 0x00000f00)
 510         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, dqs_fifo_reset)
 511
 512         MXC_DCD_ITEM(0x021b0800, 0xa138002b)
 513         MXC_DCD_ITEM(0x021b4800, 0xa138002b)
 514
 515         MXC_DCD_ITEM(0x021b001c, MDSCR_MRS_VAL(0, 1, mr1_val)) /* MRS: end write leveling */
 516
 517         /* DQS gating calibration */
 518         MXC_DCD_ITEM(0x020e05a8, SDQS_MASK | 0x7000) /* enable Pullups on DQS pads */
 519         MXC_DCD_ITEM(0x020e05b0, SDQS_MASK | 0x7000)
 520         MXC_DCD_ITEM(0x020e0524, SDQS_MASK | 0x7000)
 521         MXC_DCD_ITEM(0x020e051c, SDQS_MASK | 0x7000)
 522         MXC_DCD_ITEM(0x020e0518, SDQS_MASK | 0x7000)
 523         MXC_DCD_ITEM(0x020e050c, SDQS_MASK | 0x7000)
 524         MXC_DCD_ITEM(0x020e05b8, SDQS_MASK | 0x7000)
 525         MXC_DCD_ITEM(0x020e05c0, SDQS_MASK | 0x7000)
 526         MXC_DCD_ITEM(0x021b0018, MDMISC_VAL | (7 << 6) | (3 << 16)) /* RALAT/WALAT max. */
 527
 528         MXC_DCD_ITEM(0x021b001c, 0x00008020) /* issue one refresh cycle */
 529         MXC_DCD_ITEM(0x021b001c, 0x04008050) /* precharge all to bank 0 */
 530
 531         MXC_DCD_ITEM(0x021b0848, 0x40404040) /* DQ RD Delay default values */
 532         MXC_DCD_ITEM(0x021b4848, 0x40404040)
 533         MXC_DCD_ITEM(0x021b0850, 0x40404040) /* DQ WR Delay default values */
 534         MXC_DCD_ITEM(0x021b4850, 0x40404040)
 535         MXC_DCD_ITEM(0x021b48b8, 0x00000800)
 536         MXC_DCD_ITEM(0x021b08b8, 0x00000800)
 537
 538         MXC_DCD_ITEM(0x021b083c, 0x80000000) /* issue fifo reset */
 539 dqs_fifo_reset:
 540         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x021b083c, 0x80000000)
 541         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, dqs_fifo_reset2)
 542         MXC_DCD_ITEM(0x021b083c, 0x80000000) /* issue 2nd fifo reset */
 543 dqs_fifo_reset2:
 544         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x021b083c, 0x80000000)
 545         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, dqs_calib)
 546         MXC_DCD_ITEM(0x021b083c, 0x50800000) /* choose 32 wait cycles and start DQS calib. */
 547 dqs_calib:
 548         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x021b083c, 0x10000000)
 549         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x021b083c, 0x00001000)
 550         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x021b483c, 0x10000000)
 551         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x021b483c, 0x00001000)
 552         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, rd_dl_calib)
 553
 554         /* DRAM_SDQS[0..7] pad config */
 555         MXC_DCD_ITEM(0x020e05a8, SDQS_MASK)
 556         MXC_DCD_ITEM(0x020e05b0, SDQS_MASK)
 557         MXC_DCD_ITEM(0x020e0524, SDQS_MASK)
 558         MXC_DCD_ITEM(0x020e051c, SDQS_MASK)
 559         MXC_DCD_ITEM(0x020e0518, SDQS_MASK)
 560         MXC_DCD_ITEM(0x020e050c, SDQS_MASK)
 561         MXC_DCD_ITEM(0x020e05b8, SDQS_MASK)
 562         MXC_DCD_ITEM(0x020e05c0, SDQS_MASK)
 563
 564         MXC_DCD_ITEM(0x021b0018, MDMISC_VAL)
 565
 566         /* Read delay calibration */
 567         MXC_DCD_ITEM(0x021b001c, 0x04008050) /* precharge all to bank 0 */
 568         MXC_DCD_ITEM(0x021b0860, 0x00000030) /* MPRDDLHWCTL: HW_RD_DL_EN */
 569 rd_dl_calib:
 570         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x021b0860, 0x00000010)
 571         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x021b4860, 0x00000010)
 572         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x021b0860, 0x0000000f)
 573         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x021b4860, 0x0000000f)
 574         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, wr_dl_calib)
 575
 576         MXC_DCD_ITEM(0x021b001c, 0x04008050) /* precharge all to bank 0 */
 577         MXC_DCD_ITEM(0x021b0864, 0x00000030) /* start WR DL calibration */
 578 wr_dl_calib:
 579         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x021b0864, 0x00000010)
 580         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x021b4864, 0x00000010)
 581         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x021b0864, 0x0000000f)
 582         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x021b4864, 0x0000000f)
 583         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, con_ack_clr)
 584
 585         MXC_DCD_ITEM(0x021b001c, MDSCR_MRS_VAL(0, 3, 0)) /* MRS: select normal data path */
 586         MXC_DCD_ITEM(0x021b0020, 0x00005800) /* MDREF */
 587         MXC_DCD_ITEM(0x021b0404, 0x00011006) /* MAPSR */
 588         MXC_DCD_ITEM(0x021b0004, MDPDC_VAL_1)
 589
 590         /* MDSCR: Normal operation */
 591         MXC_DCD_ITEM(0x021b001c, 0x00000000)
 592 con_ack_clr:
 593         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x021b001c, 0x00004000)
 594 dcd_end:
 595         .ifgt   dcd_end - dcd_start - 1768
 596         DCD too large!
 597         .endif