board/mpc8260ads/mpc8260ads.c

   1 /*
   2  * (C) Copyright 2001-2003
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * Modified during 2001 by
   6  * Advanced Communications Technologies (Australia) Pty. Ltd.
   7  * Howard Walker, Tuong Vu-Dinh
   8  *
   9  * (C) Copyright 2001, Stuart Hughes, Lineo Inc, stuarth@lineo.com
  10  * Added support for the 16M dram simm on the 8260ads boards
  11  *
  12  * (C) Copyright 2003 Arabella Software Ltd.
  13  * Yuli Barcohen <yuli@arabellasw.com>
  14  * Added support for SDRAM DIMMs SPD EEPROM, MII, Ethernet PHY init.
  15  *
  16  * See file CREDITS for list of people who contributed to this
  17  * project.
  18  *
  19  * This program is free software; you can redistribute it and/or
  20  * modify it under the terms of the GNU General Public License as
  21  * published by the Free Software Foundation; either version 2 of
  22  * the License, or (at your option) any later version.
  23  *
  24  * This program is distributed in the hope that it will be useful,
  25  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  26  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  27  * GNU General Public License for more details.
  28  *
  29  * You should have received a copy of the GNU General Public License
  30  * along with this program; if not, write to the Free Software
  31  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  32  * MA 02111-1307 USA
  33  */
  34
  35 #include <common.h>
  36 #include <ioports.h>
  37 #include <mpc8260.h>
  38 #include <asm/m8260_pci.h>
  39 #include <i2c.h>
  40 #include <spd.h>
  41 #include <miiphy.h>
  42
  43 /*
  44  * I/O Port configuration table
  45  *
  46  * if conf is 1, then that port pin will be configured at boot time
  47  * according to the five values podr/pdir/ppar/psor/pdat for that entry
  48  */
  49
  50 const iop_conf_t iop_conf_tab[4][32] = {
  51
  52     /* Port A configuration */
  53     {   /*            conf ppar psor pdir podr pdat */
  54         /* PA31 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 TxENB */
  55         /* PA30 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 TxClav   */
  56         /* PA29 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 TxSOC  */
  57         /* PA28 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 RxENB */
  58         /* PA27 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 RxSOC */
  59         /* PA26 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 RxClav */
  60         /* PA25 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[0] */
  61         /* PA24 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[1] */
  62         /* PA23 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[2] */
  63         /* PA22 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[3] */
  64         /* PA21 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[4] */
  65         /* PA20 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[5] */
  66         /* PA19 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[6] */
  67         /* PA18 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[7] */
  68         /* PA17 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[7] */
  69         /* PA16 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[6] */
  70         /* PA15 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[5] */
  71         /* PA14 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[4] */
  72         /* PA13 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[3] */
  73         /* PA12 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[2] */
  74         /* PA11 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[1] */
  75         /* PA10 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[0] */
  76         /* PA9  */ {   0,   1,   1,   1,   0,   0   }, /* FCC1 L1TXD */
  77         /* PA8  */ {   0,   1,   1,   0,   0,   0   }, /* FCC1 L1RXD */
  78         /* PA7  */ {   0,   0,   0,   1,   0,   0   }, /* PA7 */
  79         /* PA6  */ {   1,   1,   1,   1,   0,   0   }, /* TDM A1 L1RSYNC */
  80         /* PA5  */ {   0,   0,   0,   1,   0,   0   }, /* PA5 */
  81         /* PA4  */ {   0,   0,   0,   1,   0,   0   }, /* PA4 */
  82         /* PA3  */ {   0,   0,   0,   1,   0,   0   }, /* PA3 */
  83         /* PA2  */ {   0,   0,   0,   1,   0,   0   }, /* PA2 */
  84         /* PA1  */ {   1,   0,   0,   0,   0,   0   }, /* FREERUN */
  85         /* PA0  */ {   0,   0,   0,   1,   0,   0   }  /* PA0 */
  86     },
  87
  88     /* Port B configuration */
  89     {   /*            conf ppar psor pdir podr pdat */
  90         /* PB31 */ {   1,   1,   0,   1,   0,   0   }, /* FCC2 MII TX_ER */
  91         /* PB30 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RX_DV */
  92         /* PB29 */ {   1,   1,   1,   1,   0,   0   }, /* FCC2 MII TX_EN */
  93         /* PB28 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RX_ER */
  94         /* PB27 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII COL */
  95         /* PB26 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII CRS */
  96         /* PB25 */ {   1,   1,   0,   1,   0,   0   }, /* FCC2 MII TxD[3] */
  97         /* PB24 */ {   1,   1,   0,   1,   0,   0   }, /* FCC2 MII TxD[2] */
  98         /* PB23 */ {   1,   1,   0,   1,   0,   0   }, /* FCC2 MII TxD[1] */
  99         /* PB22 */ {   1,   1,   0,   1,   0,   0   }, /* FCC2 MII TxD[0] */
 100         /* PB21 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RxD[0] */
 101         /* PB20 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RxD[1] */
 102         /* PB19 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RxD[2] */
 103         /* PB18 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RxD[3] */
 104         /* PB17 */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:RX_DIV */
 105         /* PB16 */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:RX_ERR */
 106         /* PB15 */ {   0,   1,   0,   1,   0,   0   }, /* FCC3:TX_ERR */
 107         /* PB14 */ {   0,   1,   0,   1,   0,   0   }, /* FCC3:TX_EN */
 108         /* PB13 */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:COL */
 109         /* PB12 */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:CRS */
 110         /* PB11 */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:RXD */
 111         /* PB10 */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:RXD */
 112         /* PB9  */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:RXD */
 113         /* PB8  */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:RXD */
 114         /* PB7  */ {   0,   1,   0,   1,   0,   0   }, /* FCC3:TXD */
 115         /* PB6  */ {   0,   1,   0,   1,   0,   0   }, /* FCC3:TXD */
 116         /* PB5  */ {   0,   1,   0,   1,   0,   0   }, /* FCC3:TXD */
 117         /* PB4  */ {   0,   1,   0,   1,   0,   0   }, /* FCC3:TXD */
 118         /* PB3  */ {   0,   0,   0,   0,   0,   0   }, /* pin doesn't exist */
 119         /* PB2  */ {   0,   0,   0,   0,   0,   0   }, /* pin doesn't exist */
 120         /* PB1  */ {   0,   0,   0,   0,   0,   0   }, /* pin doesn't exist */
 121         /* PB0  */ {   0,   0,   0,   0,   0,   0   }  /* pin doesn't exist */
 122     },
 123
 124     /* Port C */
 125     {   /*            conf ppar psor pdir podr pdat */
 126         /* PC31 */ {   0,   0,   0,   1,   0,   0   }, /* PC31 */
 127         /* PC30 */ {   0,   0,   0,   1,   0,   0   }, /* PC30 */
 128         /* PC29 */ {   0,   1,   1,   0,   0,   0   }, /* SCC1 EN *CLSN */
 129         /* PC28 */ {   0,   0,   0,   1,   0,   0   }, /* PC28 */
 130         /* PC27 */ {   0,   0,   0,   1,   0,   0   }, /* UART Clock in */
 131         /* PC26 */ {   0,   0,   0,   1,   0,   0   }, /* PC26 */
 132         /* PC25 */ {   0,   0,   0,   1,   0,   0   }, /* PC25 */
 133         /* PC24 */ {   0,   0,   0,   1,   0,   0   }, /* PC24 */
 134         /* PC23 */ {   0,   1,   0,   1,   0,   0   }, /* ATMTFCLK */
 135         /* PC22 */ {   0,   1,   0,   0,   0,   0   }, /* ATMRFCLK */
 136         /* PC21 */ {   0,   1,   0,   0,   0,   0   }, /* SCC1 EN RXCLK */
 137         /* PC20 */ {   0,   1,   0,   0,   0,   0   }, /* SCC1 EN TXCLK */
 138         /* PC19 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII Rx Clock (CLK13) */
 139         /* PC18 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII Tx Clock (CLK14) */
 140         /* PC17 */ {   0,   0,   0,   1,   0,   0   }, /* PC17 */
 141         /* PC16 */ {   0,   1,   0,   0,   0,   0   }, /* FCC Tx Clock (CLK16) */
 142         /* PC15 */ {   0,   0,   0,   1,   0,   0   }, /* PC15 */
 143         /* PC14 */ {   0,   1,   0,   0,   0,   0   }, /* SCC1 EN *CD */
 144         /* PC13 */ {   0,   0,   0,   1,   0,   0   }, /* PC13 */
 145         /* PC12 */ {   0,   1,   0,   1,   0,   0   }, /* PC12 */
 146         /* PC11 */ {   0,   0,   0,   1,   0,   0   }, /* LXT971 transmit control */
 147         /* PC10 */ {   1,   0,   0,   1,   0,   0   }, /* LXT970 FETHMDC */
 148         /* PC9  */ {   1,   0,   0,   0,   0,   0   }, /* LXT970 FETHMDIO */
 149         /* PC8  */ {   0,   0,   0,   1,   0,   0   }, /* PC8 */
 150         /* PC7  */ {   0,   0,   0,   1,   0,   0   }, /* PC7 */
 151         /* PC6  */ {   0,   0,   0,   1,   0,   0   }, /* PC6 */
 152         /* PC5  */ {   0,   0,   0,   1,   0,   0   }, /* PC5 */
 153         /* PC4  */ {   0,   0,   0,   1,   0,   0   }, /* PC4 */
 154         /* PC3  */ {   0,   0,   0,   1,   0,   0   }, /* PC3 */
 155         /* PC2  */ {   0,   0,   0,   1,   0,   1   }, /* ENET FDE */
 156         /* PC1  */ {   0,   0,   0,   1,   0,   0   }, /* ENET DSQE */
 157         /* PC0  */ {   0,   0,   0,   1,   0,   0   }, /* ENET LBK */
 158     },
 159
 160     /* Port D */
 161     {   /*            conf ppar psor pdir podr pdat */
 162         /* PD31 */ {   1,   1,   0,   0,   0,   0   }, /* SCC1 UART RxD */
 163         /* PD30 */ {   1,   1,   1,   1,   0,   0   }, /* SCC1 UART TxD */
 164         /* PD29 */ {   0,   1,   0,   1,   0,   0   }, /* SCC1 EN TENA */
 165         /* PD28 */ {   0,   1,   0,   0,   0,   0   }, /* PD28 */
 166         /* PD27 */ {   0,   1,   1,   1,   0,   0   }, /* PD27 */
 167         /* PD26 */ {   0,   0,   0,   1,   0,   0   }, /* PD26 */
 168         /* PD25 */ {   0,   0,   0,   1,   0,   0   }, /* PD25 */
 169         /* PD24 */ {   0,   0,   0,   1,   0,   0   }, /* PD24 */
 170         /* PD23 */ {   0,   0,   0,   1,   0,   0   }, /* PD23 */
 171         /* PD22 */ {   0,   0,   0,   1,   0,   0   }, /* PD22 */
 172         /* PD21 */ {   0,   0,   0,   1,   0,   0   }, /* PD21 */
 173         /* PD20 */ {   0,   0,   0,   1,   0,   0   }, /* PD20 */
 174         /* PD19 */ {   0,   0,   0,   1,   0,   0   }, /* PD19 */
 175         /* PD18 */ {   0,   0,   0,   1,   0,   0   }, /* PD18 */
 176         /* PD17 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXPRTY */
 177         /* PD16 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXPRTY */
 178         /* PD15 */ {   1,   1,   1,   0,   1,   0   }, /* I2C SDA */
 179         /* PD14 */ {   1,   1,   1,   0,   1,   0   }, /* I2C SCL */
 180         /* PD13 */ {   0,   0,   0,   0,   0,   0   }, /* PD13 */
 181         /* PD12 */ {   0,   0,   0,   0,   0,   0   }, /* PD12 */
 182         /* PD11 */ {   0,   0,   0,   0,   0,   0   }, /* PD11 */
 183         /* PD10 */ {   0,   0,   0,   0,   0,   0   }, /* PD10 */
 184         /* PD9  */ {   0,   1,   0,   1,   0,   0   }, /* SMC1 TXD */
 185         /* PD8  */ {   0,   1,   0,   0,   0,   0   }, /* SMC1 RXD */
 186         /* PD7  */ {   0,   0,   0,   1,   0,   1   }, /* PD7 */
 187         /* PD6  */ {   0,   0,   0,   1,   0,   1   }, /* PD6 */
 188         /* PD5  */ {   0,   0,   0,   1,   0,   1   }, /* PD5 */
 189         /* PD4  */ {   0,   0,   0,   1,   0,   1   }, /* PD4 */
 190         /* PD3  */ {   0,   0,   0,   0,   0,   0   }, /* pin doesn't exist */
 191         /* PD2  */ {   0,   0,   0,   0,   0,   0   }, /* pin doesn't exist */
 192         /* PD1  */ {   0,   0,   0,   0,   0,   0   }, /* pin doesn't exist */
 193         /* PD0  */ {   0,   0,   0,   0,   0,   0   }  /* pin doesn't exist */
 194     }
 195 };
 196
 197 void reset_phy (void)
 198 {
 199         vu_long *bcsr = (vu_long *)CFG_BCSR;
 200
 201         /* reset the FEC port */
 202         bcsr[1] &= ~FETH1_RST;
 203         udelay(2);
 204         bcsr[1] |=  FETH1_RST;
 205         udelay(1000);
 206 #ifdef CONFIG_MII
 207 #if CONFIG_ADSTYPE == CFG_PQ2FADS
 208         /*
 209          * Do not bypass Rx/Tx (de)scrambler (fix configuration error)
 210          * Enable autonegotiation.
 211          */
 212         miiphy_write(0, 16, 0x610);
 213         miiphy_write(0, PHY_BMCR, PHY_BMCR_AUTON | PHY_BMCR_RST_NEG);
 214 #else
 215         /*
 216          * Ethernet PHY is configured (by means of configuration pins)
 217          * to work at 10Mb/s only. We reconfigure it using MII
 218          * to advertise all capabilities, including 100Mb/s, and
 219          * restart autonegotiation.
 220          */
 221         miiphy_write(0, PHY_ANAR, 0x01E1); /* Advertise all capabilities */
 222         miiphy_write(0, PHY_DCR,  0x0000); /* Do not bypass Rx/Tx (de)scrambler */
 223         miiphy_write(0, PHY_BMCR, PHY_BMCR_AUTON | PHY_BMCR_RST_NEG);
 224 #endif /* CONFIG_ADSTYPE == CFG_PQ2FADS */
 225 #endif /* CONFIG_MII */
 226 }
 227
 228 int board_pre_init (void)
 229 {
 230         vu_long *bcsr = (vu_long *)CFG_BCSR;
 231
 232         bcsr[1] = ~FETHIEN1 & ~RS232EN_1;
 233
 234         return 0;
 235 }
 236
 237 #define ns2clk(ns) (ns / (1000000000 / CONFIG_8260_CLKIN) + 1)
 238
 239 long int initdram (int board_type)
 240 {
 241 #if CONFIG_ADSTYPE == CFG_PQ2FADS
 242         vu_long *bcsr = (vu_long *)CFG_BCSR;
 243 #endif
 244         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 245         volatile memctl8260_t *memctl = &immap->im_memctl;
 246         volatile uchar *ramaddr, c = 0xff;
 247         long int msize;
 248         uint or;
 249         uint psdmr;
 250         uint psrt;
 251
 252         int i;
 253
 254 #ifndef CFG_RAMBOOT
 255         immap->im_siu_conf.sc_ppc_acr  = 0x00000002;
 256         immap->im_siu_conf.sc_ppc_alrh = 0x01267893;
 257         immap->im_siu_conf.sc_tescr1   = 0x00004000;
 258
 259 #if CONFIG_ADSTYPE == CFG_PQ2FADS
 260         if ((bcsr[3] & BCSR_PCI_MODE) == 0) { /* PCI mode selected by JP9 */
 261                 immap->im_clkrst.car_sccr |= M826X_SCCR_PCI_MODE_EN;
 262                 immap->im_siu_conf.sc_siumcr =
 263                         (immap->im_siu_conf.sc_siumcr & ~SIUMCR_LBPC11)
 264                         | SIUMCR_LBPC01;
 265         }
 266 #endif /* CONFIG_ADSTYPE == CFG_PQ2FADS */
 267
 268         memctl->memc_mptpr = CFG_MPTPR;
 269 #ifdef CFG_LSDRAM_BASE
 270         /*
 271           Initialise local bus SDRAM only if the pins
 272           are configured as local bus pins and not as PCI.
 273           The configuration is determined by the HRCW.
 274         */
 275         if ((immap->im_siu_conf.sc_siumcr & SIUMCR_LBPC11) == SIUMCR_LBPC00) {
 276                 memctl->memc_lsrt  = CFG_LSRT;
 277 #if CONFIG_ADSTYPE == CFG_PQ2FADS /* CS3 */
 278                 memctl->memc_or3   = 0xFF803280;
 279                 memctl->memc_br3   = CFG_LSDRAM_BASE | 0x00001861;
 280 #else                             /* CS4 */
 281                 memctl->memc_or4   = 0xFFC01480;
 282                 memctl->memc_br4   = CFG_LSDRAM_BASE | 0x00001861;
 283 #endif /* CONFIG_ADSTYPE == CFG_PQ2FADS */
 284                 memctl->memc_lsdmr = CFG_LSDMR | 0x28000000;
 285                 ramaddr = (uchar *) CFG_LSDRAM_BASE;
 286                 *ramaddr = c;
 287                 memctl->memc_lsdmr = CFG_LSDMR | 0x08000000;
 288                 for (i = 0; i < 8; i++)
 289                         *ramaddr = c;
 290                 memctl->memc_lsdmr = CFG_LSDMR | 0x18000000;
 291                 *ramaddr = c;
 292                 memctl->memc_lsdmr = CFG_LSDMR | 0x40000000;
 293         }
 294 #endif /* CFG_LSDRAM_BASE */
 295
 296         /* Init 60x bus SDRAM */
 297 #ifdef CONFIG_SPD_EEPROM
 298         {
 299                 spd_eeprom_t spd;
 300                 uint pbi, bsel, rowst, lsb, tmp;
 301
 302                 i2c_read (CONFIG_SPD_ADDR, 0, 1, (uchar *) & spd, sizeof (spd));
 303
 304                 /* Bank-based interleaving is not supported for physical bank
 305                    sizes greater than 128MB which is encoded as 0x20 in SPD
 306                  */
 307                 pbi = (spd.row_dens > 32) ? 1 : CONFIG_SDRAM_PBI;
 308                 msize = spd.nrows * (4 * spd.row_dens); /* Mixed size not supported */
 309                 or = ~(msize - 1) << 20;        /* SDAM */
 310                 switch (spd.nbanks) {   /* BPD */
 311                 case 2:
 312                         bsel = 1;
 313                         break;
 314                 case 4:
 315                         bsel = 2;
 316                         or |= 0x00002000;
 317                         break;
 318                 case 8:
 319                         bsel = 3;
 320                         or |= 0x00004000;
 321                         break;
 322                 }
 323                 lsb = 3;        /* For 64-bit port, lsb is 3 bits */
 324
 325                 if (pbi) {      /* Bus partition depends on interleaving */
 326                         rowst = 32 - (spd.nrow_addr + spd.ncol_addr + bsel + lsb);
 327                         or |= (rowst << 9);     /* ROWST */
 328                 } else {
 329                         rowst = 32 - (spd.nrow_addr + spd.ncol_addr + lsb);
 330                         or |= ((rowst * 2 - 12) << 9);  /* ROWST */
 331                 }
 332                 or |= ((spd.nrow_addr - 9) << 6);       /* NUMR */
 333
 334                 psdmr = (pbi << 31);    /* PBI */
 335                 /* Bus multiplexing parameters */
 336                 tmp = 32 - (lsb + spd.nrow_addr);       /* Tables 10-19 and 10-20 */
 337                 psdmr |= ((tmp - (rowst - 5) - 13) << 24);      /* SDAM */
 338                 psdmr |= ((tmp - 3 - 12) << 21);        /* BSMA */
 339
 340                 tmp = (31 - lsb - 10) - tmp;
 341                 /* Pin connected to SDA10 is (31 - lsb - 10).
 342                    rowst is multiplexed over (32 - (lsb + spd.nrow_addr)),
 343                    so (rowst + tmp) alternates with AP.
 344                  */
 345                 if (pbi)                                /* Table 10-7 */
 346                         psdmr |= ((10 - (rowst + tmp)) << 18);  /* SDA10 */
 347                 else
 348                         psdmr |= ((12 - (rowst + tmp)) << 18);  /* SDA10 */
 349
 350                 /* SDRAM device-specific parameters */
 351                 tmp = ns2clk (70);      /* Refresh recovery is not in SPD, so assume 70ns */
 352                 switch (tmp) {          /* RFRC */
 353                 case 1:
 354                 case 2:
 355                         psdmr |= (1 << 15);
 356                         break;
 357                 case 3:
 358                 case 4:
 359                 case 5:
 360                 case 6:
 361                 case 7:
 362                 case 8:
 363                         psdmr |= ((tmp - 2) << 15);
 364                         break;
 365                 default:
 366                         psdmr |= (7 << 15);
 367                 }
 368                 psdmr |= (ns2clk (spd.trp) % 8 << 12);  /* PRETOACT */
 369                 psdmr |= (ns2clk (spd.trcd) % 8 << 9);  /* ACTTORW */
 370                 /* BL=0 because for 64-bit SDRAM burst length must be 4 */
 371                 /* LDOTOPRE ??? */
 372                 for (i = 0, tmp = spd.write_lat; (i < 4) && ((tmp & 1) == 0); i++)
 373                         tmp >>= 1;
 374                 switch (i) {                    /* WRC */
 375                 case 0:
 376                 case 1:
 377                         psdmr |= (1 << 4);
 378                         break;
 379                 case 2:
 380                 case 3:
 381                         psdmr |= (i << 4);
 382                         break;
 383                 }
 384                 /* EAMUX=0 - no external address multiplexing */
 385                 /* BUFCMD=0 - no external buffers */
 386                 for (i = 1, tmp = spd.cas_lat; (i < 3) && ((tmp & 1) == 0); i++)
 387                         tmp >>= 1;
 388                 psdmr |= i;                             /* CL */
 389
 390                 switch (spd.refresh & 0x7F) {
 391                 case 1:
 392                         tmp = 3900;
 393                         break;
 394                 case 2:
 395                         tmp = 7800;
 396                         break;
 397                 case 3:
 398                         tmp = 31300;
 399                         break;
 400                 case 4:
 401                         tmp = 62500;
 402                         break;
 403                 case 5:
 404                         tmp = 125000;
 405                         break;
 406                 default:
 407                         tmp = 15625;
 408                 }
 409                 psrt = tmp / (1000000000 / CONFIG_8260_CLKIN *
 410                                   ((memctl->memc_mptpr >> 8) + 1)) - 1;
 411 #ifdef SPD_DEBUG
 412                 printf ("\nDIMM type:       %-18.18s\n", spd.mpart);
 413                 printf ("SPD size:        %d\n", spd.info_size);
 414                 printf ("EEPROM size:     %d\n", 1 << spd.chip_size);
 415                 printf ("Memory type:     %d\n", spd.mem_type);
 416                 printf ("Row addr:        %d\n", spd.nrow_addr);
 417                 printf ("Column addr:     %d\n", spd.ncol_addr);
 418                 printf ("# of rows:       %d\n", spd.nrows);
 419                 printf ("Row density:     %d\n", spd.row_dens);
 420                 printf ("# of banks:      %d\n", spd.nbanks);
 421                 printf ("Data width:      %d\n",
 422                                 256 * spd.dataw_msb + spd.dataw_lsb);
 423                 printf ("Chip width:      %d\n", spd.primw);
 424                 printf ("Refresh rate:    %02X\n", spd.refresh);
 425                 printf ("CAS latencies:   %02X\n", spd.cas_lat);
 426                 printf ("Write latencies: %02X\n", spd.write_lat);
 427                 printf ("tRP:             %d\n", spd.trp);
 428                 printf ("tRCD:            %d\n", spd.trcd);
 429
 430                 printf ("OR=%X, PSDMR=%08X, PSRT=%0X\n", or, psdmr, psrt);
 431 #endif /* SPD_DEBUG */
 432         }
 433 #else  /* !CONFIG_SPD_EEPROM */
 434 #if CONFIG_ADSTYPE == CFG_PQ2FADS
 435         msize = 32;
 436         or = 0xFE002EC0;
 437 #else
 438         msize = 16;
 439         or = 0xFF000CA0;
 440 #endif /* CONFIG_ADSTYPE == CFG_PQ2FADS */
 441         psdmr = CFG_PSDMR;
 442         psrt  = CFG_PSRT;
 443 #endif /* CONFIG_SPD_EEPROM */
 444         memctl->memc_psrt = psrt;
 445         memctl->memc_or2 = or;
 446         memctl->memc_br2 = CFG_SDRAM_BASE | 0x00000041;
 447         ramaddr = (uchar *) CFG_SDRAM_BASE;
 448         memctl->memc_psdmr = psdmr | 0x28000000;        /* Precharge all banks */
 449         *ramaddr = c;
 450         memctl->memc_psdmr = psdmr | 0x08000000;        /* CBR refresh */
 451         for (i = 0; i < 8; i++)
 452                 *ramaddr = c;
 453
 454         memctl->memc_psdmr = psdmr | 0x18000000;        /* Mode Register write */
 455         *ramaddr = c;
 456         memctl->memc_psdmr = psdmr | 0x40000000;        /* Refresh enable */
 457         *ramaddr = c;
 458 #endif
 459
 460         /* return total 60x bus SDRAM size */
 461         return (msize * 1024 * 1024);
 462 }
 463
 464 int checkboard (void)
 465 {
 466 #if   CONFIG_ADSTYPE == CFG_8260ADS
 467         puts ("Board: Motorola MPC8260ADS\n");
 468 #elif CONFIG_ADSTYPE == CFG_8266ADS
 469         puts ("Board: Motorola MPC8266ADS\n");
 470 #elif CONFIG_ADSTYPE == CFG_PQ2FADS
 471         puts ("Board: Motorola PQ2FADS-ZU\n");
 472 #else
 473         puts ("Board: unknown\n");
 474 #endif
 475         return 0;
 476 }