board/omap3/zoom1/zoom1.h

   1 /*
   2  * (C) Copyright 2008
   3  * Texas Instruments
   4  * Nishanth Menon <nm@ti.com>
   5  *
   6  * Derived from: board/omap3/beagle/beagle.h
   7  * Dirk Behme <dirk.behme@gmail.com>
   8  *
   9  * See file CREDITS for list of people who contributed to this
  10  * project.
  11  *
  12  * This program is free software; you can redistribute it and/or
  13  * modify it under the terms of the GNU General Public License as
  14  * published by the Free Software Foundation; either version 2 of
  15  * the License, or (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  25  * MA 02111-1307 USA
  26  */
  27 #ifndef _BOARD_ZOOM1_H_
  28 #define _BOARD_ZOOM1_H_
  29
  30 const omap3_sysinfo sysinfo = {
  31         SDP_3430_V1,
  32         SDP_3430_V2,
  33         DDR_STACKED,
  34         "3430",
  35         "OMAP3 Zoom MDK Rev 1",
  36         "NAND",
  37 };
  38
  39 /*
  40  * IEN  - Input Enable
  41  * IDIS - Input Disable
  42  * PTD  - Pull type Down
  43  * PTU  - Pull type Up
  44  * DIS  - Pull type selection is inactive
  45  * EN   - Pull type selection is active
  46  * M0   - Mode 0
  47  * The commented string gives the final mux configuration for that pin
  48  */
  49 #define MUX_ZOOM1_MDK() \
  50  /*SDRC*/\
  51  MUX_VAL(CP(SDRC_D0),           (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
  52  MUX_VAL(CP(SDRC_D1),           (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
  53  MUX_VAL(CP(SDRC_D2),           (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
  54  MUX_VAL(CP(SDRC_D3),           (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
  55  MUX_VAL(CP(SDRC_D4),           (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
  56  MUX_VAL(CP(SDRC_D5),           (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
  57  MUX_VAL(CP(SDRC_D6),           (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
  58  MUX_VAL(CP(SDRC_D7),           (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
  59  MUX_VAL(CP(SDRC_D8),           (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
  60  MUX_VAL(CP(SDRC_D9),           (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
  61  MUX_VAL(CP(SDRC_D10),          (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
  62  MUX_VAL(CP(SDRC_D11),          (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
  63  MUX_VAL(CP(SDRC_D12),          (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
  64  MUX_VAL(CP(SDRC_D13),          (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
  65  MUX_VAL(CP(SDRC_D14),          (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
  66  MUX_VAL(CP(SDRC_D15),          (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
  67  MUX_VAL(CP(SDRC_D16),          (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
  68  MUX_VAL(CP(SDRC_D17),          (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
  69  MUX_VAL(CP(SDRC_D18),          (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
  70  MUX_VAL(CP(SDRC_D19),          (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
  71  MUX_VAL(CP(SDRC_D20),          (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
  72  MUX_VAL(CP(SDRC_D21),          (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
  73  MUX_VAL(CP(SDRC_D22),          (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
  74  MUX_VAL(CP(SDRC_D23),          (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
  75  MUX_VAL(CP(SDRC_D24),          (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
  76  MUX_VAL(CP(SDRC_D25),          (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
  77  MUX_VAL(CP(SDRC_D26),          (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
  78  MUX_VAL(CP(SDRC_D27),          (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
  79  MUX_VAL(CP(SDRC_D28),          (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
  80  MUX_VAL(CP(SDRC_D29),          (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
  81  MUX_VAL(CP(SDRC_D30),          (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
  82  MUX_VAL(CP(SDRC_D31),          (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
  83  MUX_VAL(CP(SDRC_CLK),          (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
  84  MUX_VAL(CP(SDRC_DQS0),         (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
  85  MUX_VAL(CP(SDRC_DQS1),         (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
  86  MUX_VAL(CP(SDRC_DQS2),         (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
  87  MUX_VAL(CP(SDRC_DQS3),         (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
  88  /*GPMC*/\
  89  MUX_VAL(CP(GPMC_A1),           (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
  90  MUX_VAL(CP(GPMC_A2),           (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
  91  MUX_VAL(CP(GPMC_A3),           (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
  92  MUX_VAL(CP(GPMC_A4),           (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
  93  MUX_VAL(CP(GPMC_A5),           (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
  94  MUX_VAL(CP(GPMC_A6),           (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
  95  MUX_VAL(CP(GPMC_A7),           (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
  96  MUX_VAL(CP(GPMC_A8),           (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
  97  MUX_VAL(CP(GPMC_A9),           (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
  98  MUX_VAL(CP(GPMC_A10),          (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
  99  MUX_VAL(CP(GPMC_D0),           (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
 100  MUX_VAL(CP(GPMC_D1),           (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
 101  MUX_VAL(CP(GPMC_D2),           (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
 102  MUX_VAL(CP(GPMC_D3),           (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
 103  MUX_VAL(CP(GPMC_D4),           (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
 104  MUX_VAL(CP(GPMC_D5),           (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
 105  MUX_VAL(CP(GPMC_D6),           (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
 106  MUX_VAL(CP(GPMC_D7),           (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
 107  MUX_VAL(CP(GPMC_D8),           (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
 108  MUX_VAL(CP(GPMC_D9),           (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
 109  MUX_VAL(CP(GPMC_D10),          (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
 110  MUX_VAL(CP(GPMC_D11),          (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
 111  MUX_VAL(CP(GPMC_D12),          (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
 112  MUX_VAL(CP(GPMC_D13),          (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
 113  MUX_VAL(CP(GPMC_D14),          (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
 114  MUX_VAL(CP(GPMC_D15),          (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
 115  MUX_VAL(CP(GPMC_NCS0),         (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
 116  MUX_VAL(CP(GPMC_NCS1),         (IDIS | PTU | EN  | M7)) /*GPMC_nCS1*/\
 117  MUX_VAL(CP(GPMC_NCS2),         (IDIS | PTU | EN  | M7)) /*GPMC_nCS2*/\
 118  MUX_VAL(CP(GPMC_NCS3),         (IDIS | PTU | EN  | M7)) /*GPMC_nCS3*/\
 119  MUX_VAL(CP(GPMC_NCS4),         (IDIS | PTU | EN  | M7)) /*GPMC_nCS4*/\
 120  MUX_VAL(CP(GPMC_NCS5),         (IDIS | PTD | DIS | M7)) /*GPMC_nCS5*/\
 121  MUX_VAL(CP(GPMC_NCS6),         (IEN  | PTD | DIS | M7)) /*GPMC_nCS6*/\
 122  MUX_VAL(CP(GPMC_NCS7),         (IEN  | PTU | EN  | M7)) /*GPMC_nCS7*/\
 123  MUX_VAL(CP(GPMC_CLK),          (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
 124  MUX_VAL(CP(GPMC_NADV_ALE),     (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
 125  MUX_VAL(CP(GPMC_NOE),          (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
 126  MUX_VAL(CP(GPMC_NWE),          (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
 127  MUX_VAL(CP(GPMC_NWP),          (IDIS | PTU | DIS | M0)) /*GPMC_nWP*/\
 128  MUX_VAL(CP(GPMC_NBE0_CLE),     (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
 129  MUX_VAL(CP(GPMC_NBE1),         (IEN  | PTD | DIS | M0)) /*GPMC_nBE1*/\
 130  MUX_VAL(CP(GPMC_WAIT0),        (IEN  | PTD | EN  | M0)) /*GPMC_WAIT0*/\
 131  MUX_VAL(CP(GPMC_WAIT1),        (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
 132  MUX_VAL(CP(GPMC_WAIT2),        (IEN  | PTU | EN  | M0)) /*GPMC_WAIT2*/\
 133  MUX_VAL(CP(GPMC_WAIT3),        (IEN  | PTU | EN  | M0)) /*GPMC_WAIT3*/
 134
 135 #endif /* _BOARD_ZOOM_H_ */